KR20030064887A - 다중 계층 어레이 커패시터 및 그 제작 방법 - Google Patents

다중 계층 어레이 커패시터 및 그 제작 방법 Download PDF

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Abstract

커패시터는 부하에 서로 다른 인덕턴스 값을 제공하는 다중 계층(도 3, 12, 13의 302, 304, 306, 1210, 1212, 1310, 1312, 1380)을 포함한다. 각 계층은 유전체 층에 의하여 분리된 패터닝된 도전체 다중 층(도 3, 12, 13의 311-325, 1220, 1222, 1320, 1322, 1382)을 포함한다. 일 실시예에 있어서 계층은 수직 방향으로 적층되고, 모든 또는 일부 계층으로 뻗는 비아(도 3, 12의 330, 332, 334, 1230, 1232)를 통해 전기적으로 접속된다. 다른 실시예에 있어서, 1 이상의 계층(도 13의 1310, 1312)은 커패시터의 주변 영역(도 14의 1408)에 위치하고, 1 이상의 다른 계층(도 13의 1380)은 커패시터의 주변 영역(도 14의 1408)에 위치한다. 그 실시예에 있어서 중앙 계층 및 주변 계층은 부가적인 1 이상의 패터닝된 도전체 층(도 13의 1370)을 통하여 전기적으로 접속된다. 많은 실시예에서의 커패시터는 하우징(예컨대, 패키지, 인터포저, 소켓 또는 PC 기판)에 매립되거나 장착될 수 있는 별개 장치로서 사용될 수 있고, 또는 하우징 내에 일체로 제작될 수 있다.

Description

다중 계층 어레이 커패시터 및 그 제작 방법{MULTIPLE TIER ARRAY CAPACITOR AND METHODS OF FABRICATION THEREFOR}
전자 회로, 특히 컴퓨터 및 계측 회로는 최근 몇 년간 점점 강해지고 속도가 증가되었다. 회로 주파수가 높아짐에 따라 관련 고주파 과도 상태와 함께 전원 및 접지 선에서의 잡음이 더욱 문제가 된다. 이 잡음은 널리 알려진 바와 같이 예를 들면 유도성 또는 용량성 기생 때문에 발생할 수 있다. 이러한 잡음을 줄이기 위하여, 디커플링 커패시터(decoupling capacitor)로 알려진 커패시터가 회로에 안정적인 신호 또는 안정적인 전원 공급을 제공하기 위하여 종종 사용된다.
커패시터는 전자 장치(예컨대, 프로세서)의 전원이 꺼질 때 전압 오버슈트(overshoot)를 줄이고, 그 장치의 전원을 켤 때 전압 처짐(voltage droop)을 줄이기 위하여 이용된다. 예를 들어, 프로세서가 계산 수행을 시작하는 경우 칩 내의 커패시턴스(on-chip capacitance)에 의하여 공급될 수 있는 것보다 많은 전류를 갑자기 필요로 할 수 있다. 그러한 전류를 제공하고, 부하의 증가와 관련된 전압 처짐을 줄이기 위하여, 충분한 시간 동안에 전류 요구에 응답하는 칩 외 커패시턴스(off-chip capacitance)가 사용 가능하여야 한다. 프로세서에서 충분한 전류를 사용할 수 없거나, 커패시턴스의 응답 시간이 너무 긴 경우, 다이 전압(die voltage)은 프로세서의 성능에 영향을 미칠 정도의 레벨로 떨어질 수 있다. 짧은 기간에 많은 양의 전류를 요구하는 다이가 배치된 부분을 종종 다이 "핫스폿(hot spot)"이라 한다.
전압 오버슈트 또는 처짐을 줄이기 위한 디커플링 커패시터 및 커패시터는 일반적으로 커패시터의 유효성을 증가시키기 위하여 실질적으로 다이 부하 또는 핫스폿에 가능한 한 가깝게 배치된다. 종종 디커플링 커패시터는 다이가 장착된 패키지의 다이측(die side) 또는 랜드측(side land) 표면에 장착된다. 도 1은 종래 기술에 따른, 다이측 커패시터(106) 및 랜드측 커패시터(108)를 포함하는 집적 회로 패키지(102)의 단면도를 나타낸다. 다이측 커패시터(106)는 그 이름이 뜻하는 바와 같이, 패키지에 집적 회로 다이(104)와 같은 쪽에 장착되어 있다. 반대로, 랜드측 커패시터(108)는 패키지에서 다이(104)와 다른 쪽에 설치되어 있다.
도 2는 도 1에 나타낸 커패시터의 전기적 특성을 시뮬레이션하는 전기 회로를 나타낸다. 그 회로는 다이 부하(202)를 나타내는데, 이는 적절하게 기능하기 위하여 커패시턴스 또는 잡음 저감을 요할 수 있다. 커패시턴스의 일부는 다이에 위치한, 커패시터(204)로 나타낸 커패시턴스에 의하여 공급될 수 있다. 그러나 나머지 커패시턴스는 칩 외의 커패시터(206)로 나타낸 것과 같이 칩 외에서 제공되어야 한다. 칩 외 커패시터(206)는 예컨대 도 1에 나타낸 다이측 커패시터(106) 및/또는 랜드측 커패시터(108)일 수 있다. 칩 외 커패시터(206)는 약간의 레지스턴스 및 인덕턴스와 직렬인 커패시터로서 더 정확하게 나타낼 수 있다. 그러나, 간단하게 도시하기 위하여 칩 외 커패시터(206)는 하나의 커패시터로 나타내었다.
물론, 칩 외 커패시터(206)는 제작상의 제한 때문에 다이 부하(202)로부터 작기는 하나 어느 정도 거리를 두고 배치되어야 한다. 따라서, 인덕터(208)로 나타낸 어느 정도의 인덕턴스가 다이 부하와 칩 외 커패시터(206) 간에 존재한다. 인덕터(208)는 칩 외 커패시터(206)의 응답시간을 늦추기 때문에, 칩 외 커패시터(206)와 다이 부하(202)와의 전기적 거리를 최소화하는 것이 바람직하며, 이로써 인덕터(208)의 값을 줄이는 것이 바람직하다. 이는 칩 외 커패시터(206)를 가능한 한 다이 부하에 전기적으로 가깝게 위치시킴으로써 실현될 수 있다.
다시 도 1을 참조하면, 다이측 커패시터(106)는 다이(104)의 주변에 장착되어 있으며, 패키지(102)의 트레이스(trace), 비아(via)(도시하지 않음), 평면(plane)을 통하여 다이의 여러 지점에 커패시턴스를 제공한다. 다이측 커패시터(106)는 다이의 주변에 배치되어 있기 때문에 핫스폿과 커패시터(106)와의 경로 길이는 핫스폿과 커패시터(106)간에서 비교적 높은 인덕턴스 특징을 나타내게 된다.
반대로, 랜드측 커패시터(108)는 다이(104) 바로 밑에 장착되며, 따라서 몇몇 다이 핫스폿의 바로 밑에 장착된다. 따라서, 어떤 경우에는 랜드측 커패시터(108)는 다이측 커패시터(106)보다 다이 핫스폿에 전기적으로 근접하여 위치할 수 있으며, 그 결과 다이 핫스폿과 커패시터(108)간에서 낮은 인덕턴스 경로를 나타내게 된다. 그러나, 패키지는 그 랜드측에 위치한 핀(pin) 또는 랜드와 같은 커넥터(도시하지 않음)도 포함한다. 어떤 경우에는, 패키지 랜드측의 랜드측 커패시터(108)를 위치시키면 이러한 커넥터와의 간섭 문제가 발생할 수 있다. 따라서 랜드측 커패시터(108)의 사용에 의하여 인덕턴스 문제를 언제나 해결할 수 있는 것은 아니다.
상술한 인덕턴스 문제 외에도, 장치 크기 및 패킹 밀도(packing density)가 끊임없이 감소하는 산업 경향에 따라 부가적인 문제가 발생한다. 이러한 경향 때문에, 표면 장착 커패시터로 사용 가능한 패키지 면적은 점점 작아지고 있다.
전자 장치가 계속 진보함에 따라서, 디커플링, 전압 저감 및 전하 공급을 위해 감소된 인덕턴스 레벨에서 높은 레벨의 커패시턴스가 더욱 필요하게 된다. 또한, 패키지 커넥터와 간섭하지 않는 커패시턴스 해결책이 필요하며, 이 때문에 일정한 장치 크기 및 패킹 밀도로 제조하도록 제한되어서는 안 된다. 따라서, 본 기술 분야에서 전자 장치 및 그 패키지의 동작과 제작에 있어서 다른 커패시턴스 해결책이 요구된다.
본 발명은 일반적으로 전자 회로에 커패시턴스를 제공하는 장치, 특히 집적 회로 부하에 커패시턴스를 제공하는 장치 및 커패시터와 하우징의 제작 방법에 관한 것이다.
도 1은 종래 기술에 따른 다이측 및 랜드측 커패시터를 구비한 집적 회로 패키지의 단면도.
도 2는 도 1에 도시한 커패시터의 전기적 특성을 시뮬레이션하는 전기 회로도.
도 3은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 단면도.
도 4는 도 3에 도시한 커패시터의 전기적 특성을 시뮬레이션하는 전기 회로도
도 5는 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제1 계층에 대한 전원 및 접지면 도전성 층의 평면도.
도 6은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제2 계층에 대한 전원 및 접지면 도전성 층의 평면도.
도 7은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제3 계층에 대한 전원 및 접지면 도전성 층의 평면도.
도 8은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제작 방법을 나타내는 흐름도.
도 9-11은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 다양한 제작 단계를 나타내는 개략적인 단면도.
도 12는 본 발명의 일 실시예에 따른 전자 회로 패키지 내에 집적된 어레이 커패시터의 단면도.
도 13은 본 발명의 다른 실시예에 따른 전기 회로 패키지 내에 집적된 어레이 커패시터의 단면도.
도 14는 본 발명의 일 실시예에 따른 다중 레벨 커패시턴스를 갖는 집적 어레이 커패시터를 포함하는 전기 회로 패키지의 평면도.
도 15는 본 발명의 일 실시예에 따른 하우징 내에 다중 커패시턴스 레벨을 갖는 집적 어레이 커패시터를 제작하는 방법을 나타내는 흐름도.
도 16은 본 발명의 다양한 실시예에 따른 1 이상의 장착, 매립, 및/또는 집적된 커패시터를 각각 포함할 수 있는 집적 회로 패키지, 인터포저(interposer), 소켓 및 인쇄 회로 기판(printed circuit board)을 나타내는 도면.
도 17은 본 발명의 일 실시예에 따른 범용 전자 시스템을 나타내는 도면.
본 발명의 다양한 실시예는 다중 계층 커패시터를 제공하는데, 이는 낮은 인덕턴스 레벨에 있어서, 부가적인 전하, 디커플링 커패시턴스 및 부하로의 전압 저감을 제공하기 위하여 사용될 수 있다. 각 계층은 다른 인덕턴스 값에서 커패시턴스를 제공하고, 유전체의 다중 층에 의하여 분리된 패터닝된 도전체의 다중 층를 포함한다. 일 실시예에 있어서, 계층은 수직 방향으로 적층되며, 일부 또는 전체 계층으로 뻗는 비아를 통하여 전기적으로 접속된다. 다른 실시예에 있어서는, 1 이상의 계층이 커패시터의 중앙부에 배치되고, 1 이상의 계층이 커패시터의 주변부에 배치된다. 그 실시예에 있어서, 중앙 계층 및 주변 계층은 부가적인 1 이상의 패터닝된 도전체 층를 통하여 전기적으로 접속된다. 다양한 실시예에서의 커패시터는 별개 장치(discrete device)로서 사용될 수 있으며, 이는 하우징(예컨대 패키지, 인터포저, 소켓 또는 인쇄 회로 기판) 내에 매립되거나 그 위에 장착될 수 있다. 또한 그 커패시터는 하우징 내에 일체로 제작될 수 있다
도 3은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터(300)의 단면도를 나타낸다. 다양한 실시예에 있어서, 커패시터(300)는 세라믹 커패시터, 알루미늄 산화물 커패시터 또는 실질적으로 다른 어떤 기술에 의하여 만들어진 커패시터일 수 있다. 이는 여기서의 설명에 기초하여 본 기술분야의 당업자에 있어서 명백하다.
일 실시예에 있어서, 커패시터(300)는 별개 장치이며, 이는 집적 회로, 전기 회로 패키지의 다이측 또는 랜드측이나 인터포저, 소켓, 인쇄 회로(PC) 기판에 전기적으로 접속될 수 있다. 별개 장치로서, 커패시터(300)가 패키지, 인터포저, 소켓 또는 PC 기판 내에 매립될 수도 있다. 다른 실시예에 있어서, 커패시터(300)는 패키지, 인터포저, 소켓 또는 PC 기판 내에 일체로 제조될 수 있는데, 이에 대해서는 도 12 내지 15와 관련하여 후술한다.
일 실시예에 있어서, 커패시터(300)는 2 이상의 커패시턴스 계층(302, 304, 306)을 포함한다. 각 계층(302, 304, 306)은 패터닝된 도전체의 다중 층(311-325)을 포함한다. 도면에 나타낸 구성에 있어서, 상부 계층(302)은 층(311-315)을 포함하고, 중간 계층(304)은 층(316-320)을 포함하며, 하부 계층(306)은 층(321-325)을 포함한다. 패터닝된 도전체 층(311-325) 각각은 유전 층에 의하여 분리되어 있으며, 인접 층과 중간 유전 층의 각 세트는 평행판 커패시터를 형성한다. 따라서 예컨대 층(311)과 층(312)이 평행판 커패시터를 형성하고, 마찬가지로 층(313)과 층(314)도 커패시터를 형성한다.
계층(302, 304, 306)과 패터닝된 도전체 층(311-325)은 도전성 비아(330, 332, 334)를 통하여 전기적으로 접속되어 있으며, 이는 커패시터의 상부 표면으로부터 하부 쪽으로 뻗어 나간다. 이하, 이 비아를 "커패시터 비아(capacitor via)"라 한다. 계층과 결합된 몇몇 비아(330, 332, 334)는 계층의 층 중 한 개씩 걸러가며 접촉되고, 계층과 결합된 나머지 비아(330, 332, 334)는 계층의 층의 나머지 부분과 전기적으로 접촉된다.
이런 방식으로, 층들은 전원 및 접지(예컨대 VCC및 VSS)에 교호로 접속될 수 있으며, 따라서 각 인접 층 세트를 가로질러 용량성 전하를 제공한다. 따라서 층(311, 313, 315, 317, 319, 321, 323 및 325)은 전원에 접속되고, 층(312, 314, 316, 318, 320, 322 및 324)은 접지에 접속될 수 있다. 또한 그 반대로 접속될 수도 있다. 일 실시예에 있어서, 비아(334)는 커패시터의 하부 표면에까지 뻗어 나간다. 따라서, 상부 커넥터(340) 및/또는 하부 커넥터(342)를 통하여 전기적 접속이 이루어질 수 있다. 다른 실시예에 있어서, 이 접속은 측면 종단 커넥터(side terminated connector)(도시하지 않음)를 통하여 이루어질 수도 있는데, 이를 통하여 커패시터의 수직한 측에 따라 층과 전기적으로 접속되게 된다.
도 3에 나타낸 실시예에 있어서, 계층(302, 304, 306)은 수직 방향으로 적층된다. 따라서 계층(304, 306)은 실질적으로 계층(302)의 하부에 배치된다. 그러므로, 중간 계층(304)을 통하여 뻗어 나가는 커패시터 비아(332)도 상부 계층(302)의 층(311-315)을 통하여 뻗어 나가며, 상부 계층(302)의 다른 모든 층과 전기적으로 접촉된다. 또한, 하부 계층(306)을 통하여 뻗어 나가는 커패시터 비아(334)는 상부 계층(302) 및 중간 계층(304)의 층(311-320)을 통하여 뻗어 나가며, 상부 계층(302) 및 중간 계층(304)의 층 중 한 개씩 걸러가며 전기적으로 접촉된다. 다른 실시예에 있어서, 중간 계층(304) 및 하부 계층(306)을 통하여 뻗어 나가는비아(332, 334) 중 일부는 상부 계층(302) 및 중간 계층(304)의 층과 절연될 수 있다.
도 3에 3개의 커패시턴스 계층(302, 304, 306)을 나타내었으나, 다양한 실시예에 있어서 이는 더 많게, 또는 더 적게 구현될 수 있다. 또한, 각 계층(302, 304, 306)이 5개의 층를 포함하는 것으로 나타내었으나, 각 계층에 더 많거나 적은 층이 포함될 수 있다. 또한, 층(311-325) 및 계층(302, 304, 306)은 서로 인접하는 것으로 나타내었으나, 많은 층(311-325) 및/또는 계층(302, 304, 306)은, 1 이상의 신호 전달 층(signal-carrying layer) 또는 그 외의 층에 의하여 서로 분리될 수 있다. 또한, 각 계층(302, 304, 306)을 통하여 접속되는 비아(330, 332, 334)의 수 및 상부 커넥터(340) 및/또는 하부 커넥터(342)의 수는 도 3에 나타낸 수와 다를 수 있다.
각 계층(302, 304, 306) 내에서 층(311-325)에 접속되고 이를 관통하는 비아(330, 332, 334)의 수는 계층의 커패시턴스 및 인덕턴스에 영향을 미친다. 기본적으로, 비아의 수는 각 계층의 인덕턴스 및 커패시턴스에 반비례한다.
각 계층(302, 304, 306)의 커패시턴스 값은 계층을 구성하는 도전성 층(311-325)의 넓이 및 도전성 층(311-325)의 세트 사이의 절연 층의 두께에 비례한다. 상부 계층(302)의 도전성 층(311-315)은 복수의 비아 스루 홀을 포함하며, 이는 비아(330, 332, 334)가 그보다 하부의 계층으로 통할 수 있게 한다. 이에 대해서는 도 5-7과 관련하여 더 상세히 설명한다. 층(311-315)을 관통하는 각 비아 스루 홀은 층의 도전성 영역을 감소시킨다. 일 실시예에 있어서, 상부 계층(302)은 그층(311-315)에 접속되어 이를 관통하는 더 많은 수의 비아(330, 332, 334)를 포함한다. 중간 계층(304)은 그 층(316-320)과 접속되고 이를 관통하는 더 적은 비아(332, 334)를 포함하며, 하부 계층(306)은 그 층(321-325)에 접속되고 이를 관통하는 더 더욱 적은 비아(334)를 포함한다. 따라서, 상부 계층 층(311-315)의 도전성 영역은 3개의 계층 중에서 가장 작으며, 하부 계층 층(321-325)의 도전성 영역은 3개의 계층 중에서 가장 크다. 따라서, 상부 계층(302)은 3개의 계층(302, 304, 306) 중에서 가장 낮은 인덕턴스 및 커패시턴스를 가지며, 하부 계층(306)은 3개의 계층(302, 304, 306) 중에서 가장 큰 인덕턴스 및 커패시턴스를 갖는다.
각 계층(302, 304, 306)의 인덕턴스는 각 계층에 접속되고 이를 통과하는 비아의 수에 반비례하는 외에도, 그 계층의 부하로부터의 거리에 비례한다. 일 실시예에 있어서, 부하는 커패시터의 상부와 접속되기 때문에, 상부 계층(302)이 가장 부하에 가깝고, 중간 계층(304)은 부하로부터 더 떨어져 있으며, 하부 계층(306)이 부하로부터 가장 멀리 떨어져 있다. 따라서 상부 계층(302)이 부하에 대해 가장 낮은 인덕턴스를 가지며, 중간 계층(304)이 더 높은 인덕턴스를 가지며, 하부 계층(306)이 가장 큰 인덕턴스를 갖는다.
상술한 인덕턴스 및 커패시턴스 특성 때문에, 계층은 특정 인덕턴스 및 커패시턴스 값을 갖는 층의 세트로서 정의될 수 있다. 이러한 개념은 커패시터(300)의 전기적 특성의 시뮬레이션을 이용하여 설명될 수 있다.
도 4는 도 3에 나타낸 커패시터의 전기적 특성을 시뮬레이션하는 전기 회로를 나타낸다. 이 회로는 다이 부하(402)를 도시하고 있는데, 이는 적절하게 기능하기 위하여 커패시턴스 또는 잡음 저감을 요할 수 있다. 일부 커패시턴스는 다이에 배치된 커패시턴스(404)에 의하여 공급될 수 있다. 일 실시예에 있어서, 부가적인 커패시턴스가 커패시터(406)에 의하여 칩 외에서 공급되는데, 이 커패시터는 도 3에 나타낸 것과 같은 구조를 갖는 커패시터이다.
커패시터(406)는 3개의 병렬 커패시터(408, 410, 412)로서 나타내어지는데, 각 커패시터는 약간의 인덕턴스(420, 422, 424)에 의하여 다이 부하(402)와 분리되어 있다. 각 커패시터(408, 410, 412)는 다소의 저항 및 인덕턴스와 직렬로 접속된 커패시터로 더 정확하게 나타낼 수 있다. 그러나, 설명의 단순화를 위하여 커패시터(408, 410, 412)는 단순한 커패시터로 나타낸다.
도 3을 참조하면, 커패시터(408)는 상부 계층(302)을 나타내고, 커패시터(410)는 중간 계층(304)을 나타내며, 커패시터(412)는 하부 계층(306)을 나타낸다. 상술한 이유 때문에, 커패시터(408)가 부하(402)에 대해 가장 낮은 커패시턴스 값을 갖고, 부하(402)로 가장 낮은 인덕턴스(420)를 갖는다. 커패시터(410)는 부하(402)에 대해 더 높은 커패시턴스 값과 더 높은 인덕턴스(422)를 갖는다. 마지막으로, 커패시터(412)는 부하(402)에 대해 가장 높은 커패시턴스 값과 가장 높은 인덕턴스(424)를 갖는다.
인덕턴스(420, 422, 424)가 높을수록, 커패시터(408, 410, 412)의 응답 시간은 더 느려진다. 따라서, 고주파 과도기(transient) 또는 전압 처짐이 발생할 경우 커패시터(408, 예컨대 도 3의 계층(302))가 가장 먼저 응답하며, 이는 다이 부하(402)에 대해 가장 낮은 인덕턴스를 갖기 때문이다. 커패시터(408)에 의하여 공급되는 커패시턴스의 양은 비교적 작지만, 이는 가장 높은 예상 주파수 과도기에서 충분한 커패시턴스를 제공하도록 설계되어야 한다. 더 낮은 주파수에서의 부가적인 커패시턴스는 커패시터(410, 예컨대 도 3의 계층(304)) 및 커패시터(412, 예컨대 도 3의 계층(306))에 의하여 공급된다. 커패시터(410, 412)에 대한 인덕턴스는 더 높고, 더 느린 응답시간을 갖지만, 다이 부하(402)에 대해 유효한 총 커패시턴스는 커패시터(408)만이 있는 경우보다 더 크다.
다시 도 3을 참조하면, 상술한 바와 같이 각 계층(302, 304, 306)의 층(311-325)에 접속된 비아(330, 332, 334)의 수는 계층의 인덕턴스 및 커패시턴스에 반비례한다. 또한, 상부 계층(302)이 그 층(311-315)을 접속하는 비아(330, 332, 334)가 가장 많으며, 중간 계층(304)은 이보다 적은 비아(332, 334)를 가지며, 하부 계층(306)은 가장 적은 비아(334)를 갖는다. 따라서, 도 5-7과 관련하여 설명하듯이, 연속된 각 계층(302, 304, 306)의 층(311-325)을 점점 더 적은 비아 홀을 갖는다.
도 5는 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제1 계층(예컨대, 도 3의 계층(302))에 대한 전원 또는 접지면 도전성 층(500, 예컨대 도 3의 층(311-315) 중 하나)의 평면도를 나타낸다. 층(500)은 도전체(502)로 이루어지며, 이를 통하여 홀(504)이 형성된다.
층(500)가 커패시터(예컨대 도 3의 커패시터(300))로 집적될 때, 몇몇 비아(예컨대 도 3의 비아(330, 332, 334))는 도전체(502)와 전기적 접촉 없이 홀(504)을 통하여 뻗어 나간다. "절연된 비아(insulated via)"라 칭하는 이 비아는 홀(504)보다 작은 직경을 가지며, 층(500)의 바로 위 및/또는 바로 아래의 다른 층(도시하지 않음)과 전기적으로 접촉된다. 다른 비아는 홀(504) 사이의 영역의 도전체(502)를 통하여 형성된다. "접촉 비아(contact via)"라 하는 이 비아는 층(500)과 전기적으로 접촉된다. 그러나 층(500)의 바로 위 및/또는 바로 아래의 층(도시하지 않음)과는 접촉되지 않는다. 따라서, 층(500)이 접지에 접속되었다면, 복수의 접촉 비아는 도전체(502)를 통하여 형성되며, 복수의 절연된 비아는 홀(504)을 통하여 뻗어나갈 것이다.
인접 층은 전원 및 접지에 각각 접속되기 때문에, 일 실시예에 있어서, 계층 내의 다음의 각 층에 대한 도전체(502)의 패턴은 이동된다. 즉, 층(500) 바로 위 또는 바로 아래의 인접 층 때문에, 인접 층의 홀은 도전체(502)와 일치하게 하고, 인접 층의 도전체는 홀과 일치하게 된다. 이런 방식으로, 양쪽 층를 통하여 뻗는 하나의 비아는 층 중 하나와는 절연되고, 인접 층과는 전기적으로 접촉된다.
일 실시예에 있어서, 홀(504)사이의 피치(pitch; 즉, 중심간의 거리)는 200-500 미크론이지만, 다른 실시예에 있어서는 이보다 더 클 수도 있고 작을 수도 있다. 일반적으로 홀(504) 사이의 피치가 작으면, 인덕턴스는 작아지며, 커패시턴스도 작아진다. 홀(504) 사이의 피치가 크면, 커패시턴스가 커지며, 인덕턴스도 커진다. 홀(504) 사이의 피치는 또한 커패시터의 종류(예컨대, 세라믹, 알루미늄 산화물 등)에 따라 커지거나 작아질 수 있다.
도 3에 나타낸 바와 같이, 연속된 계층(302, 304, 306)은 하부에 있을 수록 그 층(311-325)에 접속된 비아(330, 332, 334)를 더 적게 갖는다. 따라서 연속된계층(302, 304, 306)에서 하부의 계층의 층(311-325)일수록 더 적은 홀을 갖는다. 이를 도 6 및 도 7에 나타낸다.
도 6은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제2 계층(예컨대 도 3의 계층(304))에 대한 전원 또는 접지면 도전성 층(600)의 평면도를 나타낸다. 층(600)은 도전체(602)로 이루어지며, 이를 통하여 홀(504)이 형성된다. 층(도 5의 500)과 유사하게, 절연된 비아가 홀(604)을 통하여 뻗어 나가고, 접촉 비아가 홀(604) 사이의 도전체(602)를 통하여 형성되어 있다. 이런 방식으로 계층과 인접한 층이 각각 전원 및 접지에 접속될 수 있으며, 이로서 평행판 커패시터를 형성한다.
층(600)를 층(도 5의 "500")과 비교하면, 층(600)은 그 도전체(602)를 통하여 실질적으로 더 적은 홀(604)을 가지고 있음이 명백하다. 층(600)은 더 넓은 도전체 영역을 갖기 때문에, 층(600) 및 인접 층(도시하지 않음)이 평행판 커패시터를 형성하기 위하여 사용될 경우, 층(500) 및 인접 층에 의하여 형성되는 커패시터보다 더 많은 전하를 저장할 수 있다.
도 7은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 제3 계층(예컨대, 도 3의 "306")에 대한 전원 및 접지면 도전성 층의 평면도이다. 층(700)은 도전체(702)를 포함하며, 홀(704)이 이 도전체에 형성되어 있다. 층(도 5의 "500" 및 도 6의 "600")과 마찬가지로, 절연된 비아는 홀(704)을 통하여 뻗어 나가고, 접촉 비아는 홀(704) 사이의 도전체(702)에 형성된다. 이런 방식으로 계층 내의 인접 층은 각각 전원 및 접지에 접속될 수 있으며 이로써 평행판 커패시터를형성한다.
층(700)를 층(도 5의 "500" 및 도 6의 "600")과 비교하면, 층(700)은 실질적으로 도전체(702)에 더 적은 홀(704)을 포함함이 명백하다. 층(700)은 도전체 면적이 더 크기 때문에 층(700) 및 인접 층(도시하지 않음)이 평행판을 형성하기 위하여 사용되는 경우 층(500) 및 인접 층 또는 층(600) 및 인접 층에 의하여 형성된 커패시터보다 더 많은 전하를 저장할 수 있다.
도 5-7에서 각 홀의 선은 인접한 홀의 선과 서로 엇갈리게 배열되어서 도시되어 있지만, 다른 실시예에 있어서 홀은 정렬된 격자 패턴(aligned grid pattern) 또는 다른 패턴으로 배열될 수 있다. 또한, 도 5-7에 도시한 홀의 수는 단지 설명을 위한 것이며 다양한 실시예에 있어서는 더 많거나 또는 적은 홀이 사용될 수 있다.
별개 장치에 있어서 커패시터(300)는 전자 회로 패키지(랜드측 또는 다이측), 인터포저(interposer), 소켓 또는 PC 기판에 장착될 수 있다. 커패시터가 패키지, 인터포저, 소켓 또는 PC 기판에 접속되는 방법은 커패시터를 패키징하는데 사용되는 기술에 따라 정해진다. 커패시터(300)는 표면 장착대(surface mount), 본드 와이어 및/또는 다른 기술을 사용하는 세라믹, 유기 유전체 또는 다른 유형의 패키지에 패키징될 수 있다. 커패시터(300)와 같은 별개 커패시터를 패키징하는 방법은 본 기술에 능통한 자에게는 널리 알려져 있으므로 여기서 상세히 검토하지는 않는다. 몇몇 실시예에 있어서, 커패시터(300)는 패키징 없이 별개 장치로서 사용될 수 있다.
일 실시예에 있어서, 상부 커넥터(340) 및 하부 커넥터(342)는 커패시터가 집적 회로와 패키지 또는 소켓의 사이에 장착될 수 있게 한다. 그러한 실시예에 있어서, 상부 커넥터(340)는 땜납 접속에 의하여 플립 칩 핀 그리드 어레이(flip chip pin grid array; FCPGA) 또는 유기 랜드 그리드 어레이(organic land grid array; OCLA) 유형 집적 회로의 하부에 전기적 및 기계적으로 접속될 수 있다. 그리고 하부 커넥터(342)는 랜드 그리드 어레이(land grid array; LGA) 소켓의 상부에 전기적 및 기계적으로 접속될 수 있다.
다른 실시예에 있어서, 커패시터(300)는 패키지, 인터포저, 소켓 또는 PC 기판과 같은 여러 유형의 하우징에 매립될 수 있다. 그러한 실시예에 있어서, 공동(cavity)이 하우징에 형성되고, 커패시터(300)는 그 공동 내에 맞추어진다. 그리고 그 공동이 채워지고 부가적인 층이 커패시터(300) 위로 형성될 수 있다. 커패시터(300)는 마이크로 비아를 사용하여 하우징의 상부 및/또는 하부, 및/또는 다른 층과 전기적으로 접속된다.
또 다른 실시예에 있어서, 커패시터(300)는 커패시터(300)를 층에 부착하고 커패시터(300) 위로 층를 쌓아 올리고, 커패시터(300)를 하우징의 상부 및/또는 하부, 및/또는 다른 층과 전기적으로 접속하는 비아를 형성함으로써 하우징 내에 매립될 수 있다. 더 상세한 사항에 대해서는 후술하겠지만, 커패시터(300)는 다른 실시예에서 다양한 접속 기술을 사용하여 많은 다른 구성으로 집적 회로, 패키지, 인터포저, 소켓 또는 PC 기판에 집적되거나 매립되거나 접속될 수 있다.
도 8은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터(예컨대, 도3의 커패시터(300))의 제작 방법에 관한 흐름도를 도시한다. 도 8은 본 발명의 일 실시예에 따른 다중 계층 어레이 커패시터의 여러 제작 단계를 도시하는 개략적인 단면도를 나타내는 도 9-11과 관련하여 보아야 한다. 많은 실시예에 있어서, 다중 계층 어레이 커패시터(예컨대 도 3의 커패시터(300))는 세라믹 다중 계층, 유기 또는 박막 처리를 사용하여 형성될 수 있다. 설명의 용이함을 위하여 도 8과 관련하여 유기 또는 박막 처리에 적용되는 변형에 대한 설명과 함께 세라믹 다중 층 커패시터의 형성 방법을 설명한다. 이러한 모든 기술에서 사용되는 특정 제작 기술은 본 기술 분야에서 능통한 사람에게 잘 알려진 것이기 때문에 이러한 제작 기술에 대한 특정 세부사항에 대해서는 설명하지 않는다.
본 방법은 블록 "802"에서 다중 층 구조물(예컨대 도 9의 구조물(900))을 제작함으로써 시작된다. 이 구조물(900)는 다중 커패시턴스 계층(902, 904, 906)을 포함하며, 패터닝된 도전체의 다중 층(910, 912, 914)을 포함하는 각 계층은 유전체에 의하여 분리되어 있다. 3개의 계층(902, 904, 906) 및 15개의 층(910, 912, 914)이 도 9에 도시되어 있지만, 다른 실시예에 의한 구조물(900)에 있어서는 계층 및/또는 층은 더 많이 또는 더 적게 포함되어 있을 수 있다.
일 실시예에 있어서, 구조물(900)은 세라믹 다중 층 처리 기술을 사용하여 형성된다. 기본적으로 도전성 층(910, 912, 914)은 개개의 세라믹 층에 화면 인쇄된다. 이 층들은 정렬되고, 함께 적층되고 제자리에 고정되어 구조물(900)을 형성한다.
구조물(900)이 유기 또는 박막 기술을 사용하여 형성되는 다른 실시예에 있어서, 구조물(900)은 빌드업(build up) 처리를 사용하여 형성된다. 빌드업 처리는 기본적으로 유전체층 및 도전체층을 서로의 상부에 연속하여 형성 및 패터닝하는 것을 포함한다.
도전성 층(910, 912, 914)은 많은 실시예에서 후막 또는 박막 니켈(thick or thin film nickel), 구리, 스퍼터링된 도전체(sputtered conductor) 또는 알루미늄 캡 층(aluminum cap layer)과 같은 다양한 도전체로부터 형성될 수 있으며, 이 이외의 적절한 도전체가 사용될 수도 있다. 층(910, 912, 914) 사이의 유전체는 많은 실시예에서 예컨대 티탄산 바륨 세라믹, 중합체 필름 또는 산화 알루미늄 층일 수 있으며, 다른 유전체가 사용될 수도 있다. 일 실시예에 있어서 유전체는 2000-5000 정도의 매우 높은 ε값을 갖는데, 더 높거나 낮은 ε값을 갖는 유전체가 사용될 수도 있다. 또한 일 실시예에 있어서 유전 층 매우 얇다. 예를 들어 절연 층은 1-30 미크론일 수 있으며, 다른 실시예에서는 이 층이 더 두껍거나 얇을 수 있다.
블록 "804"에서 비아 홀(예컨대, 도 10의 홀(1002, 1004, 1006))은 구조물의 상부 표면(1010)을 통하여 형성된다. 세라믹 다중 층 기술을 사용하여 세라믹 및 도전성 층의 적층 조립체를 통하여 비아 홀(1002, 1004, 1006)이 형성된다. 다른 실시예에 있어서, 비아 홀(1002, 1004, 1006)은 층의 정렬 및 적층하기 전에 각 세라믹 층에 형성된다. 따라서 블록 "802" 및 "804"는 결합된 공정이다. 유기 또는 박막 빌드업 기술이 사용되는 다른 실시예에 있어서 비아 홀(1002, 1004, 1006)은 층의 빌드업 중에 또는 그 이후에 형성된다.
비아 홀은 다양한 실시예에 있어서 레이저 드릴링(laser drilling), 기계적 드릴링 및/또는 기계적 압착 또는 펀칭을 사용하여 형성될 수 있다. 비아 홀(1002, 1004, 1006)은 많은 계층(902, 904, 906)의 층과 구조물의 상부 표면 사이에 개구를 형성한다. 일 실시예에 있어서, 이 홀(1006) 중 몇몇은 구조물의 하부 표면(1012)에도 개구를 형성한다. 예를 들어 홀(1002)은 계층(902)의 몇몇 층(910)에 개구를 형성하고, 홀(1004)은 계층(902, 904)의 몇몇 층(910, 912)에 개구를 형성하며, 홀(1006)은 계층(902, 904, 906)의 몇몇 층(910, 912, 914)에 개구를 형성한다. 일 실시예에 있어서 홀(1006)은 커패시터의 하부 표면으로 뻗어 결국 하부 표면에서 비아로의 전기적 접속이 이루어진다.
앞서 설명한 바와 같이 홀(1002, 1004, 1006)은 다른 모든 계층(910, 912, 914)으로 개구를 형성한다. 이 방법에 있어서 층은 다른 방법으로 전원 또는 접지에 번갈아 가면서 접속될 수 있으며, 따라서 층(910, 912, 914)을 분리하는 유전체에 걸쳐 용량성 전하를 제공한다.
블록 "806"에 있어서 도전성 비아 재료는 비아 홀에 퇴적되어 구조물의 상부 및 하부 표면에 도전성 비아(1102, 1104, 1106(도 11))가 형성된다. 세라믹 다중 층 기술이 사용되는 일 실시예에 있어서, 블록 "808"에서 비아 홀은 동시소결 과정에서 세라믹과 함께 동시소결되는 메탈 및 글라스 프리트 페이스트(glass frit paste)로 충전된다. 다른 실시예에 있어서 비아 홀은 금속체로 전기 도금되거나 스퍼터링(sputtering) 퇴적된다. 빌드업 처리 중에 비아가 형성되는 또 다른 실시예에 있어서, 비아 홀은 층의 빌드업 중에 충전될 수 있다. 이러한 실시예에 있어서 블록 "802", "804" 및 "808"은 결합되어 처리된다. 많은 실시예에 있어서 비아 물체는 구리, 니켈 또는 다른 적절한 도전체를 포함할 수 있다.
커패시터 구조 및 비아가 완성된 후, 블록 "810"에서 커넥터(예컨대 도 3의 커넥터(340, 342))가 커패시터의 상부 및 하부 표면에 형성된다. 일 실시예에 있어서 패키지, 인터포저, 소켓 또는 PC 기판과 같이 하우징 내에 혹은 기판에 커패시터가 매립된 후에 리플로우 땜납에 적절한 물체 또는 액세스하기에 적절한 물체로 형성된다.
일 실시예에 있어서, 다중 커패시터는 같이 형성된다. 따라서 커패시터가 형성된 후 블록 "812"에서 개별화(singulation) 된다. 커패시터의 개별화는 예를 들어 레이저 또는 기계적 톱을 사용하여 형성될 수 있다. 다른 실시예에 있어서는, 각 커패시터는 개별적으로 형성되고, 개별화는 필요하지 않다. 커패시터를 개별화한 후 본 방법은 종료된다.
커패시터가 제작되어 개별화된 후에 커패시터를 패키징하는 것이 반드시 필요하거나 바람직한 것은 아니지만, 어떤 경우에는 패키징 처리를 하는 것이 좋다. 각 커패시터의 패키징은 그 기술에 능통한 사람에게 널리 알려진 기술을 사용하여 행해질 수 있다. 예를 들어, 커패시터는 주형 플라스틱(molded plastic), 압착 세라믹(pressed ceramic), 적층 세라믹/플라스틱(laminated ceramic/plastic) 또는 그 기술에 능통한 사람에게 알려진 다른 기술을 사용하여 패키징될 수 있다. 커패시터가 하우징에 매립되거나 집적 회로에 직접 부착된 몇몇 응용례에서는 커패시터를 패키징하는 것이 바람직하지 않다. 이러한 경우에는 패키징은 행해지지 않는다. 상술한 바와 같이 도 3에 도시한 커패시터는 패키지, 소켓, 인터포저 및/또는 PC 기판과 같은 하우징에 매립되거나 이에 장착된 별개 장치로서 구현될 수 있다. 다른 실시예에 있어서, 커패시터는 그 하우징의 제작 중에 하우징내에 집적될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 전기 회로 패키지(1202)에 집적된 어레이 커패시터의 단면도를 도시한다. 여기서, 패키지(1202)는 2개의 커패시턴스 계층(1210, 1212)으로 형성된 집적 커패시터를 포함하며, 이는 "중앙 계층(center tiers)"이라 한다. 각 계층(1210, 1212)은 패터닝된 도전체 다중 층(1220, 1222)을 포함하며, 각 층은 유전체에 의하여 분리되어 있다.
집적 커패시터는 "커패시터 비아(capacitor vias)"라고 하는 비아(1230, 1232)를 사용하여 패키지(1202)의 상부 또는 하부 및/또는 다른 패키지 층과 전기적으로 접속된다. 커패시터 비아(1230)는 상부 계층(1210)의 층(1220)에 전기적으로 접속되고, 커패시터 비아(1232)는 상부 및 하부 계층(1210, 1212)의 층(1220, 1222)에 전기적으로 접속된다.
일 실시예에 있어서 1 이상의 패터닝된 도전성 전이 층(transition layer; 1250)은 집적 회로(1240)와 상부 계층(1210)의 사이에 존재한다. 전이 층(1250)은 커패시터 비아(1230, 1232)의 피치(즉, 중앙-중앙간 거리)와 다이측 커넥터(1242)의 피치간의 피치 변환(pitch conversion)을 제공한다. 전이 층(1250)은 다른 범위의 다이 범프(die bump) 피치 및 다른 패드에 대한 피치 변환을 위하여 사용될 수 있다. 커패시터 비아(1230, 1232)의 피치 및 다이 범프(1242)의 피치가 더욱근접하여 매치될 수 있는 다른 실시예에 있어서, 전이 층(1250)은 다른 목적을 위하여 제거되거나 사용될 수 있다. 또 다른 실시예에 있어서, 매립된 커패시터 구조의 상부 계층(1210)의 2 이상의 층은 피치 변환을 제공하기 위하여 사용될 수 있으며, 따라서 전이 층(1250)이 필요 없게 된다. 패키지(1202)는 또한 신호 비아(1260)를 포함하는데, 이는 패키지(1202)의 1 이상의 부가 층(1270)과 집적 회로(1240) 간에서 신호를 운반한다. "팬 아웃 층(fan-out layer)"이라 하는 이 부가 층(1270)은 신호 비아(1260)로 운반된 신호가 패키지(1202)의 하부 표면(즉, 랜드측)의 패드(1272) 및 커넥터(1280)로 팬 아웃될 수 있도록 한다. 팬 아웃 층(1270)은 또한 전원 및 접지가 커넥터(1280) 및 패드(1272)로부터 다중 층 커패시터 구조의 계층(1212, 1210)으로 도전되도록 할 수 있다. 즉, 팬 아웃 층(1270)은 최하부 계층(1212)에 해당하는 비아(1232) 및/또는 다이 범프(1242)의 피치와 랜드측 패드(1272)의 피치간의 피치 변환을 제공한다. 예를 들어, 팬 아웃 층(1270)은 450 미크론의 랜드측 패드(1272)로부터 150 미크론의 다이 범프(1242)로의 피치 변환을 제공할 수 있다.
다른 실시예에 있어서, 전원 및 접지에 대해 원하는 피치 변환의 일부 또는 전부가 계층(1210, 1212)의 비아의 피치를 적절히 설계함으로써 행해질 수 있다. 다시 도 5-7을 참조하면, 상부 계층의 비아의 피치(도 5 참조)는 그보다 하부 계층의 비아의 피치보다 작음이 명백하다. 따라서, 전원 및 접지에 대하여 어떤 피치 변환이 요구되는 경우 상부와 그보다 하부 계층 사이에 특정 피치를 설계함으로써 이 피치 변환이 전체적 또는 부분적으로 수행될 수 있다.
예를 들어, 다이 범프의 피치가 150 미크론이고, 랜드측 본드 패드의 피치가 450 미크론이라 가정한다. 이 경우에, 상부 계층(1210)은 150 미크론의 비아 피치를 가질 수 있고, 하부 계층(1212)은 450 미크론의 비아 피치를 가질 수 있다. 다른 실시예에서 2개 이상의 커패시턴스 계층이 구현된다면 원하는 피치 변환이 수행될 때까지 상부 계층으로부터 하부 계층으로 비아 피치가 증가할 수 있다.
그 다음의 하부 계층의 비아 피치의 증가를 통해 전원 및 접지에 대한 전체 피치 변환을 수행하는 것이 바람직하지만, 계층 사이의 피치 변화를 사용하여 오직 일부만의 피치 변환을 수행하는 것도 바람직하다. 다이 범프 피치는 150 미크론이고, 랜드측 본드 패드 피치는 450 미크론인 상술한 예를 사용하여 계층(1210, 1212)은 예컨대 300 미크론과 같은 중간 값으로 비아간의 피치를 변환하는데 사용될 수 있다. 300 미크론에서 450 미크론으로의 피치 변환은 상술한 팬 아웃 층(1270)을 사용하여 완성된다.
도 3-7과 관련하여, 집적 커패시터 구조의 전기적 특성에 대하여 상세히 설명하였다. 기본적으로 상기 구조는 패키지(1202)에 접합된 집적 회로(1240)로 2개의 부가적인 디커플링 커패시턴스 레벨을 제공한다. 상부 계층(1210)은 매우 낮은 인덕턴스에서 더 낮은 레벨의 커패시턴스를 제공하고, 하부 계층(1212)은 더 높은 인덕턴스에서 더 높은 레벨의 커패시턴스를 제공한다.
어떤 경우에는 집적 회로에 더 많은 레벨의 낮은 인덕턴스 디커플링 커패시턴스를 제공하는 것이 바람직할 수 있다. 이와 달리, 집적 회로의 중앙 아래에 1 이상의 커패시턴스 계층을 포함하며, 집적 회로의 아래가 아닌 영역에 1 이상의 부가적인 커패시턴스 계층을 포함하는 것이 바람직할 수 있다.
그러한 부가적인 커패시턴스를 제공하는 실시예가 도 13에 도시되어 있다. 도 13은 본 발명의 다른 실시예에 따른 전기 회로 패키지(1302)에 집적된 어레이 커패시터의 단면도를 도시한다. 도 13에 도시한 패키지(1302)는 도 12에 도시한 패키지와 유사하다. 이 패키지(1302)는 패키지(1302)에 접합된 집적 회로(1340) 아래에 배치된 적어도 하나의 중앙 커패시턴스 계층(1310, 1312)을 포함한다. 또한 패키지(1302)는 1 이상의 전이 층(1350), 팬 아웃 층(1370), 커패시터 비아(1330) 및 신호 비아(1360)를 포함한다.
그러나, 도 12에 도시한 실시예와 달리 도 13에 도시한 실시예는 집적 회로(1340)의 아래가 아닌 패키지 영역에 배치된 1 이상의 부가적인 커패시턴스 계층(1380)도 포함한다. 이 부가적인 계층(1380)은 여기서 "주변 계층(peripheral tier)"이라고 하는데, 이는 적어도 2개의 패터닝된 도전체 층(1382)을 포함한다. 일 실시예에 있어서, 계층(1382)은 다른 방법으로 전원 또는 접지와 번갈아 가면서 접속되어 층에 걸쳐 용량성 전하를 생성한다.
일 실시예에 있어서, 중앙 계층(1310, 1312)과 주변 계층(1380)과의 접속은 실질적으로 중앙 계층(1310, 1312) 및 주변 계층(1380) 아래에 위치한 팬 아웃 층(1370)을 통하여 만들어진다. 다른 실시예에 있어서 중앙 계층(1310, 1312) 및 주변 계층(1380)은 집적 회로(1340)와 계층(1310, 1312, 1380) 사이에 위치한 전이 층(1350)을 통하여 접속될 수 있다. 이것은 전기적 거리를 감소시키고 따라서 주변 계층(1380)과 집적 회로(1340) 간의 인덕턴스도 작아지지만, 부가적인 전이 층이 필요하게 될 수 있다. 이러한 부가적인 전이 층(도시하지 않음)은 전기적 거리를 증가시키며, 따라서 집적 회로(1340)와 중앙 계층(1310, 1312) 간의 인덕턴스도 증가한다.
또 다른 실시예에 있어서, 2 이상의 계층(1310, 1312, 1380)의 층은 중앙 계층(1310, 1312)과 주변 계층(1380)을 접속하는데 사용될 수 있으며, 따라서 접속을 제공하기 위한 팬 아웃 층(1370)이 필요하지 않게 된다. 도 12와 관련하여 설명한 바와 같이, 일 실시예에 있어서 팬 아웃 층(1370)은 다이 범프(1340)의 피치와 랜드측 패드(1372)의 피치와의 피치 변환을 위하여 사용될 수 있다. 일 실시예에 있어서, 전원 및 접지에 대한 피치 변환은 상술한 바와 같이 커패시터 구조의 비아(1330)의 피치 설계에 의하여 전체적 또는 부분적으로 제공될 수 있다.
주변 계층(1380)은 집적 회로(1340)와 전기적으로 근접해 있지 않기 때문에 중앙 계층(1310, 1312)보다 증가된 커패시턴스 요구에 더 늦게 응답한다. 그러나 주변 계층(1380)은 중앙 계층(1310, 1312)에 의하여 제공되는 부가적인 디커플링 커패시턴스의 양을 증가시킨다.
도 12 및 13에 도시된 패키지(1202, 1302)는 본 기술에 능통한 자에게 널리 알려진 다양한 기술 및 재료를 사용하여 제작될 수 있다. 예를 들어 패키지(1202, 1302)는 다중 층 세라믹, 유기, 박막 또는 다른 패키징 기술을 사용하여 형성될 수 있다. 또한 집적 회로는 예컨대 표면 장착대, 본드 와이어 및/또는 그 이외의 기술과 같은 다양한 상호 접속 기술을 사용하여 패키지에 접속될 수 있다. 또한 패키지(1202, 1302)는 그 다음의 하부 상호 접속 레벨로 표면 장착되거나 스루 홀 장착(through-hole mounting)될 수 있다(예컨대, 인터포저, 소켓 또는 PC 기판).
도 12 및 13에는 2개의 내부 커패시턴스 계층(1210, 1212, 1310, 1312), 1개의 외부 커패시턴스 계층(1380), 2개의 전이 층(1250, 1350) 및 3개의 팬 아웃 층(1270, 1370)이 도시되어 있지만 많은 실시예에 있어서 계층, 전이 층 및/또는 팬 아웃 층은 더 많게 혹은 더 적게 구현될 수도 있다. 예를 들어 상술한 바와 같이 전이 층(1250, 1350) 및/또는 팬 아웃 층(1270, 1370)의 기능은 커패시터 계층(1210, 1212, 1310, 1312)의 층를 사용하여 대신 구현될 수 있으며 이로서 전이 및/또는 팬 아웃 층은 불필요하게 된다. 또한, 각 계층에 포함된 층(1220, 1222, 1320, 1322, 1382)의 수도 도 12 및 13에 도시한 것보다 많거나 적을 수 있다. 마지막으로, 각 층를 통하여 접속하는 신호 비아(1230, 1232, 1330, 1332, 1334) 및 커패시터의 수와 랜드측 커넥터(1280, 1380) 및 다이측 커넥터(1242, 1342)의 방위(orientation) 및 수는 도 12 및 13에 도시한 수와 다를 수 있다.
도 14는 전기 회로 패키지(1400)의 평면도를 나타내며, 이는 본 발명의 일 실시예에 따른 다중 커패시턴스 레벨의 집적 어레이 커패시터를 포함한다. 패키지(1400)는 패키지(1400)로 접합되는 집적 회로에서 실질적으로 중앙 및 아래에 위치한 중앙 영역(1404)을 포함한다. 이 영역(1404)에서 중앙 커패시터는 1 이상의 커패시턴스 계층(예컨대 도 13의 계층(1310, 1312))으로부터 형성된다.
패키지(1400)는 제2 영역(1406)도 포함한다. 일 실시예에 있어서, 제2 영역(1406)도 실질적으로 중앙 영역(1404)의 주변 밖으로 집적 회로의 아래로 위치되어 있다. 제2 영역(1406)은 신호 비아(예컨대 도 13의 비아(1360)) 및 많은 도전성 층 중 일부를 포함한다.
끝으로, 패키지(1400)는 주변 영역(1408)을 포함하는데 이는 패키지(1400)를 부착하는 집적 회로의 아래에 배치되지 않는다. 일 실시예에 있어서, 주변 영역(1408)은 1 이상의 커패시턴스 계층(예컨대, 도 13의 계층(1380))으로 형성된 1 이상의 주변 커패시터를 포함한다. 일 실시예에 있어서, 중앙 영역(1404)의 중앙 커패시터 및 주변 영역(1408)의 주변 커패시터는 팬 아웃 층(예컨대, 도 13의 층(1370))을 통하여 전기적으로 접속된다. 다른 실시예에 있어서는, 중앙 커패시터 및 주변 커패시터는 2 이상의 커패시터 층에 의하여 전기적으로 접속되어, 팬 아웃 층은 필요 없다.
도 13 및 14에 도시한 커패시터는 하우징에 집적되는 것으로서 설명하였지만, 커패시터는 별개 장치로서 구현될 수도 있다. 이러한 경우에 많은 신호 비아(예컨대 도 13의 비아(1360))는 제거되며, 신호 비아가 존재하는 영역(예컨대 제2 영역(1406))은 크기가 축소되거나 제거될 수 있다. 또한 상기 장치가 집적 회로와 다르게 접속될 수 있다.
도 15는 본 발명의 일 실시예에 따른 하우징에 다중 커패시턴스 레벨을 갖는 집적 어레이 커패시터의 제작 방법에 대한 흐름도이다. 많은 실시예에 있어서, 하우징 및 집적 어레이 커패시터는 세라믹 다중 층, 유기 또는 박막 처리를 사용하여 형성될 수 있다. 설명을 간단히 하기 위하여 도 15와 관련하여 세라믹 다중 층 하우징의 형성 방법에 대하여 설명하되, 유기 또는 박막 처리에 적용되는 변형도 함께 설명한다. 이러한 모든 기술분야에서 사용되는 특정 제작 기술은 본 기술에 능통한 사람에게는 널리 알려진 것이므로 이 제작 기술에 관한 세부사항에 대해서는 설명하지 않는다.
본 방법은 블록 "1502"에서 하우징(예컨대 패키지, 인터포저, 소켓 또는 PC 기판)의 집적 부분으로서 다중 층 커패시터 구조물(예컨대 도 12 및 13의 구조물(1202, 1302))를 제작함으로써 시작된다. 그 구조는 다중 계층 커패시턴스를 포함하는데, 각 계층은 유전체와 분리된 패터닝된 도전체 다중 층를 포함한다. 일 실시예에 있어서, 1 이상의 계층을 포함하는 중앙 커패시터는 실질적으로 집적 회로(또는 다른 장치)가 접합되는 중앙 영역 아래에 형성되고, 1 이상의 계층을 포함하는 주변 커패시터는 집적 회로가 접합되지 않은 주변 영역 아래에 형성된다.
일 실시예에 있어서, 하우징 및 커패시터 구조는 세라믹 다중 층 처리 기술을 사용하여 형성된다. 기본적으로 도전성 층은 개개의 세라믹 층에 화면 인쇄된다. 이 층들은 정렬되고, 같이 적층되고, 고정되어 다중 층 하우징 및 커패시터 구조를 형성한다.
하우징 및 커패시터 구조가 유기 또는 박막 기술을 사용하여 형성되는 다른 실시예에 있어서, 빌드업 처리가 행해진다. 빌드업 처리는 기본적으로 유전체 및 도전체를 서로의 상부에 연속하여 형성 및 패터닝하는 것을 포함한다.
하우징 및 커패시터 구조는 본 기술에 대하여 능통한 사람에게 널리 알려진 다양한 재료 및 기술을 사용하여 제작될 수 있다. 예를 들어, 하우징 및 커패시터 구조는 다중 층 세라믹(예컨대, 압착 세라믹, 고온 동시소결 세라믹, 저온 동시소결 세라믹 또는 세라믹 볼 그리드 어레이), 유기 또는 박막(예컨대, 사전 또는 사후 주형 플라스틱, 적층 플라스틱 또는 플라스틱 볼 그리드 어레이), 또는 다른 유형의 하우징(예컨대, 테이프 볼 그리드 어레이, 칩 스케일 패키지, 에지 주형 볼 그리드 어레이, 플립 칩 볼 그리드 어레이 또는 다른 패키지 유형)일 수 있다.
일 실시예에 있어서, 많은 도전성 층은 후막 또는 박막 니켈, 구리, 스퍼터링 도전체 또는 알루미늄 캡 층과 같은 다양한 물질로부터 형성될 수 있으며, 다른 적절한 도전체가 사용될 수도 있다. 층 사이의 유전체는 많은 실시예에서 예컨대 티탄산 바륨 세라믹, 중합체 필름 또는 산화 알루미늄 층일 수 있으며, 다른 유전체가 사용될 수도 있다. 일 실시예에 있어서 유전체는 2000-5000 정도의 매우 높은 ε값을 갖는데, 더 높거나 낮은 ε값을 갖는 유전체가 사용될 수도 있다. 또한 일 실시예에 있어서 절연 층 매우 얇다. 예를 들어 유전체 층은 1-30 미크론일 수 있으며, 다른 실시예에서는 이 층이 더 두껍거나 얇을 수 있다.
블록 "1504"에서 비아 홀은 구조의 하우징의 상부 표면을 통하여 형성된다. 세라믹 다중 층 기술을 사용하여 세라믹 및 도전성 층의 적층 조립체를 통하여 비아 홀이 형성된다. 다른 실시예에 있어서, 비아 홀은 층의 정렬 및 적층하기 전에 각 세라믹 층에 형성된다. 따라서 블록 "1502" 및 "1504"는 결합된 공정이다. 유기 또는 박막 빌드업 기술이 사용되는 다른 실시예에 있어서 비아 홀은 층의 빌드업 중에 또는 그 이후에 형성된다.
비아 홀은 많은 실시예에 있어서 레이저 드릴링, 기계적 드릴링 및/또는 기계적 압착 또는 펀칭을 사용하여 형성될 수 있다. 비아 홀은 많은 1 이상의 중앙 커패시턴스 계층과 하우징의 상부 표면 사이에 개구를 형성한다.
일 실시예에 있어서 각 비아 홀은 다른 모든 중앙 커패시터의 층에 하나씩 걸러가며 개구를 형성한다. 이런 방식으로 층은 다른 방법으로 전원 또는 접지와 번갈아 가면서 접속될 수 있으며, 이로써 층를 분리하는 유전체에 걸쳐 용량성 전하를 제공한다.
블록 "1506"에 있어서 도전성 비아 물체는 비아 홀에 퇴적되어 하우징의 상부 및 하부 표면에 도전성 비아가 형성된다. 세라믹 다중 층 기술이 사용되는 일 실시예에 있어서, 비아 홀은 동시소결 과정에서 세라믹과 함께 동시소결 되는 메탈 및 글라스 프리트 페이스트로 채워진다. 다른 실시예에 있어서 비아 홀은 금속체로 전기 도금되거나 스퍼터링 퇴적된다. 빌드업 처리 중에 비아가 형성되는 또 다른 실시예에 있어서, 비아 홀은 층의 빌드업 중에 충전될 수 있다. 이러한 실시예에 있어서 블록 "1502" 및 "1504"는 결합되어 처리된다. 많은 실시예에 있어서 비아 물체는 구리, 니켈 또는 다른 적절한 도전체를 포함할 수 있다.
하우징 제작은 블록 "1508"에서 완료된다. 유기 또는 박막 기술을 사용하는 실시예에 있어서, 하우징 제작의 완성은 도전체 및/또는 유전체의 부가적인 층의 빌드업을 요한다. 또한 하우징 제작은 커넥터를 집적 회로 및/또는 다음 상호 접속 레벨로의 접속을 제공함으로써 완성된다. 예를 들어 하우징이 본드 와이어 또는 표면 장착 기술을 사용하여 집적 회로에 접속될 수 있다. 또한 하우징은 다음의 상호 접속 레벨로 스루 홀 장착되거나 표면 장착될 수 있다. 하우징 제작이 완성되면 본 방법은 종료된다.
도 15와 관련하여 설명한 구조물은 많은 실시예에 있어서 패키지, 인터포저소켓 또는 PC 기판과 같은 다양한 유형의 하우징로 집적될 수 있다. 상기 구조물이 특정 하우징로 집적되는 방법은 하우징을 제작하는데 사용된 방법에 따라 정해진다. 많은 다양한 기술들이 본 기술에 능통한 사람들에게 알려져 있으며, 그러한 기술에 대해서는 여기서 상세히 설명하지 않는다.
상술한 바와 같이, 도 3, 12 및 13에 도시한 것과 같은 커패시터 구조는 집적 회로 패키지, 인터포저, 소켓 및/또는 PC 기판에 집적되거나 매립되거나 장착될 수 있다. 도 16은 집적 회로 패키지(1604), 인터포저(1606), 소켓(1608) 및 PC 기판(1610)을 도시하며, 이들 각각은 본 발명의 다양한 실시예에 따라 장착, 매립 및/또는 집적된 1 이상의 커패시터를 포함한다.
도 16의 상부부터 시작하여 집적 회로(1602)가 집적 회로 패키지(1604)에 의하여 수용된다. 집적 회로(1602)는 1 이상의 회로를 포함하며, 이는 (도시하지 않은) 커넥터에 의하여 집적 회로 패키지에 전기적으로 접속된다.
집적 회로(1602)는 많은 유형의 집적 회로 중 어느 것이라도 된다. 본 발명의 일 실시예에 있어서, 집적 회로(1602)는 마이크로프로세서이지만, 집적 회로(1602)는 메모리 장치, 어플리케이션 집적 회로, 디지털 신호 프로세서 또는 다를 어떤 유형의 장치일 수도 있다. 도시한 예에 있어서, 집적 회로(1602)는 "플립 칩(flip chip)" 유형의 집적 회로이며, 이는 칩의 입력/출력 종단은 그 표면의 어느 지점에서도 발생할 수 있다는 것을 의미한다. 칩이 집적 회로 패키지(1604)로의 접합이 준비된 후, 집적 회로 패키지의 상부 표면의 매칭 패드로의 볼 또는 땜납 범프를 통하여 칩이 플립 오버(flip over)되고 접합된다. 이와 달리, 집적회로(1602)는 와이어 본딩될 수 있으며, 이때 입력/출력 종단은 집적 회로 패키지(1604)의 상부 표면의 패드로의 본드 와이어를 사용하여 집적 회로 패키지(1604)와 접속된다.
집적 회로(1602) 내의 1 이상의 회로는 부하로서 동작하고, 이는 커패시턴스, 잡음 억제 및/또는 전압 감소가 요구할 수 있다. 이 커패시턴스의 일부는 본 발명의 일 실시예에 있어서 패키지(1604)에 집적되거나, 매립되거나, 장착된 커패시터(1603)에 의하여 제공된다.
이런 방식으로, 1 이상의 부가적인 커패시턴스 레벨이 집적 회로(1602)로 제공되며, 필요한 경우 전압 감소 및 잡음 억제도 제공된다. 이 커패시턴스 소스의 칩 외의 근접은 각 소스가 다이로 비교적 낮은 인덕턴스 경로를 포함하는 것을 의미한다. 다른 실시예에 있어서, 커패시터(1607, 1609, 1611)는 인터포저(1606), 소켓(1608), PC 기판(1610) 또는 이들의 결합에 집적되거나, 매립되거나, 장착된다.
집적 회로 패키지(1604)는 예컨대 볼 그리드 어레이 접속(1612)과 같은 땜납 접속을 사용하여 인터포저(1606)에 접속된다. 다른 실시예에 있어서, 집적 회로 패키지(1604)는 핀이나 또는 다른 유형의 접속을 사용하여 인터포저(1606)로 전기적 및 물리적으로 접속될 수 있다.
인터포저(1606)는 PC 기판(1610)의 소켓(1608)을 통하여 PC 기판(1610)으로 접속된다. 도시한 예에 있어서, 인터포저(1606)는 핀(1614)을 포함하며, 이는 소켓의 상보 핀 홀(complementary pin hole)과 짝이 맞추어진다. 이와 달리, 인터포저(1606)는 예컨대 볼 그리드 어레이 접속과 같은 땜납 접속을 사용하여 PC 기판(1610)에 전기적 및 물리적으로 접속될 수 있다. 또 다른 실시예에 있어서, 집적 회로 패키지(1604)는 인터포저를 사용하지 않고 소켓(1608) 및/또는 PC 기판(1610)으로 직접 접속될 수 있다. 이러한 실시예에 있어서, 집적 회로 패키지(1604) 및 PC 기판(1610)은 볼 그리드 어레이 또는 핀 접속을 사용하여 전기적 및 물리적으로 접속될 수 있다. 다른 실시예에 있어서는 집적 회로 패키지(1604)와 PC 기판(1610)을 접속하는데 다른 방법이 사용될 수도 있다.
예를 들어 인쇄 회로 기판(1610)은 컴퓨터 시스템의 마더보드일 수 있다. 이러한 경우 이는 매개물(vehicle)로서 동작하여 전원, 접지 및 신호를 집적 회로(1602)로 공급한다. 이 전원, 접지 및 다른 신호는 집적 회로 패키지(1604), 인터포저(1606), 핀(1614), 소켓(1608) 및 PC 기판(1610)내 또는 위에 있는 트레이스 또는 평면들(도시하지 않음)을 통하여 공급된다.
많은 실시예와 관련하여 상술한 구성은 범용 전기 시스템의 일부를 형성할 수 있다. 도 17은 본 발명의 일 실시예에 따른 범용 전기 시스템(1700)을 도시한다. 예컨대 시스템(1700)은 컴퓨터, 무선 또는 유선 통신 장치(예컨대 전화, 모뎀, 휴대폰, 무선 호출기, 라디오 등), 텔레비전, 모니터 또는 실질적으로 다른 임의의 유형의 전기 시스템일 수 있다.
상기 전기 시스템은 1 이상의 PC 기판 상에 수용되고, 이는 마이크로프로세서(1704), 집적 회로 패키지(1706), 인터포저(1708), 소켓(1709), 버스(1710), 전원 공급기(1711), 신호 프로세서(1712) 및 메모리(1714)를 포함한다. 집적 회로패키지(1706), 인터포저(1708), 소켓(1709) 및/또는 PC 기판은 본 발명의 다양한 실시예에 따라 집적, 매립 및/또는 장착된 1 이상의 커패시터를 포함한다. 집적 회로 패키지(1706), 인터포저(1708) 및 소켓(1709)은 마이크로프로세서(1704)와 버스(1710)에 접속된 장치간에서 통신 신호 및 전원을 공급하기 위하여 마이크로프로세서(1704)를 버스(1710)로 접속한다. 일 실시예에 있어서, 버스(1710)는 마이크로프로세서(1704)를 메모리(1714), 전원 공급기(1711) 및 신호 프로세서(1712)로 접속한다. 그러나 본 발명의 다른 실시예에 있어서 마이크로프로세서(1704)는 다른 버스를 통하여 메모리(1710), 전원 공급기(1711) 및 신호 프로세서(1712)로 접속될 수 있다는 것을 이해하여야 한다.
결론
커패시터 구조 및 그 제작 방법의 많은 실시예에 대하여 범용 전기 시스템의 커패시터 구조의 결합에 대한 설명과 함께 설명하였다. 상술한 크기 및 범위의 예는 전형적인 것으로서 고려하였지만, 본 발명의 많은 실시예는 그러한 크기 및 범위에 한정되는 것은 아니다. 현 산업 경향은 일반적으로 관련 비용 및 성능을 위하여 장치 크기를 축소하고 있음을 유의하여야 한다.
바람직한 실시예에 관하여 앞서 상세히 설명함에 있어서, 도면이 참조되며, 도면에는 본 발명을 실현하는 바람직한 특정 실시예를 설명하는 방법으로 도시하였다. 이러한 실시예는 본 기술에 능통한 사람이 실현할 수 있도록 충분히 상세히 설명하였다.
본 기술에 대해 능통한 자라면 같은 목적을 수행하기 위하여 계산된 배합이도시한 특정 실시예를 대체할 수 있음을 알 수 있을 것이다. 예를 들어 신호, 전원 및 접지를 운반하는 상호 접속 및 패터닝된 도전체 부가 층은 도면에 도시한 커패시터 구조를 형성하는 층 및 계층의 사이, 위, 또는 아래에 존재할 수 있다.
다이로 잉여의 칩 외 커패시턴스를 제공하는 환경에서 많은 실시예를 설명하였다. 본 기술에 대하여 통상적인 지식을 가진 자라면 본 발명의 방법 및 장치는 다른 응용례에 적용될 수 있으며 이때 회로 부하로의 낮은 인덕턴스 경로를 갖는 커패시터가 바람직하다는 것을 여기서 설명한 바에 기초하여 이해했을 것이다. 따라서 그러한 응용례는 본 발명의 사상 및 범위 내에 든다.
이 응용례는 본 발명의 어떠한 변형 및 개조도 포함할 것이다. 따라서 상술한 설명은 한정적 의미로 해석되어서는 안 되며, 본 기술에 대하여 능통한 자라면 본 발명의 특성을 설명하기 위하여 도시되고 설명된 부분 및 단계의 배열, 재료, 세부사항에 있어서의 많은 변형이 첨부된 청구항에 표현된 본 발명의 사상 및 범위를 벗어나지 않고 가능하다는 것을 이해할 것이다.

Claims (30)

  1. 커패시터에 있어서,
    유전체 층에 의하여 분리된 제1 패터닝된 도전체 다중 층를 포함하는 제1 커패시턴스 계층;
    상기 커패시터의 상부 표면으로부터 상기 제1 다중 층으로 뻗은 제1 복수의 제1 커패시터 비아 - 상기 제1 복수의 커패시터 비아 중 일부는 상기 제1 다중 층의 하나 걸러씩과 전기적 접촉되고, 상기 제1 복수의 커패시터 비아 중 나머지는 상기 제1 다중 층의 나머지와 전기적 접촉됨 - ;
    상기 제1 커패시턴스 계층과 전기적으로 접속되고, 제2 패터닝된 도전체 다중 층를 포함하는 제2 커패시턴스 계층; 및
    상기 제2 다중 층로 뻗은 제2 복수의 제2 커패시터 비아 - 상기 제2 커패시터 비아 중 일부는 상기 제2 다중 층의 하나 걸러씩과 전기적 접촉되고, 상기 제2 복수의 커패시터 비아의 나머지는 상기 제2 다중 층과 전기적 접촉됨 -
    를 포함하는 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서,
    상기 제2 커패시턴스 계층은 실질적으로 상기 제1 커패시턴스 계층의 아래에 위치하고,
    상기 제2 커패시터 비아는 제1 다중 층로 뻗으며,
    상기 제2 커패시터 비아 중 일부는 상기 제1 다중 층의 하나 걸러씩과 전기적 접촉되고, 상기 제2 커패시터 비아 중 나머지는 상기 제1 다중 층의 나머지와 전기적 접촉되는 것을 특징으로 하는 커패시터.
  3. 제2항에 있어서,
    상기 제1 복수의 제1 커패시터 비아의 수는 상기 제2 복수의 제2 커패시터 비아의 수보다 큰 것을 특징으로 하는 커패시터.
  4. 제2항에 있어서,
    상기 제2 커패시터 비아는 상기 커패시터의 하부 표면으로 뻗어서, 상기 하부 표면에서 상기 제2 커패시터 비아로 전기적으로 접속되는 것을 특징으로 하는 커패시터.
  5. 제1항에 있어서,
    상기 제1 커패시턴스 계층과 상기 제2 커패시턴스 계층간에 전기적으로 접속되고, 부가적인 패터닝된 도전체 다중 층를 포함하는 적어도 하나의 부가 커패시턴스 계층; 및
    상기 부가적인 다중 층로 뻗은 부가 커패시터 비아 - 상기 부가 커패시터 비아 중 일부는 상기 부가적인 다중 층의 하나 걸러씩과 전기적으로 접속되고, 상기 부가 커패시터 비아 중 나머지는 상기 부가적인 다중 층의 나머지와 전기적 접촉됨-
    를 더 포함하는 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서,
    상기 커패시터는 별개 장치인 것을 특징으로 하는 커패시터.
  7. 제6항에 있어서,
    상기 제1 커패시턴스 계층은 상기 커패시터의 중앙 영역에 위치하고, 상기 제2 커패시턴스 계층은 상기 커패시터의 주변 영역에 위치하는 것을 특징으로 하는 커패시터.
  8. 제1항 에 있어서,
    상기 커패시터는 세라믹 커패시터인 것을 특징으로 하는 커패시터.
  9. 제1항에 있어서,
    상기 제1 커패시턴스 계층 및 상기 제2 커패시턴스 계층은 하우징 내에 집적되는 것을 특징으로 하는 커패시터.
  10. 제9항에 있어서,
    상기 제1 커패시턴스 계층은 상기 하우징의 중앙 영역에 위치하고, 상기 제2커패시턴스 계층은 상기 하우징의 주변 영역에 위치하는 것을 특징으로 하는 커패시터.
  11. 유전체 층에 의하여 분리된 제1 패터닝된 도전체 다중 층를 포함하는 제1 커패시턴스 계층;
    커패시터의 상부 표면으로부터 상기 제1 다중 층로 뻗은 제1 복수의 제1 커패시터 비아 - 상기 제1 복수의 커패시터 비아 중 일부는 상기 제1 다중 층의 하나 걸러씩과 전기적 접촉되고, 상기 제1 복수의 커패시터 비아 중 나머지는 상기 제1 다중 층의 나머지와 전기적 접촉됨 - ;
    상기 제1 커패시턴스 계층과 전기적으로 접속되고, 제2 패터닝된 도전체 다중 층를 포함하는 제2 커패시턴스 계층; 및
    상기 제2 다중 층로 뻗은 제2 복수의 제2 커패시터 비아 - 상기 제2 커패시터 비아 중 일부는 상기 제2 다중 층의 하나 걸러씩과 전기적 접촉되고, 상기 제2 복수의 커패시터 비아의 나머지는 상기 제2 다중 층과 전기적 접촉됨 -
    를 포함하는 것을 특징으로 하는 하우징.
  12. 제11항에 있어서,
    상기 제1 커패시턴스 계층은 상기 하우징의 중앙 영역에 위치하고, 상기 제2 커패시턴스 계층은 상기 하우징의 주변 영역에 위치하는 것을 특징으로 하는 하우징.
  13. 제12항에 있어서, 상기 하우징은 집적 회로 패키지이고, 집적 회로는 상기 중앙 영역에 걸쳐 장착할 수 있으며, 상기 집적 회로는 상기 주변 영역에 걸쳐서는 장착할 수 없는 것을 특징으로 하는 하우징.
  14. 제11항에 있어서,
    상기 제1 커패시턴스 계층 및 상기 제2 커패시턴스 계층은 1 이상의 부가적인 패터닝된 도전체 층를 통해 전기적으로 접속되는 것을 특징으로 하는 하우징.
  15. 제14항에 있어서,
    상기 1 이상의 부가적인 패터닝된 도전체 층은 실질적으로 상기 제1 계층 및 상기 제2 계층의 아래에 위치한 것을 특징으로 하는 하우징.
  16. 제11항에 있어서,
    상기 제1 커패시턴스 계층과 상기 제2 커패시턴스 계층간에 전기적으로 접속되고, 부가적인 패터닝된 도전체 다중 층를 포함하는 적어도 하나의 부가 커패시턴스 계층; 및
    상기 부가적인 다중 층로 뻗은 부가 커패시터 비아 - 상기 부가 커패시터 비아 중 일부는 상기 부가적인 다중 층의 하나 걸러씩과 전기적으로 접속되고, 상기 부가 커패시터 비아 중 나머지는 상기 부가적인 다중 층의 나머지와 전기적 접촉됨-
    를 포함하는 것을 특징으로 하는 하우징.
  17. 제11항에 있어서,
    상기 제2 커패시턴스 계층은 실질적으로 상기 제1 커패시턴스 계층의 아래에 위치하고,
    상기 제2 커패시터 비아는 제1 다중 층로 뻗으며,
    상기 제2 커패시터 비아 중 일부는 상기 제1 다중 층의 하나 걸러씩과 전기적 접촉되고, 상기 제2 커패시터 비아 중 나머지는 상기 제1 다중 층의 나머지와 전기적 접촉되는 것을 특징으로 하는 커패시터.
  18. 제17항에 있어서,
    상기 제1 계층, 상기 제2 계층, 상기 제1 복수의 제1 커패시터 비아 및 상기 제2 복수의 제2 커패시터 비아는 상기 하우징에 매립된 별개 커패시터에 포함되어 있는 것을 특징으로 하는 하우징.
  19. 제17항에 있어서,
    상기 제1 계층, 상기 제2 계층, 상기 제1 복수의 제1 커패시터 비아 및 상기 제2 복수의 제2 커패시터 비아는 상기 하우징에 장착된 별개 커패시터에 포함되어 있는 것을 특징으로 하는 하우징.
  20. 제17항에 있어서,
    상기 제1 커패시터 비아의 제1 피치는 상기 제2 커패시터 비아의 제2 피치보다 작으며, 전원 및 접지에 대한 피치 변환을 제공하는 것을 특징으로 하는 하우징.
  21. 제11항에 있어서,
    상기 하우징은 집적 회로 패키지, 인터포저, 소켓 및 인쇄 회로 기판을 포함하는 군 중 어느 하나인 것을 특징으로 하는 하우징.
  22. 제11항에 있어서,
    상기 하우징은 세라믹 하우징인 것을 특징으로 하는 하우징.
  23. 제11항에 있어서,
    상기 하우징은 유기 하우징인 것을 특징으로 하는 하우징.
  24. 커패시터의 제작 방법에 있어서,
    제1 커패시턴스 계층 및 상기 제1 커패시턴스 계층에 전기적으로 접속된 제2 커패시턴스 계층을 포함하는 다중 층 구조를 제작하는 단계 - 상기 제1 계층은 유전체 층에 의하여 분리된 제1 패터닝된 도전체 다중 층를 포함하고, 상기 제2 계층은 제2 패터닝된 도전체 다중 층를 포함함 -;
    상기 커패시터의 상부 표면으로부터 상기 제1 다중 층로 뻗은 제1 복수의 제1 커패시터 비아를 형성하는 단계 - 상기 제1 커패시터 비아 중 일부는 상기 제1 다중 층의 하나 걸러씩과 전기적 접촉시키고, 상기 제1 커패시터 비아 중 나머지는 상기 제1 다중 층의 나머지와 전기적으로 접촉시킴 -; 및
    상기 제2 다중 층로 뻗은 제2 복수의 제2 커패시터 비아를 형성하는 단계 - 상기 제2 커패시터 비아 중 일부는 상기 제2 다중 층의 하나 걸러씩과 전기적 접촉시키고, 상기 제2 커패시터 비아 중 나머지는 상기 제2 다중 층의 나머지와 전기적으로 접촉시킴 -
    를 포함하는 것을 특징으로 하는 커패시터의 제작 방법.
  25. 제24항에 있어서,
    상기 다중 층 구조를 제작하는 단계는 실질적으로 상기 제1 커패시턴스 계층 아래에 상기 제2 커패시턴스 계층을 제작하는 단계를 포함하고,
    상기 제2 복수의 제2 커패시터 비아를 형성하는 단계는 상기 제1 다중 층로 뻗은 제2 커패시터 비아를 형성하는 단계를 포함하며,
    상기 제2 커패시터 비아 중 일부는 상기 제1 다중 층의 하나 걸러씩과 전기적 접촉시키고, 상기 제2 커패시터 비아 중 나머지는 상기 제1 다중 층의 나머지와 전기적 접속시키는 것을 특징으로 하는 커패시터의 제작 방법.
  26. 제25항에 있어서,
    상기 제2 커패시터 비아를 형성하는 단계는 하부 표면에서 상기 제2 커패시터 비아로 전기적 접속이 이루어지도록 상기 제2 커패시터 비아를 상기 커패시터의 상기 하부 표면으로 뻗도록 하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제작 방법.
  27. 제25항에 있어서,
    상기 다중 층 구조를 패키징하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제작 방법.
  28. 제24항에 있어서,
    상기 다중 층 구조를 제작하는 단계는 상기 제1 커패시턴스 계층을 상기 커패시터의 중앙 영역에 제작하는 단계 및 상기 제2 커패시턴스 계층을 상기 커패시터의 주변 영역에 제작하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제작 방법.
  29. 제28항에 있어서,
    상기 다중 층 구조를 제작하는 단계는 상기 다중 층 구조를 하우징의 집적 부분으로서 제작하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제작 방법.
  30. 제29항에 있어서,
    상기 다중 층 구조를 하우징의 집적 부분으로서 제작하는 단계는 상기 다중 층 구조를 집적 회로 패키지의 집적 부분으로서 제작하는 단계를 포함하고,
    상기 집적 회로는 상기 중앙 영역에 걸쳐서 장착할 수 있으며, 상기 주변 영역에 걸쳐서는 장착할 수 없는 것을 특징으로 하는 커패시터의 제작 방법.
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