KR100669963B1 - 다층배선기판 및 그 제조 방법 - Google Patents

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Abstract

다층배선기판의 전력 및 접지층 사이에 내장되며 소정의 전극 패턴에 따라 다양한 모양의 매트릭스 형태로 병렬 연결된 복수의 커패시터, 커패시터의 제1 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴이 형성된 제1 전극, 제1 전극과 절연되며, 상기 커패시터의 제2 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴이 형성된 제2 전극을 포함하는 다층배선기판이 제시된다. 본 발명에 따른 다층배선기판 및 그 제조 방법은 복수의 디커플링 커패시터를 용량값 별로 그룹화하여 다양한 모양의 매트릭스 형태로 내장하고, 내장된 커패시터의 각 단자들을 상/하부에 위치한 소정의 패턴을 가진 전력/접지면 전극으로 연결함으로써 시스템 모듈에 안정된 전압을 제공할 수 있다.
다층배선기판, 디커플링 커패시터, 전력분배회로.

Description

다층배선기판 및 그 제조 방법{Multilayer PCB and the manufacturing method thereof}
도 1은 하나의 디커플링 커패시터를 가지는 다층배선기판의 전력분배회로 등가모델을 도시한 도면.
도 2는 본 발명의 바람직한 실시예에 따른 복수의 디커플링 커패시터를 가지는 다층배선기판의 전력분배회로 등가모델을 도시한 도면.
도 3은 도 2에 도시된 회로에서 주파수와 임피던스의 관계를 도시한 도면.
도 4는 본 발명의 바람직한 실시예에 따른 서로 다른 용량값을 가지는 복수의 디커플링 커패시터를 용량값별로 그룹으로 나누어 내장한 다층배선기판의 전력분배회로 등가모델을 도시한 도면.
도 5는 도 4에 도시된 회로에 대한 주파수와 임피던스의 관계를 도시한 도면.
도 6은 본 발명의 바람직한 실시예에 따른 서로 다른 용량값을 가지는 복수의 디커플링 커패시터를 용량값별로 그룹으로 나누어 내장한 다층배선기판의 단면도.
도 7은 본 발명의 바람직한 실시예에 따른 다른 용량값을 가지는 복수의 디커플링 커패시터의 그룹이 다층배선기판에 적층되는 모식도.
도 8은 본 발명의 바람직한 실시예에 따른 복수의 디커플링 커패시터를 내장한 다층배선기판의 단면도.
도 9 내지 11은 본 발명의 바람직한 제1 실시예에 따른 복수의 디커플링 커패시터를 내장한 다층배선기판을 도시한 도면.
도 12 내지 14는 본 발명의 바람직한 제2 실시예에 따른 복수의 디커플링 커패시터를 내장한 다층배선기판을 도시한 도면.
도 15 내지 17은 본 발명의 바람직한 제3 실시예에 따른 복수의 디커플링 커패시터를 내장한 다층배선기판을 도시한 도면.
도 18은 본 발명의 바람직한 실시예에 따른 병렬로 연결된 복수의 디커플링 커패시터의 주파수와 임피던스의 관계를 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
810 : 제1 디지털 소자
820 : 제1 절연층
825 : 제1 전극
830 : 복수의 디커플링 커패시터
840 : 제2 전극
850 : 제2 절연층
860 : 제2 디지털 소자
본 발명은 기판 및 그 제조 방법에 관한 것으로, 특히 다층배선기판 및 그 제조 방법에 관한 것이다.
최근들어 유비쿼터스 컴퓨팅과 디지털 컨버젼스 경향이 가속화되면서 반도체집적회로는 단일칩으로 시스템 기능을 수행할 수 있을 정도로 집적되고, 신호처리 속도는 고속화되며, 휴대환경에 적합하도록 저전력화되고 있다. 이와 같은 전자제품 사용환경에서 신호대잡음비를 낮추어 잡음여유도를 확보하기 위한 회로설계 기술의 중요성이 커지고 있다. 반도체 집적회로에서 결정된 잡음여유도를 모듈설계 단계에서 충족시키기 위한 주요한 방법이 모듈내 전력분배회로의 기생 인덕턴스를 최소화하는 것이다. 이러한 기생 인덕턴스는 반도체 집적회로 내 디지털소자들이 동시스위칭 조건에 놓일 때 필요한 높은 순시전류 공급을 방해하고 전력공급단 전압을 일시적으로 강하시켜 잡음원으로 작용한다. 이러한 잡음도를 낮추기 위해 클럭 신호의 상승 또는 하강 속도에 의해 정의되는 주요 주파수 대역에서 전하의 충방전 기능을 수행할 수 있고, 목표한 임피던스값 이하로 유지하여 전력공급단의 전압을 안정화시키는 디커플링 커패시터의 중요성은 매우 커지고 있다.
그러나 종래 기술에 따른 디커플링 커패시터의 내장 구조를 살펴보면, 집적회로의 각 전력단 핀에 한 개의 커패시터가 연결되어 있는 구조를 갖고 있어 집적회로의 전력단에서 본 임피던스 저감효과가 크지 않은 단점이 있다.
본 발명은 병렬로 연결된 복수의 디커플링 커패시터를 기판속에 내장하여 실장부품의 공간효율을 높여 시스템모듈의 크기를 줄일 수 있는 다층배선기판 및 그 제조 방법을 제공한다.
또한, 본 발명은 병렬로 연결된 복수의 디커플링 커패시터를 기판속에 내장하여 주어진 공간내에서 전력분배회로를 최적화하여 전기적 특성을 향상시킬 수 있는 다층배선기판 및 그 제조 방법을 제공한다.
또한, 본 발명은 복수의 디커플링 커패시터를 용량값 별로 그룹화하여 다양한 모양의 매트릭스 형태로 내장하고, 내장된 커패시터의 각 단자들을 상/하부에 위치한 소정의 패턴을 가진 전력/접지면 전극으로 연결함으로써 시스템 모듈에 안정된 전압을 제공할 수 있는 다층배선기판 및 그 제조 방법을 제공한다.
본 발명의 일 측면에 따르면, 다층배선기판의 중간 층에 내장되며 소정의 전극 패턴에 따라 병렬 연결된 복수의 커패시터, 커패시터의 제1 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴을 형성하는 제1 전극, 제1 전극과 절연되며, 커패시터의 제2 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴을 형성하는 제2 전극을 포함하는 다층배선기판을 제시할 수 있다.
여기서, 복수의 커패시터는 매트릭스 형태로 배열될 수 있고, 제1 전극과 제 2 전극은 각각 전원과 접지에 전기적으로 연결될 수 있고, 복수의 커패시터는 각각 서로 용량이 같거나 다를 수 있다.
본 발명의 다른 측면에 따르면, 제1 절연층, 제1 절연층의 상부에 위치하며 소정의 패턴을 형성하는 제1 전극, 제1 전극의 상부에 적층되며 제1 전극에 제1 단자가 전기적으로 연결되도록 제1 전극의 패턴에 상응하여 배열된 복수의 커패시터, 커패시터의 상부에 위치하며 제1 전극과 절연되고, 커패시터의 제2 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴을 형성하는 제2 전극, 제2 전극의 상부에 위치하는 제2 절연층을 포함하는 다층배선기판을 제시할 수 있다.
여기서, 복수의 커패시터는 매트릭스 형태로 병렬 연결될 수 있다.
또한, 다층배선기판은 제1 전극 또는 제2 전극과 결합하며 양면에 회로 패턴이 형성되어 있는 동박적층판을 더 포함할 수 있다.
또한, 제1 절연층 또는 제2 절연층에 복수의 비아홀이 형성될 수 있고, 제1 전극과 제2 전극은 각각 전원과 접지에 전기적으로 연결될 수 있다.
또한, 복수의 커패시터 각각은 서로 용량이 같거나 다를 수 있고, 제1 절연층 또는 제2 절연층에는 다수의 칩을 실장할 수 있다.
본 발명의 또 다른 측면에 따르면, 다층배선기판의 중간층에 위치하고 소정의 패턴을 갖는 제1 전극을 형성하는 단계, 제1 전극의 상부에 위치하며 제1 전극에 제1 단자가 전기적으로 연결되도록 제1 전극의 패턴에 상응하여 배열된 복수의 커패시터를 적층하는 단계, 커패시터의 상부에 위치하며 제1 전극과 절연되고, 커패시터의 제2 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴을 갖는 제2 전극을 형성하는 단계를 포함하는 다층배선기판 제조 방법을 제시할 수 있다.
여기서, 복수의 커패시터는 매트릭스 형태로 병렬 연결될 수 있다.
또한, 제1 전극과 제2 전극은 각각 전원과 접지에 전기적으로 연결될 수 있고, 복수의 커패시터는 각각 서로 용량이 같거나 다를 수 있다.
본 발명의 또 다른 측면에 따르면, 제1 절연층을 형성하는 단계, 제1 절연층의 상부에 위치하고 소정의 패턴을 갖는 제1 전극을 형성하는 단계, 제1 전극의 상부에 위치하며 제1 전극에 제1 단자가 전기적으로 연결되도록 제1 전극의 패턴에 상응하여 배열된 복수의 커패시터를 적층하는 단계, 커패시터의 상부에 위치하며 제1 전극과 절연되고, 커패시터의 제2 단자에 전기적으로 연결되도록 커패시터의 배열에 상응하는 패턴을 갖는 제2 전극을 형성하는 단계, 제2 전극의 상부에 위치하는 제2 절연층을 형성하는 단계를 포함하는 다층배선기판 제조 방법을 제시할 수 있다.
여기서, 복수의 커패시터는 매트릭스 형태로 병렬 연결될 수 있고, 다층배선기판 제조 방법은 제1 절연층 또는 제2 절연층에 복수의 비아홀을 형성하는 단계를 더 포함할 수 있다.
또한, 다층배선기판 제조 방법은 제1 절연층 또는 제2 절연층에 다수의 칩을 실장하는 단계를 더 포함할 수 있다.
또한, 다층배선기판 제조 방법은 제1 전극 또는 제2 전극과 결합하며 양면에 회로 패턴이 형성되어 있는 동박적층판을 적층하는 단계를 더 포함할 수 있다.
이하, 본 발명에 따른 다층배선기판 및 그 제조 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일반적으로 하나의 디커플링 커패시터를 가지는 다층배선기판의 전력분배회로 등가모델을 도시한 도면이다. 도 1을 참조하면, 디지털 소자(110), 전압 조정기 모듈(VRM : Voltage Regulator Modules)(120), 제1 배선(130), 제2 배선(140), 디커플링 커패시터(150) 및 기생 인덕턴스(160)에 대한 등가 모델이 도시된다.
디지털 소자(110)는 일반적인 칩으로 형성되고, 신호를 0과 1로서 기억하거나 처리하는 소자이며, 메모리(DRAM, Flash MEMORY, SRAM 등), EPROM, EEPROM, CPU 등을 포함한다. 도 1을 참조하면, 디지털 소자(110)는 간단히 IC로 표시되었다. 전압 조정기 모듈(120)은 컴퓨터 등의 주전원에 접속되고, 변압기(transformers)와 고체 회로(solid-state circuitry)를 이용하여, 동작 파라미터(예를 들면, 온도)의 적당한 범위 동안 본질적으로 불변하는 평활한 기준 전압을 생성하여 디지털 소자(110)에 전력을 공급한다. 디지털 소자(110)와 전압 조정기 모듈(120)은 서로 제1 배선(130)과 제2 배선(140)에 의해 연결되어 있다.
디커플링 커패시터(150)는 집적회로의 전력단에서 측정된 전력분배회로의 임 피던스를 낮추어 전력단 잡음을 접지로 우회시키거나 집적회로에서 짧은 시간동안 필요한 전류를 공급하기 위해 내장된다. 디커플링 커패시터(150)는 일반적으로 한쌍의 전극이 대향하는 단일 커패시터 또는 적층 세라믹 콘덴서(MLCC : Multi-Layer Ceramic capacitor)가 될 수 있다. 기생 인덕턴스(160)는 디커플링 커패시터(150)의 내부구조 및 이를 전력단과 연결하는 물리적 전극 길이에 의해 생성된다.
여기서 디커플링 커패시터(150)는 상술한 전기적 성능을 위해 높은 커패시턴스, 낮은 기생 인덕턴스를 가져야 한다. 본 발명에 의하면 다수개의 디커플링 커패시터(150)를 다층배선기판내에 매트릭스 형태로 병렬 배열함으로써 이러한 효과를 가질 수 있다. 여기서 매트릭스 형태는 복수의 커패시터가 병렬로 연결되어 특정의 패턴을 형성하기 위해 배열되는 형상을 지칭한다.
도 2는 본 발명의 바람직한 실시예에 따른 복수의 디커플링 커패시터를 가지는 다층배선기판의 전력분배회로 등가모델을 도시한 도면이며, 도 3은 도 2에 도시된 회로에서 주파수와 임피던스의 관계를 도시한 도면이다.
도 2를 참조하면, 복수의 디커플링 커패시터(210(1), 210(2), 210(3)) 및 복수의 기생 인덕턴스(220(1), 220(2), 220(3))가 도시된다. 복수의 동일 용량값의 커패시터를 매트릭스 형태로 병렬 연결되면 커패시턴스는 증가하며, 기생 인덕턴스는 감소한다. 복수의 디커플링 커패시터(210(1), 210(2), 210(3))에 의해 형성된 전체 임피던스는 다음과 같다.
Figure 112005023713094-pat00001
(1)
Zt는 전체 임피던스이고, j는 복소수이며, C는 커패시턴스이고, L은 기생 인덕턴스이다. 따라서 커패시턴스는 증가하며, 기생 인덕턴스는 감소함에 따라 전체 임피던스가 감소하게 된다.
도 3을 참조하면, 동일 용량의 디커플링 커패시터의 개수에 따른 1-포트 임피던스의 특성이 개략적으로 도시되어 있다. 다층배선기판이 하나의 디커플링 커패시터를 내장하는 경우(310)보다 복수의 디커플링 커패시터를 내장하는 경우(320) 전체적으로 임피던스는 작아진다. 여기서 각각의 그래프에는 굴곡부가 형성되어 있으며, 이러한 굴곡부는 수학식 (1)에서 Zt = 0 이 되는 공진 주파수에 형성된다.
도 4는 본 발명의 바람직한 실시예에 따른 다른 용량값을 가지는 복수의 디커플링 커패시터의 그룹을 내장한 다층배선기판의 전력분배회로 등가모델을 도시한 도면이고, 도 5는 도 4에 도시된 회로에서 주파수와 임피던스의 관계를 도시한 도면이다.
도 4를 참조하면, 디지털 소자(410), 전압 조정기 모듈(420), 제1 배선(430), 제2 배선(440), 디커플링 커패시터(450(1), 450(2), 450(3), 450(4)) 및 기생 인덕턴스(460(1), 460(2), 460(3), 460(4))가 도시되어 있으며, 서로 다른 임피던스를 가지는 복수의 디커플링 커패시터는 다른 무늬를 가진 배열(470(1), 470(2), 470(3), 470(4))로 표시되었다. 여기서 복수의 디커플링 커패시터(450(1), 450(2), 450(3), 450(4))는 다양한 방법에 의해 배열될 수 있다. 예를 들어, 동일 한 커패시턴스를 가지는 복수의 커패시터를 매트릭스 형태로 배치하고, 이를 병렬로 연결하여 형성된 복수의 그룹이 서로 다른 커패시턴스를 가지도록 배열하거나, 또는 다양한 커패시턴스를 가지는 복수의 커패시터를 병렬로 연결하여 형성된 복수의 그룹을 배열할 수 있다. 이러한 커패시터의 배열은 실장된 IC의 전기적 특성에 적합하도록 설계되며, 그 기술분야에 속하는 통상의 지식을 가진 자에 의해 다양한 실시예가 구현될 수 있다.
도 5를 참조하면, 다른 용량의 디커플링 커패시터의 개수에 따른 임피던스의 특성(510)이 개략적으로 도시되어 있다. 디커플링 커패시터의 용량이 다양하기 때문에 여러 공진 주파수에 의한 합성 임피던스 굴곡부가 형성되어 있다. 따라서 다른 용량의 디커플링 커패시터를 내장한 다층배선기판은 넓은 광대역의 주파수 범위에서 집적회로 전력단에서 본 임피던스를 소정의 값 이하로 작게 형성할 수 있다.
도 6은 본 발명의 바람직한 실시예에 따른 다른 용량값을 가지는 복수의 디커플링 커패시터의 그룹을 가지는 다층배선기판의 단면도이다. 도 6을 참조하면, 디지털 소자(610), 전압 조정기 모듈(620), 제1 절연층(630), 제2 절연층(640) 및 복수의 디커플링 커패시터(650)가 도시되어 있다. 여기서 설명의 편의상 임피던스에 주로 영향을 미치는 커패시터만 도시하였고, 기생 인덕턴스는 도시하지 않았다.
복수의 디커플링 커패시터(650)는 제1 절연층(630) 및 제2 절연층(640)와 각각 전극을 게재하여 결합한다. 따라서 복수의 디커플링 커패시터(650)는 서로 같은 전극에 의해 병렬로 결합하여 서로 절연된 양단을 형성하며, 양단은 각각 전압 조 정기 모듈(620)에 의해 전력(power)과 접지에 연결되어 있다. 여기서 디지털 소자(610)는 복수의 디커플링 커패시터(650)의 양단에 결합하여 안정된 전압을 공급받을 수 있다. 또한, 복수의 디지털 소자(610)가 다층배선기판에 실장되는 경우 저속 신호처리 집적소자(저속(low speed) 디지털 소자)를 기생 인덕턴스가 큰 디커플링 커패시터가 내장된 위치에 직접 전기적으로 연결시키고, 고속 신호처리 집적소자(고속(high speed) 디지털 소자)를 기생 인덕턴스가 작은 디커플링 커패시터가 내장된 위치에 직접 전기적으로 연결시킴으로써 디지털 소자가 내장된 커패시터에 의한 합성 임피던스에 효율적으로 영향 받을 수 있도록 할 수 있다.
도 7은 본 발명의 바람직한 실시예에 따른 다른 용량값을 가지는 복수의 디커플링 커패시터의 그룹들이 일정한 패턴을 형성하며 다층배선기판에 적층되는 모식도이다. 도 7을 참조하면, 특정한 패턴(720)을 형성하는 복수의 디커플링 커패시터의 그룹들(720(1), 720(2), 720(3), 720(4))과 이에 상응하여 패턴이 형성된 전극(710)이 도시된다.
여기서 복수의 디커플링 커패시터의 그룹들(720(1), 720(2), 720(3), 720(4))은 서로 동일하거나 다른 용량을 가진 커패시터가 서로 다르게 배열되는 모습으로 도시된다. 각각 그룹의 용량은 서로 동일하거나 다를 수 있으며, 서로 다르게 배열되는 형상을 무늬로 표시하였다. 또한, 전극(710)은 복수의 디커플링 커패시터의 그룹들(720(1), 720(2), 720(3), 720(4))이 형성한 패턴에 상응하여 패턴이 형성된다. 즉, 병렬로 배열되어 생성된 복수의 디커플링 커패시터의 그룹들 (720(1), 720(2), 720(3), 720(4))에 형성된 양단이 각각 전원과 접지에 연결될 수 있도록 전극(710)에 패턴이 형성된다. 이러한 패턴은 복수의 디커플링 커패시터의 그룹들(720(1), 720(2), 720(3), 720(4))의 형상에 의해 다양한 방법으로 생성될 수 있다.
도 8은 본 발명의 바람직한 실시예에 따른 복수의 디커플링 커패시터를 내장한 다층배선기판의 단면도이다. 도 8을 참조하면, 제1 디지털 소자(810), 제1 디지털 소자의 제1 전극 패드(813), 제1 디지털 소자의 제2 전극 패드(815), 제1 절연층(820), 제1 전극(825), 디커플링 커패시터(830), 제2 전극(840), 제2 절연층(850), 제2 디지털 소자(860), 제2 디지털 소자의 제1 전극 패드(863), 제1 디지털 소자의 제2 전극 패드(865)가 도시된다. 여기서 제1 절연층(820) 및/또는 제2 절연층(850)은 레진코팅동박(RCC : Resin Coated Copper Foil)이 될 수 있다. 디커플링 커패시터(830)는 다층배선기판의 전력 및 접지층 사이에 내장되며, 구체적으로, 전력과 접지간에 전압을 안정화하는 역할을 할 수 있도록 상부에서 제1 전극(825)과 결합하고, 하부에서는 제2 전극(840)과 결합한다. 또한, 여기서 동박적층판(CCL : Cupper Clad lamination)(미도시)이 제1 절연층(820)과 제2 절연층(850) 사이의 소정의 위치에 증착될 수 있다. 제1 전극(825)과 제2 전극(840)은 서로 절연되며, 각각 디커플링 커패시터(830)의 서로 다른 일단에 전기적으로 연결되도록 디커플링 커패시터(830)의 배열에 상응하는 패턴이 형성된다. 따라서 제1 디지털 소자(810)는 제1 전극 패드(813)를 통하여 제1 전극(825)과 연결되며, 제2 전극 패드(815)를 통하여 제2 전극(840)과 연결된다. 또한, 제2 디지털 소자(860)는 제1 전극 패드(863)를 통하여 제2 전극(840)과 연결되며, 제2 전극 패드(865)를 통하여 제1 전극(825)과 연결된다.
또한, 일반적으로 다층배선기판은 일괄적층방식, 빌드업(build-up) 방식 등 다양한 방법에 의해 제조된다. 이러한 다층배선기판은 절연층의 상하측에 스크린인쇄, 무전해 도금 또는 전해 도금으로 도금층을 형성한 후 에칭등의 공정을 수행하여 전극을 각각 형성하고, 절연층의 상하측에 레진을 인쇄한 후 비어홀과 관통홀을 형성하며, 무전해 도금 또는 전해 도금을 이용하여 레진, 비어홀 및 관통홀에 전기적으로 연결되는 도금층을 형성한 후 에칭 등의 공정을 통하여 전극을 형성한다. 이후 필요에 따라 레진, 비어홀 및 관통홀을 추가적으로 형성할 수 있다.
이상에서 다층배선기판 및 그 제조 방법을 일반적으로 도시한 등가모델 또는 단면도를 설명하였으며, 이하에서는 첨부 도면을 참조하여, 본 발명에 따른 다층배선기판 및 그 제조 방법을 구체적인 실시예를 기준으로 설명하기로 한다. 본 발명에 따른 실시예는 크게 세가지로 구분되는데, 첫째, 단면 다층배선기판에 디커플링 커패시터를 내장하는 방법, 둘째, 양면 다층배선기판에 디커플링 커패시터를 내장하는 방법, 셋째, 전극에 비아홀을 형성하여 디커플링 커패시터와 디지털 소자를 연결하는 방법으로 나뉜다. 이하에서 차례대로 설명한다.
도 9 내지 11은 본 발명의 바람직한 제1 실시예에 따른 단면 다층배선기판에 복수의 디커플링 커패시터를 내장한 다층배선기판을 도시한 도면이다.
도 9를 참조하면, 디지털 소자(910), 제1 절연층(920), 제1 전극(930(1), 930(2)), 복수의 디커플링 커패시터(940), 제2 전극(950) 및 제2 절연층(960)이 도시되어 있다. 디지털 소자(910)는 제2 전극(950)과 비아홀 등을 이용하여 연결되며, 다층배선기판의 일면에 실장된다. 도 10과 11을 참조하면, 다층배선기판의 위에서 바라본 제1 전극(930(1), 930(2))과 제2 전극(950)의 패턴이 도시되어 있다. 복수의 디커플링 커패시터(940)를 병렬로 결합하기 위해 제1 전극(930(1), 930(2))은 복수의 디커플링 커패시터(940)의 일단에 연결되고 전력단 또는 접지에 연결된다. 또한, 제2 전극(950)은 제1 전극(930(1), 930(2))이 복수의 디커플링 커패시터(940)에 연결되지 않은 타단과 연결되며, 제1 전극(930(1), 930(2))이 연결되지 않은 접지 또는 전력단과 연결된다. 제1 전극(930(1), 930(2))과 제2 전극(950)의 평면에 의해 형성되는 커패시턴스는 면간 유전물질의 유전률이 높지 않아서 작다(예를 들면, 수십 pF). 따라서 제1 전극(930(1), 930(2))과 제2 전극(950)은 구조적 공진의 발생으로 높은 임피던스를 유발하므로, 병렬로 연결되어 높은 커패시턴스를 가지는 복수의 디커플링 커패시터(940)를 제1 전극(930(1), 930(2))과 제2 전극(950)의 사이에 게재함으로써 전력을 안정화시킬 수 있다.
도 12 내지 14는 본 발명의 바람직한 제2 실시예에 따른 양면 다층배선기판에 복수의 디커플링 커패시터를 내장한 다층배선기판을 도시한 도면이다. 도 12를 참조하면, 상부 디지털 소자(1210), 제1 절연층(1220), 제1 전극(1230), 복수의 디 커플링 커패시터(1240), 제2 전극(1250), 제2 절연층(1260) 및 하부 디지털 소자(1270)가 도시되어 있다. 제2 실시예가 상술한 제1 실시예와 다른 점은 다층배선기판의 양면에 디지털 소자가 실장되며, 복수의 디커플링 커패시터(1240)의 그룹들이 생성한 특정의 패턴의 일례를 나타낸다는 점이다.
도 13과 14을 참조하면, 다층배선기판의 위에서 바라본 제1 전극(1230)과 제2 전극(1250)의 패턴 및 복수의 디커플링 커패시터(1240)가 형성한 패턴이 도시되어 있다.
제1 전극(1230)과 제2 전극(1250)은 각각 복수의 디커플링 커패시터(1240)의 서로 다른 일단에 전기적으로 연결되며 시스템 모듈 구성에 적합하도록 형성된 복수의 디커플링 커패시터(1240)의 배열에 상응하는 패턴이 형성된다. 또한, 제1 전극(1230)과 제2 전극(1250)은 각각 접지와 전력단에 연결된다. 여기서 제1 전극(1230)과 제2 전극(1250)에는 고립된 전극 영역이 없도록 패턴이 형성되어 있다.
도 15 내지 17은 본 발명의 바람직한 제3 실시예에 따른 전극에 비아홀이 형성되며 복수의 디커플링 커패시터를 내장한 다층배선기판을 도시한 도면이다. 도 15를 참조하면, 디지털 소자(1510), 제1 절연층(1520), 제1 전극(1530), 복수의 디커플링 커패시터(1540), 제2 전극(1550) 및 제2 절연층(1560)이 도시되어 있다. 제3 실시예가 상술한 제1 실시예와 다른 점은 제1 전극(1530) 및/또는 제2 전극(1550)에 비아홀 또는 관통홀이 형성되어 있으므로, 시스템 모듈의 구성에 편리한 측면이 제공된다는 점이다.
도 16과 17을 참조하면, 다층배선기판의 위에서 바라본 제1 전극(1530)과 제2 전극(1550)의 패턴 및 복수의 디커플링 커패시터(1540)가 형성한 패턴이 도시되어 있다. 도 15에 도시된 단면도는 도 16과 17에 도시된 절단선(K)-(K')에 의해 형성된 단면도이다. 제1 전극(1530)과 제2 전극(1550)은 각각 복수의 디커플링 커패시터(1540)의 서로 다른 일단에 전기적으로 연결되며 시스템 모듈 구성에 적합하도록 형성된 복수의 디커플링 커패시터(1540)의 배열에 상응하는 패턴이 형성된다. 제1 전극(1530)과 제2 전극(1550)에는 복수의 디커플링 커패시터(1540) 사이에 형성된 빈공간을 신호선이 경유할 수 있는 비아홀이 형성된다. 또한, 제1 전극(1530)과 제2 전극(1550)은 각각 접지와 전력단에 연결된다. 여기서 제1 전극(1530)과 제2 전극(1550)에는 고립된 전극 영역이 없도록 패턴이 형성되어 있다.
도 18은 본 발명의 바람직한 실시예에 따른 전자기 시뮬레이터를 이용하여 산출된 병렬로 연결된 복수의 디커플링 커패시터의 주파수와 임피던스의 관계를 도시한 그래프이다. 각각의 그래프는 각각 5개의 10nF, 1nF, 100pF, 10pF의 커패시터 및 이러한 커패시터를 모두 배열한 커패시터의 그룹에 의해 생성된 그래프이다. 모든 커패시터를 병렬로 배열한 경우 광대역에 걸쳐서 낮은 임피던스가 형성된다. 또한, 임피던스의 변동 폭이 작아서 안정된 전압을 유지할 수도 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 다층배선기판 및 그 제조 방법은 복수의 디커플링 커패시터를 기판속에 내장하여 실장부품의 공간효율을 높여 시스템모듈의 크기를 줄일 수 있다.
또한, 본 발명에 따른 다층배선기판 및 그 제조 방법은 복수의 디커플링 커패시터를 기판속에 내장하여 주어진 공간내에서 전력분배회로를 최적화하여 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에 따른 다층배선기판 및 그 제조 방법은 복수의 디커플링 커패시터를 용량값 별로 그룹화하여 다양한 모양의 매트릭스 형태로 내장하고, 내장된 커패시터의 각 단자들을 상/하부에 위치한 소정의 패턴을 가진 전력/접지면 전극으로 연결함으로써 시스템 모듈에 안정된 전압을 제공할 수 있다.

Claims (23)

  1. 다층배선기판에 있어서,
    상기 다층배선기판의 동일한 중간 층에 내장되며 소정의 전극 패턴에 따라 매트릭스 형태로 병렬 연결된 복수의 적층 세라믹 콘덴서;
    상기 적층 세라믹 콘덴서의 제1 단자에 전기적으로 연결되도록 상기 적층 세라믹 콘덴서의 배열에 상응하는 패턴을 형성하는 제1 전극; 및
    상기 제1 전극과 절연되며, 상기 적층 세라믹 콘덴서의 제2 단자에 전기적으로 연결되도록 상기 적층 세라믹 콘덴서의 배열에 상응하는 패턴을 형성하는 제2 전극을 포함하는 다층배선기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 전극과 제2 전극은 각각 전원과 접지에 전기적으로 연결되는 다층배선기판.
  4. 제1항에 있어서,
    상기 복수의 적층 세라믹 콘덴서는 각각 서로 용량이 같은 다층배선기판.
  5. 제1항에 있어서,
    상기 복수의 적층 세라믹 콘덴서는 각각 서로 용량이 다른 다층배선기판.
  6. 제1 절연층;
    상기 제1 절연층의 상부에 위치하며 소정의 패턴을 형성하는 제1 전극;
    상기 제1 전극의 상부의 동일 층에 적층되며 상기 제1 전극에 제1 단자가 전기적으로 연결되도록 상기 제1 전극의 패턴에 상응하여 매트릭스 형태로 병렬 연결된 복수의 적층 세라믹 콘덴서;
    상기 적층 세라믹 콘덴서의 상부에 위치하며 상기 제1 전극과 절연되고, 상기 적층 세라믹 콘덴서의 제2 단자에 전기적으로 연결되도록 상기 적층 세라믹 콘덴서의 배열에 상응하는 패턴을 형성하는 제2 전극; 및
    상기 제2 전극의 상부에 위치하는 제2 절연층을 포함하는 다층배선기판.
  7. 삭제
  8. 제6항에 있어서,
    상기 제1 전극 또는 제2 전극과 결합하며 양면에 회로 패턴이 형성되어 있는 동박적층판을 더 포함하는 다층배선기판.
  9. 제6항에 있어서,
    상기 제1 절연층 또는 제2 절연층에 복수의 비아홀이 형성된 다층배선기판.
  10. 제6항에 있어서,
    상기 제1 전극과 제2 전극은 각각 전원과 접지에 전기적으로 연결되는 다층배선기판.
  11. 제6항에 있어서,
    상기 복수의 적층 세라믹 콘덴서 각각은 서로 용량이 같은 다층배선기판.
  12. 제6항에 있어서,
    상기 복수의 적층 세라믹 콘덴서 각각은 서로 용량이 다른 다층배선기판.
  13. 제6항에 있어서,
    상기 제1 절연층 또는 제2 절연층에 다수의 칩을 실장하는 다층배선기판.
  14. 다층배선기판 제조 방법에 있어서,
    상기 다층배선기판의 중간층에 위치하고 소정의 패턴을 갖는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상부의 동일 층에 위치하며 상기 제1 전극에 제1 단자가 전기적으로 연결되도록 상기 제1 전극의 패턴에 상응하여 매트릭스 형태로 병렬 연결되도록 배열된 복수의 적층 세라믹 콘덴서를 적층하는 단계; 및
    상기 적층 세라믹 콘덴서의 상부에 위치하며 상기 제1 전극과 절연되고, 상기 적층 세라믹 콘덴서의 제2 단자에 전기적으로 연결되도록 상기 적층 세라믹 콘덴서의 배열에 상응하는 패턴을 갖는 제2 전극을 형성하는 단계를 포함하는 다층배선기판 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 제1 전극과 제2 전극은 각각 전원과 접지에 전기적으로 연결되는 다층배선기판 제조 방법.
  17. 제14항에 있어서,
    상기 복수의 적층 세라믹 콘덴서는 각각 서로 용량이 같은 다층배선기판 제조 방법.
  18. 제14항에 있어서,
    상기 복수의 적층 세라믹 콘덴서는 각각 서로 용량이 다른 다층배선기판 제조 방법.
  19. 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 상부에 위치하고 소정의 패턴을 갖는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상부의 동일 층에 위치하며 상기 제1 전극에 제1 단자가 전기적으로 연결되도록 상기 제1 전극의 패턴에 상응하여 매트릭스 형태로 병렬 연결되도록 배열된 복수의 적층 세라믹 콘덴서를 적층하는 단계;
    상기 적층 세라믹 콘덴서의 상부에 위치하며 상기 제1 전극과 절연되고, 상기 적층 세라믹 콘덴서의 제2 단자에 전기적으로 연결되도록 상기 적층 세라믹 콘덴서의 배열에 상응하는 패턴을 갖는 제2 전극을 형성하는 단계; 및
    상기 제2 전극의 상부에 위치하는 제2 절연층을 형성하는 단계를 포함하는 다층배선기판 제조 방법.
  20. 삭제
  21. 제19항에 있어서,
    상기 제1 절연층 또는 제2 절연층에 복수의 비아홀을 형성하는 단계를 더 포함하는 다층배선기판 제조 방법.
  22. 제19항에 있어서,
    상기 제1 절연층 또는 제2 절연층에 다수의 칩을 실장하는 단계를 더 포함하는 다층배선기판 제조 방법.
  23. 제19항에 있어서,
    상기 제1 전극 또는 제2 전극과 결합하며 양면에 회로 패턴이 형성되어 있는 동박적층판을 적층하는 단계를 더 포함하는 다층배선기판 제조 방법.
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