JP2007116179A - 高速入出力回路の電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法 - Google Patents
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Abstract
【課題】高速入出力回路の電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法を提供する。
【解決手段】本発明の一実施形態は、低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、半導体ダイと、入出力電力供給端子と、ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイとを備え、前記コンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されるデバイスを提供する。
【選択図】図1
【解決手段】本発明の一実施形態は、低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、半導体ダイと、入出力電力供給端子と、ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイとを備え、前記コンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されるデバイスを提供する。
【選択図】図1
Description
本発明は、埋込みコンデンサ層のアレイを使用することにより、高速入力/出力(I/O)ドライバに対する電力供給およびデカップリングを提供する能力を実証する電子集積回路(IC)パッケージの、設計、レイアウト、および構造に関する。
本発明は、デカップリングコンデンサの分野に関する。ICパッケージ上のデカップリングコンデンサは、電圧変動を低減させ、給電を行い、配電の完全性を維持するために、しばしば不可欠である。表面実装技術(SMT)デカップリングコンデンサは、それらの大きい導線インダクタンスのために、数百メガヘルツ超のデカップリングを提供できていない。オンチップコンデンサは、それらの小さいキャパシタンスのために、ギガヘルツの周波数でのみ有効である。
高速信号の伝送線を介した伝送の主なボトルネックのうちの1つが、リターン電流を管理することである。リターン経路の不連続があればどこでも、電源/接地系統上のノイズが伝送線に結合してしまう。逆に言えば、電源/接地系統に結合する信号電流があると、電力供給の変動が生じる。リターン経路の不連続は、ICの機能に影響を与え、電磁干渉を生じさせるグラウンドバウンスなど、大きなノイズ源となり得る。不連続は主に、電源/接地プレーンを貫通する信号ビア(signal via)、分割電源プレーンを横切る伝送線、およびスイッチング入出力ドライバによって発生する。デカップリングコンデンサは、電源管理およびリターン電流の取扱いにおおいて、信号伝送系統と配電系統の間の結合を減少させるために不可欠である。デカップリングコンデンサは、リターン経路の不連続に近い場所に配置された場合にのみ有効である。したがって、パッケージまたは基板上の表面実装技術(SMT)デカップリングコンデンサは、入出力ドライバおよび受信機に対して、それらの大きい導線インダクタンスのために、数百メガヘルツ超のデカップリングを提供できていない。本発明の主な目的は、パッケージ内で埋込みコンデンサを使用して、入出力デカップリングおよび電力供給を提供することである。埋込みコンデンサは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。
例えばメモリチップと通信するプロセッサに、より高いデジタル帯域幅まで提供するために、入出力線のビット速度が増大している。その結果、入出力線のデカップリングが、重大な問題となってきている。
本発明は、パッケージレベルでの、給電(電力送達)およびICのデカップリングに対する解決策を提供する。本発明は、基板デカップリング方法のいくつかのインダクタンス問題を克服し、必要とされるオンチップキャパシタンスのサイズを低減させることによってチップ上のスペースを節約し、それによって、電源ノイズを低減させ、半導体スイッチング速度要件を満たすのに十分な電流を、特に高電流入力/出力(入出力)ドライバに低コストで供給することによって、デジタルおよびミックスドシグナルシステムの性能を向上させる。本発明は、入出力ドライバの近くの低いインピーダンスの電源/接地系統に、非常に高い周波数まで提供することのできる、コンデンサおよびパッケージを提供する。
本発明の一実施形態は、低ノイズの電力供給パッケージを集積回路に提供するためのデバイスであって、半導体ダイと、入出力電力供給端子と、ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイとを備え、前記コンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されるデバイスを提供する。他の実施形態は、低ノイズの電力供給パッケージをICに提供するためのデバイスであって、コンデンサアレイのインピーダンス対周波数曲線が、電流供給および電流リターン経路において低いインピーダンス値をもたらすように定められた、互いに異なる共振周波数を有する埋込みセラミックコンデンサのアレイを使用することを含むデバイスを提供する。
さらに他の実施形態は、最適化されたコンデンサアレイを設計するための方法であって、a)集積回路パッケージ試験構造を構築するステップであって、前記構造は、入出力給電端子、ならびにディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイを含み、前記コンデンサは、ダイの影の外周内、ダイの影の部分的外周内、ダイ付近、およびその組合せから選択された場所に配置され、かつ前記構造は、互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含むステップと、b)前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、c)複数の前期コンデンサアレイがインピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、d)前記モデル化した結果に基づく構造を作製し試験するステップとを含む方法を提供する。
また、本発明は、上記の方法によって形成される最適化されたコンデンサアレイ、およびその最適化されたコンデンサアレイを備えるデバイスも提供する。
本発明の目的は、十分な給電およびクリーンな電力送達パッケージを高速入出力ドライバに提供するために、電子ICパッケージの構造において埋込みコンデンサアレイを使用することにある。埋込みコンデンサアレイは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。
入出力デカップリングに関する前述の問題を克服するために、入出力ドライバのできるだけ近くにデカップリングコンデンサを配置する必要がある。これにより、信号電流およびそのリターン電流によって形成されるループインダクタンスが低くなり、その結果、電源/接地系統に流入するノイズが減少する。基板上のSMTコンデンサは、それらの大きい導線インダクタンスのために、高い周波数では効果がない。追加できるオンチップキャパシタンスは、チップ上のスペースに制限される。オンチップデカップリングキャパシタンスの量が増加すると、チップのコストおよびサイズが増大する。したがって、パッケージ上の埋込みコンデンサによって、入出力ドライバに対するデカップリングの最適な方法がもたらされる。
入出力ドライバのスイッチング動作に加えて、信号ビアも、リターン経路の不連続を生じさせる。ビアと結合された2本の伝送線の基準面上のリターン電流は、連続している必要がある。そうでない場合は、電流リターン経路の不連続により、電源/接地ノイズが生じる。特に、同時にスイッチングするドライバは、著しい量のノイズを発生させることがあり、このノイズは、同時スイッチングノイズ(SSN)と呼ばれる。本発明の一実施形態では、埋込みコンデンサは、ビアホールにできるだけ近く配置され、その結果、リターン電流が最善の方法で管理される。
入出力デカップリング用のパッケージ内の埋込みコンデンサは、少なくともパッケージと同じ大きさの平面コンデンサでもよいし、平行に接続された、より小型のコンデンサから構成されてもよい。どちらのコンデンサタイプでも、信号の完全性を高めるのに役立つ。
本発明は、パッケージレベルでの高速入出力のデカップリングのための解決策を提供する。本発明は、低いインピーダンスの電流リターン経路を提供することにより、高速信号用の基板デカップリング方法のインダクタンス問題を克服する。
本発明の一実施形態では、低ノイズの電力供給パッケージをICに提供するためのデバイスを提供し、それには、前記パッケージに、埋込みセラミックコンデンサのアレイを導入することが含まれる。
本発明の他の実施形態では、埋込みコンデンサアレイを使用して、クリーンな電力送達パッケージを提供する。一実施形態では、埋込みコンデンサアレイは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。他の実施形態では、埋込みコンデンサアレイは、厚膜、薄膜、およびその組合せから選択された技術によって形成される。埋込みコンデンサのアレイは、平行に接続されてもよいし、あるいはその他の場所で個々に接続されてもよく、また、異なる共振周波数を有し、異なるサイズおよび形状であるコンデンサから構成されてもよい。
図1は、埋込みコンデンサ層をもつパッケージの断面図を示している。コンデンサアレイは、ディスクリート、平面、またはディスクリートコンデンサと平面コンデンサの組合せを用いて形成することができる。図2は、パッケージ内の埋込みコンデンサアレイのレイアウトを示している。互いに異なるサイズのコンデンサが、このアレイを構成している。本明細書では、アレイを、要素のグループまたは配列として定義する。本発明では、アレイの要素は、ディスクリートおよび平面の両コンデンサである。
様々なサイズのコンデンサを使用する根本的理由は、各コンデンサに関連したキャパシタンス、等価直列抵抗(ESR)、および等価直列インダクタンス(ESL)が互いに異なっており、互いに異なる共振周波数に換算されることにある。最適な性能のためには、コンデンサは、入出力給電部のできるだけ近くに配置されるべきである。また、コンデンサをチップの電源/接地はんだボールに接続するビアも、アレイの性能に影響を与える。ビアおよびコンデンサを適切に協調設計することにより、所望のインピーダンスおよび周波数範囲を目標とすることができる。一実施形態では、コンデンサは、チップレベルで電力送達ネットワークの入力インピーダンスの低い目標インピーダンス要件を満たすために、互いに平行に接続される。特定のタイプの使用に必要とされるコンデンサの数は、個々のコンデンサの直列抵抗から決定することができる。直列抵抗を平行結合したものは、目標インピーダンス要件未満となるべきである。コンデンサの周波数応答は、パッケージ内のそのコンデンサの位置に非常に敏感である。
ディスクリートコンデンサは一般に、サイズが0.25から5ミリメートルの範囲である。一実施形態では、その範囲は、0.5から3ミリメートルである。しかし、ディスクリートまたは平面コンデンサは、考えられるどんなサイズ範囲も可能であることが、当業者には理解されている。
アレイの埋込みコンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置してよい。埋込みセラミックコンデンサのアレイは、ディスクリートコンデンサ、平面コンデンサ、およびその組合せから選択してよい。一実施形態では、こうした低ESLコンデンサを、プロセッサの「ダイの影」の入出力領域に配置することができることは重要である。一般に、ダイの影の入出力領域は、ダイの外周またはその付近である。一実施形態では、コンデンサは、入出力給電端子にできるだけ近づける。一実施形態では、これらのコンデンサをダイの影の外部に配置することは、好ましくない。経路の問題を引き起こし、インダクタンスおよび抵抗の増加により、コンデンサの予測された性能を変化させ得るからである。しかし、他の実施形態では、コンデンサは、ダイの影の外部またはダイの影の外周付近に配置してよい。
本明細書では、「ダイの影」を、パッケージのうちの、上部から見たときにダイの占有場所の下に投影される領域として定義する。一般に、コンデンサアレイとダイの間には層が存在する。いくつかの実施形態では、コンデンサのアレイは、「ダイの影」の部分的外部に位置してよく、それでも適切な電力供給およびデカップリングが提供される。技術ノードでは今後、マイクロプロセッサの電力消費量が増加し、それと同時に、供給電圧が増大する。その結果、供給電圧の変動に対するノイズマージンが狭くなる。電力送達ネットワークは、ICに電力供給を行う。不適切に設計された場合、このネットワークは、ICの機能に影響を与え、電磁干渉を生じさせるグラウンドバウンスなど、大きなノイズ源となり得る。供給電圧の変動を低減させるために、チップに近い電力送達ネットワークの入力インピーダンスの大きさは、非常に小さな値に保持する必要がある。この低いインピーダンスは、直流からクロック周波数および入出力データ転送速度の倍数まで維持する必要がある。デカップリングコンデンサは、入出力スイッチング回路に対する給電器としての働きもするので、電力送達ネットワーク中で非常に重要な役割を果たす。デカップリングコンデンサは、低いインピーダンスを提供すべきであり、大きいキャパシタンス、小さい寄生インダクタンス、および小さい寄生抵抗が要求される。(基板上のSMTコンデンサや埋込みコンデンサなど)基板上でどのような技術を使用する場合でも、パッケージの電力供給導線のインダクタンスによって、デカップリングの効果がなくなるおそれがある。これは、オンチップコンデンサを使用しても対処することができない。追加できるオンチップキャパシタンスの量が、チップ上のスペースに限られているからである。このことは、オンチップコンデンサが高速入出力ドライバをデカップリングするのに制限となる。オンチップデカップリングキャパシタンスの量が増加すると、コストおよびチップのサイズが増大する。パッケージ内の埋込みコンデンサアレイは、それらの小さい寄生インダクタンスおよび抵抗、ならびに大きいキャパシタンスにより、十分なデカップリングを提供することができる。基板上のSMTコンデンサよりもインダクタンスが小さいのは、それらがダイまたはチップにより近い位置にあるからである。
本発明のデバイス(またはパッケージ)は、それだけには限らないが、インターポーザ、プリント配線基板、マルチチップモジュール、領域アレイパッケージ、システムオンパッケージ、システムインパッケージなどから選択してよい。
(実施例)
埋込みセラミックコンデンサを含む構造の作製(図1参照)
三菱ガス化学株式会社のBT(ビスマレイミドトリアジン)プリプレグ(ガラス繊維上のB段階樹脂、タイプはGHPL830HS)の厚さ100ミクロンの3つの層[100]を、2枚の平面キャパシタンス積層板(本件特許出願人から市販されているデュポンインテラ(登録商標)HK11)に積層した。HK11は、両側に35μmの銅はく[300]を有する、厚さ14μmの充填ポリイミド[200]からなる(注:この試験構造は、より複雑な試験媒体(図2)の原型である。その試験媒体では、平面コンデンサ層は、PTH(めっきスルーホール)[750]に接続され、追加のマイクロビアビルドアップ層(microvia build-up layer)[850](図1に図示されていない金属層M1、M2、M13、およびM14)が試験構造に追加される)。特許文献1に記載されるように、2枚の銅はく(金属層M4[500]およびM10[600])上にディスクリートセラミックコンデンサを形成した。それらの金属はくは、厚さ35μmの銅であり、誘電性組成物[700、900]は、本件特許出願人から市販されているデュポンEP310(焼成厚20μm)であり、スクリーン印刷銅電極は、焼成厚5μmの銅(金属層M5[800]およびM11[150]、本件特許出願人から市販されているデュポンEP320)であった。次に、金属はくM4およびM10を、100μmのBTプリプレグ[400]とともに、2つの平面コンデンサ層を含む構造の片側の上に載せ、積層した。次に、金属層M4およびM10に、多層下塗塗装(multilayer bonding coating)を行った。次に、金属層M4およびM10を、(減法)印刷エッチングフォトリソグラフィプロセスで構築した。次に、3μmの銅はく[450、650]を被せたBTプリプレグ(100μm)[250、350]を、両側上の構造に積層した(金属層M3およびM12)。次に、ブラインドビア(直径150μmのマイクロビア)[550]を、M3およびM12ならびに基礎となるプリプレグ層を貫通して紫外レーザで穴をあけて、金属層M4およびM10に接続する。次に、標準膨潤(standard swell)および(過マンガン酸塩)化学エッチングと、それに続く無電解銅被着によって、マイクロビアのホール内壁を用意した。金属層M3およびM12のパターニングならびにマイクロビア中の銅ビルドアップを、セミアディティブめっきプロセス(めっきレジストパターンの適用、12μmの銅のめっき、レジストのはく離、ベースの銅のディファレンシャルエッチング)によって実施した。
埋込みセラミックコンデンサを含む構造の作製(図1参照)
三菱ガス化学株式会社のBT(ビスマレイミドトリアジン)プリプレグ(ガラス繊維上のB段階樹脂、タイプはGHPL830HS)の厚さ100ミクロンの3つの層[100]を、2枚の平面キャパシタンス積層板(本件特許出願人から市販されているデュポンインテラ(登録商標)HK11)に積層した。HK11は、両側に35μmの銅はく[300]を有する、厚さ14μmの充填ポリイミド[200]からなる(注:この試験構造は、より複雑な試験媒体(図2)の原型である。その試験媒体では、平面コンデンサ層は、PTH(めっきスルーホール)[750]に接続され、追加のマイクロビアビルドアップ層(microvia build-up layer)[850](図1に図示されていない金属層M1、M2、M13、およびM14)が試験構造に追加される)。特許文献1に記載されるように、2枚の銅はく(金属層M4[500]およびM10[600])上にディスクリートセラミックコンデンサを形成した。それらの金属はくは、厚さ35μmの銅であり、誘電性組成物[700、900]は、本件特許出願人から市販されているデュポンEP310(焼成厚20μm)であり、スクリーン印刷銅電極は、焼成厚5μmの銅(金属層M5[800]およびM11[150]、本件特許出願人から市販されているデュポンEP320)であった。次に、金属はくM4およびM10を、100μmのBTプリプレグ[400]とともに、2つの平面コンデンサ層を含む構造の片側の上に載せ、積層した。次に、金属層M4およびM10に、多層下塗塗装(multilayer bonding coating)を行った。次に、金属層M4およびM10を、(減法)印刷エッチングフォトリソグラフィプロセスで構築した。次に、3μmの銅はく[450、650]を被せたBTプリプレグ(100μm)[250、350]を、両側上の構造に積層した(金属層M3およびM12)。次に、ブラインドビア(直径150μmのマイクロビア)[550]を、M3およびM12ならびに基礎となるプリプレグ層を貫通して紫外レーザで穴をあけて、金属層M4およびM10に接続する。次に、標準膨潤(standard swell)および(過マンガン酸塩)化学エッチングと、それに続く無電解銅被着によって、マイクロビアのホール内壁を用意した。金属層M3およびM12のパターニングならびにマイクロビア中の銅ビルドアップを、セミアディティブめっきプロセス(めっきレジストパターンの適用、12μmの銅のめっき、レジストのはく離、ベースの銅のディファレンシャルエッチング)によって実施した。
図3に、金属層M5およびM11上の埋込みコンデンサのレイアウトが示されている。タイプA(図4A〜4C)、タイプB(図5A〜5C)、およびタイプC(図6A〜6C)の異なる3つのコンデンサ設計が存在する。各タイプに、有効コンデンササイズ(面積)が1mm2、4mm2、および9mm2のコンデンサが存在する。コンデンサの設計では、金属はく電極[1200]、誘電体[1400]、およびスクリーン印刷銅電極[1300]の相対的位置およびサイズが異なる。コンデンサの設計ではさらに、2つの銅電極を絶縁するすき間(clearance)(ギャップ)の設計が異なり、また、埋込みコンデンサを上記の次の金属層に接続するビア[1100]の場所および数が異なる。サイズが9mm2のコンデンサでは、タイプAの設計は4つのビア接続を特徴とし、タイプBは28個のビアを有し、タイプCは52個のビアを有する。
ビア接続ありおよびビア接続なしでの、個々のコンデンサの電気パラメータ(キャパシタンス、抵抗、インダクタンス)を測定した。個々のコンデンサについてのインピーダンス対周波数応答を測定した。測定された応答曲線を、シミュレーションモデルによって生成された曲線と比較した。次に、そのモデルを使用して、埋込みコンデンサアレイ用の伝統的かつ高度な設計ルールを適用し、いくつかのコンデンサアレイのインピーダンスをシミュレートした。
(結果)
図7は、ビア接続なしでの、サイズが1、4、および9mm2の、タイプA、B、およびCのタイプのコンデンサに関するキャパシタンス、抵抗、およびインダクタンスの測定値をまとめたものである。この図は、予想されるように、キャパシタンスはサイズとともに増加し、設計タイプによって変わらないことを示している。ビア接続なしでの、全3つのタイプのインダクタンス値は、かなり類似している。図8は、ビア接続ありでの、タイプA、B、およびCのコンデンサに関する同じパラメータを示している。このデータは、コンデンサのタイプ、ならびにビアの数およびビアの場所が、コンデンサの抵抗およびインダクタンスに大きく影響を与えることを示している。
図7は、ビア接続なしでの、サイズが1、4、および9mm2の、タイプA、B、およびCのタイプのコンデンサに関するキャパシタンス、抵抗、およびインダクタンスの測定値をまとめたものである。この図は、予想されるように、キャパシタンスはサイズとともに増加し、設計タイプによって変わらないことを示している。ビア接続なしでの、全3つのタイプのインダクタンス値は、かなり類似している。図8は、ビア接続ありでの、タイプA、B、およびCのコンデンサに関する同じパラメータを示している。このデータは、コンデンサのタイプ、ならびにビアの数およびビアの場所が、コンデンサの抵抗およびインダクタンスに大きく影響を与えることを示している。
図9Aおよび9Bは、図7および8で番号が付けられた、ビア接続ありおよびビア接続なしでの、2つのコンデンサタイプに関するインピーダンス対周波数応答曲線の一例を示している。この図は、ビア接続の結果生じる共振周波数偏移を示している。
図10Aおよび10Bは、異なるサイズの2つのコンデンサタイプに関する、測定された周波数応答曲線(実線)とモデル化された応答曲線(破線)の間の良好な相関関係を示している。
図11Aおよび11Bは、平面コンデンサ層の構造を示している。上面図に、スルーホール相互接続が示されている。
図12は、スルーホールインダクタンスの寄与ありおよび寄与なしでの、平面コンデンサに関する平面コンデンサインピーダンス対周波数応答曲線のシミュレーションを示している。
図13は、コンデンサ間の最小間隔が500μmの伝統的な設計ルールを適用する、64個のディスクリート埋込みコンデンサのアレイに関するモデル化結果を示している。コンデンサアレイ応答曲線が、中周波域で、かなり均一な低いインピーダンス値をもたらすように、互いに異なるサイズおよび互いに異なる共振周波数のコンデンサを選択した。水平線は、100MHzから1GHzの範囲で実現されたインピーダンスを示しており、そのインピーダンスを、2007年向けITRSロードマップによるより低いインピーダンス要件の0.7mΩと比較している。
図14は、最適化された電極領域のオーバラップを有する、サイズが1.15から2.5mm2のコンデンサのアレイにとってより要求の厳しい間隔設計ルールを適用することにより、中周波域で、2007年目標インピーダンス要件が達成されることを示している。
図15Aは、ディスクリートコンデンサおよび平面コンデンサへの相互接続用の、平面コンデンサ層[1500]、ディスクリートコンデンサ[1600]、およびマイクロビア層[850]を示す代表的なパッケージの断面図を示している。
図15Bは、IC[1700]およびスルーホールビア接続に対して異なる場所でアレイに配列された、様々なディスクリートコンデンササイズの個々のコンデンサ[1800]からなるコンデンサアレイの一例を示している。
図16は、電源プレーン(2000)から分離された、比誘電率3.8をもつ38ミクロン厚基板上の、100本の非結合伝送線(2030)に関するシミュレーションモデルを示している。伝送線は、間隔10ミル(0.254mm)、長さ15mm、幅2.82ミル(0.071628mm)であり、各線は、電源プレーンおよび接地プレーンに対して、99オームの抵抗器(2040)で終端されている(50オームの線終端)。1つのケースでは、電源プレーンは、接地プレーン(2010)とは反対側の、厚さ14ミクロンの基板上にある。基板は、比誘電率3.8および損失正接0.02を有する。別のケースでは、電源プレーンは、比誘電率11および損失正接0.02をもつ接地プレーンとは反対側の、厚さ14ミクロンの基板上にある。パルス幅80psならびに立ち上り時間および立ち下り時間20psをもつ5GHzの方形波ビットストリームを生成する出力ドライバ(2020)を使用して、全100本の伝送線を駆動し、中央に位置する伝送線の「アイ(eye)」パターン応答を得た。図17Aは、誘電率3.8をもつ電源プレーン基板を用いた第1のケースでのアイパターンを示しており、その場合、アイ開口部の高さは2.4799Vである。図17Bは、同じ条件で、誘電率11をもつ電源プレーン基板を用いた第2のケースでの応答を示している。アイ開口部の高さは2.6929Vであり、第1のケースに比べて著しい改善である。線の間の間隔を3ミル(0.0762mm)に変更し、その結果、50個の結合線対となった。それ以外のすべての条件を同じにして、アイパターン応答を得た。図18Aは、電源プレーン基板誘電率が3.8であるケースでの応答を示しており、図18Bは、電源プレーン基板誘電率が11での応答を示している。より大きい誘電率の電源プレーン基板では、アイパターン応答が改善される。
図19は、同時スイッチングノイズ(SSN)の分析のための、平面電源プレーン基板に加えて、ディスクリートデカップリングコンデンサを含む構成での、シミュレーションモデルを示している。このシミュレーションモデルは、電源プレーン(2200)から分離された比誘電率3.8をもつ厚さ38ミクロンの基板上に、50本の結合伝送線(2230)対を有した。これらの伝送線は、間隔3ミル(0.0762mm)、長さ15mm、幅2.82ミル(0.071628mm)であり、各線は、電源および接地プレーンに対して99オームの抵抗器(2240)で終端されている(50オームの線終端)。場合によっては、電源プレーンは、接地プレーン(2210)とは反対側の、厚さ14ミクロンの基板上にある。基板は、比誘電率3.8および損失正接0.02を有する。また、場合によっては、電源プレーンは、比誘電率11および損失正接0.02をもつ、接地プレーンとは反対側の、厚さ14ミクロンの基板上にある。パルス幅80psならびに立ち上り時間および立ち下り時間20psをもつ5GHzの正方形波ビットストリームを生成する出力ドライバ(2220)を使用して、全100本の伝送線を同時に駆動し、電源プレーン上に生成されるノイズ電圧を得た。コンデンサのタイプ、すなわちSMTまたは埋込みディスクリート、および量のバリエーションを分析した。コンデンサは、領域(2260)内で、ドライバに、あるいは伝送線の終端付近に配置した。
図20は、50対の結合線(2300)、合計100線を示す構成の上面図である。25個のSMTコンデンサを、伝送線のドライバ端に1線対おきに配置し、線対1(2310)で始まり、次に線対3(2320)で、さらに線対50(2330)で終わるようにした。平面電源プレーン基板は、誘電率3.8を有した。各コンデンサは、キャパシタンス100nF、等価直列インダクタンス(ESL)約205pH、および等価直列抵抗(ESR)100ミリオームを有した。パルス幅80psならびに立ち上り時間および立ち下り時間20psをもつ5GHzの正方形波ビットストリームを使用して、全100本の伝送線を同時に駆動し、電源プレーンにかかるノイズ電圧を測定した。これを、それぞれがキャパシタンス1nF、等価直列インダクタンス(ESL)約33pH、および等価直列抵抗(ESR)9ミリオームを有する埋込みディスクリートコンデンサに対して繰り返した。この構成の平面電源プレーン基板は、誘電率11を有した。図21Aは、平面電源プレーン基板誘電率3.8をもつ25個のSMTコンデンサでの、電源プレーン上の電圧変化を示している。図21Bは、平面電源プレーン基板誘電率11をもつ25個の埋込みディスクリートコンデンサでの、電源プレーン上の電圧変化を示している。埋込みコンデンサおよびより大きい誘電率の平面電源プレーン基板を使用することで、出力ドライバの同時スイッチングによって生じる電源プレーンノイズが著しく減少した。
埋込みコンデンサ構成と同等なノイズ減少を生じるようなSMTコンデンサの数を決定するために、追加のSMTコンデンサをモデルに追加した。50個、75個、および100個のSMTコンデンサをモデル化した。50個のコンデンサ構成は、すべての線対のドライバ終端にコンデンサを配置することによって実現した。75個のコンデンサ構成は、1線対おきに第2の1列のコンデンサを追加することによって実現し、100個のコンデンサ構成は、図22に示されている2×50のアレイを生成するようにコンデンサを追加することによって実現した。この図では、伝送線対(2400)は、伝送線の1番目の対(2410)から50番目の対(2420)までのドライバ終端にコンデンサを有する。
図23Aは、50個のSMTコンデンサおよび平面基板誘電率3.8での、電源プレーン上の電圧変化を示している。図23Bは、75個のSMTコンデンサおよび平面基板誘電率3.8での、電源プレーン上の電圧変化を示し、図23Cは、100個のSMTコンデンサおよび平面基板誘電率3.8での、電源プレーン上の電圧変化を示している。全3つのSMTコンデンサ構成では、図21Bに示されている25個のコンデンサおよび電源プレーン誘電率11を用いた埋込みディスクリートコンデンサ構成よりも、出力ドライバの同時スイッチングによる電源プレーンノイズがより大きくなる。
「ダイの影」は、パッケージのうちの、上部から見たときに半導体ダイの占有場所の下に投影される領域として定義される。図24は、パッケージ(2900)上のダイ(2910)の上面平面図である。ダイのコア論理回路セクションは一般に、塗りつぶし領域2920として示され、ダイの入出力回路は一般に、網掛け領域(2930)内の、ダイの外周付近に位置する。この例における「ダイの影」は、2910で定義される領域の下位層上への投影となる。図25は、はんだボール(2810)を使用してパッケージ基板の一部分上に実装されたダイ(2800)の断面図である。パッケージ基板は、2820や2830など、多数の層からなってよく、その場合、こうした層は、相互接続誘電層またはコンデンサ層でよい(図1も参照のこと)。ダイの下のコンデンサ層上の領域2840は、「ダイの影」の領域、すなわちコア論理回路または入出力デカップリングコンデンサ用のコンデンサの好ましい場所である。
Claims (10)
- 低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、
半導体ダイと、
入出力電力供給端子と、
ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイと
を備え、前記コンデンサは、前記半導体ダイの影の外周内、前記半導体ダイの影の部分的外周内、前記半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されることを特徴とするデバイス。 - 前記コンデンサは、前記入出力給電端子に対してできるだけ近くにあることを特徴とする請求項1に記載のデバイス。
- 前記コンデンサのアレイは、平行に相互接続され、互いに異なる共振周波数を有するコンデンサから構成されることを特徴とする請求項1または2のいずれかに記載のデバイス。
- 互いに異なる共振周波数を有する前記コンデンサは、互いに異なるサイズ、形状、場所、および相互接続であることを特徴とする請求項3に記載のデバイス。
- 低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、
ディスクリート、平面およびその組合せから選択された埋込みセラミックコンデンサのアレイを使用することを含み、前記コンデンサは、ダイの影の外周内、ダイの影の部分的外周内、ダイ付近、およびその組合せから選択された場所に配置され、かつ前記コンデンサは、前記コンデンサアレイのインピーダンス対周波数曲線が目標インピーダンス値以下のインピーダンス値をもたらすように定められた、互いに異なる共振周波数を有することを特徴とするデバイス。 - 最適化されたコンデンサアレイを設計する方法であって、
a.集積回路パッケージ試験構造を構築するステップであって、前記構造は、入出力給電端子、ならびにディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイを含み、前記コンデンサは、ダイの影の外周内、ダイの影の部分的外周内、ダイ付近、およびその組合せから選択された場所に配置され、かつ前記構造は、互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含むステップと、
b.前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、
c.複数の前記コンデンサアレイがインピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、
d.前記モデル化した結果に基づく構造を作製し試験するステップと
を含むことを特徴とする方法。 - 請求項6に記載の方法によって形成されることを特徴とする最適化されたコンデンサアレイ。
- 請求項7に記載の前記最適化されたコンデンサアレイを含むことを特徴とするデバイス。
- 前記コンデンサアレイは、1つまたは複数の平面コンデンサを含むことを特徴とする請求項6に記載の方法。
- 前記コンデンサは、厚膜、薄膜、およびその組合せから選択された技術を使用して作製されることを特徴とする請求項1に記載のデバイス。
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