JP2012134523A - 電力コアデバイス、およびその作製の方法 - Google Patents

Abstract

【課題】より高いＩＣスイッチング速度に対処するために、改善された電圧応答と組み合わされた優れた配電インピーダンス低減を可能にする電力コアデバイス、およびその作製の方法を提供する。
【解決手段】少なくとも１つの埋込み表面実装技術（ＳＭＴ）ディスクリートチップコンデンサ４１０を備える少なくとも１つの埋込みＳＭＴディスクリートチップコンデンサ層と、少なくとも１つの平面型コンデンサ積層板３４０とを備える電力コア構造であって、少なくとも１つの平面型コンデンサ積層板３４０が、少なくとも１つの埋込みＳＭＴディスクリートチップコンデンサ４１０に電荷を供給するための低インダクタンス経路として働き、前記埋込みＳＭＴディスクリートチップコンデンサ４１０が、前記平面型コンデンサ積層板３４０に並列で接続される。
【選択図】図３

Description

本技術分野は、低インダクタンス機能と高キャパシタンス機能を共に有するデバイス、ならびにそのようなデバイスを、有機誘電積層板（ｏｒｇａｎｉｃ ｄｉｅｌｅｃｔｒｉｃ ｌａｍｉｎａｔｅｓ）およびプリント配線板に組み込む方法に関する。

集積回路（ＩＣ）を含む半導体デバイスがより高い周波数、より高いデータ転送速度、より低い電圧で動作するにつれて、電力ラインおよび接地（戻り）ライン内のノイズ、ならびにより速い回路スイッチングに対処するために十分な電流を供給することがますます重要な問題となり、配電システムにおいて低いインピーダンスを必要とする。低ノイズ、ＩＣに対する安定した電力を実現するために、従来の回路におけるインピーダンスは、並列で相互接続された追加の表面実装技術（ＳＭＴ）コンデンサを使用して低減される。動作周波数がより高い（ＩＣスイッチング速度がより高い）ことは、ＩＣに対する電圧応答時間がより速くなければならないことを意味する。動作電圧がより低いことは、許容可能な電圧変動（リップル）およびノイズがより小さくなることを必要とする。例えば、マイクロプロセッサＩＣは、スイッチングし、動作を開始したとき、スイッチング回路をサポートするための電力を必要とする。電圧供給の応答時間が遅すぎた場合、マイクロプロセッサは、許容可能なリップル電圧とノイズマージンを越える電圧降下または電力減衰（ｐｏｗｅｒ ｄｒｏｏｐ）を受けることになり、ＩＣは誤動作することになる。さらに、ＩＣが電源投入されたとき、応答時間が遅いと、電力オーバーシュートが発生することになる。電力減衰／オーバーシュートは、ＩＣに十分に近接するコンデンサを使用することによって、それらが適切な応答時間内で電力を提供または吸収する許容限界内で制御しなければならない。

インピーダンス低減と、電力減衰またはオーバーシュートを弱めるためのＳＭＴコンデンサは、一般に、回路性能を改善するために回路板の表面上で可能な限りＩＣに近接して配置される。従来の設計は、プリント配線板（ＰＷＢ）上に表面実装された、ＩＣの周りに集められたコンデンサを有する。大きな値のコンデンサは、電源の近くに配置され、中域の値のコンデンサは、ＩＣと電源の間の場所に配置され、小さな値のコンデンサは、ＩＣの非常に近い位置に配置される。図１は、電源２、ＩＣ１０、コンデンサ４、６、８の概略図であり、コンデンサ４、６、８は、前述のインピーダンス低減と、電力減衰またはオーバーシュートを弱めるために使用される、それぞれ高い値のコンデンサ、中域の値のコンデンサ、小さな値のコンデンサを表す。図２は、ＰＷＢの基板内の電力平面および接地平面に対するＳＭＴコンデンサ５０および６０ならびにＩＣ４０の接続を示す、代表的な立断面図である。ＩＣデバイス４０は、はんだフィレット４４によってランド４１に接続される。ランド４１は、回路ライン７２および７３によって、ビア９０および１００のめっきスルーホールビア（ビア）パッドに接続される。ビアパッドは、全体的に８２として示される。ビア９０は、導体平面１２０に電気的に接続され、ビア１００は、導体平面１２２に接続される。導体平面１２０と１２２は、一方は電源の電力側に、他方は電源の接地（戻り）側に接続される。同様に、小さな値のコンデンサ５０および６０は、並列でＩＣ４０に電気的に接続されるような方法で、ビアならびに導体平面１２０および１２２に電気的に接続される。モジュール、インターポーザ、またはパッケージ上に配置されたＩＣの場合には、大きな値のコンデンサと中間の値のコンデンサは、そのモジュール、インターポーザ、またはパッケージが取り付けられるプリント配線マザーボード上にあることができる。

並列で相互接続された多数のＳＭＴコンデンサは、しばしば、電力システムインピーダンスを低減するために必要とされ、複雑な電気経路設定を必要とする。これは回路ループインダクタンスを増大し、増大した回路ループインダクタンスは、インピーダンスを増大し、電流を制限し、それによって表面実装コンデンサの有益な効果を減少させる。周波数が高くなり、動作電圧が引き続き降下するにつれて、増大された電力をより速い速度で供給しなければならず、インダクタンス／インピーダンスレベルをますます下げることを必要とする。

インピーダンスを最小限に抑えるために、少なからぬ努力が払われている。Ｈｏｗａｒｄらの米国特許は、インピーダンスおよび「ノイズ」を最小限に抑えるための一手法を提供する（特許文献１参照）。Ｈｏｗａｒｄらは、コンデンサ積層板（平面型コンデンサ）が、多層の積層されたボード内に含まれる容量性プリント回路板を提供し、集積回路など多数のデバイスが、ボード上で載置または形成され、借用（ｂｏｒｒｏｗｅｄ）または共用キャパシタンスを使用して容量性機能を提供するように、コンデンサ積層板（または複数のコンデンサ積層板）に動作可能に結合される。しかし、そのような手法は、必ずしも電圧応答を改善しない。電圧応答を改善することは、コンデンサがＩＣに、より近接して配置されることを必要とする。単にコンデンサ積層板をＩＣに、より近接して配置するだけでは十分でない可能性がある。というのは、使用可能な合計キャパシタンスが不十分となる可能性があるからである。

Ｃｈａｋｒａｖｏｒｔｙの米国特許は、スイッチングノイズを低減するためにコンデンサを埋め込むことに対する代替の手法を提供し、集積回路ダイの電源端子は、多層セラミック基板内で少なくとも１つの埋込みコンデンサのそれぞれの端子に結合することができる（特許文献２参照）。

米国特許第５１６１０８６号明細書 米国特許第６６１１４１９号明細書

したがって、本発明者らは、集積回路パッケージまたは他の相互接続ボード、構造、もしくは要素内で使用するための電力コア、すなわち、より高いＩＣスイッチング速度に対処するために、改善された電圧応答と組み合わされた優れた配電インピーダンス低減を可能にする電力コアの作製および設計の方法を提供することを望んでいる。本発明は、そのようなデバイス、およびそのようなデバイスを作製する方法を提供する。

本発明の一実施形態は、少なくとも１つの埋込み表面実装技術（ＳＭＴ）ディスクリートチップコンデンサを備える少なくとも１つの埋込みＳＭＴディスクリートチップコンデンサ層と、少なくとも１つの平面型コンデンサ積層板とを備える電力コアであって、少なくとも１つの平面型コンデンサ積層板が、少なくとも１つの埋込みＳＭＴディスクリートチップコンデンサに電荷を供給するための低インダクタンス経路として働き、前記埋込みＳＭＴディスクリートチップコンデンサが、前記平面型コンデンサ積層板に並列で接続される電力コアを対象とする。

さらに本発明は、電力コア構造を作製するための方法であって、少なくとも１つのパターン形成された側を有する平面型コンデンサ積層板を用意するステップと、金属箔を用意するステップと、前記金属箔を前記平面型コンデンサ積層板のパターン形成された側に積層するステップと、前記金属箔上でランドおよびビアパッドを作成するステップと、少なくとも１つのＳＭＴディスクリートチップコンデンサを前記金属箔上の前記ランドに取り付けるステップと、前記少なくとも１つのＳＭＴディスクリートチップコンデンサを前記平面型コンデンサ積層板に並列で接続するステップとを含む方法を対象とする。

本発明の追加の実施形態は、電力コア構造を作製するための方法であって、第１のパターン形成された側と第２のパターン形成された側とを有する平面型コンデンサ積層板を用意するステップと、金属箔を用意するステップと、前記金属箔を前記平面型コンデンサ積層板の一方の前記パターン形成された側に積層するステップと、前記金属箔上でランドおよびビアパッドを作成するステップと、少なくとも１つのＳＭＴディスクリートチップコンデンサを前記金属箔上の前記ランドに取り付けるステップと、前記少なくとも１つのＳＭＴディスクリートチップコンデンサを前記平面型コンデンサ積層板に並列で接続するステップとを含む方法を提供する。

さらに本発明は、上記電力コア構造を備え、前記電力コアが、少なくとも１つの信号層に相互接続されるデバイスを作製する方法を対象とする。

詳細な説明は、同様の数字が同様の要素を指す以下の図面を参照することになる。

インピーダンス低減と、電力減衰またはオーバーシュートを弱めるための典型的な従来技術のコンデンサ使用の概略図である。 インピーダンス低減と、電力減衰またはオーバーシュートを弱めるために使用される従来技術の表面実装（ＳＭＴ）コンデンサを有するプリント配線組立体の立断面図である。 第１の実施形態による電力コア構造の立断面図である。 平面型コンデンサ積層板を作製する方法の図である。 平面型コンデンサ積層板を作製する方法の図である。 第１の実施形態による電力コア構造を製造するための平面型コンデンサ積層板の初期準備の図である。 第１の実施形態による電力コア構造を製造するための平面型コンデンサ積層板の初期準備の図である。 第１の実施形態による電力コア構造サブパートの立断面図である。 第１の実施形態による、さらなる処理を受けている電力コア構造サブパートの立断面図である。 第１の実施形態による電力コア構造の立断面図である。 電力コアデバイスを形成するために、電力コアをプリント配線板、（マルチチップモジュールを含む）モジュール、インターポーザ、または（エリアアレイパッケージ、システムオンパッケージ、システムインパッケージを含む）パッケージ内に組み込む際の、次の段階の電力コア構造の立断面図である。 箔側から見たタイプＡディスクリートコンデンサ設計の図である。 箔側から見たタイプＢディスクリートコンデンサ設計の図である。 箔側から見たタイプＣディスクリートコンデンサ設計の図である。

本発明の諸実施形態は、プリント配線板（ＰＷＢ）、モジュール、インターポーザ、またはパッケージの基板内に埋設することができる電力コア構造を対象とする。ＰＷＢ、モジュール、インターポーザ、またはパッケージ基板内で電力コアの低インダクタンス／高キャパシタンス機能を提供することにより、ＰＷＢ、モジュール、インターポーザ、またはパッケージ上の貴重な表面積が保存され、また、従来のＳＭＴコンデンサ構成ほどはんだ接合を必要としない。

第１の実施形態によれば、高キャパシタンス値ＳＭＴディスクリートチップコンデンサと平面型コンデンサ積層板が、電力コア構造を生み出すように積層構造内で埋め込まれて並列で接続される、電力コア構造の設計および製造方法が開示される。ＳＭＴディスクリートチップコンデンサは、はんだ付け、または他の好適な方法によって、金属ランドに電気的に接続される。典型的には、その金属は金属箔である。本明細書では「箔」という用語を使用するが、箔は、一般的な金属層、めっきされた金属、スパッタされた金属などを包含することを理解されたい。電力コア構造内の高キャパシタンス値ＳＭＴディスクリートチップコンデンサは、高いスイッチング速度をサポートするようなＩＣに対する速い電圧応答のために、ＩＣの電力端子に可能な限り近接して位置し、相互接続される。ＳＭＴディスクリートチップコンデンサをＩＣの電力端子に可能な限り近接して配置することは、低インダクタンス接続をも実現する。平面型コンデンサ積層板は、電力−接地平面として使用され、電力−接地平面分離は、パッケージ内の高周波インピーダンスを低減するために薄くされる。

図３は、本発明の電力コアデバイス６００を立断面図で表したものである。上記の実施形態は、箔２１０を平面型コンデンサ積層板３４０に積層すること、ランド２２０、回路導体２３０、ビアパッド２４０を箔上で形成すること、およびＳＭＴディスクリートチップコンデンサ４１０をはんだフィレット２５０によってランドにはんだ付けすることを可能にする。そのようなＳＭＴディスクリートチップコンデンサは、業界内で一般的であり、例えば、株式会社村田製作所、Ｓｙｆｅｒ ａ Ｄｏｖｅｒ Ｃｏｍｐａｎｙ、Ｊｏｈａｎｓｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ， Ｉｎｃ．から得ることができる。前記ＳＭＴディスクリートチップコンデンサを取り付けるための前記ランドを形成するために使用される箔は、標準的なプリント配線板積層プロセスを使用して平面型コンデンサ積層板に積層し、電力コア構造サブパートを形成することができる。

上記の実施形態はまた、様々な材料を使用して平面型コンデンサを形成することを可能にする。そのような材料は、金属箔−誘電体−金属箔積層構造を含むことができ、その誘電体は、有機層、セラミックで充填された有機層、またはセラミック層を含むことができる。複数の層が使用される場合、諸層は、異なる材料のものとすることができる。そのような誘電体の厚さは、インピーダンスを低減するために、薄くすることになる。平面型コンデンサは、標準的なプリント配線板積層プロセスによって、前記ＳＭＴディスクリートチップコンデンサを取り付けるための前記ランドを形成するために使用される箔に積層し、電力コアデバイスサブパートを形成することができる。前記ＳＭＴディスクリートチップコンデンサの取付けは、はんだペーストをランドに被着し、ＳＭＴディスクリートチップコンデンサをペースト位置上に配置し、はんだリフロー技法によってはんだペーストを溶融することによって行い、例えば電力コアデバイスを形成することができる。Ｉｎｄｉｕｍ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ａｍｅｒｉｃａから入手可能なＩｎｄａｌｌｏｙ Ｎｏ．２４１など高温はんだペーストを使用し、プリント配線板ホットエアはんだレベリングまたは後続の組立てはんだ付け中に、はんだの溶融を回避することができる。

上記の実施形態によれば、低インピーダンス機能と高キャパシタンス機能を共に単一の電力コア構造内に一体化することができ、その電力コア構造はさらに別の積層構造内に一体化することができ、電圧リップルが低減された、またノイズが低減された、より低い電圧での高速ＩＣの動作を可能にする。電力コア構造が、プリント配線板、モジュール、インターポーザ、またはパッケージ内に組み込まれたとき、貴重な表面が使用可能になる。さらに、表面上で、並列で接続された複数のＳＭＴコンデンサに関連するはんだ接合をなくすことができ、それによって信頼性が改善される。電力コア構造は、従来のプリント配線板プロセスを使用して処理し、生産コストをさらに削減することができる。

当業者なら、下記でリストされる図面を参照して諸実施形態のこの詳細な説明を読めば、上述の利点、ならびに本発明の様々な実施形態の他の利点および利益を理解するであろう。

一般的な実施によれば、図面の様々な特徴は、必ずしも原寸に比例して示されていない。様々な特徴の寸法は、本発明の諸実施形態をより明確に示すために伸張または縮小される可能性がある。

図３は、第１の実施形態による、平面型コンデンサ積層板３４０と、ＳＭＴディスクリートチップコンデンサ４１０とを備える電力コアデバイス６００を側面図で示す。

図４Ａから図４Ｂは、平面型コンデンサ積層板を製造する一般的な方法を側面図で示す。

図４Ａは、図４Ｂに示されている平面型コンデンサ積層板３２０を製造する第１段階の立断面図であり、第１の金属箔３１０が用意される。箔３１０は、例えば、銅、銅を主成分とする材料、および他の金属から作製することができる。好ましい箔は、裏面処理銅箔、両面処理銅箔、圧延アニール銅箔、および、多層プリント回路板業界の内で一般に使用される他の銅箔など、主に銅からなる箔を含む。いくつかの好適な銅箔の諸例は、Ｏｌｉｎ Ｂｒａｓｓ （Ｓｏｍｅｒｓ Ｔｈｉｎ Ｓｔｒｉｐ）およびＧｏｕｌｄ Ｅｌｅｃｔｒｏｎｉｃｓから入手可能なものである。箔３１０の厚さは、例えば約１〜１００ミクロン、好ましくは３〜７５ミクロン、最も好ましくは、約１／３オンス（１０．３３ｇ）と１オンス（３０．９８ｇ）銅箔の間に対応する１２〜３６ミクロンの範囲内とすることができる。

スラリー材料または溶液を箔３１０上に塗布または被覆し、乾燥および硬化させ、第１の誘電層３１２を形成することができ、その結果、被覆金属箔３００となる。積層板の誘電層または諸層は、有機化合物、セラミック、セラミックで充填された有機化合物、およびそれらの混合物の諸層から選択することができる。硬化は、ポリマーが熱可塑性のものである場合、例えば２００〜３５０℃でベークすることによって行うことができる。ポリマーが熱硬化性材料である場合、より高い硬化温度を使用することができる。ポリマーを一部分だけ硬化し、ポリマーの「Ｂ」ステージ状態を生み出すことが意図されている場合、硬化は、例えば１２０〜２００℃で乾燥させることによって行うことができる。

誘電層３１２を形成するために使用される溶液は、例えば、溶媒内で溶解されたポリマーを含むことができる。スラリー材料は、例えば高誘電率（高Ｋ）フィラー／セラミックフィラーまたは機能相を有するポリマー溶媒溶液を含むことができる。スラリーまたは溶液として好適なポリマーは、それだけには限らないが、例えば、エポキシ樹脂またはポリイミド樹脂を含むことができる。高Ｋ機能相は、５００より大きい誘電率を有する材料として定義することができ、一般式ＡＢＯ_３のペロブスカイトを含むことができる。好適なフィラーには、例えば、結晶性チタン酸バリウム（ＢＴ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ランタン鉛、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、ニオブ酸マグネシウム鉛（ＰＭＮ）、チタン酸カルシウム銅が含まれる。フィラーは、粉末形態とすることができる。好適な高Ｋフィラー相は、Ｆｅｒｒｏ Ｃｏｒｐｏｒａｔｉｏｎ、Ｔａｍ Ｃｅｒａｍｉｃｓ、富士チタン工業株式会社から得ることが可能なチタン酸バリウムである。

５００より低い誘電率を有する機能相もまた、他の理由で適切とすることができる。そのような材料は、チタン、タンタル、ハフニウム、ニオブの酸化物を含むことができる。

誘電体３１２が熱可塑性である、または一部分だけ硬化される場合、２枚の被覆金属箔３００を、図４Ａに矢印によって示されている方向で、熱および圧力の下で共に積層し、図４Ｂに示されている積層構造３２０を形成することができる。

誘電体３１２が熱硬化性である場合、薄い接着層を誘電層３１２の一方または両方に被着することができる。商用熱硬化性誘電体には、Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙから入手可能なポリイミドグレードが含まれる。

図４Ｂを参照すると、積層により層３１２から単一の誘電体３１４が形成される。得られる誘電体３１４は、例えば、積層後４〜２５ミクロン程度の薄い層とすることができる。平面型コンデンサ積層板の一実施形態は、銅−誘電体−銅積層板である。金属−誘電体−金属構造を形成するために使用することができる埋込みコンデンサ材料／プロセスには、ＭｏｔｏｒｏｌａにライセンスされたＶａｎｔｉｃｏのＰｒｏｂｅｌｅｃ８１ＣＦＰ、ならびに、日立化成工業株式会社のＭＣＦ６０００Ｅ、三井金属鉱業株式会社のＭＲ−６００、松下電工株式会社のＲ−０８８０、住友ベークライト株式会社のＡＰＬ−４０００など樹脂被覆箔製品が含まれる。

誘電体３１４を形成する代替の方法は、フィラー入り（ｆｉｌｌｅｄ）、またはフィラーなしの（ｕｎｆｉｌｌｅｄ）熱可塑性ポリマーを箔３１０上に塗布すること、および第２の被覆されない箔をフィラー入り熱可塑性ポリマーに直接積層することとすることができる。他の代替の製造方法は、誘電層３１４を単一の膜として別々に形成し、熱と圧力を使用して、第１の箔３１０および第２の箔３１０に積層することを含む。他の代替の製造方法は、誘電層３１４を単一の膜として別々に形成し、金属のシード層を前記別々に形成された誘電層の両側上にスパッタし、次いで、無電解または電解めっき技法を使用して追加の金属をシード層上にめっきすることを含む。好適なコンデンサ積層板には、Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ ＣｏｍｐａｎｙのＩｎｔｅｒｒａ（商標）ＨＫ０４シリーズ、Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ ＣｏｍｐａｎｙのＩｎｔｅｒｒａ（商標）ＨＫ１１シリーズ、Ｓａｎｍｉｎａ−ＳＣＩ Ｃｏｒｐｏｒａｔｉｏｎによってライセンスを受けた積層板業者のＢＣ−２０００およびＢＣ−１０００、Ｏａｋ−Ｍｉｔｓｕｉ ＴｅｃｈｎｏｌｏｇｉｅｓのＦａｒａｄＦｌｅｘシリーズ、Ｒｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ ＭａｔｅｒｉａｌｓのＩｎＳｉｔｅ（商標）埋込みコンデンサシリーズ、Ｇｏｕｌｄ ＥｌｅｃｔｒｏｎｉｃｓのＴＣＣ（商標）、３ＭのＣ−Ｐｌｙが含まれる。

図５Ａから図５Ｂは、電力コア構造／デバイスを製造するために平面型コンデンサ積層板を準備する一般的な方法を側面図で示す。

図５Ａは、図４Ｂからの平面型コンデンサ積層板３２０を側面図で示す。（図５Ａには示されていない）フォトレジストが箔３１０のそれぞれに被着される。しかし、箔３１０の一方だけエッチングされるように、フォトレジストの一方だけがイメージングおよび現像され、箔電極セクション３１４および関連する回路を生み出す。次いで、残りのフォトレジストすべてが、標準的なプリント配線板処理条件を使用して剥離される。好適なフォトレジストの一例は、Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙから入手可能なＲｉｓｔｏｎ（登録商標）フォトレジストであろう。

図５Ｂは、得られるエッチング済み積層板３４０を側面図で示しており、エッチングによって箔３１０の一部分が除去された一方の側を示し、一方、他方の箔３１０は元のままである。

図６を参照すると、箔２１０が、平面型コンデンサ積層板３４０のパターン形成された側に積層される。積層は、例えば、標準的なプリント配線板プロセスにおいてＦＲ４エポキシプリプレグ３６０を使用して実行することができる。一実施形態では、エポキシプリプレグタイプ１０６を使用することができる。好適な積層条件は、２８インチＨｇ（９４．８２ｋＰａ）に減圧された（ｅｖａｃｕａｔｅｄ）真空チャンバ内で、１８５℃、２０８ｐｓｉｇ（１４３４．１１ｋＰａ）、１時間とすることができる。シリコンゴムプレスパッド、および滑らかなＰＴＦＥで充填されたガラスリリースシートを箔２１０および３１０と接触させ、エポキシで積層板が共に接着するのを防止することができる。誘電プリプレグおよび積層材料は、例えば、標準的なエポキシ、高Ｔｇエポキシ、ポリイミド、ポリテトラフルオロエチレン、シアン酸エステル樹脂、フィラー入り樹脂系、ＢＴエポキシ、ならびに、絶縁をもたらす他の樹脂および積層板など、任意のタイプの誘電材料とすることができる。リリースシートを箔と接触させ、エポキシで積層板が共に接着するのを防止することができる。得られるサブパート４００は、一方の側上に箔２１０、他方の側上に箔３１０を有する。

図７を参照すると、積層後に、箔２１０および平面型コンデンサ箔３１０に（図７には示されていない）フォトレジストが被着される。標準的なプリント配線板処理条件を使用して、そのフォトレジストがイメージング、現像され、金属箔がエッチングされ、フォトレジストが剥離される。エッチングにより、平面型コンデンサ箔３１０上で、箔電極セクション３１４と、関連する回路とが生成される。また、エッチングにより、箔２１０からランド２２０、回路導体２３０、ビアパッド２４０が生成される。任意の関連する回路もまた、箔２１０から作成される。得られるサブパート５００が作成される。

図８を参照すると、電力コアデバイス６００は、ＳＭＴディスクリートチップコンデンサ４１０をサブパート５００に取り付けることによって完成される。ＳＭＴコンデンサを取り付けるための１つの方法は、Ｉｎｄｉｕｍ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ａｍｅｒｉｃａから入手可能なＩｎｄａｌｌｏｙ Ｎｏ．２４１など高温はんだペーストをランド２２０に被着することである。はんだペースト被着後、プリント配線板組立て業界内で容易に入手可能なピックアンドプレース機器によって、ＳＭＴディスクリートチップコンデンサが、ペーストで覆われたランド上に配置される。はんだペーストは、典型的な回路板組立てプロセスによってリフローされ、それにより、ＳＭＴディスクリートチップコンデンサをランドに電気的に接続する。

電力コアは、例えば、最初に図６に示されている平面型コンデンサ積層板３４０のイメージング済みの側を他のプリント配線板層に積層し、イメージングされていない箔３１０にフォトレジストを被着し、箔をエッチングし、フォトレジストを剥離し、次いで得られた構造に箔２１０を積層することにより層を積層する、他のシーケンスによって形成することができることを理解されたい。

図９は、電力コアを、プリント配線板、モジュール、インターポーザ、またはパッケージ内に組み込むために処理する際の他の段階を側面図で示す。電力コアデバイス６００は、例えば、標準的なプリント配線板プロセスにおいてＦＲ４エポキシプリプレグ７１０および７３０を使用して、他の回路層に積層することができる。プリプレグ７１０は予め打ち抜き、開口７２０を作成することができる。また、金属箔７４０をプリプレグ７１０と共に積層し、適切にイメージングし、所望の回路を作成することができる。開口７２０は、積層プロセス中にＳＭＴディスクリートコンデンサ４１０に対する圧力を低減するように働く。プリプレグ内のエポキシは、積層中にコンデンサ４１０の周りで流れ、コンデンサ４１０をカプセル化する（見やすくするために図面には示されていない）。追加の回路層を積層することもできる。追加の方法は、その誘電体がガラス強化繊維を含有しない樹脂被覆金属箔を使用することができる。一部分だけ硬化される樹脂は、積層プロセス中にＳＭＴディスクリートコンデンサ４１０の周りで流れる。

平面型コンデンサ箔電極セクション３１２および３１４のビアパッド２４０に対する電気接続は、めっきスルーホールビアを穿孔およびめっきすることによって、またはプリント配線板業界内で一般的な他の技法によって設けることができる。図９は、めっきスルーホールビア７５０および７６０の一部分を表したものである。めっきスルーホールビア７５０は、ＳＭＴディスクリートチップコンデンサ４１０の一方の端子と、平面型コンデンサ３４０の一方の箔に電気的に接続される。めっきスルーホールビア７６０は、ＳＭＴディスクリートチップコンデンサ４１０の反対側の端子と、平面型コンデンサ３４０の反対側の箔に電気的に接続される。この図は、ＳＭＴディスクリートチップコンデンサ４１０と平面型コンデンサ積層板３４０の間の並列電気接続を示す。

図９は、電力コアデバイスの一実施形態を示す。この電力コアデバイスは電力コアを備え、前記電力コアが、少なくとも１つの埋込み表面実装技術（ＳＭＴ）ディスクリートチップコンデンサを含む少なくとも１つの埋込みＳＭＴディスクリートチップコンデンサ層と、少なくとも１つの平面型コンデンサ積層板とを備え、少なくとも１つの平面型コンデンサ積層板が、少なくとも１つの埋込みＳＭＴディスクリートチップコンデンサに電荷を供給するための低インダクタンス経路として働き、前記埋込みＳＭＴディスクリートチップコンデンサが、前記平面型コンデンサ積層板に並列で接続され、前記電力コアが、少なくとも１つの信号層に相互接続される。

このデバイスのＳＭＴディスクリートチップコンデンサは、少なくとも第１の電極と第２の電極とを備える。第１の電極と第２の電極は、半導体デバイスの少なくとも１つの電力端子に接続される。半導体デバイスは、集積回路とすることができる。

さらに、電力コアデバイスは、複数の信号層を備え、前記信号層が導電ビアを介して接続される。このデバイスは、インターポーザ、プリント配線板、マルチチップモジュール、エリアアレイパッケージ、システムオンパッケージ、システムインパッケージ、および当業者に周知の他の同様のデバイスから選択することができる。

この電力コアデバイスは、デバイスを作製するための方法であって、少なくとも１つのパターン形成された側を有する平面型コンデンサ積層板を用意するステップと、金属箔を用意するステップと、前記金属箔を前記平面型コンデンサ積層板のパターン形成された側に積層するステップと、前記金属箔上でランドおよびビアパッドを作成するステップと、少なくとも１つのＳＭＴディスクリートチップコンデンサを前記金属箔上の前記ランドに取り付けるステップと、前記少なくとも１つのＳＭＴディスクリートチップコンデンサを前記平面型コンデンサ積層板に並列で接続し、電力コアを形成するステップと、少なくとも１つの信号層を前記電力コア上に形成するステップとを含む方法を含めて、様々な方法によって形成することができる。

デバイスを作製するための他の方法は、第１のパターン形成された側と第２のパターン形成された側とを有する平面型コンデンサ積層板を用意するステップと、金属箔を用意するステップと、前記金属箔を前記平面型コンデンサ積層板の一方の前記パターン形成された側に積層するステップと、前記金属箔上でランドおよびビアパッドを作成するステップと、少なくとも１つのＳＭＴディスクリートチップコンデンサを前記金属箔上の前記ランドに取り付けるステップと、前記少なくとも１つのＳＭＴディスクリートチップコンデンサを前記平面型コンデンサ積層板に並列で接続し、電力コアを形成するステップと、少なくとも１つの信号層を前記電力コア上に形成するステップとを含む。

これらの信号層は、誘電層を前記電力コアの一方の表面または両方の表面に被着し、１つまたは複数の信号ラインを備える回路を前記誘電層上で形成し、前記信号ラインを備える層間で導電相互接続を形成することによって形成することができる。層間の相互接続は、導電ビアとすることができる。さらに、受動構成部品は、電力コアに接続し、電力コアの外にあることができる。

（実施形態）
平面型コンデンサ積層板とディスクリート埋込みセラミックコンデンサとを含む構造を設計し、テストした。平面型コンデンサ積層板は配電平面を形成し、埋込みコンデンサは、２つの内部金属層上に配置するように設計されている。３つの異なるコンデンサ設計、すなわちタイプＡ、タイプＢ、タイプＣがある。各タイプについて、有効コンデンササイズ（面積）１ｍｍ^２、４ｍｍ^２、９ｍｍ^２を有する複数のコンデンサが、２つの内部金属層のそれぞれに配置される。コンデンサ設計は、箔電極の相対位置およびサイズ、誘電体のサイズ、ならびにスクリーン印刷銅電極のサイズが異なっている。さらに、２枚の銅箔電極を絶縁するクリアランス（間隙）の設計が異なり、また、埋込みコンデンサを、上方の次の金属層に接続するビアの位置および数が異なっている。例えば、９ｍｍ^２サイズコンデンサでは、タイプＡ設計は４個のビア接続を扱い、タイプＢは２８個のビアを有し、タイプＣは５２個のビアを有した。３つのタイプすべてについて、スクリーン印刷導体がコンデンサの一方の電極を形成し、誘電体によってスクリーン印刷導体から分離された箔が他方のコンデンサ電極として働いた。

図１０に示されているタイプＡディスクリートコンデンサ設計は、箔側から見たとき、方形フォームファクタを有し、箔電極（９００）が、コンデンサの幅にわたって延びるスクリーン印刷導体に接続している。この電極は、他方のコンデンサ電極として働く第２の箔電極（９１０）から２５０ミクロン間隙（９２０）によって分離されている。この間隙は、コンデンサの幅にわたって延びている。この第２の箔電極は、コンデンサ長の約４／５の長さを有するコンデンサの幅にわたって延びている。直径１５０ミクロンのビア接続（９３０）が、次の金属層に対して、コンデンサの上方で形成され、箔側から見たとき、２つの電極のそれぞれの右上隅部に配置される。すべてのサイズについて、各電極内で２つのビアが使用される。

図１１に示されているタイプＢディスクリートコンデンサ設計は、箔側から見たとき、方形フォームファクタを有し、２つの箔電極（１０００、１００５）がスクリーン印刷導体に接続されている。各電極は、コンデンサの上端および底部でコンデンサの幅にわたって延び、それぞれ長さがコンデンサの長さの１／５である。これらの電極は、他方のコンデンサ電極として働く第２の箔電極（１０１０）から、コンデンサの幅にわたって延びる２５０ミクロン間隙（１０２０）によって分離されている。この第２の電極（１０１０）は、長さがコンデンサの長さの３／５よりわずかに短い。直径１５０ミクロンのビア接続（１０３０）が、次の金属層に対して、コンデンサの上方で形成され、コンデンサの上端および底部でコンデンサ電極の幅にわたって１列で均一に配置され、スクリーン印刷導体に接続している。コンデンサの第２の電極は、コンデンサの各側の長さに沿って、１列のビアを有している。９ｍｍ^２サイズについては、２８個のビアが使用される。

図１２に示されているタイプＣディスクリートコンデンサ設計は、箔側から見たとき、方形フォームファクタを有している。箔電極（１１００）は、スクリーン印刷導体に接続し、第２のコンデンサ電極（１１１０）の周りで、方形の「絵画用額縁」のような特徴を形成する。第２のコンデンサ電極もまた方形であり、連続する２５０ミクロン間隙（１１２０）によって、周囲の第１の電極から分離されている。次の金属層に対する、コンデンサの上方の直径１５０ミクロンのビア接続（１１３０）が、スクリーン印刷導体に接続された第１のコンデンサ電極の４つの側すべてに均一に配置され、９ｍｍ^２サイズについて合計３２個のビアである。コンデンサの第２の電極は、９ｍｍ^２サイズについて２０個のビアを有し、電極の周部の周りで均一に配置される。

個々のコンデンサの電気的なパラメータ（キャパシタンス、抵抗、インダクタンス）が、ビア接続を有する場合と有さない場合で測定される。個々のコンデンサについてインピーダンス対周波数応答が測定され、その測定された応答がシミュレーションモデルによって生成された曲線と比較される。次いで、そのモデルを使用し、埋込みコンデンサアレイについて従来の、ならびに最新の設計規則を適用して、いくつかのコンデンサアレイのインピーダンスをシミュレーションした。

結果：
ビア接続を有さない、１、４、９ｍｍ^２サイズのタイプＡ、Ｂ、Ｃコンデンサについてのキャパシタンス、抵抗、インダクタンスは、ベクトルネットワークアナライザ、およびＳＯＬＴ較正を使用する２ポート測定法を使用して測定された。５００ミクロン間隔を有する同軸スタイルの接地−信号プローブを使用し、コンデンサＳパラメータを測定し、そのコンデンサの実数インピーダンス成分と虚数インピーダンス成分が計算された。表１（ビアなし）および表２（ビアあり）において、コンデンサ１、４、９は、タイプＡ設計のものであり、コンデンサ２、５、８は、タイプＢ設計のものであり、コンデンサ３、６、７は、タイプＣ設計のものである。コンデンサ１からコンデンサ３は、サイズが１ｍｍ×１ｍｍであり、コンデンサ４からコンデンサ６は、サイズが２ｍｍ×２ｍｍであり、コンデンサ７からコンデンサ９は、サイズが３ｍｍ×３ｍｍであった。

これは、予想されたように、キャパシタンスがサイズと共に増大し、設計タイプと共にあまり変わらないことを示す。ビア接続を有さない場合、３つのタイプすべてのインダクタンス値は、かなり似ている。ビア接続を有する場合、タイプＡ、Ｂ、Ｃのコンデンサについての同じパラメータは、同じ機器および方法を使用して測定された。

データは、コンデンサタイプ、およびビアの数とその位置が、コンデンサの抵抗およびインダクタンスに大きく影響を及ぼすことを示した。

ビア接続を有する、また有さない２つのタイプＣコンデンサについてのインピーダンス対周波数応答が測定された。上記でリストされているコンデンサ３について、結果は、ビア接続を有する場合、有さない場合両方の条件について約３０ミリオームのインピーダンスと、ビアを有さないコンデンサについての約９００ＭＨｚからビアを有する場合の約５００ＭＨｚへの、ビア接続による共振周波数シフトとを示した。ビアを有さないコンデンサ６について、結果は、共振周波数約３５０ＭＨｚで約１０ミリオームのインピーダンスと、ビアを有する場合の条件について、共振周波数約２００ＭＨｚで約２０ミリオームのインピーダンスとを示した。

サイズの異なる２つのコンデンサタイプについて、測定された周波数応答と、モデル化された応答との良好な相関が観察された。

スルーホールインダクタンスの寄与がある場合とない場合で、平面型コンデンサインピーダンス対平面型コンデンサについての周波数応答のシミュレーションが実行された。スルーホール相互接続の面積は、総面積の約１％であった。スルーホールインダクタンスがない１つの平面型コンデンサの周波数応答は、共振周波数約３００ＭＨｚでインピーダンスが約８０ミリオームであり、一方、スルーホールインダクタンスがある２つの平面型コンデンサを有する場合の周波数応答は、共振周波数約２５０ＭＨｚでインピーダンスが約３０ミリオームであった。

様々な個々のコンデンサの測定結果およびモデル化結果に基づいて、６４個のディスクリート埋込みコンデンサのアレイにコンデンサ間の最小間隔５００μｍの従来の設計規則を適用したものについて、モデル化およびシミュレーションが実行された。コンデンサアレイのインピーダンス応答によりかなり均一な低インピーダンス値が生み出されるように、サイズが異なる、また共振周波数が異なるコンデンサが選択された。１００ＭＨｚから１ＧＨｚ範囲内で達成されたインピーダンスは、約４０ｍΩ未満であった。

１つの側当たり１．１５から２．５ｍｍでサイズ決めされたコンデンサのアレイについて、より要求の多い間隔設計規則を適用する測定結果およびモデル化結果に基づいて、０．７ｍΩのインピーダンスが１００ＭＨｚから１ＧＨｚ周波数範囲内で達成された。

電力平面から分離された、比誘電率３．８を有する３８ミクロン厚基板上で経路設定された１００本の結合されない伝送ラインについてのシミュレーションモデルが設計された。その伝送ラインは、１０ミル（０．２５４ｍｍ）で離隔され、長さ１５ｍｍ、幅２．８２ミル（０．０７１６ｍｍ）であり、各ラインは、電力に対して、また接地平面に対して９９オーム抵抗で終端された（５０オームライン終端）。ある場合では、電力平面は、１４ミクロン厚基板上で接地平面の反対側にあった。その基板は、比誘電率３．８、ロスタンジェント０．０２を有する。別の場合では、電力平面は、比誘電率１１、ロスタンジェント０．０２を有する１４ミクロン厚基板上で接地平面の反対側にあった。２０ｐｓ立ち上がり／立ち下がり時間を有する、８０ｐｓパルス幅を有する５ＧＨｚ方形波ビットストリームを生成する出力ドライバを使用して１００本の伝送ラインすべてを駆動し、中央に位置する伝送ラインの「アイ」パターン応答を得た。誘電率３．８を有する電力平面基板である第１の場合についてのアイパターンについて、得られるアイ開口高さは、２．４７９９ボルトであった。同じ条件と、誘電率１１を有する電力平面基板とを用いた第２の場合についての応答では、アイ開口高さは、第１の場合に優る著しい改善である２．６９２９ボルトであった。伝送ライン間の間隔を３ミル（０．０７６２ｍｍ）に変更し、５０の結合ライン対を得た。他の条件すべてを同じままとして、アイパターン応答を得た。誘電率３．８を有する電力平面基板であるこの第１の結合ラインの場合についてのアイパターンは、２．５２９７ボルトのアイ開口高さになった。同じ条件と、誘電率１１を有する電力平面基板とを用いた第２の結合ラインの場合についての応答では、アイ開口高さは、第１の場合に優る改善である２．６８１３ボルトであった。より高い誘電率の電力平面基板も、やはりアイパターン応答が改善した。

同時スイッチングノイズ（ＳＳＮ）の解析用の、平面型電力平面基板に加えてディスクリート減結合コンデンサを含む構成についてのシミュレーションモデルが構築された。このシミュレーションモデルは、電力平面から分離された、比誘電率３．８を有する３８ミクロン厚基板上の５０の結合伝送ライン対を有していた。その伝送ラインは、３ミル（０．０７６２ｍｍ）で離隔され、長さ１５ｍｍ、幅２．８２ミル（０．０７１６ｍｍ）であり、各ラインは、電力平面および接地平面に対して９９オーム抵抗で終端された（５０オームライン終端）。いくつかの場合では、電力平面は、１４ミクロン厚基板上で接地平面の反対側にあった。その基板は、比誘電率３．８、ロスタンジェント０．０２を有する。他の場合では、電力平面は、比誘電率１１、ロスタンジェント０．０２を有する１４ミクロン厚基板上で接地平面の反対側にあった。２０ｐｓ立ち上がり／立ち下がり時間を有する、８０ｐｓパルス幅を有する５ＧＨｚ方形波ビットストリームを生成する出力ドライバを使用して１００本の伝送ラインすべてを同時に駆動し、電力平面上で生成されたノイズ電圧を得た。ＳＭＴか埋込みディスクリートかというタイプとコンデンサの数における変化が解析された。コンデンサは、ドライバ部、または伝送ラインの近端の領域内に位置していた。

ある場合では、５０対の結合ライン（合計１００本のライン）、すなわち２５個のＳＭＴコンデンサを有する構成が、伝送ラインのドライバ端部で、１ライン対置きに、ライン対１で開始し、次がライン対３、ライン対５０で終わって配置された。平面型電力平面基板は、３．８の誘電率を有していた。各ＳＭＴコンデンサは、１００ｎＦのキャパシタンス、約２０５ｐＨの等価直列インダクタンス（ＥＳＬ）、１００ミリオームの等価直列抵抗（ＥＳＲ）を有していた。２０ｐｓ立ち上がり／立ち下がり時間を有する、８０ｐｓパルス幅を有する５ＧＨｚ方形波ビットストリームを使用し、１００本の伝送ラインすべてを同時に駆動し、電力平面上のノイズ電圧を測定した。これは、各コンデンサが１ｎＦのキャパシタンス、約３３ｐＨの等価直列インダクタンス（ＥＳＬ）、９ミリオームの等価直列抵抗（ＥＳＲ）を有する埋込みディスクリートコンデンサについて再現された。この構成における平面型電力平面基板は、１１の誘電率を有していた。誘電率３．８の平面型電力平面基板を用いた、２５個のＳＭＴコンデンサについての電力平面上の電圧変動には、約−０．１ボルトから＋０．１５ボルトのピーク間電圧変動があり、一方、誘電率１１の平面型電力平面基板を用いた、２５個の埋込みディスクリートコンデンサについての電力平面上の電圧変動には、約−０．０５ボルトから＋０．０５ボルトの、電力平面上のピーク間電圧変動があった。出力ドライバの同時スイッチングによって生成された電力平面ノイズの著しい低減は、埋込みコンデンサと、より高い誘電率の平面型電力平面基板の使用に起因していた。

埋込みコンデンサ構成と等価のノイズ低減を実現するであろうＳＭＴコンデンサの数を決定するために、追加のＳＭＴコンデンサがＳＭＴモデルに追加された。５０個、７５個、１００個のＳＭＴコンデンサがモデル化された。５０個ＳＭＴコンデンサ構成は、あらゆるライン対のドライバ端部でコンデンサを配置することによって達成された。７５個コンデンサ構成は、１つ置きのライン対のドライバ端部にそれぞれ位置するコンデンサの第２グループを追加することによって達成され、１００個コンデンサ構成は、伝送ラインの第１の対から５０番目の対までのドライバ端部でコンデンサの２×５０アレイを生成するようにＳＭＴコンデンサを追加することによって達成された。

５０個のＳＭＴコンデンサおよび誘電率３．８の平面型基板についての電力平面上の電圧変動には、約−０．１２ボルトから＋０．１２ボルトの、電力平面上のピーク間電圧変動があった。７５個のＳＭＴコンデンサおよび誘電率３．８の平面型基板についての電力平面上の電圧変動には、約−０．１ボルトから＋０．１ボルトの、電力平面上のピーク間電圧変動があった。１００個のＳＭＴコンデンサおよび誘電率３．８の平面型基板についての電力平面上の電圧変動には、約−０．０７５ボルトから＋０．１ボルトの、電力平面上のピーク間電圧変動があった。４つのＳＭＴコンデンサ構成すべてにおいて、出力ドライバの同時スイッチングの結果として、２５個のコンデンサおよび誘電率１１の電力平面を有する埋込みディスクリートコンデンサ構成より高い電力平面ノイズ、または電圧変動が生じた。

４、６、８ コンデンサ
４０ ＩＣ
４１ ランド
４４ フィレット
５０、６０ ＳＭＴコンデンサ
７２、７３ 回路ライン
９０、１００ ビア
１２０、１２２ 導体面
２１０ 箔
２２０ ランド
２３０ 回路導体
２４０ ビアパット
２５０ はんだフィレット
３１０ 箔
３１２、３１４ 誘電層
３２０ 平面型コンデンサ積層板
４１０ ＳＭＴディスクリートチップコンデンサ
７１０、７３０ プリプレグ
７５０、７６０ めっきスルーホールビア
９００、９１０ 箔電極
９３０ ビア接続
１０００、１００５、１０１０ 箔電極
１０３０ ビア接続
１１００ 箔電極
１１１０ コンデンサ電極
１１３０ ビア接続

Claims (12)

1. 電力端子を備えた半導体デバイスが実装される、電力コアが組み込まれた電力コアデバイスであって、前記電力コアは、
   平面型コンデンサ積層板と、
   プリプレグ層と、
   前記プリプレグ層に埋め込まれてカプセル化された表面実装技術（ＳＭＴ）ディスクリートチップコンデンサであって、少なくとも第１および第２の電極を有する表面実装技術（ＳＭＴ）ディスクリートチップコンデンサとを備え、
   前記平面型コンデンサ積層板は、前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサに電荷を供給するための低インダクタンス経路として働き、
   前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサは、前記平面型コンデンサ積層板に並列接続され、前記第１および第２の電極は、前記半導体デバイスの少なくとも１つの電力端子に接続され、
   前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサは、前記平面型コンデンサ積層板よりも前記半導体デバイスの電力端子に近いことを特徴とするデバイス。
2. 前記平面型コンデンサ積層板は、セラミック誘電層を含むことを特徴とする請求項１に記載のデバイス。
3. 前記半導体デバイスは、集積回路であることを特徴とする請求項１に記載のデバイス。
4. １以上の信号層を備え、前記信号層は導電ビアを通して接続されたことを特徴とする請求項１に記載のデバイス。
5. 前記デバイスは、インターポーザ、プリント配線板、マルチチップモジュール、エリアアレイパッケージ、システムオンパッケージ、システムインパッケージのうちの１つであることを特徴とする請求項１に記載のデバイス。
6. 前記平面型コンデンサ積層板は、有機誘電層を含むことを特徴とする請求項１に記載のデバイス。
7. 前記平面型コンデンサ積層板は、セラミック材料で充填された有機誘電層を含み、前記有機誘電層のセラミック材料は、５００より大きい誘電率を有することを特徴とする請求項６に記載のデバイス。
8. 前記平面型コンデンサ積層板は、銅−誘電体−銅積層板であることを特徴とする請求項１に記載の電力コア。
9. 前記銅−誘電体−銅積層板は、有機層、セラミックで充填された有機層、セラミック層、およびそれらの混合物から選択された１つまたは複数の誘電層を含むことを特徴とする請求項８に記載の電力コアデバイス。
10. 前記プリプレグ層は、エポキシ樹脂またはポリイミド樹脂からなることを特徴とする請求項１に記載のデバイス。
11. 前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサをカプセル化している前記プリプレグ層上に追加の回路層をさらに備えたことを特徴とする請求項１に記載のデバイス。
12. 前記プリプレグ層に埋め込まれてカプセル化された複数の前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサを備え、各表面実装技術（ＳＭＴ）ディスクリートチップコンデンサは、
    少なくとも第１および第２の電極を有し、前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサの第１および第２の電極が前記半導体デバイスの少なくとも１つの電力端子に接続され、
    前記平面型コンデンサ積層板が前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサに電荷を供給するための低インダクタンス経路として働くように、前記平面型コンデンサ積層板に並列接続され、
    前記表面実装技術（ＳＭＴ）ディスクリートチップコンデンサが並列に接続された前記平面型コンデンサ積層板よりも前記半導体デバイスの電力端子に近いことを特徴とする請求項１に記載のデバイス。
    

Images