JP2003204163A

JP2003204163A - 多層配線基板

Info

Publication number: JP2003204163A
Application number: JP2002000843A
Authority: JP
Inventors: Yoshihiro Nabe; 義博鍋
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-01-07
Filing date: 2002-01-07
Publication date: 2003-07-18
Anticipated expiration: 2022-01-07
Also published as: JP3825324B2

Abstract

(57)【要約】【課題】高速で動作する電子部品を搭載する多層配線
基板において、同時スイッチングノイズとＥＭＩノイズ
が増大する。【解決手段】複数の絶縁層２ａ〜２ｅが積層されて成
る絶縁基板２内に電源配線層４と接地配線層５とが対向
配置されて形成された内蔵キャパシタの間の絶縁層２ｃ
内にチップキャパシタ６を内蔵し、その端子電極を直接
電源配線層４および接地配線層５に接続した多層配線基
板１であって、電源配線層４の端部を接地配線層５の端
部よりも内側に位置させている。チップキャパシタ６と
電源配線層４および接地配線層５とを接続する貫通導体
のインダクタンス成分が削減されると同時に、電源配線
層４と接地配線層５との間の電磁気的な結合が低く抑え
られて、それらの端部での電磁気的な結合によって生じ
る高周波電流の集中を少なくし、それらの端部から発生
するＥＭＩノイズを大幅に低減させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子を収納す
るための半導体素子収納用パッケージや半導体素子や電
子部品が搭載される電子回路基板等に使用される多層配
線基板に関し、特に高速で動作する半導体素子を収納ま
たは搭載するのに好適な配線構造を有する多層配線基板
に関するものである。

【０００２】

【従来の技術】従来、マイクロプロセッサやＡＳＩＣ
（Application Specific Integrated Circuit）等に代
表される半導体素子をはじめとする電子部品が搭載さ
れ、電子回路基板等に使用される多層配線基板において
は、内部配線用の配線導体の形成にあたって、アルミナ
セラミックス等のセラミックスから成る絶縁層とタング
ステン（Ｗ）等の高融点金属から成る配線導体層とを交
互に積層して多層配線基板を形成していた。

【０００３】一方、情報処理能力の向上の要求が高まる
中で、半導体素子の動作速度の高速化が進み、内部配線
用の配線導体のうち信号配線には、特性インピーダンス
の整合や信号配線間のクロストークノイズの低減等の電
気特性の向上が求められてきた。そこで、このような要
求に対応するために信号配線の配線構造はストリップ線
路構造とされ、信号配線の上下に絶縁層を介して広面積
の電源配線層もしくは接地（グランド）配線層を形成し
ていた。

【０００４】しかしながら、このような多層配線基板で
は、絶縁層の比誘電率が10程度のアルミナセラミックス
等から成るために、信号配線間の電磁気的な結合が大き
くなることからクロストークノイズが増大し、その結
果、半導体素子の動作速度の高速化に対応できないとい
う問題点が発生する。

【０００５】そこで、比誘電率が10程度のアルミナセラ
ミックスに代えて比誘電率が３〜５と比較的小さいガラ
スエポキシ樹脂基材や、ポリイミドまたはエポキシ樹脂
等の有機系材料を絶縁層とする多層配線基板が用いられ
るようになってきた。

【０００６】このような多層配線基板は、有機系材料か
ら成る絶縁層上にメッキ法、蒸着法またはスパッタリン
グ法等による薄膜形成技術を用いて銅（Ｃｕ）から成る
内部配線用導体膜を形成し、フォトリソグラフィ法やエ
ッチング法により微細なパターンの配線導体を有する配
線導体層を形成して、この絶縁層と配線導体層とを交互
に積層することによって、半導体素子の高速動作が可能
な多層配線基板を作製することが行なわれている。

【０００７】また、一方では半導体素子への電源供給に
関する問題点として、同時スイッチングノイズの問題点
が発生してきた。これは、半導体素子のスイッチングに
必要な電源電圧が、多層配線基板の外部から電源配線お
よび接地配線を通って供給されるため、電源配線もしく
は接地配線のインダクタンス成分により、半導体素子の
スイッチング動作が複数の信号配線で同時に起きた場合
に電源配線および接地配線にノイズが発生するものであ
る。

【０００８】このような問題点を解決するため、多層配
線基板内に広面積の電源配線層と接地配線層とが絶縁層
を介して対向形成されて成るキャパシタを内蔵すること
や、近年ではチップキャパシタそのものを多層配線基板
内に内蔵して電源配線および接地配線と貫通導体を介し
て接続することが行なわれている。

【０００９】

【発明が解決しようとする課題】しかしながら、更なる
情報処理能力の向上が求められる中で、半導体素子の動
作周波数が１ＧＨｚを超えるといった動作速度の高速化
や同時スイッチングする半導体素子数の増加が急激に進
んできた。このため、半導体素子のスイッチング時に発
生する過渡電流が、多層配線基板内に配設された電源配
線層や接地配線層に流れ込み、電源配線や接地配線のイ
ンダクタンス成分によって電圧変動が発生し半導体素子
の誤動作を引き起こすという新たな問題点が発生してき
た。また、このような半導体素子のスイッチングによっ
て発生する電圧変動は、ＥＭＩ（Electro Magnetic Int
erference）ノイズの原因となり、周囲の電子機器の誤
動作を発生させてしまうという問題点も有していた。

【００１０】本発明はかかる従来技術の問題点に鑑み案
出されたものであり、その目的は、１ＧＨｚ以上の高周
波動作においても同時スイッチングノイズとＥＭＩノイ
ズをともに低減することができる、高速で動作する半導
体素子等の電子部品を搭載する電子回路基板等に好適な
多層配線基板を提供することにある。

【００１１】

【課題を解決するための手段】本発明の多層配線基板
は、複数の絶縁層が積層されて成る絶縁基板の内部に電
源配線層と接地配線層とが前記絶縁層を挟んで対向配置
されて形成された内蔵キャパシタを有するとともに、前
記電源配線層と前記接地配線層との間の前記絶縁層内に
チップキャパシタを内蔵し、このチップキャパシタの一
方の端子電極が前記電源配線層に、他方の端子電極が前
記接地配線層に接続されており、前記電源配線層は、前
記絶縁層の周辺部の端部を前記接地配線層の端部よりも
内側に位置させていることを特徴とするものである。

【００１２】また、本発明の多層配線基板は、上記構成
において、前記チップキャパシタは、第１の電極層と第
２の電極層とが誘電体層を挟んで交互に積層されて成
り、上下の端面全体を覆うように前記端子電極が設けて
あり、この端子電極の一方が前記第１の電極層と、他方
が前記第２の電極層とそれぞれ貫通導体を介して接続さ
れていることを特徴とするものである。

【００１３】また、本発明の多層配線基板は、上記構成
において、前記チップキャパシタは、前記内蔵キャパシ
タの周辺部に複数個配置されていることを特徴とするも
のである。

【００１４】本発明の多層配線基板によれば、複数の絶
縁層が積層されて成る絶縁基板の内部に電源配線層と接
地配線層とが絶縁層を挟んで対向配置されて形成された
内蔵キャパシタを有するとともに、それら電源配線層と
接地導体層との間の絶縁層内にチップキャパシタを内蔵
し、このチップキャパシタの一方の端子電極が電源配線
層に、他方の端子電極が設置配線層に接続されているこ
とから、従来の多層配線基板においてチップキャパシタ
と電源配線・接地配線とを接続していた貫通導体のイン
ダクタンス成分を削減することができ、１ＧＨｚ以上の
高速動作においても同時スイッチングノイズおよびＥＭ
Ｉノイズの発生を少なく抑えることが可能となる。

【００１５】また、内蔵キャパシタを構成する電源配線
層の絶縁層の周辺側の端部を接地配線層の絶縁層の周辺
側の端部よりも内側に位置させていることから、電源配
線層の端部および接地配線層の端部での両者間の電磁気
的な結合によって生じる高周波電流の集中を少なくする
ことができるため、電源配線層の端部および接地配線層
の端部から発生するＥＭＩノイズを大幅に低減でき、さ
らに高速な動作を行なう場合にも通信機器等の電子機器
類に誤動作を発生させてしまうことのない多層配線基板
とすることが可能である。

【００１６】また、本発明の多層配線基板によれば、チ
ップキャパシタを、第１の電極層と第２の電極層とが誘
電体層を挟んで交互に積層されて成り、上下の端面に端
面全体を覆うように端子電極が設けてあり、この端子電
極の一方が第１の電極層と、他方が第２の電極層とそれ
ぞれ貫通導体を介して接続されているものとしたときに
は、多層配線基板内に電源配線層および接地配線層との
接続のための貫通導体導体等の貫通導体をなくしてチッ
プキャパシタを内蔵することができ、貫通導体のインダ
クタンス成分による同時スイッチングノイズを効果的に
低減することが可能となる。

【００１７】さらに、本発明の多層配線基板によれば、
チップキャパシタを内蔵キャパシタの周辺部に複数個配
置することによって、半導体素子が動作した際に内蔵キ
ャパシタの端部で生じる特性インピーダンスの不整合に
よる電磁波の反射を抑制することができ、これによっ
て、ＥＭＩノイズの発生をより少なくすることが可能で
ある。

【００１８】

【発明の実施の形態】以下、本発明の多層配線基板につ
いて添付図面に基づき詳細に説明する。

【００１９】図１は本発明の多層配線基板の実施の形態
の一例を示す断面図である。図１において、１は多層配
線基板、２は絶縁基板であり、絶縁基板２は複数の絶縁
層２ａ〜２ｅが積層されて形成されている。この例の多
層配線基板１においては、絶縁層２ａ〜２ｅは基本的に
は同じ比誘電率を有する絶縁材料で形成されている。絶
縁層２ｂ上には信号配線群３が形成され、絶縁層２ｃ上
には信号配線群３に対向させて広面積の電源配線層もし
くは接地配線層４が形成されており、信号配線群３はマ
イクロストリップ線路構造を有している。

【００２０】このように信号配線群３に対向して広面積
の電源配線層もしくは接地配線層４を形成すると、信号
配線群３に含まれる信号配線間の電磁気的な結合が小さ
くなるため、信号配線間に生じるクロストークノイズを
低減することが可能となる。また、信号配線の配線幅お
よび信号配線群３と電源配線層もしくは接地配線層４と
の間に介在する絶縁層２ｂの厚みを適宜設定すること
で、信号配線群３の特性インピーダンスを任意の値に設
定することができるため、良好な伝送特性を有する信号
配線群３を形成することが可能となる。信号配線群３の
特性インピーダンスは、一般的には50Ωに設定される場
合が多い。

【００２１】なお、信号配線群３に含まれる複数の信号
配線は、それぞれ異なる電気信号を伝送するものとして
もよい。

【００２２】この例では、多層配線基板１の上面にはマ
イクロプロセッサやＡＳＩＣなどの半導体素子９が搭載
され、錫鉛合金（Ｓｎ−Ｐｂ）等の半田や金（Ａｕ）等
から成る導体バンプ10および半導体素子９を接続するた
めの半導体素子接続用電極８を介して多層配線基板１と
電気的に接続されている。また、多層配線基板１の半導
体素子９を搭載する上面と反対側の下面には半導体素子
９に電源供給を行なうための外部電極７を有している。

【００２３】また、５は４と同じく広面積の電源配線層
もしくは接地配線層であり、この例では、これら電源配
線層もしくは接地配線層４〜５により、多層配線基板１
内に内蔵キャパシタが形成され、４が電源配線層の場
合、５は接地配線層であり、４が接地配線層の場合、５
は電源配線層である。このとき、チップキャパシタ６の
接続端子の一方は電源配線層４もしくは５に貫通導体を
介することなく直接接続され、他方は接地配線層４もし
くは５に貫通導体を介することなく直接接続されてい
る。

【００２４】これを図２を用いて詳細に説明する。

【００２５】図２は、本発明の多層配線基板の実施の形
態の一例を示す要部断面図であり、図１における４が電
源配線層であり、５が接地配線層の場合のものである。
図２において、電源配線層63は図１に示す電源配線層も
しくは接地配線層４に相当するものであり、接地配線層
68は図１に示す電源配線層もしくは接地配線層５に相当
するものである。図２において、電源配線は外部電極61
から貫通導体62を通じて電源配線層63に接続されるとと
もに、貫通導体64を通じて半導体素子接続用電極65に接
続されている。また、接地配線は外部電極66から貫通導
体67を通じて接地配線層68に接続され、貫通導体69を通
じて半導体素子接続用電極70に接続されている。これら
により、電源配線層63と接地配線層68との間に内蔵キャ
パシタが形成されている。また、電源配線63と接地配線
68に貫通導体を介することなく直接接続されているチッ
プキャパシタ71は図１に示すチップキャパシタ６であ
る。

【００２６】ここで、チップキャパシタ６の構造を図３
を用いて詳細に示す。図３は本発明の多層配線基板に用
いるチップキャパシタの例を示す断面図であり、第１の
電極層74・75と第２の電極層78・79とが誘電体層32（32
ｂ〜32ｄ）を挟んで交互に積層されて成り、チップキャ
パシタの上下の端面に端面全体を覆うようにして外部接
続端子としての端子電極72・78が設けてあり、端子電極
72・78の一方72と第１の電極層74・75とが貫通導体73を
介して接続され、他方78は第２の電極層78・79と貫通導
体77を介して接続されている。

【００２７】このようにチップキャパシタの上下の端面
に外部接続端子としての端子電極72・78を設けることに
よって、従来の多層配線基板においてチップキャパシタ
と電源配線・接地配線とを接続していた貫通導体のイン
ダクタンス成分を削減することができるため、１ＧＨｚ
以上の高速動作においても同時スイッチングノイズおよ
びＥＭＩノイズの発生を少なく抑えることが可能とな
る。

【００２８】そして、本発明の多層配線基板において
は、内蔵キャパシタを構成する電源配線層は、その絶縁
層の周辺側の端部を接地配線層の絶縁層の周辺側の端部
よりも内側に位置させている。図１の例では、４が電源
配線層、５が接地配線層であり、電源配線層４の面積が
接地配線層５よりも小さい面積で形成されていることに
よって、電源配線層４の絶縁層２ｃの周辺側の端部を接
地配線層５の絶縁層２ｄの周辺部の端部よりも内側に位
置させている。

【００２９】これにより、電源配線層４の端部と接地配
線層５の端部との間の電磁気的な結合が低く抑えられ、
電源配線層４および接地配線層５の端部での電磁気的な
結合によって生じる高周波電流の集中を少なくすること
ができるため、電源配線層４および接地配線層５の端部
から発生するＥＭＩノイズを大幅に低減させることがで
きる。

【００３０】このように、電源配線層４の絶縁層２ｃの
周辺側の端部を接地配線層５の絶縁層２ｄの周辺側の端
部よりも内側に位置させる場合、電源配線層４の絶縁層
２ｃの周辺側の端部は接地配線層５の絶縁層２ｄの周辺
側の端部よりも、その電源配線層４と接地配線層５の間
の絶縁層２ｃの厚み以上の距離で内側に位置させるよう
にすることが好ましく、この距離が絶縁層２ｃの厚み未
満となると、高周波電流による多層配線基板１の端部か
らの電磁放射が大きくなり多層配線基板１の外部にまで
及んでしまうこととなる傾向がある。また、この距離は
電源配線層４と接地配線層５との間の絶縁層２ｃの厚み
の40倍以下の距離としておくことが好ましく、40倍を超
えると、内蔵キャパシタとしての設計自由度を小さくす
ることになり、多層配線基板１の性能を低下させること
となる傾向がある。

【００３１】次に、図４を用いて本発明の多層配線基板
の実施の形態の他の例を示す。図４は本発明の多層配線
基板の電源配線層もしくは接地配線層の例を示す平面図
である。図４に示す例では、絶縁層42上に内蔵キャパシ
タを構成する電源配線層もしくは接地配線層44が積層さ
れており、電源配線層もしくは接地配線層44の周辺部に
複数のチップキャパシタ46が配置されている。これら複
数のチップキャパシタ46は、図１の電源配線４もしくは
５および電源配線４もしくは５と同様に、この電源配線
層もしくは接地配線層44によって形成される内蔵キャパ
シタに貫通導体を介することなく直接接続されている。

【００３２】また、このように複数のチップキャパシタ
46を配置する場合は、電源配線層もしくは接地配線層44
の４辺のそれぞれに１つ以上配置させることが好まし
い。このように、４辺のそれぞれにチップキャパシタ46
を配置することによって、半導体素子９が動作した際に
内蔵キャパシタの端部で生じるインピーダンスの不整合
による電磁波の反射を抑制でき、その結果、電源配線層
もしくは接地配線層44の共振を小さくすることができる
ため、グランドバウンスによるＥＭＩノイズの発生を大
幅に低減することができる。これら、配置されるチップ
キャパシタの数については、要求される電気特性やコス
ト・設計自由度等の条件に応じて適宜設定される。

【００３３】さらに、配置されるチップキャパシタ46の
位置については、多層配線基板１に搭載される半導体素
子９の外周部に対応する位置から２ｃｍ以内の距離とす
ることが好ましく、この距離が２ｃｍを超えると、半導
体素子９からチップコンデンサまでの距離が長くなり、
所望通りの性能が得られないこととなる傾向がある。し
たがって、電源配線層もしくは接地配線層44の大きさと
チップコンデンサ46の配置とは、この条件も考慮して設
定されることとなる。

【００３４】本発明の多層配線基板においては、上記の
実施の形態の例における配線構造と同様の配線構造をさ
らに多層に積層して多層配線基板を構成してもよい。

【００３５】また、信号配線の構造は、信号配線に対向
して形成された電源配線層もしくは接地配線層を有する
マイクロストリップ構造の他、信号配線の上下に電源配
線層もしくは接地配線層を有するストリップ構造、信号
配線に隣接して電源配線層もしくは接地配線層を形成し
たコプレーナ構造であってもよく、多層配線基板に要求
される仕様等に応じて適宜選択して用いることができ
る。

【００３６】また、チップ抵抗・薄膜抵抗・コイルイン
ダクタ・クロスインダクタ・チップコンデンサまたは電
解コンデンサ等といったものを取着して多層配線基板を
構成してもよい。

【００３７】また、各絶縁層の平面視における形状は、
正方形状や長方形状の他に、菱形状・六角形状または八
角形状等の形状であってもよい。

【００３８】そして、このような本発明の多層配線基板
は、半導体素子収納用パッケージ等の電子部品収納用パ
ッケージや電子部品搭載用基板、多数の半導体素子が搭
載されるいわゆるマルチチップモジュールやマルチチッ
プパッケージ、あるいはマザーボード等として使用され
る。

【００３９】本発明の多層配線基板おいて、各絶縁層
は、例えばセラミックグリーンシート積層法によって、
酸化アルミニウム質焼結体・窒化アルミニウム質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼
結体またはガラスセラミックス焼結体等の無機絶縁材料
を使用して、あるいはポリイミド樹脂・エポキシ樹脂・
フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテ
ン等の有機絶縁材料を使用して、あるいはセラミックス
粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹
脂で結合して成る複合絶縁材料等の電気絶縁材料を使用
して形成される。

【００４０】これらの絶縁層は以下のようにして作製さ
れる。例えば酸化アルミニウム質焼結体から成る場合で
あれば、まず、酸化アルミニウム・酸化珪素・酸化カル
シウムまたは酸化マグネシウム等の原料粉末に適当な有
機バインダや溶剤等を添加混合して泥漿状となすととも
に、これを従来周知のドクターブレード法を採用してシ
ート状となすことによってセラミックグリーンシートを
得る。そして、各信号配線群および各配線導体層と成る
金属ペーストを所定のパターンに印刷塗布して上下に積
層し、最後にこの積層体を還元雰囲気中にて約1600℃の
温度で焼成することによって製作される。

【００４１】また、例えばエポキシ樹脂から成る場合で
あれば、一般に酸化アルミニウム質焼結体から成るセラ
ミックスやガラス繊維を織り込んだ布にエポキシ樹脂を
含浸させて形成されるガラスエポキシ樹脂等から成る絶
縁層の上面に、有機樹脂前駆体をスピンコート法もしく
はカーテンコート法等の塗布技術により被着させ、これ
を熱硬化処理することによって形成されるエポキシ樹脂
等の有機樹脂から成る絶縁層と、銅を無電解めっき法や
蒸着法等の薄膜形成技術およびフォトリソグラフィ技術
を採用することによって形成される薄膜配線導体層とを
交互に積層し、約170℃程度の温度で加熱硬化すること
によって製作される。

【００４２】これらの絶縁層の厚みとしては、使用する
材料の特性に応じて、要求される仕様に対応する機械的
強度や電気的特性等の条件を満たすように適宣設定され
る。

【００４３】また、異なる比誘電率を有する絶縁層を得
るための方法としては、例えば酸化アルミニウム・窒化
アルミニウム・炭化珪素・窒化珪素・ムライトまたはガ
ラスセラミックス等の無機絶縁材料や、あるいはポリイ
ミド樹脂・エポキシ樹脂・フッ素樹脂・ポリノルボルネ
ンまたはベンゾシクロブテン等の有機絶縁材料にチタン
酸バリウム・チタン酸ストロンチウム・チタン酸カルシ
ウムまたはチタン酸マグネシウム等の高誘電体材料の粉
末を添加混合し、しかるべき温度で加熱硬化することに
よって、所望の比誘電率のものを得るようにすればよ
い。

【００４４】このとき、無機絶縁材料や有機絶縁材料に
添加混合する高誘電体材料の粒径は無機絶縁材料あるい
は有機絶縁材料に高誘電体材料を添加混合したことによ
って起こる絶縁層内の比誘電率のバラツキの発生の低下
や、絶縁層の粘度変化による加工性の低下を低減するた
め、0.5μｍ〜50μｍの範囲とすることが望ましい。

【００４５】また、無機絶縁材料や有機絶縁材料に添加
混合する高誘電体材料の含有量は、絶縁層の比誘電率を
大きな値とするためと、無機絶縁材料や有機絶縁材料と
高誘電体材料の接着強度の低下を防止するために、５重
量％〜75重量％とすることが望ましい。

【００４６】このようにして比誘電率を高めた絶縁層を
電源配線層と接地配線層とを対向配置して形成される内
蔵キャパシタの絶縁層に用いることによって、キャパシ
タンスを高めた内蔵キャパシタを得ることができる。

【００４７】また、各信号配線群や電源配線層もしくは
接地配線層は、例えばタングステン（Ｗ）・モリブデン
（Ｍｏ）・モリブデンマンガン（Ｍｏ−Ｍｎ）・銅（Ｃ
ｕ）・銀（Ａｇ）または銀パラジウム（Ａｇ−Ｐｄ）等
の金属粉末メタライズ、あるいは銅（Ｃｕ）・銀（Ａ
ｇ）・ニッケル（Ｎｉ）・クロム（Ｃｒ）・チタン（Ｔ
ｉ）・金（Ａｕ）またはニオブ（Ｎｂ）やそれらの合金
等の金属材料の薄膜等により形成すればよい。

【００４８】具体的には各信号配線群や電源配線層もし
くは接地配線層をＷの金属粉末メタライズで形成する場
合は、Ｗ粉末に適当な有機バインダや溶剤等を添加混合
して得た金属ペーストを絶縁層と成るセラミックグリー
ンシートに所定のパターンに印刷塗布し、これをセラミ
ックグリーンシートの積層体とともに焼成することによ
って形成することができる。

【００４９】また、金属材料の薄膜で形成する場合は、
例えばスパッタリング法・真空蒸着法またはメッキ法に
より金属膜を形成した後、フォトリソグラフィ法により
所定の配線パターンに形成することができる。

【００５０】このような多層配線基板は、各信号配線群
が配設されている絶縁層の比誘電率に応じて、各信号配
線群の配線幅を適宣設定することで、各信号配線群の信
号配線の特性インピーダンス値を同一値とすることがで
きる。

【００５１】また、本発明の多層配線基板で用いられる
チップキャパシタは、各電極層および誘電体層を導電性
ペーストや誘電体ペーストを所定パターンに印刷塗布し
焼き付ける印刷多層により形成した厚膜タイプのキャパ
シタであってよい。さらに、誘電体層にグリーンシート
を用い、第１の電極層を絶縁セラミックグリーンシート
上に導電性ペーストの塗布による導体膜として、第２の
電極層を誘電体材料のグリーンシート上に導電性ペース
トの塗布による導体膜として各々形成し、各グリーンシ
ートを積層し、一体的に焼成したグリーンシート積層法
による厚膜タイプのキャパシタであってもよい。

【００５２】このチップキャパシタにおける電極層およ
び端子電極の材料は、白金（Ｐｔ）・金（Ａｕ）・銀
（Ａｇ）・パラジウム（Ｐｄ）等の低抵抗金属材料が好
適に使用可能であり、誘電体層との反応性が小さい材料
であれば特に限定されず、スクリーン印刷法・フォトリ
ソグラフィ法・真空蒸着法やスパッタリング法等の手法
で形成可能であればよい。

【００５３】誘電体層は、高周波領域において高い誘電
率を有するものであればよいが、Ｐｂ・Ｍｇ・Ｎｂを含
むぺロブスカイト型酸化物結晶から成る誘電体や、それ
以外のＰＺＴ・ＰＬＺＴ・ＢａＴｉＯ₃・ＳｒＴｉＯ₃・
Ｔａ₂Ｏ₅や、これらに他の金属酸化物を添加したり、置
換した化合物であってもよく、特に限定されるものでは
ない。

【００５４】チップキャパシタの上面および下面にそれ
ぞれこれら上下の端面を覆うようにして形成された外部
接続端子としての端子電極と内部の電極層との接続に用
いられる貫通導体の材質は、例えばＡｇ−Ｐｄ・ハンダ
・金等のように誘電体層の内部に形成可能な導電物質で
あればよい。また、チップキャパシタの上面および下面
に形成される端子電極は、Ａｇ−Ｐｄ等のスクリーン印
刷によって形成される。以上のように構成されたチップ
キャパシタの端子電極と電源配線層および接地配線層と
の接続は、ハンダペーストやＡｇ−Ｐｄ等の導体粉末と
有機系樹脂とを混合したペースト等を用いて行なう。

【００５５】チップキャパシタを多層配線基板内に内蔵
するには、例えば特開平11−220262号公報で提案されて
いるように、熱硬化性樹脂の内部にチップキャパシタ等
の能動素子が埋設された板状体と、さらに別の熱硬化性
樹脂から成る複数の板状体とを加熱積層することで容易
にチップキャパシタを内蔵させることができる。

【００５６】なお、本発明は上記の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更を行なうことは何ら差し支えない。例え
ば、３つ以上の信号配線群を異なる絶縁層間に形成した
ものについて適用してもよい。また、多層配線基板内に
形成する内蔵キャパシタの数を２個以上としてもよい。
さらに、電源配線層もしくは接地配線層のパターンの形
状を、多数の開口部を有するいわゆるメッシュパターン
の形状としてもよい。

【００５７】

【発明の効果】本発明の多層配線基板によれば、複数の
絶縁層が積層されて成る絶縁基板の内部に電源配線層と
接地配線層とが絶縁層を挟んで対向配置されて形成され
た内蔵キャパシタを有するとともに、電源配線層と接地
配線層との間の絶縁層内にチップキャパシタを内蔵し、
チップキャパシタの一方の端子電極が電源配線層に、他
方の端子電極が接地配線層に接続されていることから、
従来の多層配線基板においてチップキャパシタと電源配
線層および接地配線層との接続に用いられていた貫通導
体のインダクタンス成分を削除することができ、その結
果、１ＧＨｚ以上の高速動作においても同時スイッチン
グノイズおよびＥＭＩノイズの発生を少なく抑えること
が可能となる。

【００５８】また、内蔵キャパシタを構成する電源配線
層の絶縁層の周辺側の端部を接地配線層の絶縁層の周辺
側の端部よりも内側に位置させていることから、電源配
線層の端部および接地配線層の端部での両者間の電磁気
的な結合によって生じる高周波電流の集中を少なくする
ことができるため、電源配線層の端部および接地配線層
の端部から発生するＥＭＩノイズを大幅に低減でき、さ
らに高速な動作を行なう場合にも通信機器等の電子機器
類に誤動作を発生させてしまうことのない多層配線基板
とすることが可能である。

【００５９】また、本発明の多層配線基板によれば、内
蔵されるチップキャパシタを、第１の電極層と第２の電
極層とが誘電体層を挟んで交互に積層されて成り、上下
の端面に端面全体を覆うように端子電極が設けてあり、
この端子電極の一方が第１の電極層と、他方が第２の電
極層とそれぞれ貫通導体を介して接続されているものと
したときには、多層配線基板内に電源配線層および接地
配線層との接続のための貫通導体をなくしてチップキャ
パシタを内蔵することができ、貫通導体のインダクタン
ス成分による同時スイッチングノイズを効果的に低減す
ることが可能となる。さらに、本発明の多層配線基板に
よれば、チップキャパシタを内蔵キャパシタの周辺部に
複数個配置することによって、半導体素子が動作した際
に内蔵キャパシタの端部で生じる特性インピーダンスの
不整合による電磁波の反射を抑制することができ、これ
によって、グランドバウンスによるＥＭＩノイズの発生
をより少なく抑制することが可能となる。

【００６０】以上の結果、本発明によれば、同時スイッ
チングノイズとＥＭＩノイズを共に低減することができ
る、高速で動作する半導体素子等の電子部品を搭載する
電子回路基板等に好適な多層配線基板を提供することが
できた。

【図面の簡単な説明】

【図１】本発明の多層配線基板の実施の形態の一例を示
す断面図である。

【図２】本発明の多層配線基板の実施の形態の一例を示
す要部断面図である。

【図３】本発明の多層配線基板に用いるチップキャパシ
タの例を示す断面図である。

【図４】本発明の多層配線基板の電源配線層もしくは接
地配線層の例を示す平面図である。

【符号の説明】

１・・・多層配線基板２、42・・・絶縁基板２ａ〜２ｅ・・・絶縁層３・・・信号配線群４、５、44・・・電源配線層もしくは接地配線層６、46、71・・・チップキャパシタ 63・・・電源配線層 68・・・接地配線層 32、32ａ〜32ｅ・・・誘電体層 72、76・・・端子電極 74、75・・・第１の電極層 78、79・・・第２の電極層 73、77・・・貫通導体

Claims

【特許請求の範囲】

【請求項１】複数の絶縁層が積層されて成る絶縁基板
の内部に電源配線層と接地配線層とが前記絶縁層を挟ん
で対向配置されて形成された内蔵キャパシタを有すると
ともに、前記電源配線層と前記接地配線層との間の前記
絶縁層内にチップキャパシタを内蔵し、該チップキャパ
シタの一方の端子電極が前記電源配線層に、他方の端子
電極が前記接地配線層に接続されており、前記電源配線
層は、前記絶縁層の周辺側の端部を前記接地配線層の端
部よりも内側に位置させていることを特徴とする多層配
線基板。
【請求項２】前記チップキャパシタは、第１の電極層
と第２の電極層とが誘電体層を挟んで交互に積層されて
成り、上下の端面に端面全体を覆うように前記端子電極
が設けてあり、該端子電極の一方が前記第１の電極層
と、他方が前記第２の電極層とそれぞれ貫通導体を介し
て接続されていることを特徴とする請求項１記載の多層
配線基板。
【請求項３】前記チップキャパシタは前記内蔵キャパ
シタの周辺部に複数個配置されていることを特徴とする
請求項１記載の多層配線基板。