KR100754714B1 - 전력 코어 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 적어도 하나의 내장형 SMT 불연속 칩 커패시터를 포함하는 적어도 하나의 내장형 표면 장착 기술(SMT) 불연속 칩 커패시터층과, 적어도 하나의 평면 커패시터 라미네이트를 포함하는 전력 코어에 관한 것이며, 적어도 하나의 평면 커패시터 라미네이트는 적어도 하나의 내장형 SMT 불연속 칩 커패시터에 전하를 공급하는 낮은 인덕턴스 경로로서의 역할을 하고, 상기 내장형 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 병렬로 연결된다.
전력 코어, 커패시터, 라미네이트, 전하, 인덕턴스
Description
도1은 임피던스 감소와 전력 저하 또는 오버슛 감쇠를 위한 커패시터의 통상의 종래 기술 사용의 개략도.
도2는 임피던스 감소와 전력 저하 또는 오버슛 감쇠에 사용되는 종래 기술의 표면 장착(SMT) 커패시터를 갖는 인쇄 배선 조립체의 정단면도.
도3은 제1 실시예에 따른 전력 코어 구조체의 정단면도.
도4a 및 도4b는 평면 커패시터 라미네이트 제조 방법을 도시하는 도면.
도5a 및 도5b는 제1 실시예에 따른 전력 코어 구조체의 제조를 위해 평면 커패시터 라미네이트의 초기 제공을 도시하는 도면.
도6은 제1 실시예에 따른 전력 코어 구조체 서브파트의 정단면도.
도7은 제1 실시예에 따른, 보다 많은 공정을 거친 전력 코어 구조체 서브파트의 정단면도.
도8은 제1 실시예에 따른 전력 코어 구조체의 정단면도.
도9는 전력 코어 장치를 형성하기 위해 전력 코어를 인쇄 회로 기판, 모듈(멀티 칩 모듈 포함), 인터포저 또는 패키지(면적 어레이 패키지, 시스템 온 패키지, 시스템 인 패키지 포함) 내로 합체한 후 다음 단계의 전력 코어 구조체의 정단 면도.
도10은 포일 측에서 본 유형 A 불연속 커패시터 설계를 도시하는 도면.
도11은 포일 측에서 본 유형 B 불연속 커패시터 설계를 도시하는 도면.
도12는 포일 측에서 본 유형 C 불연속 커패시터 설계를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
210, 310 : 포일
240 : 개별화 커패시터
340 : 평면 커패시터 라미네이트
500 : 전력 코어 장치
[문헌 1] 미국 특허 제5,161,086호 공보
[문헌 2] 미국 특허 제6,611,419호 공보
본 발명은 낮은 인덕턴스 및 높은 커패시턴스 기능을 갖는 장치와, 유기 유전체 라미네이트 및 인쇄 배선 기판에 이러한 장치를 합체하는 방법에 관한 것이다.
집적 회로(IC)를 포함하는 반도체 장치가 높은 주파수, 높은 데이터 속도 및 낮은 전압에서 작동함에 따라, 전력 및 접지(리턴) 라인 내의 노이즈와 신속한 전 류 스위칭을 수용하도록 충분한 전류를 공급하는 것은 전력 분배 시스템에서 낮은 임피던스를 필요로 하는, 점증적으로 중요한 문제가 되고 있다. 낮은 노이즈의 안정된 전력을 IC에 제공하기 위해서, 종래의 회로의 임피던스는 병렬로 상호 연결된 부가의 표면 장착 기술(SMT) 커패시터를 사용하여 저감된다. 높은 작동 주파수(높은 IC 스위칭 속도)는 IC에 대한 전압 응답 시간이 더 빨라야 된다는 것을 의미한다. 낮은 작동 전압은 허용가능한 전압 변동(리플)과 노이즈가 더 작아지게 되는 것을 필요로 한다. 예를 들어, 마이크로프로세서 IC가 스위칭하여 작동을 시작함에 따라, 스위칭 회로를 지원하기 위하여 전력을 요구한다. 전압 공급 응답 시간이 너무 느리면, 마이크로프로세서는 허용가능한 리플 전압 및 노이즈 마진을 초과하는 전압 강하 또는 전력 저하를 겪게 되고, IC는 제대로 작동하지 않을 것이다. 또한, IC가 전력이 상승됨에 따라, 느린 응답 시간은 전력 오버슛(overshoot)을 초래할 것이다. 전력 저하 및 오버슛은, 적절한 응답 시간 내에 전력을 제공 또는 흡수하도록 IC에 충분히 인접한 커패시터를 사용하여 허용가능한 한계 내에서 제어되어야만 한다.
임피던스 감소와 전력 저하 또는 오버슛 감쇠를 위한 SMT 커패시터는 일반적으로 회로 성능을 향상시키도록 IC에 가능한 한 인접하게 보드의 표면상에 위치된다. 종래의 설계는 IC 주위에 클러스터링된 인쇄 배선 기판(PWB) 상에 장착되는 커패시터 표면을 갖는다. 대용량 커패시터는 전원 공급 장치 가까이에, 중간 용량 커패시터는 IC와 전원 공급 장치 사이의 위치에, 소용량 커패시터는 IC에 매우 가까이 위치된다. 도1은 전원 공급 장치(2)와, 상술된 바와 같이 임피던스 감소와 전력 저하 또는 오버슛 감쇠를 위해 사용되는 고용량, 중간 용량, 및 소용량 커패시터를 각각 나타내는 IC(10)와 커패시터(4, 6, 8)의 개략도이다. 도2는 PWB의 기판의 전력면 및 접지면에 대한 IC(40) 및 SMT 커패시터(50, 60)의 연결을 도시하는 대표적인 정단면도이다. IC 장치(40)는 납땜 필렛(44)에 의해 랜드(41)에 연결된다. 랜드(41)는 회로 라인(72, 73)에 의해 비아(90, 100)의 도금된 관통 구멍 비아(비아) 패드에 연결된다. 비아 패드는 일반적으로 도면 부호 82로 도시된다. 비아(90)는 도전체 평면(120)에 전기적으로 연결되고, 비아(100)는 도전체 평면(122)에 연결된다. 도전체 평면(120, 122)은, 하나는 전원 공급 장치의 전력측에 연결되고, 다른 하나는 전원 공급 장치의 접지(복귀)측에 연결된다. 소용량 커패시터(50, 60)는 병렬로 IC(40)에 전기적으로 연결되는 방식으로 비아와 도전체 평면(120, 122)에 전기적으로 유사하게 연결된다. 모듈, 인터포저(interposer), 또는 패키지 상에 위치된 IC의 경우에, 대용량 및 중간 용량 커패시터는 모듈, 인터포저, 또는 패키지가 부착되는 인쇄 배선 마더보드 상에 존재할 수도 있다.
병렬로 연결된 다수의 커패시터는 종종 복잡한 전기적 라우팅(routing)을 필요로 하는 전력 시스템 임피던스를 감소시킬 필요가 있다. 이는 회로 루프 인덕턴스의 증가를 가져오고, 이어서 임피턴스를 증가시키고, 전류 흐름을 구속하여, 표면 장착 커패시터의 유리한 효과를 감소시킨다. 주파수가 증가하고 작동 전압이 계속 강하됨에 따라, 증가된 전력이 점증적으로 낮은 인덕턴스 및 임피던스 레벨을 필요로 하는 더 빠른 속도로 공급되어야만 한다.
임피던스를 최소화하려는 상당한 노력이 있어 왔다. 호워드(Howard) 등에게 허여된 미국 특허 제5,161,086호는 임피던스 및 "노이즈"를 최소화하는 것에 대한 하나의 접근책을 제공하고 있다. 호워드 등의 특허는 용량성 인쇄 회로 기판에, 적층된 기판의 다중 층 내에 포함되는 커패시터 라미네이트(평면 커패시터)를 제공하고, 집적 회로와 같은 다수의 장치가 기판 상에 장착 또는 형성되고, 차용 또는 공유 커패시턴스를 채용하는 용량성 기능을 제공하도록 커패시터 라미네이트(또는 다중 커패시터 라미네이트)와 작동식으로 커플링된다. 그러나, 이러한 접근책이 전압 응답을 반드시 향상시키지는 않는다. 향상된 전압 응답은 커패시터가 IC에 더 인접하여 위치되는 것을 필요로 한다. IC에 더 인접하게 커패시터 라미네이트를 단순히 위치시키는 것은 이용가능한 총 커패시턴스가 불충분할 수도 있기 때문에, 충분하지 않을 수도 있다.
챠크라보티(Chakravorty)에 혀여된 미국 특허 제6,611,419호는 집적 회로 다이의 전력 공급 단자가 다층 세라믹 기판의 적어도 하나의 내장형 커패시터의 개별 단자에 커플링될 수 있는, 스위칭 노이즈를 감소시키도록 커패시터를 내장하는 대안적인 다른 접근책을 제공한다.
따라서, 본 발명자는 높은 IC 스위칭 속도를 수용하도록 향상된 전압 응답과 조합하여 우수한 전력 분배 임피던스 감소를 허용하는, 집적 회로 패키지 또는 다른 상호 연결 기판, 구조체, 또는 소자에 사용하기 위한 전력 코어의 설계 및 제조 방법을 제공하고자 한다. 본 발명은 이러한 장치와, 이러한 장치를 제조하는 방법에 관한 것이다.
본 발명의 일 실시예는 적어도 하나의 내장형 SMT 불연속 칩 커패시터를 포함하는 적어도 하나의 내장형 표면 장착 기술(SMT) 불연속 칩 커패시터층과, 적어도 하나의 평면 커패시터 라미네이트를 포함하는 전력 코어에 관한 것이며, 적어도 하나의 평면 커패시터 라미네이트는 적어도 하나의 내장형 SMT 불연속 칩 커패시터에 전하를 공급하는 낮은 인덕턴스 경로로서의 역할을 하고, 상기 내장형 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 병렬로 연결된다.
본 발명은 또한 전력 코어 구조체를 만드는 방법에 관한 것이며, 상기 방법은 적어도 하나의 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와, 금속 포일을 제공하는 단계와, 상기 평면 커패시터 라미네이트의 패턴측에 상기 금속 포일을 적층하는 단계와, 상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와, 적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와, 상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접속하는 단계를 포함한다.
본 발명의 추가적인 실시예는 전력 코어 구조체를 만드는 방법을 제공하며, 상기 전력 코어 구조체를 만드는 방법은 제1 패턴측 및 제2 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와, 금속 포일을 제공하는 단계와, 상기 금속 포일을 상기 평면 커패시터 라미네이트의 하나의 상기 패턴측에 적층하는 단계와, 상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와, 적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와, 상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접 속하는 단계를 포함한다.
본 발명은 또한 상기 전력 코어 구조체를 포함하는 장치 및 장치를 만드는 방법에 관한 것이며, 상기 전력 코어는 적어도 하나의 신호층과 상호 접속된다.
유사한 도면 부호가 유사한 요소를 지칭하는 도면을 참조하여 상세히 설명될 것이다.
본 발명의 실시예들은 인쇄 배선 보드(PWB), 모듈, 인터포저, 또는 패키지의 기판 내에 매립될 수 있는 전력 코어 구조체에 관한 것이다. PWB, 모듈, 인터포저 또는 패키지 기판 내부의 전력 코어의 낮은 인덕턴스 및 높은 용량의 기능은 PWB, 모듈, 인터포저 또는 패키지 상의 유용한 표면 부동산을 보존하고, 또한 종래의 SMT 커패시터 배열체 보다 더 적은 수의 남땜 조인트를 필요로 한다.
제1 실시예에 따르면, 높은 용량의 SMT 불연속 커패시터(들) 및 평면 커패시터 라미네이트(들)가 전력 코어 구조체를 이루도록 라미네이트 구조체 내부에 내장되어 병렬로 연결되는, 내장형 코어 구조체의 설계 및 제조 방법이 개시된다. SMT 불연속 칩 커패시터는 납땜 또는 다른 적절한 방법에 의해 금속 랜드에 전기적으로 접속된다. 통상, 금속은 금속 포일이다. 여기서, 포일이라는 용어를 사용하더라도, 포일이 일반 금속 층, 도금 금속, 스퍼터링된 금속 등을 포함하는 것을 알 수 있을 것이다. 전력 코어 구조체 내의 높은 용량 SMT 불연속 칩 커패시터는, IC에 대한 신속한 전압 응답이 높은 스위칭 속도를 지지하기 위해,IC의 전력 단자에 가능한 인접하게 위치되고 상호 접속된다. IC의 전력 단자에 가능한 한 인접하게 SMT 불연속 칩 커패시터를 위치시키는 것은 낮은 인덕턴스 접속을 제공한다. 평면 커패시터 라미네이트는 전력 접지면으로서 사용되고, 전력 접지면 분리부는 패키지의 높은 주파수 임피던스를 감소시키도록 얇게 이루어진다.
도3은 본 발명의 전력 코어 장치(600)의 정단면도를 도시한다. 상기 실시예는 포일(210)이 평면 커패시터 라미네이트(340)에 적층될 수 있게 하고, 랜드(220), 회로 컨덕터(230) 및 비아 패드(240)가 포일 상에 형성될 수 있게 하고, SMT 불연속 칩 커패시터(410)가 납땜 필렛(250)에 의해 랜드에 납땜될 수 있게 한다. 이러한 SMT 불연속 칩 커패시터는 산업분야에서 공통이며 예컨대, 무라따 매뉴팩춰링사(Murata Manufacturing Co., Ltd.), 사이퍼 어 도버 컴퍼니(Syfer a Dover Company), 및 조한슨 디일렉트릭스사(Johanson Dielectrics, Inc.)로부터 입수가능하다. 전력 코어 구조체 서브파트를 형성하기 위해, 상기 SMT 불연속 칩 커패시터를 부착하기 위한 상기 랜드를 형성하기 위해 사용되는 포일은 표준 인쇄 배선 보드 적층 공정을 사용하여 평면 커패시터 라미네이트에 적층될 수 있다.
상기 실시예는 또한 평면 커패시터가 다양한 재료를 사용하여 형성되는 것을 허용한다. 이러한 재료는 금속 포일-유전체-금속 포일 라미네이트 구조체를 포함할 수도 있고, 여기서 유전체는 유기 층, 세라믹 충진 유기 층, 또는 세라믹 층을 포함할 수도 있다. 이러한 유전체의 두께는 임피던스 감소를 위해 박형일 수 있다. 전력 코어 서브파트를 형성하기 위해, 평면 커패시터는 표준 인쇄 배선 보드 적층 공정에 의해 상기 SMT 불연속 칩 커패시터를 부착하기 위한 상기 랜드를 형성하기 위해 사용되는 포일에 적층될 수 있다. 상기 SMT 불연속 칩 커패시터의 부착 은 랜드에 납땜 패이스트를 도포하는 단계와, SMT 불연속 칩 커패시터를 패이스트 위치 상에 배치하는 단계와, 예컨대, 전력 코어 장치를 형성하기 위해, 납땜 리플로우 기술에 의해 납땜 패이스트를 용융하는 단계에 의해 수행될 수 있다. 인쇄 배선 보드 고온 공기 납땜 평준화 또는 후속 조립체 납땜 중에 납땜이 용융되는 것을 방지하기 위해, 인듐 코포레이션 오브 아메리카(Indium Corporation of America)로부터 상용으로 입수가능한 인달로이(Indalloy) 제241호와 같은 고온 납땜 패이스트가 사용될 수 있다.
상기 실시예에 따르면, 낮은 임피던스와 높은 커패시턴스 기능 양자 모두가, 다른 라미네이트 구조체에 부가로 통합될 수 있는 단일 전력 코어 구조체에 통합될 수도 있어서, 감소된 전압 리플 및 감소된 소음과 함께 낮은 전압으로 고속 IC의 작동을 허용한다. 전력 코어 구조체가 인쇄 배선 기판, 모듈, 인터포저, 또는 패키지에 합체되는 경우, 면적을 가치있게 이용가능하게 된다. 또한, 표면 상에 병렬로 접속된 다중 SMT 커패시터와 연관된 납땜 접합부가 제거될 수도 있어, 신뢰성을 향상시킨다. 전력 코어 구조체는 종래의 인쇄 배선 기판 공정을 사용하여 처리될 수 있어, 제조 비용을 더 감소시킨다.
당업자라면, 이하에 열거된 도면을 참조하여 실시예들에 대한 상세한 설명을 읽음으로써, 상술된 장점과, 다른 장점 및 본 발명의 다양한 실시예들의 잇점을 알 수 있을 것이다.
관례에 따라, 도면의 다양한 그림들이 반드시 실척으로 도시되지는 않는다. 다양한 그림의 크기는 본 발명의 실시예들을 보다 명확히 설명하도록 확대 또는 축 소될 수도 있다.
도3은 제1 실시예에 따른 평면 커패시터 라미네이트(340)와, 포일 상에 형성된 개별화 커패시터(240)를 포함하는 전력 코어 장치(500)의 측면도를 도시한다.
도4a 및 도4b는 평면 커패시터 라미네이트의 일반적인 제조 방법의 측면도를 도시한다.
도4a는 제1 금속 포일(310)이 제공되는 도4b에 도시된 평면 커패시터 라미네이트(320)의 제조의 제1 스테이지의 정면의 단면도이다. 포일(310)은 예를 들어, 구리, 구리계 재료 및 다른 금속으로부터 제조될 수 있다. 바람직한 포일은 역처리된 구리 포일, 이중 처리된 구리 포일, 압연 풀림 처리된 구리 포일 및 다중층 인쇄 회로 기판 산업에 일반적으로 이용되는 다른 구리 포일과 같은 탁월한 구리로 구성된 포일을 포함한다. 소정의 적절한 구리 포일의 예는 올린 브래스[Olin Brass(Somers Thin Strip)] 및 굴드 일렉드로닉스(Gould Elecronics)로부터 활용 가능한 것이다. 포일(310)의 두께는 약9.356g 및 28.350g(1/3 온스 및 1온스) 사이의 구리 포일에 상응하는, 예를 들어, 1 내지 100 미크론, 바람직하게는 3 내지 75 미크론, 그리고 가장 바람직하게는 12 내지 36 미크론의 범위일 수 있다.
슬러리 재료 또는 용액은 포일(310) 상에 주조되거나 코팅되고 건조되고 경화되어 제1 유전층(312)을 형성하여 코팅된 금속 포일(300)을 야기한다. 라미네이트의 유전층 또는 층들은 유기물, 세라믹, 세라믹 충진 유기물 및 이들의 혼합물층으로부터 선택된다. 경화는 폴리머가 열가소성 특성을 가지면, 예를 들어 200 내지 350℃에서 굽기(baking)에 의해 수행될 수 있다. 높은 경화 온도는 폴리머가 열경화성 재료일 때 이용될 수 있다. 중합체가 중합체의 "B" 스테이지 상태를 생성하도록 부분적으로만 경화되도록 의도되면, 경화는 예를 들어, 120 내지 200℃에서 건조됨으로써 수행될 수 있다.
유전층(312)을 형성하기 위해 이용되는 용액은 예를 들어, 용제에 용해된 중합체를 포함할 수 있다. 슬러리 재료는 높은 유전상수("높은 K") 필러/세라믹 필러 또는 기능성 위상을 갖는 중합체-용제 용액을 포함할 수 있다. 슬러리 또는 용액용의 적절한 중합체들은 예를 들어, 에폭시 또는 폴리이미드 수지를 포함할 수 있지만 이에 제한되지 않는다. 높은 K 기능성 위상은 500 이상의 유전 상수를 갖는 재료로서 한정될 수 있고, 일반적인 공식 ABO3의 페로프스키트를 포함할 수 있다. 적절한 필러들은 예를 들어, 결정 바륨 티타네이트(BT), 바륨 스트론튬 티타네이트(BST), 납 지르코네이트 티타네이트(PZT), 납 란탄 티타네이트, 납 란탄 지르코네이트 티타네이트(PLZT), 납 마그네슘 니오베이트(PMN) 및 칼슘 구리 티타네이트를 포함한다. 필러는 파우더 형태일 수 있다. 적절한 높은 K 필러 위상은 페로 코오포레이션(Fero Corporation), 탐 세라믹스(Tam Ceramics) 또는 후지 티타늄(Fuji Titanium)사로부터 입수 가능한 바륨 티타네이트이다.
500 이하의 유전 상수를 갖는 기능성 위상은 또한 다른 이유로 적절할 수 있다. 이러한 재료들은 티타늄, 탄탈륨, 하프늄 및 니오븀 산화물을 포함할 수 있다.
유전체(312)가 사실상 열 가소성이거나 또는 부분적으로 경화되면, 코팅된 금속 포일(300)의 두 부분은 도4b에 도시된 적층 구조(320)를 형성하기 위해 도4a의 화살표로 도시된 방향으로 열과 압력 하에서 함께 적층될 수 있다.
유전체(312)가 사실상 열경화성이면 박형 접착층이 하나 또는 두 개의 유전층(312)에 인가될 수 있다. 상업적인 열경화성 유전체는 이 아이 듀퐁 드 네무아 앤드 컴파니로부터 입수 가능한 폴리이미드 등급을 포함한다.
도4b를 참조하면, 적층은 층(312)으로부터 단일 유전층(314)를 형성한다. 최종 유전체(324)는 예를 들어, 적층 후에 4 내지 25 미크론 정도의 박층일 수 있다. 평면 커패시터 라미네이트의 일 실시예는 구리-유전체-구리 라미네이트이다. 내장형 커패시터 재료와 금속-유전체 금속 구조를 형성하기 위해 이용되는 프로세스는 반티코(Vantico)사로부터 모토롤라(Motorola)사로 라이센스된 프로벨렉(Probelec) 81 CFP와 히다치 케미컬 캄파니(Hitachi Chemical Company)의 MCF 6000E, 미쯔이 메탈 앤드 스멜팅 코포레이션(Mitsui Metal and Smelting Co., Ltd.)의 MR-600, 마쓰시타 전기(Matsushita Electronic Works, Ltd.)의 R-0880 및 스미토모 베이클라이트(Sumitomo Bakelite Co., Ltd.)사의 APL-4000과 같은 수지 코팅된 포일 제품을 포함한다.
유전층(314)를 형성하는 대체 방법은 포일(310) 상에 충진된 또는 충진되지 않은 열가소성 중합체를 주조하는 것이고, 제2의 코팅되지 않은 포일을 충진된 열가소성 중합체에 직접 적층하는 것일 수 있다. 다른 대체 제조 방법은 유전층(314)을 단일 막으로서 개별적으로 형성하고, 열과 압력을 사용하여 제1 포일(310)과 제2 포일(310)에 적층하는 것을 포함한다. 다른 대체 제조 방법은 단일 막으로서 개별적으로 유전층(314)을 형성하고, 이러한 개별적으로 형성된 유전층의 양측에 금속 시드층을 스퍼터링하고, 비전착성 또는 전해 도금 기술을 이용하여 시드층에 부가의 금속을 도금하는 것을 포함한다. 적절한 커패시터 라미네이트는 이 아이 듀퐁 드 네무아 앤드 컴파니의 상표명 인테라(Interra) HK04 시리즈와, 이 아이 듀퐁 드 네무아 앤드 컴파니의 상표명 인테라(Interra) HK11 시리즈와, 산미나 에에스씨아이 코포레이션(Sanmina-SCI Corporation)에 의해 라이센스된 라미네이트인 BC-2000 및 BC-1000과, 오크-미쯔이 테크놀로지(Oak-Mitsui Technologies)의 패러드플렉스(FaradFlex) 시리즈와, 롬 앤드 하스 일렉트로닉 머티어리얼스(Rohm and Haas Electronic Materials)의 상표명 인사이트(InSite) 내장형 커패시터 시리즈(Embedded Capacitor Series)와, 굴드 일렉트로닉스(Gould Electronics)의 상표명 TCC와, 3M사의 C-Ply를 포함한다.
도5a 및 도5b는 전력 코어 장치의 제조를 위한 평면 커패시터 라미네이트의 일반적인 준비 방법의 측면도를 도시한다.
도5a는 도4b로부터의 평면 커패시터 라미네이트(320)의 측면도이다. 포토레지스트(도5a에 도시안됨)는 포일(310) 각각에 인가된다. 그러나, 전극 섹션(314) 및 관련 회로를 생성하기 위해, 포토레지스트 중 하나만이 상을 형성하고 현상되어, 포일(310) 중 하나만이 에칭된다. 모든 잔여 포토레지스트는 표준 인쇄 배선 기판 처리 상태를 이용하여 스트립 가공된다. 적절한 포토레지스트의 예는 이 아이 듀퐁 드 네무아 앤드 컴파니로부터 활용 가능한 등록 상표 리스톤(Riston) 포토레지스트일 것이다.
도5b는 다른 포일(310)은 손상되지 않고, 에칭에 의해 제거된 포일(310)의 부분을 갖는 것을 도시하는 최종 에칭된 라미네이트(340)의 측면도를 도시한다.
도6을 참조하면, 포일(210)은 평면 커패시터층(340)의 패턴측에 적층된다. 적층은 예를 들어, 표준 인쇄 배선 기판 프로세스에서 FR4 에폭시 프리프래그(360)를 이용하여 수행될 수 있다. 일 실시예에서, 에폭시 프리프래그 유형(106)이 이용될 수 있다. 적절한 적층 상태는 수은주가 71.12 ㎝(28 inch)로 소기된 진공 챔버 내에서 1시간 동안 193 ㎪(psig)에서 185℃인 것이다. 실리콘 고무 가압 패드와 유연한 PTFE 충진된 유리 해제 시트는 에폭시가 적층 플레이트를 함께 접착시키는 것을 방지하도록 포일(210)과 포일(310)에 접촉될 수 있다. 유전성 프리프래그와 적층 재료는 예를 들어 표준 에폭시, 높은 Tg 에폭시, 폴리이미드, 폴리테트라플루오르에틸렌, 시아네이트 에스테르 수지, 충진된 수지 시스템, BT 에폭시 및 다른 수지 및 절연을 제공하는 라미네이트와 같은 임의의 유형의 유전성 재료일 수 있다. 해제 시트는 에폭시가 적층 플레이트들이 함께 접착시키는 것을 방지하도록 포일과 접촉될 수 있다. 최종 서브 파트(400)는 일측에서 포일(210)을, 타측에서 포일(310)을 가진다.
도7을 참조하면, 적층 후에, 포토레지스트(도7에 도시 안됨)는 포일(210)과 평면 커패시터 포일(310)에 인가된다. 포토레지스트는 화상이 형성되고 현상되어, 금속 포일은 에칭되고 포토레지스트는 표준 인쇄 배선 기판 프로세싱 상태를 이용하여 스트립 가공된다. 에칭은 평면 커패시터 포일(310) 상이 포일 전극 섹션(314) 및 관련 회로를 형성한다. 에칭은 또한 랜드(220), 회로 컨덕터(230) 및 비 아 패드(240)를 포일(210)로부터 형성한다. 또한 소정의 관련 회로가 포일(210)로부터 생성된다. 최종 서브파트(500)가 생성된다.
도8을 참조하면, 전력 코어 장치(600)는 SMT 불연속 칩 커패시터(410)를 서브파트(500)에 부착함으로써 완료된다. SMT를 부착하기 위한 하나의 방법으로는 인듐 코포레이션 오브 아메리카로부터 상용으로 입수 가능한 인달로이 제241호와 같은 고온 납땜 패이스트를 랜드(220)에 인가하는 것이 있다. 납땜 패이스트 인가 후에 SMT 불연속 칩 커패시터는 인쇄 배선 보드 조립체 산업 분야에서 용이하게 사용가능한 픽 앤 플래이스(pick and place) 장비에 의해 패이스트 도포된 랜드 상에 배치된다. 납땜 패이스트는 통상의 회로 보드 조립체 공정에 의해 리플로우되고, 이에 의해 SMT 불연속 칩 커패시터를 랜드에 전기적으로 접속한다.
전력 코어는 예를 들어, 다른 인쇄 배선 기판층에 대해 도6에 도시된 평면 커패시터 라미네이트(340)의 화상측의 제1 적층과, 화상이 형성되지 않은 포일(310)에 포토레지스트를 인가함으로써, 층의 다른 적층 시퀀스에 의해 형성될 수 있다는 것이 이해될 것이다.
도9는 전력 코어를 인쇄 배선 보드, 모듈, 인터포저 또는 패키지 내로 합체하기 위한 공정 내의 이후 단계를 측면도로써 도시한다. 전력 코어 장치(600)는 예컨대, 표준 인쇄 배선 보드 프로세스에서 FR4 에폭시 프리프래그(710 및 730)를 이용하여 다른 회로층에 적층될 수 있다. 프리프래그(710)는 개구(720)를 생성하기 위해 예비 천공될 수 있다. 금속 포일(740)이 또한 프리프래그(710)와 적층될 수 있고 바람직한 회로를 생성하기 위해 적절하게 화상처리될 수 있다. 개구(720) 는 적층 공정 동안에 SMT 불연속 커패시터(410) 상의 압력을 감소시키는 기능을 한다. 프리프래그 내의 에폭시는 적층 동안에 커패시터(410)의 둘레를 유동하고, 이들을 캡슐화한다(간명하게 하기 위해 도면에는 도시 안됨). 또한 추가적인 회로층이 적층될 수 있다. 추가적인 방법은 유리 보강섬유를 가지고 있지 않은 유전체를 가지는 수지 코팅된 금속 포일을 사용할 수 있다. 단지 부분적으로 경화된 수지는 적층 공정 동안에 SMT 불연속 커패시터(410) 둘레를 유동한다.
비아 패드(240)로의 평면 커패시터 포일 전극 섹션(312 및 314)의 전기 접속은 도금된 관통 구멍 비아를 드릴링하고 도금함으로써, 또는 인쇄 배선 보드 산업 분야에 통상적인 다른 기술에 의해 제공될 수 있다. 도9는 도금된 관통 구멍 비아(750 및 760)의 부분을 도시한다. 도금된 관통 구멍 비아(750)는 SMT 불연속 칩 커패시터(410)의 일 단자 및 평면 커패시터(340)의 일 포일에 전기적으로 접속된다. 도금된 관통 구멍 비아(760)는 SMT 불연속 칩 커패시터(410)의 대향 단자 및 평면 커패시터(340)의 대향 포일에 전기적으로 접속된다. 본 도면은 SMT 불연속 칩 커패시터(410) 및 평면 커패시터 라미네이트(340) 사이의 병렬 전기 접속을 도시한다.
도9는 전력 코어 장치의 일 실시예를 도시한다. 전력 코어 장치는 전력 코어를 포함하며, 상기 전력 코어는 적어도 하나의 내장형 SMT 불연속 칩 커패시터를 포함하는 적어도 하나의 내장형 표면 장착 기술(SMT) 불연속 칩 커패시터 층과, 적어도 하나의 평면 커패시터 라미네이트를 포함하며, 적어도 하나의 평면 커패시터 라미네이트는 적어도 하나의 내장형 SMT 불연속 칩 커패시터에 전하를 공급하기 위 한 낮은 인덕턴스 경로로서 기능하고, 상기 내장형 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 병렬로 접속되고, 상기 전력 코어는 적어도 하나의 신호층에 상호 접속된다.
장치의 SMT 불연속 칩 커패시터는 적어도 하나의 제1 및 제2 전극을 포함한다. 제1 전극 및 제2 전극은 반도체 장치의 적어도 하나의 전력 단자에 접속된다. 상기 반도체 장치는 집적 회로일 수 있다.
또한, 전력 코어 장치는 하나 이상의 신호층을 포함할 수 있고, 상기 신호층은 도전성 비아를 통해 접속된다. 상기 장치는 인터포저, 인쇄 배선 보드, 멀티 칩 모듈, 면적 어레이 패키지, 시스템 온 패키지, 및 시스템 인 패키지와, 본 기술 분야의 당업자에게 알려진 다른 유사한 장치중에서 선택될 수 있다.
전력 코어 장치는 다양한 방법에 의해 형성될 수 있는데, 상기 방법은 적어도 하나의 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와, 금속 포일을 제공하는 단계와, 상기 금속 포일을 상기 평면 커패시터 라미네이트의 패턴측에 적층하는 단계와, 상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와, 적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와, 상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 접속하여 전력 코어를 형성하는 단계와, 적어도 하나의 신호층을 상기 전력 코어 상에 형성하는 단계를 포함하는 장치 제조 방법을 포함한다.
또 다른 장치 제조 방법은 제1 패턴측 및 제2 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와, 금속 포일을 제공하는 단계와, 상기 금속 포일 을 상기 평면 커패시터 라미네이트의 상기 패턴측 중 어느 하나에 적층하는 단계와, 상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와, 적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와, 상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접속하여 전력 코어를 형성하는 단계와, 적어도 하나의 신호층을 상기 전력 코어 상에 형성하는 단계를 포함한다.
이러한 신호층은 유전체 층을 상기 전력 코어의 하나 또는 양측 표면에 도포하는 단계와, 상기 유전체 층 상에 하나 이상의 신호 라인을 포함하는 회로를 형성하는 단계와, 상기 신호 라인을 포함하는 층들 사이에 도전성 상호 접속부를 형성하는 단계에 의해서 형성될 수 있다. 층들 사이의 상호 접속부는 도전성 비아일 수 있다. 또한, 수동(passive) 소자가 상기 전력 코어에 및 그 외부에 접속될 수 있다.
예
평면 커패시턴스 라미네이트와 개별 내장형 세라믹 커패시터를 포함하는 구조가 설계되고 테스트된다. 평면 커패시턴스는 형성된 전력 분배 위상과 내장형 커패시터들이 두 개의 내부 금속층에 배치되도록 설계된다. 여기에서, 유형 A, 유형 B, 및 유형 C의 3가지의 상이한 커패시터 설계가 있다. 각각의 유형에서, 1 ㎟, 4㎟ 가 되고 9 ㎟의 유효 커패시터 크기(영역)의 다중 커패시터는 두 개의 내부 금속층에 각각 위치된다. 커패시터 설계는 상대 위치 및 포일 전극의 상대 위치 및 크기, 유전체의 크기, 스크린 인쇄 구리 전극의 크기에서 상이하다. 이들은 또 한 두 개의 구리 포일 전극을 절연하는 간극(갭)의 설계에서 상이하고, 다음의 금속층에 내장형 커패시터를 연결하는 비아의 수와 위치에서 상이하다. 예를 들어, 9 ㎟ 크기의 커패시터에서, 유형 A 설계는 4개의 비아 연결 형태이고, 유형 B는 28개의 비아를 갖고, 유형 C은 52개의 비아를 갖는다. 3가지 유형 모두에서, 스크린 인쇄 도전체는 커패시터의 일 전극과 포일에 형성되고, 다른 커패시터 전극으로서 제공되는 스크린 인쇄 도전체로부터 유전체에 의해 분리된다.
포일측에서 볼 때, 도10에 도시된 유형 A 개별 커패시터 설계는 커패시터의 폭을 가로질러 연장하는 스크린 인쇄 도전체에 연결되는 포일 전극(900)을 갖는 정방형 형상 계수를 갖는다. 이러한 전극은 250 미크론의 갭(920)에 의해 다른 커패시터 전극으로서 제공되는 스크린 포일 전극(910)으로부터 분리된다. 이러한 갭은 커패시터의 폭을 가로질러 연장된다. 이러한 제2 포일 전극은 커패시터의 길이의 약 4/5의 길이로 커패시터의 폭을 가로질러 연장된다. 직경이 150 미크론인 비아 연결부(930)는 커패시터 위의 다음 금속층에 형성되고 포일측에서 볼 때 각각의 두개의 전극의 우측 상부 코너부에서 위치된다. 모든 크기에서, 두 개의 비아가 각각의 전극에서 이용된다.
포일측에서 볼 때 도11에 도시된 유형 B 개별 커패시터 설계는 스크린 인쇄 도전체에 연결된 두 개의 포일 전극(1000, 1005)를 갖는 정방형 형상 계수를 갖는다. 각각의 전극은 각각 커패시터 길이의 약 1/5의 길이로 커패시터의 상부 및 저부에서 커패시터의 폭을 가로질러 연장된다. 이들 전극들은 커패시터의 폭을 가로질러 연장하는 250 미크론의 갭(1020)에 의해 다른 커패시터 전극으로 제공되는 제 2 포일 전극(1010)으로부터 분리된다. 이러한 제2 전극(1010)은 커패시터 길이의 3/5 미만이다. 150 미크론의 직경의 비아 연결부(1030)는 커패시터 위의 다음 금속측에 형성되고 커패시터의 상부 및 저부에서 커패시터 전극의 폭을 가로지르는 열로 균일하게 위치되어 스크린 인쇄 도전체에 연결된다. 커패시터의 제2 전극은 커패시터의 각각의 측면의 길이를 따라 비아의 열을 갖는다. 9 ㎟ 크기에서, 28개의 비아가 이용된다.
포일측에서 볼 때 도12에 도시된 유형 C 개별 커패시터 설계는 정방형 형상 계수를 갖는다. 포일 전극(1100)은 제2 커패시터 전극(1110) 주위에 정방형 "액자"형 형상으로 형성된 스크린 도전체에 연결된다. 이러한 제2 커패시터 전극은 또한 정방형이고 연속적인 250 미크론의 갭(1120)에 의해 둘러싸인 제1 전극으로부터 분리된다. 커패시터 위의 다른 금속층으로의 150 미크론의 직경의 비아 연결부(1130)는 스크린 인쇄 도전체에 연결된 제1 커패시터 전극의 모든 4개의 측면에 균일하게 위치되고, 모든 32개의 비아는 9 ㎟ 크기이다. 커패시터의 제2 전극은 9 ㎟ 크기의 20개의 비아를 갖고, 전극 주위에 균일하게 위치된다.
비아 연결부를 갖거나 갖지 않는 개별 커패시터의 전기적 매개변수(커패시턴스, 저항, 인덕턴스)가 측정된다. 개별 커패시터의 임피던스 대 주파수 응답이 측정되고, 측정된 응답은 시뮬레이션 모델에 의해 발생된 곡선과 비교된다. 모델은 몇개의 커패시터 어레이의 임피던스를 시뮬레이션하기 위해 이용되고, 내장형 커패시터 어레이의 개선된 설계 규정뿐만 아니라 보존성을 적용한다.
결과
비아 연결 없는 1, 4, 및 9 ㎟의 유형 A, B, 및 C에 대한 커패시턴스, 저항, 및 인덕턴스가 SLOT 보정을 사용하는 2개 포트 측정 방법과, 벡터 네트워크 분석기를 사용하여 측정되었다. 500 미크론 간격을 갖는 동축 스타일 접지-신호 탐침이 커패시터 S 파라미터를 측정하는데 사용되었고, 커패시터의 실제 및 가상 임피던스 컴포넌트가 계산되었다. 표1에서(비아스 없음) 및 표2(비아스 있음)에서, 커패시터 1, 4, 및 9는 유형 A 설계로 되고, 커패시터 2, 5, 및 8은 유형 B 설계로 되고, 커패시터 3, 6, 및 7은 유형 C 설계로 된다. 커패시터 1 내지 3은 크기가 1㎜ × 1㎜ 이었고, 커패시터 4 내지 6은 크기가 2㎜ × 2㎜ 이었고, 커패시터 7 내지 9는 크기가 3㎜ × 3㎜ 이었다.
| 커패시턴스 | ESR(저항) | 인덕턴스 | |
| 커패시터 1 | 1.26nF | 36mohms | 48pH |
| 커패시터 2 | 1.17nF | 50mohms | 47.3pH |
| 커패시터 3 | 1.63nF | 34mohms | 41.6pH |
| 커패시터 4 | 5.15nF | 8mohms | 33.7pH |
| 커패시터 5 | 5.16nF | 10.7mohms | 35.07pH |
| 커패시터 6 | 6.16nF | 10.7mohms | 35.48pH |
| 커패시터 9 | 10.6nF | 7.9mohms | 35.44pH |
| 커패시터 8 | 11nF | 10mohms | 40pH |
| 커패시터 7 | 13.6nF | 8.9mohms | 33.8pH |
이는 예상된 바와 같이, 커패시턴스가 크기에 따라 증가하고, 설계 유형에 따라 많이 변동하지 않는다는 것을 보여준다. 비아 연결 없는 3개 유형 모두의 인덕턴스 값은 공평하게 유사하다. 비아 연결을 갖는 유형 A, B, 및 C의 커패시터에 대한 동일한 파라미터가 동일한 장비 및 방법을 사용하여 측정되었다.
| 커패시턴스 | ESR(저항) | 인덕턴스 | |
| 커패시터 1 | 1.05nF | 89mohms | 382pH |
| 커패시터 2 | 1.20nF | 86.5mohms | 125pH |
| 커패시터 3 | 1.7nF | 37.1mohms | 74.6pH |
| 커패시터 4 | 6.49nF | 50.1mohms | 308pH |
| 커패시터 5 | 5.28nF | 128mohms | 120pH |
| 커패시터 6 | 6.6nF | 20.9mohms | 65.17pH |
| 커패시터 9 | 15.3nF | 100mohms | 218.2pH |
| 커패시터 8 | 13.26nF | 15.4mohms | 115pH |
| 커패시터 7 | 13.2nF | 17.3mohms | 79.39pH |
이 데이터는 커패시터 유형과 비아의 개수 및 그 위치가 커패시터의 저항 및 인덕턴스에 크게 영향을 미친다는 것을 보여준다.
비아 연결이 있고 그리고 없는 2개의 유형 C 커패시터에 대한 임피던스 대 주파수 응답이 측정되었다. 상기 열거된 커패시터 3에 대해, 결과는 비아를 갖지 않는 커패시터에 대한 약 900㎒ 로부터 비아를 갖는 약 500 ㎒ 까지의 비아 연결로 인한 공명 주파수 이동과 비아가 있고 그리고 없는 조건 동안 약 300milliohms의 임피던스를 보여준다. 비아 없는 커패시터 6의 경우에, 결과는 약 350 ㎒의 공명 주파수에서 약 10milliohms의 임피던스를, 비아가 없는 조건의 경우에, 약 200 ㎒의 공명 주파수에서 약 20milliohms의 임피던스를 보여 주었다.
상이한 크기의 두 개의 커패시터 유형에 대한 모델 응답과 측정된 주파수 응답 사이의 상관 관계가 관찰되었다.
관통 구멍 인덕턴스의 분배가 있고 그리고 없는 평면 커패시터에 대한 주파수 응답 대 평면 커패시터 임피던스의 시뮬레이션이 수행되었다. 관통 구멍 상호 연결 면적은 전체 면적의 약 1%이다. 관통 구멍 인덕턴스없이 일 평면 커패시터의 주파수 응답은 약 300 ㎒의 공진 주파수에서 약 80 밀리Ω의 임피던스를 갖지만, 관통 구멍 인덕턴스를 갖는 두 개의 평면 커패시터의 주파수 응답은 약 250 ㎒의 공진 주파수에서 약 30 mΩ의 임피던스를 갖는다.
다양한 개별 커패시터의 측정된 결과와 모델링 결과에 기초하여, 500 ㎛의 커패시터들 사이의 최소 간극의 전통적인 설계 규칙을 적용한 64개의 개별 내장형 커패시터 어레이의 모델링 및 시뮬레이션이 수행된다. 커패시터의 상이한 크기 및 상이한 공진 주파수는 커패시터 어레이 임피던스 응답이 상당히 균일하고 낮은 임피던스값이 산출되도록 선택된다. 100 ㎒ 내지 1 ㎓의 범위에서 달성된 임피던스는 약 40 mΩ 미만이다.
1.15 내지 2.5 ㎜의 측면 크기를 갖는 커패시터의 어레이용의 보다 요구되는 간극 설계 규정을 적용하여 측정되고 모델링된 결과에 기초하여, 0.7 mΩ의 임피던스가 100 ㎒ 내지 1 ㎓ 주파수 범위에서 달성된다.
전력면으로부터 분리된 3.8의 상대 유전 상수를 갖는 38 미크론의 두꺼운 기판에 라우팅된 100개의 커플링되지 않은 전송 라인의 시뮬레이션 모델이 설계된다. 전송 라인은 10밀로 이격되고, 15 ㎜ 길이이고, 폭방향으로 2.82 밀로 이격되고 각각의 라인은 전력 및 접지면(50 Ω 라인 종결)으로 99 Ω의 저항기를 갖고 종결된다. 이 경우에, 전력면은 접지면에 대향하는 14 미크론의 두꺼운 기판에 있다. 기판은 3.8의 상대 유전 상수와 0.02의 손실 탄젠트를 갖는다. 다른 경우에, 전력면은 11의 상대 유전 상수와 0.02의 손실 탄젠트를 갖고 접지면에 대향하는 14 미크론의 두꺼운 기판에 있다. 80 pS의 펄스폭과 20 pS의 상승 및 하강 시간을 갖는 5 ㎓의 정방형 파형 비트 스트림을 생성하는 출력 구동기는 모든 100개의 전송 라인을 구동하기 위해 이용되고, 중심에 배치된 전송 라인의 "아이(eye)" 패턴 응답이 얻어진다. 아이 패턴과, 전력면이 3.8의 유전 상수를 갖는 제1 경우, 최종 아이 개구 높이는 2.4799 V이다. 동일한 상태에서 11의 유전 상수를 갖는 전력면을 갖는 제2 경우에 따라, 아이 개구 높이는 2.6929 V이고, 제1 경우보다 상당한 개선이 있다. 전송 라인들 사이의 간극은 3 밀로 변경되어 50개의 커플링된 라인 쌍을 야기한다. 아이 패턴이 잔류하는 모든 다른 동일한 상태로, 아이 패턴 응답이 얻어진다. 이러한 제1 커플링된 라인 경우의 아이 패턴과, 3.8의 유전 상수를 갖는 전력면 기판은 2.5297 V의 아이 개구 높이를 야기한다. 동일한 상태와 11의 유전 상수를 갖는 전력면 기판을 갖는 제2 커플링된 라인의 경우의 응답은 제1 경우보다 개선된다. 높은 유전 상수 전력면 기판은 다시 개선된 아이 패턴 응답을 야기한다.
동시 스위칭 노이즈(SSN)의 분석용의 평면 전력면 기판에 부가하여 개별 디커플링 커패시터를 포함하는 구성의 시뮬레이션 모델이 구성된다. 이러한 시뮬레이션 모델은 전력면으로부터 분리된 3.8의 상대 유전 상수를 갖는 38 미크론 두께의 기판에 50개의 커플링된 전송 라인을 갖는다. 전송 라인은 3 밀로 이격되고, 15 ㎜의 길이이고, 2.82 밀의 폭이고, 각각의 라인은 전력 및 접지면(50 Ω 라인 종결)에 대해 99 Ω의 저항을 갖고 종결된다. 소정의 경우, 전력면은 접지면에 대향된 14 미크론 두께의 기판에 있다. 기판은 3.8의 상대 유전 상수와 0.02의 손실 탄젠트를 갖는다. 다른 경우, 전력면은 11의 상대 유전 상수와 0.02의 손실 탄젠트를 갖고 접지면에 대향된 14 미크론 두께의 기판에 있다. 80 pS의 펄스 폭과 20 pS의 상승 및 하강 시간을 갖는 5 ㎓의 정방형 비트 스트림을 생성하는 출력 구동기가 동시에 100개의 전송 라인 모두를 구동하는데 이용되고, 전력면에서 생성된 노이즈 전압이 얻어진다. 이러한 유형의 변형, SMT 또는 내장형 부품 및 커패시터의 양이 분석된다. 커패시터는 구동기 또는 전송 라인의 단부 근방에서의 영역에 위치된다.
50 쌍의 커플링된 라인(총 100개)을 갖는 구성의 경우에, 25개의 SMT 커패시터가 라인 쌍(1)에서 시작하고, 라인 쌍(3) 다음에서, 라인 쌍(50)에서 종결되는 매 다른 라인 쌍에서의 전송 라인의 구동기 단부에 위치된다. 평면 전력면 기판은 3.8의 유전 상수를 갖는다. 각각의 SMT 커패시터는 100 ㎋의 커패시턴스와, 약 205 pH의 동등 시리즈 인덕턴스(ESL)와, 100 mΩ의 동등 시리즈 저항(ESR)을 갖는다. 80 pS의 펄스 폭과 20 pS의 상승 및 하강 시간을 갖는 5 ㎓의 정방형 파장 비트 스트림은 동시에 100개의 모든 전송 라인을 구동하는데 이용되고, 전력면의 노이즈 전압이 측정된다. 이는 각각의 커패시터가 1 ㎋의 커패시턴스와 33 pH의 동등 시리즈 인덕턴스(ESL)와, 9 mΩ의 동등 시리즈 저항(ESR)을 갖는 내장형 개별 커패시터용으로 복제된다. 이러한 구성의 평면 전력면 기판은 11의 유전 상수를 갖는다. 3.8의 유전 상수를 갖는 평면 전력면 기판을 갖는 25개의 SMT 커패시터용의 전력면의 전압 변화는 -0.1 V 내지 +0.15 V의 피크 대 피크 전압 변화를 갖고, 11의 유전 상수를 갖는 평면 전력면 기판을 갖는 25개의 내장형 개별 커패시터용의 전력면의 전압 변화는 전력면에서 약 -0.05 V 내지 +0.05 V의 피크 대 피크의 전압 변화를 갖는다. 출력 구동기의 동시 스위칭에 의해 생성된 전력면 노이즈의 상당한 감소는 내장형 커패시터와 높은 유전 상수의 평면 전력면 기판의 이용에 기인한다.
부가의 SMT 커패시터가 내장형 커패시터 구성의 동등한 노이즈 감소를 제공할 수 있는 SMT 커패시터의 수를 결정하기 위해 SMT 모델에 부가된다. 50개, 75개 및 100개의 SMT 커패시터가 모델링된다. 50개의 SMT 커패시터 구성은 모든 라인 쌍의 구동기 단부에 커패시터를 위치시킴으로서 달성된다. 75개의 SMT 커패시터 구성은 매 다른 라인 쌍의 구동기 단부에 각각 위치된 제2 그룹의 커패시터를 부가함으로써 달성되고, 100개의 커패시터 구성은 전송 라인의 50번째 쌍을 통해 제1 쌍의 구동기 단부에서 50개의 커패시터 어레이를 2조 생성하도록 SMT 커패시터를 부가함으로써 달성된다.
3.8의 유전 상수를 갖는 평면 기판과 50개의 SMT 커패시터에 대한 전력면 상의 전압 변동은 약 - 0.12 볼트 내지 + 0.12 볼트의 전력면 상의 피크 대 피크 전압 변동을 가졌다. 3.8의 유전 상수를 갖는 평면 기판과 75개의 SMT 커패시터에 대한 전력면 상의 전압 변동은 약 - 0.1 볼트 내지 + 0.1 볼트의 전력면 상의 피크 대 피크 전압 변동을 가졌다. 3.8의 유전 상수를 갖는 평면 기판과 100개의 SMT 커패시터에 대한 전력면 상의 전압 변동은 약 - 0.075 볼트 내지 + 0.075 볼트의 전력면 상의 피크 대 피크 전압 변동을 가졌다. 모든 4개의 SMT 커패시터 구성은, 11의 유전 상수를 갖는 전력면과 25개의 커패시터를 갖는 내장형 불연속 커패시터 구성 보다 출력 드라이버의 동시 전환의 결과로서, 더 높은 전력면 노이즈, 또는 전압 변동을 초래하였다.
본 발명에 따르면, 높은 IC 스위칭 속도를 수용하도록 향상된 전압 응답과 조합하여 우수한 전력 분배 임피던스 감소를 허용하는, 집적 회로 패키지 또는 다른 상호 연결 기판, 구조체, 또는 소자를 포함하는, 전력 코어 패키지에 사용하기 위한 전력 코어의 설계 및 제조 방법을 제공할 수 있다.
Claims (28)
- 적어도 하나의 내장형 SMT 불연속 칩 커패시터를 포함하는 적어도 하나의 내장형 표면 장착 기술(SMT) 불연속 칩 커패시터 층과,적어도 하나의 평면 커패시터 라미네이트를 포함하며,상기 적어도 하나의 평면 커패시터 라미네이트는 적어도 하나의 내장형 SMT 불연속 칩 커패시터에 전하를 공급하기 위한 낮은 인덕턴스 경로로서 기능하고,상기 내장형 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 병렬로 접속되고,상기 적어도 하나의 내장형 SMT 불연속 칩 커패시터는 상기 적어도 하나의 평면 커패시터 라미네이트에 비해 집적 회로의 전원 단자에 보다 인접하게 배치되는 전력 코어.
- 제1항에 있어서, 상기 평면 커패시터 라미네이트는 유기 유전체 층을 포함하는 전력 코어.
- 제1항에 있어서, 상기 평면 커패시터 라미네이트는 세라믹 유전체 층을 포함하는 전력 코어.
- 제1항에 있어서, 상기 평면 커패시터 라미네이트는 세라믹 재료가 충진된 유기 유전체 층을 포함하며, 상기 층의 세라믹 재료는 500 이상의 유전체 상수를 가지는 전력 코어.
- 제1항에 있어서, 상기 평면 커패시터 라미네이트는 세라믹 재료가 충진된 유기 유전체 층을 포함하며, 상기 층의 세라믹 재료는 0 에서 500 이하 사이의 유전체 상수를 가지는 전력 코어.
- 제1항에 있어서, 상기 평면 커패시터 라미네이트는 구리-유전체-구리 라미네이트인 전력 코어.
- 제6항에 있어서, 상기 구리-유전체-구리 라미네이트는 유기층, 세라믹 충진식 유기층, 세라믹 층, 및 그 혼합물로부터 선택된 하나 이상의 유전체 층을 포함하는 전력 코어.
- 적어도 하나의 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와,금속 포일을 제공하는 단계와,상기 금속 포일을 상기 평면 커패시터 라미네이트의 패턴측에 적층하는 단계와,상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와,적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와,상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접속하는 단계를 포함하고,SMT 불연속 칩 커패시터는 평면 커패시터 라미네이트에 비해 집적 회로의 전원 단자에 보다 인접하게 배치되는 전력 코어 구조체 제조 방법.
- 제1 패턴측 및 제2 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와,금속 포일을 제공하는 단계와,상기 금속 포일을 상기 평면 커패시터 라미네이트의 상기 패턴측 중 어느 하나에 적층하는 단계와,상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와,적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와,상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접속하는 단계를 포함하고,SMT 불연속 칩 커패시터는 평면 커패시터 라미네이트에 비해 집적 회로의 전원 단자에 보다 인접하게 배치되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 신호 라인이 상기 SMT 불연속 칩 커패시터와 동일한 층에 합체되고 상호접속되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 레지스터가 상기 SMT 불연속 칩 커패시터와 동일한 층에 합체되고 상호접속되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 저항 소자가 상기 평면 커패시터 라미네이트 내에 합체되어 서 레지스터 커패시터 소자를 형성하는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 상기 평면 커패시터 라미네이트는 제1 금속성 포일을 제공하는 단계와, 상기 제1 금속성 포일 상에 제1 유전체 층을 제공하여 제1 코팅된 금속성 포일을 형성하는 단계와, 제2 금속성 포일을 제공하는 단계와, 상기 제2 금속성 포일 상에 제2 유전체 층을 제공하여 제2 코팅된 금속성 포일을 형성하는 단계와, 상기 제1 및 제2 코팅된 금속성 포일을 함께 적층하는 단계를 포함하는 방법에 의해 형성되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 상기 평면 커패시터 라미네이트는 제1 금속성 포일을 제공하는 단계와, 상기 제1 금속성 포일 상에 유전체 층을 제공하여 유전체측면과 금속성 포일 측면을 구비한 코팅된 금속성 포일을 형성하는 단계와, 제2 금속성 포일을 제공하는 단계와, 상기 제2 금속성 포일을 상기 코팅된 금속성 포일의 상기 유전체 측면에 적층하는 단계를 포함하는 방법에 의해 형성되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 상기 평면 커패시터 라미네이트는 제1 금속성 포일을 제공하는 단계와, 제1 측면 및 제2 측면을 가지는 제1 유전체 층을 제공하는 단계와, 제2 금속성 포일을 제공하는 단계와, 상기 제1 금속성 포일을 상기 유전체 층의 상기 제1 측면에, 상기 제2 금속성 포일을 상기 유전체 층의 상기 제2 측면에 동시에 적층하는 단계를 포함하는 방법에 의해 형성되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 상기 평면 커패시터 라미네이트는 제1 금속성 포일을 제공하는 단계와, 상기 제1 금속성 포일 상에 제1 유전체 층을 제공하고 상기 유전체 층을 가열함으로써 제1 코팅된 금속성 포일을 형성하는 단계와, 가열된 유전체 상에 제1 전극을 형성하는 단계를 포함하는 방법에 의해 형성되는 전력 코어 구조체 제조 방법.
- 제8항에 있어서, 상기 평면 커패시터 라미네이트는 제1 금속층, 유전체 층, 및 제2 금속층을 포함하고, 적어도 하나의 금속층이 스크린 인쇄 및 스퍼터링 및 도금으로부터 선택된 방법에 의해 형성되는 전력 코어 구조체 제조 방법.
- 전력 코어를 포함하는 장치이며,상기 전력 코어는,적어도 하나의 내장형 SMT 불연속 칩 커패시터를 포함하는 적어도 하나의 내장형 표면 장착 기술(SMT) 불연속 칩 커패시터 층과,적어도 하나의 평면 커패시터 라미네이트를 포함하며,적어도 하나의 평면 커패시터 라미네이트는 적어도 하나의 내장형 SMT 불연속 칩 커패시터에 전하를 공급하기 위한 낮은 인덕턴스 경로로서 기능하고,상기 적어도 하나의 내장형 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 병렬로 접속되고,상기 전력 코어는 적어도 하나의 신호층에 상호 접속되고,상기 내장형 SMT 불연속 칩 커패시터는 상기 적어도 하나의 평면 커패시터 라미네이트에 비해 집적 회로의 전원 단자에 보다 인접하게 배치되는 장치.
- 제18항에 있어서, 상기 SMT 불연속 칩 커패시터는 적어도 제1 및 제2 전극을 포함하는 장치.
- 제19항에 있어서, 상기 제1 전극 및 제2 전극은 반도체 장치의 적어도 하나의 전력 단자에 접속되는 장치.
- 제20항에 있어서, 상기 반도체 장치는 집적 회로인 장치.
- 제18항에 있어서, 하나 이상의 신호층을 포함하며, 상기 신호층은 도전성 비아를 통해서 접속되는 장치.
- 제18항에 있어서, 상기 장치는 인터포저, 인쇄 배선 보드, 멀티칩 모듈, 면적 어레이 패키지, 시스템 온 패키지, 및 시스템 인 패키지 중에서 선택되는 장치.
- 적어도 하나의 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와,금속 포일을 제공하는 단계와,상기 금속 포일을 상기 평면 커패시터 라미네이트의 패턴측에 적층하는 단계와,상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와,적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와,상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접속하여 전력 코어를 형성하는 단계와,적어도 하나의 신호층을 상기 전력 코어 상에 형성하는 단계를 포함하고,상기 적어도 하나의 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 비해 집적 회로의 전원 단자에 보다 인접하게 배치되는 장치 제조 방법.
- 제1 패턴측 및 제2 패턴측을 가지는 평면 커패시터 라미네이트를 제공하는 단계와,금속 포일을 제공하는 단계와,상기 금속 포일을 상기 평면 커패시터 라미네이트의 상기 패턴측 중 어느 하나에 적층하는 단계와,상기 금속 포일 상에 랜드 및 비아 패드를 생성하는 단계와,적어도 하나의 SMT 불연속 칩 커패시터를 상기 금속 포일 상의 상기 랜드에 부착하는 단계와,상기 적어도 하나의 SMT 불연속 칩 커패시터를 상기 평면 커패시터 라미네이트에 병렬로 접속하여 전력 코어를 형성하는 단계와,적어도 하나의 신호층을 상기 전력 코어 상에 형성하는 단계를 포함하고,상기 적어도 하나의 SMT 불연속 칩 커패시터는 상기 평면 커패시터 라미네이트에 비해 집적 회로의 전원 단자에 보다 인접하게 배치되는 장치 제조 방법.
- 제24항 또는 제25항에 있어서, 상기 신호층은 상기 전력 코어의 하나 또는 양쪽 표면에 유전체 층을 도포하는 단계와, 상기 유전체 층 상에 하나 이상의 신호 라인을 포함하는 회로를 형성하는 단계와, 상기 신호 라인을 포함하는 층들 사이에 도전성 상호 접속부를 형성하는 단계에 의해 형성되는 장치 제조 방법.
- 제26항에 있어서, 층들 사이의 상기 상호 접속부는 도전성 비아인 장지 제조 방법.
- 제24항 또는 제25항에 있어서, 추가적인 수동 소자가 상기 전력 코어에, 및 그 외부에 접속되는 장치 제조 방법.
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| KR100691146B1 (ko) * | 2004-12-24 | 2007-03-09 | 삼성전기주식회사 | 적층형 캐패시터 및 적층형 캐패시터가 내장된 인쇄회로기판 |
| US7435627B2 (en) * | 2005-08-11 | 2008-10-14 | International Business Machines Corporation | Techniques for providing decoupling capacitance |
| US7361843B2 (en) * | 2005-09-28 | 2008-04-22 | Dell Products L.P. | AC coupling of power plane sections using improved capacitance stitching material |
| US7504706B2 (en) * | 2005-10-21 | 2009-03-17 | E. I. Du Pont De Nemours | Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof |
| US7701052B2 (en) * | 2005-10-21 | 2010-04-20 | E. I. Du Pont De Nemours And Company | Power core devices |
| US7697262B2 (en) | 2005-10-31 | 2010-04-13 | Avx Corporation | Multilayer ceramic capacitor with internal current cancellation and bottom terminals |
| US7414857B2 (en) * | 2005-10-31 | 2008-08-19 | Avx Corporation | Multilayer ceramic capacitor with internal current cancellation and bottom terminals |
| US7919804B2 (en) * | 2005-11-08 | 2011-04-05 | Oracle America, Inc. | Power distribution for high-speed integrated circuits |
| US8737085B2 (en) * | 2006-05-24 | 2014-05-27 | Dai Nippon Printing Co., Ltd. | Wiring board with a built-in component and method for manufacturing the same |
| US7336501B2 (en) * | 2006-06-26 | 2008-02-26 | Ibiden Co., Ltd. | Wiring board with built-in capacitor |
| US7709934B2 (en) * | 2006-12-28 | 2010-05-04 | Intel Corporation | Package level noise isolation |
| US7902662B2 (en) * | 2007-04-02 | 2011-03-08 | E.I. Du Pont De Nemours And Company | Power core devices and methods of making thereof |
| US8238116B2 (en) | 2007-04-13 | 2012-08-07 | Avx Corporation | Land grid feedthrough low ESL technology |
| JP4905254B2 (ja) * | 2007-05-25 | 2012-03-28 | トヨタ自動車株式会社 | コンデンサ一体バスバーの製造方法 |
| TWM335792U (en) * | 2007-08-16 | 2008-07-01 | Aflash Technology Co Ltd | Device structure of IC |
| EP2259669A4 (en) * | 2008-03-24 | 2011-12-28 | Ngk Spark Plug Co | INTEGRATED COMPONENT CONNECTION TABLE |
| US8395902B2 (en) * | 2008-05-21 | 2013-03-12 | International Business Machines Corporation | Modular chip stack and packaging technology with voltage segmentation, regulation, integrated decoupling capacitance and cooling structure and process |
| US8446705B2 (en) * | 2008-08-18 | 2013-05-21 | Avx Corporation | Ultra broadband capacitor |
| US9041208B2 (en) | 2011-11-02 | 2015-05-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Laminate interconnect having a coaxial via structure |
| CN103458608A (zh) * | 2012-06-05 | 2013-12-18 | 鸿富锦精密工业（深圳）有限公司 | 印刷电路板 |
| US8941434B1 (en) * | 2013-07-12 | 2015-01-27 | Samsung Display Co., Ltd. | Bus encoding scheme based on non-uniform distribution of power delivery network components among I/O circuits |
| KR101499721B1 (ko) * | 2013-08-09 | 2015-03-06 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| CN106031316B (zh) * | 2014-02-21 | 2019-06-28 | 三井金属矿业株式会社 | 内置电容器层形成用覆铜层压板、多层印刷线路板以及多层印刷线路板的制造方法 |
| US9472425B2 (en) | 2015-03-19 | 2016-10-18 | Qualcomm Incorporated | Power distribution improvement using pseudo-ESR control of an embedded passive capacitor |
| US9673179B1 (en) | 2016-07-20 | 2017-06-06 | International Business Machines Corporation | Discrete electronic device embedded in chip module |
| DE102018201158A1 (de) | 2018-01-25 | 2019-07-25 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zum bestücken einer leiterplatte |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010641A (en) | 1989-06-30 | 1991-04-30 | Unisys Corp. | Method of making multilayer printed circuit board |
| US5079069A (en) | 1989-08-23 | 1992-01-07 | Zycon Corporation | Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture |
| US5155655A (en) | 1989-08-23 | 1992-10-13 | Zycon Corporation | Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture |
| US5161086A (en) | 1989-08-23 | 1992-11-03 | Zycon Corporation | Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture |
| ATE124599T1 (de) | 1990-04-05 | 1995-07-15 | Dyconex Ag | Herstellung von mehrschichtigen leiterplatten mit erhöhter leiterbahnendichte. |
| US5162977A (en) | 1991-08-27 | 1992-11-10 | Storage Technology Corporation | Printed circuit board having an integrated decoupling capacitive element |
| US5800575A (en) | 1992-04-06 | 1998-09-01 | Zycon Corporation | In situ method of forming a bypass capacitor element internally within a capacitive PCB |
| US5428499A (en) | 1993-01-28 | 1995-06-27 | Storage Technology Corporation | Printed circuit board having integrated decoupling capacitive core with discrete elements |
| JP2000100985A (ja) * | 1998-09-17 | 2000-04-07 | Nitto Denko Corp | 半導体素子実装用基板およびその製造方法と用途 |
| US6214445B1 (en) * | 1998-12-25 | 2001-04-10 | Ngk Spark Plug Co., Ltd. | Printed wiring board, core substrate, and method for fabricating the core substrate |
| US6446317B1 (en) * | 2000-03-31 | 2002-09-10 | Intel Corporation | Hybrid capacitor and method of fabrication therefor |
| TW511409B (en) * | 2000-05-16 | 2002-11-21 | Hitachi Aic Inc | Printed wiring board having cavity for mounting electronic parts therein and method for manufacturing thereof |
| US6407929B1 (en) | 2000-06-29 | 2002-06-18 | Intel Corporation | Electronic package having embedded capacitors and method of fabrication therefor |
| US6346743B1 (en) | 2000-06-30 | 2002-02-12 | Intel Corp. | Embedded capacitor assembly in a package |
| JP2002026515A (ja) * | 2000-07-07 | 2002-01-25 | Toshiba Corp | プリント配線板およびその製造方法 |
| US6611419B1 (en) | 2000-07-31 | 2003-08-26 | Intel Corporation | Electronic assembly comprising substrate with embedded capacitors |
| JP3798959B2 (ja) * | 2001-09-27 | 2006-07-19 | 京セラ株式会社 | 多層配線基板 |
| JP3825324B2 (ja) * | 2002-01-07 | 2006-09-27 | 京セラ株式会社 | 多層配線基板 |
| JP4488684B2 (ja) | 2002-08-09 | 2010-06-23 | イビデン株式会社 | 多層プリント配線板 |
| JP4061188B2 (ja) * | 2002-12-25 | 2008-03-12 | 京セラ株式会社 | 複合シートの製造方法および積層体の製造方法 |
| EP1610599A1 (en) * | 2003-03-28 | 2005-12-28 | TDK Corporation | Multilayer substrate and method for producing same |
| US20060158828A1 (en) | 2004-12-21 | 2006-07-20 | Amey Daniel I Jr | Power core devices and methods of making thereof |
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| US7613007B2 (en) * | 2004-12-21 | 2009-11-03 | E. I. Du Pont De Nemours And Company | Power core devices |
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