KR100812515B1 - 용량성/저항성 디바이스 및 이러한 디바이스를 통합하는인쇄 배선 기판, 그리고 그 제작 방법 - Google Patents

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Abstract

용량성/저항성 디바이스는 저항성 및 용량성 기능을 모두 제공한다. 용량성/저항성 디바이스는 인쇄 배선 기판의 층 내에 내장될 수 있다. 용량성/저항성 디바이스의 내장은 기판 표면 면적(board surface real estate)을 보존하고, 솔더 접속(solder connection)의 수를 감소시키며, 이로 인해 신뢰도를 증가시킨다.
용량성/저항성 디바이스, 인쇄 배선 기판

Description

용량성/저항성 디바이스 및 이러한 디바이스를 통합하는 인쇄 배선 기판, 그리고 그 제작 방법{CAPACITIVE/RESISTIVE DEVICES AND PRINTED WIRING BOARDS INCORPORATING SUCH DEVICES, AND METHODS OF MAKING THEREOF}
상세한 설명은 첨부된 도면을 참조할 것이며, 여기서 동일한 참조 번호는 동일한 요소를 가리킨다.
도 1은 직렬로 된 저항 및 커패시터를 갖는 전통적(종래 기술) 비연속 부하 종단의 개략도.
도 2는 집적 회로 디바이스에 대한 전통적(종래 기술) SMT RC 전송을 갖는 인쇄 배선 기판의 단면도.
도 3은 제1 실시예에 따라 내장된 용량성/저항성 디바이스를 갖는 인쇄 배선 기판의 일 부분에 대한 단면도.
도 4a 내지 도 4f는 도 3에 도시된 용량성/저항성 디바이스를 제작하는 방법을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 용량성/저항성 디바이스 110: 하단 전극
120: 유전체 130: 상단 전극
140: 저항 소자 145: 도전성 트레이스
150: 도금된 쓰루 홀 비아 160: 도전성 회로 트레이스
170: IC 디바이스 180, 182: 유전층
기술분야는 용량성 및 저항성 기능을 모두 갖는 디바이스 및 이러한 디바이스를 유기 유전체 적층물(organic dielectric laminates) 및 인쇄 배선 기판에 통합하는 방법에 관한 것이다.
집적 회로(IC) 디바이스들 간에 연장하는 신호 트레이스(signal traces)의 전송 라인 종단에 대하여 커패시터 및 저항이 직렬로 사용될 수 있다. 커패시터 및 저항은 IC 디바이스의 임피던스를 라인에 매칭시키는데 사용된다. 일부 회로들은 연속 부하이며, 라인과 병렬로 저항을 사용한다. 비연속 부하 회로들은 저항과 커패시터를 직렬로 가지며, 저전력 IC들을 위하여 유용하다. 도 1은 종래 기술을 이루는 IC 디바이스들(10, 20)의 비연속 부하 종단을 도식적으로 도시한다.
도 1에서, a로부터 b까지의 거리는 전형적으로 짧다. 저항값 R은 라인 임피던스를 매칭시키도록 선택되며, 전형적으로 대략 45Ω 내지 80Ω이다. 커패시터의 값 C는, 직렬인 저항 R 및 커패시터 C의 시간 상수 RC가 신호의 상승 시간 보다는 크고 신호 펄스의 총 시간보다는 작도록 선택된다. 전형적인 용량 값은 대략 30㎊이다.
전통적인 RC 종단은 표면 장착 기술(surface mount technology: SMT) 저항 및 커패시터로 전형적으로 구성된다. 도 2는 IC(30)에 대한 전통적 SMT RC 전송 라인 종단을 형성하기 위하여 IC 디바이스(30)에 접속된 SMT 저항(40) 및 SMT 커패시터(50)를 갖는 인쇄 회로 기판(25)의 일 부분에 대한 단면도이다. IC(30)로 신호를 운반하는 신호 라인은, IC 디바이스(30)를 저항(40)에 접속하는 회로 트레이스(circuit trace; 60)에 접속된다. 커패시터(50)는 한 쌍의 솔더 패드(solder pads; 52) 및 솔더 조인트(solder joints; 58) 중 하나에 의해 회로 트레이스(70)에 연결된다. 저항(40)은 솔더 패드(42) 및 솔더 조인트(48)에 의해 회로 트레이스(70)에 연결된다. 커패시터(50)는 다른 솔더 패드(58) 및 회로 트레이스(59)에 의해 비아 홀(via hole; 80)에 연결된다. 이러한 정렬은 저항(40) 및 커패시터(50)를 신호 라인과 직렬로, 도금된 쓰루-홀 비아(plated through-hole via; 80)를 통하여 그라운드에 접속되게 배치한다. 이러한 전통적 표면 장착 접근은 유용한 표면 면적의 사용을 필요로 한다. 나아가, 솔더 조인트에 대한 필요는 신뢰도를 감소시키고, 가공 비용을 증가시킨다.
제1 실시예에 따라, 용량성/저항성 디바이스는 제1 전극, 상기 제1 전극 상에 배치된 유전체, 상기 유전체에 인접하여 그 위에 형성된 저항 소자, 도전성 트레이스, 그리고 상기 유전체 상에 배치되어 상기 저항 소자와 전기적으로 접촉하는 제2 전극을 포함한다. 용량성/저항성 디바이스는 유기 유전체 적층물 내에 내장되고 인쇄 배선 기판과 통합될 수 있다.
상기 실시예에 따라, 저항 및 커패시터 기능을 생성하는 어려움 및 비용을 감소시키면서, 저항 및 커패시터 기능 모두를 단일 매장된 적층물로 통합할 수 있다. 용량성/저항성 디바이스가 인쇄 배선 기판에 통합된 경우, 용량성/저항성 디바이스 내장은 또한 유용한 면적을 자유롭게 한다. 나아가, SMT 디바이스와 연관된 솔더 조인트는 제거될 수 있으며, 이로 인해 신뢰도를 개선한다. 용량성/저항성 디바이스는 전통적인 에칭 공정을 사용하여 처리될 수 있으며, 나아가 생산 비용도 감소시킨다.
본 기술분야의 당업자들은, 상술한 장점과, 이하 실시예에 대한 상세한 설명을 읽음에 따라 본 발명의 다양한 추가 실시예들의 다른 장점 및 이점들을 인식할 것이다.
본 발명의 실시예들은 인쇄 배선 기판(printed wiring board: PWB)의 기판에 매장될 수 있는 용량성/저항성 디바이스들에 대하여 다룬다. PWB 기판 내부로의 용량성 및 저항성 기능 제공은 인쇄 배선 기판 상의 유용한 표면 면적을 보존한다. 또한 본 발명의 실시예는 전통적 SMT 종단 정렬보다 더 적은 솔더 조인트를 요구한다.
도 3은 인쇄 배선 기판(1000)의 일 부분에 대한 제1 실시예의 단면도이다. 인쇄 배선 기판부(1000)는, 저항 기능 및 커패시터 기능이 단일 용량성/저항성 디바이스(100)로 통합된 RC 전송 라인 종단을 포함한다. 디바이스(100)는 인쇄 배선 기판부(1000) 내에 내장된다. 디바이스(100)는 하단 전극(110), 유전체(120), 상단 전극 또는 상단 양극(130), 저항 소자(140) 및 도전성 트레이스(145)를 포함한 다. 디바이스(100)는 괄호(101)에 의해 개괄적으로 표시되는 단일 적층 구조에서 저항성 및 용량성 기능을 제공한다.
디바이스(100)는, 유전층(180, 182)을 통하여 연장하는 도금된 쓰루 홀 비아(150) 및 도전성 회로 트레이스(160)에 의해, IC 디바이스(170)에 연결된다. IC 디바이스(170)는 솔더 패드(172) 및 솔더 조인트(174)에 의해 도전성 회로 트레이스(160)에 접속된다. 그러나 다른 접속 기술이 사용될 수도 있다. 또한 하단 전극(110)은 인쇄 배선 기판에서 도전성 그라운드 평면으로서 기능할 수 있으며, 다른 회로에 접속하는 도전성 회로 트레이스(111)에 연결될 수 있다.
도 4a 내지 도 4f는 디바이스(100)를 포함하는 커패시터 적층물을 제작하는 방법을 도시한다.
도 4a는 제1 및 제2 금속 박막(112, 132)이 제공된 제조 제1 단계의 정면 단면도이다. 박막(112, 132)은, 예를 들어 구리, 구리 기반 물질 및 다른 금속으로부터 만들어질 수 있다. 슬러리 물질(slurry material) 또는 용액이 제1 박막(112) 상에 캐스트(cast)되거나 코팅되고, 건조 및 경화되어, 제1 유전층(124)을 형성할 수 있다. 슬러리가 열가소성인 경우, 예를 들어 150℃에서 건조함으로써, 경화가 수행될 수 있다. 슬러리가 열경화성 물질인 경우에는, 더 높은 경화 온도가 사용될 수 있다. 유사한 제2 유전층(126)이 제2 박막(132)에 유사한 방식으로 형성될 수 있다.
유전층(124, 126)을 형성하기 위하여 사용되는 용액은, 예를 들어 용매에 용해된 폴리머(polymer)를 포함할 수 있다. 슬러리 물질은, 예를 들어 높은 유전율 ("높은 K") 충전재(filler) 또는 기능적 상(functional phase)을 갖는 폴리머 용해 가능 용액(polymer-solvent solution)을 포함할 수 있다. 용액 또는 슬러리에 적합한 폴리머로는, 예를 들어 에폭시(epoxy) 또는 폴리이미드 수지(polyimide resin)를 포함할 수 있다. 높은 K 기능적 상은 500보다 큰 유전율을 갖는 물질로서 정의될 수 있으며, 일반식 ABO3의 페로브스카이트(perovskites)를 포함할 수 있다. 적합한 충전재로는, 예를 들어 결정 바륨 티타네이트(barium titanate: BT), 바륨 스트론튬 티타네이트(barium strontium titanate: BST), 레드 지르코네이트 티타네이트(lead zirconate titanate: PZT), 레드 란탄 티타네이트(lead lanthanum titanate), 레드 란탄 지르코네이트 티타네이트(lead lanthanum zirconate titanate: PLZT), 레드 마그네슘 니오베이트(lead magnesium niobate: PMN) 및 칼슘 코퍼 티타네이트(calcium copper titanate)를 포함한다. 충전재는 가루 형태일 수 있다.
유전층(124, 126)의 한면 또는 양면 모두에 얇은 점착층(127)이 적용될 수 있다(도 4a에서는 유전층(126) 상에 도시됨). 점착층(127)은 열가소성 폴리머로부터 형성될 수 있으며, 유전율의 희석을 피하기 위하여 높은 유전 상(high dielectric phase)으로 채워질 수 있다. 그 후, 두 구조물은 도 4a에서 화살표에 의해 도시된 방향으로 열 및 압력 하에 함께 적층된다.
도 4b를 참조하면, 적층은 층들(124, 126, 127)로부터 단일 유전체(120)를 형성한다. 점착층(127)은 적층 공정 동안 유전층들(124, 126)의 결합을 용이하게 한다. 그러나 유전층들(124, 126)이 적층에 앞서 부분적으로 경화되거나, 또는 열가소성이어서 적층시에 적절한 온도 및 압력이 수지를 충분히 약화시켜 점착물 없이도 층들(124, 126)이 접착되는 경우에는, 점착층(127)이 불필요할 수 있다. 결과적으로 유전체(120)는 적층후에, 예를 들어 대략 4미크론 내지 25미크론의 얇은 층일 수 있다.
유전체(120)를 형성하는 대체 방법은, 박막(112, 132) 중 하나 위에 충전(filled) 또는 미충전(unfilled) 열가소성 폴리머(thermoplastic polymer)를 캐스트하고 충전 열가소성 폴리머에 다른 박막을 직접 적층하는 것일 수 있다. 이 방법은 점착층에 대한 필요를 제거한다. 또 다른 대안적 제조 방법으로는, 단일 박막으로서 별도로 유전층(120)을 형성하고, 열과 압력을 사용하여 제1 박막(112) 및 제2 박막(132)에 그것을 적층하는 것을 포함한다.
미충전 폴리머, 예를 들어 폴리이미드 유전체 INTERRA™ HK 04(델라웨어주 윌밍턴의 DuPont Electronic Technologies로부터 이용 가능)가 유전체(120)를 형성하는데 사용될 수 있다.
적층 이후에, 포토레지스트(도 4b에 도시되지 않음)가 박막(112)에 적용되고, 박막(112)은 투영되고(imaged) 에칭되며, 남은 포토레지스트는 표준 인쇄 배선 기판 처리 조건을 사용하여 제거된다. 도 4c는 도 4d의 라인 4C-4C에서 이루어진, 에칭 이후의 아티클 결과의 저면도이다. 도 4c를 참조하면, 에칭은 디바이스(100)의 하단 전극(110)을 생성한다. 또한 도전성 회로 트레이스(111)가 박막(112)으로부터 형성되어 하단 전극(110)을 그라운드 또는 다른 회로에 접속시킬 수 있다.
도 4d는 도 4c의 라인 4D-4D에서 이루어진 정면 단면도이다. 도 4d를 참조하면, 결과적인 아티클의 하단 전극(110) 측면은 유전체 적층 물질(182)에 적층된다. 적층은 표준 인쇄 배선 기판 공정에서, 예를 들어 FR4 프리프레그(prepreg) 또는 다른 프리프레그를 사용하여 수행될 수 있다.
포토레지스트(도 4d에 도시되지 않음)가 박막(132)에 적용되고, 박막(132)은 투영되고 에칭되며, 남은 포토레지스트는 제거된다. 도 4e는 도 4f의 라인 4E-4E에서 이루어진, 에칭 이후의 아티클 결과의 상단 단면도이다. 도 4f는 도 4e의 라인 4F-4F에서 이루어진 결과적인 아티클의 정면 단면도이다. 도 4e를 참조하면, 에칭은 디바이스(100)의 상단 전극(130), 간극(134), 도전성 회로 트레이스(145)를 생성한다.
도 4f를 참조하면, 저항 소자(140)는 유전체(120) 상에 그리고 간극(134) 내에 저항 물질을 증착함으로써 형성된다. 저항 소자(140)는, 예를 들어 폴리머 후막 저항 페이스트(polymer thick-film resistor paste)를 증착하고 저항 페이스트를 경화함으로써 형성될 수 있다. 상단 전극(130) 및 도전성 회로 트레이스(145)는 저항 소자(140)에 대한 종단으로서 기능한다. 충전재 저항 페이스트는, 예를 들어 화면 인쇄 용액(screen-printing vehicle)에 분산된 탄소 가루와 같은 물질로부터 만들어질 수 있다. 화면 인쇄 용액은, 예를 들어 적절한 용매에 용해된 에폭시 수지를 포함할 수 있다. 합성 저항 소자(140)의 유전 특성을 조절하기 위하여 계면 활성제와 같은 다른 첨가제가 추가될 수 있다.
저항 소자(140)의 경화 후에, 유전층(182)의 컴포넌트 측면에 유전층(180)이 적층되어, 적층 구조(101)를 형성한다. 상기 공정에 의한 결과인 적층 구조(101)는 그 후, 예를 들어 형성 공정을 통하여 전통적인 적층을 사용하여 도 3에 도시된 바와 같은 인쇄 배선 기판에 통합될 수 있다.
예시 1 : 디바이스(100)에 대한 본 예시는 도 3을 참조하여 논의된다. 본 예시에서, 전극들(110, 130)은 구리 박막으로부터 형성되며, 유전체(120)는 유전율(Dk)이 3.5인 두께 25미크론의 미충전 폴리이미드 유전체이며, 용량 밀도는 800pF/inch2이다(델라웨어주 윌밍턴의 DuPont Electronic Technologies로부터 이용 가능한, INTERRA™ HK 04).
30㎊의 전송 라인 종단에 필요한 커패시터의 크기(상단 투시 화법으로 보았을 때)는 24.2㎟이며, 이는 5㎜×5㎜보다 조금 작은 것에 해당한다. 증착된 저항 물질은 화면 인쇄 가능 100Ω/inch2의 폴리머 후막 저항 페이스트(DuPont Electronics로부터 이용 가능)이다.
공칭 60Ω 저항에 대한 본 예시에서의 저항의 크기는 다양할 수 있으며, 바람직하게는 대략 0.6 대 1.0의 길이 대 폭 비율을 유지한다. IC에 대하여 상대적으로 적은 종단 저항이 요구되는 경우에는, 상기 커패시터 크기가 수용 가능하다. 다수의 종단이 요구되는 경우에는, 커패시터가 더 작아질 수 있도록, 더 높은 용량 밀도를 가진 적층이 더욱 바람직하다.
예시 2 : 디바이스(100)에 대한 본 예시는 도 3을 참조하여 논의된다. 본 예시에서 하나의 구리 박막 상에 바륨 티타네이트-충전 열가소성 폴리이미드를 캐 스트하고, 바륨 티타네이트-충전 열가소성 폴리이미드 코팅의 표면 상에 제2 구리 박막을 적층함으로써 적층물이 형성된다. 바륨 티타네이트는 쉽게 이용 가능하고 납이 없기 때문에 충전재로서 유리하다.
별도의 점착 물질을 사용하지 않고 아티클들을 함께 접착시키도록, 적절한 온도 및 압력에서 적층이 수행된다. 전극들(110, 130)은 구리 박막들로부터 형성되며, 유전체(120)는 유전율(Dk)이 11인 14미크론 두께의 충전 폴리이미드 유전체이며, 이는 4.5㎋/inch2의 용량 밀도를 가진다(DuPont Electronic Technologies로부터 이용 가능한 Interra™ HK 11).
상술한 바와 같은 전송 라인 종단에 필요한 커패시터의 크기는 4.3㎟ 또는 대략 2㎜×2㎜이다. 증착된 저항은 화면 인쇄된 100Ω/inch2 폴리머 후막 저항 페이스트(DuPont Electronics로부터 이용 가능함)이다.
공칭 60Ω 저항에 대하여 본 예시에서 바람직한 저항의 크기는 길이 1.2㎜, 폭 2㎜이며, 길이 대 폭의 비가 0.6 대 1.0이다.
예시 3 : 디바이스(100)에 대한 본 예시는 도 3을 참조하여 논의된다. 본 예시에서, 바륨 티타네이트-충전 열가소성 폴리이미드(DuPont Electronic Technologies로부터 이용 가능함)를 두 개의 구리 박막 상에 캐스트하고, 이들을 함께 접착하기 위하여 적절한 온도 및 압력에서 함께 적층함으로써, 적층물이 만들어진다. 별도의 점착 물질은 사용되지 않는다. 전극들(110, 130)은 구리 박막으로부터 형성된다. 결과적인 유전체(120)는 바륨 티타네이트-충전, 6.2㎋/inch2의 용량 밀도를 갖는 두께 8미크론의 폴리이미드 유전체이다.
상술한 바와 같은 전송 라인 종단에 대하여 필요한 커패시터의 크기는 3.1㎟ 또는 대략 1.77㎜×1.77㎜이다. 증착된 저항은 화면 인쇄된 100Ω/inch2 폴리머 후막 저항 페이스트(DuPont Electronics로부터 이용 가능함)로부터 형성될 수 있다.
본 예시에서 공칭 60Ω 저항에 대하여 저항의 바람직한 크기는 길이 1.06㎜ 및 폭 1.77㎜일 것이며, 길이 대 폭의 비율이 0.6 대 1.0이다.
상기 실시예에 따라, 저항과 결합된 얇은 커패시터 적층 구조는, 매장된 커패시터 기능의 크기를 감소시키고 더욱 효율적으로 RC 전송 라인 종단을 매장하는데 사용될 수 있다. 커패시터 및 저항 기능의 내장은 유용한 기판 표면 면적을 남겨두며, SMT 디바이스와 연관된 솔더 조인트를 제거하여 신뢰도를 개선한다. 나아가, 적층물 내에 저항 및 용량을 결합한 적층물은 전통적인 에칭 공정을 사용하여 처리될 수 있으며, 이는 생산 비용을 감소시킨다.
상기 실시예는 회로 설계자 및 PWB 가공자에게 다른 옵션 또한 제공한다. 예를 들어, 적층물의 한 조각은 분리된 저항 및 분리된 커패시터를 내장하는데 사용될 수 있으며, 이는 저항과 커패시터를 접속하는 것과 연관된 인덕턴스를 감소시킨다.
상기 실시예에 따라, 저항과 결합된 얇은 커패시터 적층 구조는, 매장된 커패시터 기능의 크기를 감소시키고 더욱 효율적으로 RC 전송 라인 종단을 매장하는데 사용될 수 있다. 커패시터 및 저항 기능의 내장은 유용한 기판 표면 면적을 남 겨두며, SMT 디바이스와 연관된 솔더 조인트를 제거하여 신뢰도를 개선한다. 나아가, 적층물 내에 저항 및 용량을 결합한 적층물은 전통적인 에칭 공정을 사용하여 처리될 수 있으며, 이는 생산 비용을 감소시킨다.
상기 실시예는 회로 설계자 및 PWB 가공자에게 다른 옵션 또한 제공한다. 예를 들어, 적층물의 한 조각은 많은 분리된 저항 및 많은 분리된 커패시터를 내장하는데 사용될 수 있으며, 이는 저항과 커패시터를 접속하는 것과 연관된 인덕턴스를 감소시킨다.
커패시터 실시예를 상단 평면에서 바라본 모양은 일반적으로 직사각형이다. 그러나 커패시터 전극, 유전체 및 다른 구성 요소들 및 층들은, 예를 들어 원형, 직사각형, 타원형 또는 다각형 모양과 같은 다른 정형의 또는 비정형의 표면 모양을 가질 수 있다.
단일 용량성/저항성 디바이스(100)는 상술한 바와 같이 적층 구조(101)로 형성된다. 그러나 패널 구조(panel structure) 및 인쇄 배선 기판은 유형 및 배열을 달리하는 다수의 개별 용량성/저항성 디바이스를 포함할 수 있다.
상기 실시예에서, 저항, 용량 및 인덕턴스는 대문자 Z로 전형적으로 식별되는 특정 회로 임피던스를 생성하도록 결합한다. 저항 및 용량은 특정 임피던스를 달성하도록 구성될 수 있다. 저항, 용량 또는 이 모두를 변경하는 것은 인덕턴스를 변경할 것이다. 최종 임피던스를 정의하기 위하여 세 가지 모두에 대한 변경이 제어될 수 있다. 바꾸어 말하면, 적층물의 임피던스는 '조정 가능(tunable)'하다.
상술한 설명은 본 발명에 대하여 예시하고 설명한다. 추가적으로, 본 개시 는 본 발명에 대한 단지 선택된 바람직한 실시예를 도시하고 설명한 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용 가능하고 본 명세서에 표현된 본 발명의 개념 영역, 상기 교시 내용의 범위 및/또는 관련 기술분야의 기술 또는 지식 범위 내에서 변경 및 변형이 가능함을 이해하여야 할 것이다.
본 명세서에서 상기 설명한 실시예들은, 본 발명의 실시로 알려진 최고의 모드를 설명하고, 본 기술분야의 당업자들이 본 발명을 그러한 실시예들 또는 특정 응용 또는 본 발명의 사용에 의해 필요한 다양한 변형을 가진 다른 실시예들을 이용할 수 있도록 하기 위한 것이다. 따라서 본 설명은 본 명세서에 개시된 형태로 본 발명을 한정하고자 함이 아니다. 또한 첨부된 청구범위는 본 상세한 설명에서 명시적으로 정의된 것이 아닌, 대안적인 실시예들을 포함하도록 구성된 것임을 의도한다.
용량성/저항성 디바이스는 저항성 및 용량성 기능을 모두 제공한다. 용량성/저항성 디바이스는 인쇄 배선 기판의 층 내에 내장될 수 있다. 용량성/저항성 디바이스 내장은 기판 표면 면적을 보존하고, 솔더 접속의 수를 감소시키며, 이로 인해 신뢰도를 증가시킨다.

Claims (15)

  1. 용량성/저항성 디바이스(capacitive/resistive device)로서,
    제1 전극;
    상기 제1 전극 상에 배치된 유전체;
    상기 유전체에 인접하여 그 위에 형성된 저항 소자;
    도전성 트레이스(conductive trace); 및
    상기 유전체 상에 배치되고 상기 저항 소자와 전기적으로 접촉하는 제2 전극을 포함하며,
    상기 유전체는 상기 제1 전극 및 상기 제2 전극 사이에 배치되며,
    상기 저항 소자는 상기 제2 전극 및 상기 도전성 트레이스 사이를 연장하며,
    상기 저항 소자는 상기 제2 전극 및 상기 도전성 트레이스를 부분적으로 덮는 용량성/저항성 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 저항 소자는 상기 제2 전극 및 상기 도전성 트레이스 사이의 간극을 지나 연장하며 상기 유전체에 인접하는 용량성/저항성 디바이스.
  4. 제1항에 있어서,
    상기 유전체는 미충전 폴리머(unfilled polymer)를 포함하는 용량성/저항성 디바이스.
  5. 제1항에 있어서,
    상기 유전체는 유전 기능적 상(dielectric functional phase)으로 충전된 폴리머를 포함하는 용량성/저항성 디바이스.
  6. 제1항에 있어서,
    상기 용량성/저항성 디바이스는 적어도 두 개의 유기 유전체 적층(organic dielectric laminate layers) 내에 내장되며, 상기 적층 및 상기 용량성/저항성 디바이스는 적층 구조(laminate structure)를 형성하는 용량성/저항성 디바이스.
  7. 인쇄 배선 기판으로서,
    제6항에 따른 적어도 하나의 적층 구조; 및
    상기 인쇄 배선 기판의 상단 표면 상에 배치된 적어도 하나의 IC 디바이스
    를 포함하며,
    상기 IC 디바이스는 상기 용량성/저항성 디바이스에 전기적으로 연결된 인쇄 배선 기판.
  8. 용량성/저항성 디바이스를 제작하는 방법으로서,
    제1 금속 박막 및 제2 금속 박막을 제공하는 단계;
    상기 제1 및 제2 금속 박막 사이에 유전체를 형성하는 단계;
    상기 제1 금속 박막으로부터 제1 전극을 형성하는 단계;
    상기 제2 금속 박막으로부터 제2 전극 및 도전성 트레이스를 형성하는 단계; 및
    상기 유전체에 인접하며, 상기 제2 전극 및 상기 도전성 트레이스와 전기적으로 접촉하는 저항소자를 형성하는 단계
    를 포함하는 용량성/저항성 디바이스를 제작하는 방법.
  9. 제8항에 있어서,
    제1 금속 박막 및 제2 금속 박막을 제공하는 단계; 및
    상기 제1 및 제2 전극을 형성하기 위하여 상기 제1 금속 박막 및 상기 제2 금속 박막을 에칭하는 단계
    를 더 포함하는 용량성/저항성 디바이스를 제작하는 방법.
  10. 제9항에 있어서,
    상기 저항 소자를 형성하는 단계는 상기 유전체 상에 저항 물질을 증착하여 상기 제2 전극에 인접하게 하는 단계를 포함하는 용량성/저항성 디바이스를 제작하는 방법.
  11. 제10항에 있어서,
    상기 유전체를 형성하는 단계는 상기 제1 또는 제2 금속 박막들 중 적어도 하나 위에 충전(filled) 또는 미충전(unfilled) 폴리머 용액(polymer solution) 중 적어도 하나를 캐스트(cast)하는 단계를 포함하는 용량성/저항성 디바이스를 제작하는 방법.
  12. 제11항에 있어서,
    상기 유전체를 형성하는 단계는 충전 또는 미충전 폴리머의 분리된 박막을 형성하고 상기 박막을 상기 제1 및 제2 금속 박막에 적층하는 단계를 포함하는 용량성/저항성 디바이스를 제작하는 방법.
  13. 적층 구조를 제작하는 방법으로서,
    적어도 두 개의 유기 유전체 적층 사이에 제8항의 방법에 의해 형성된 적어도 하나의 용량성/저항성 디바이스를 내장하는 단계를 포함하는 적층 구조를 제작하는 방법.
  14. 인쇄 배선 기판을 제작하는 방법으로서,
    적어도 하나의 제13항의 적층 구조를 제공하는 단계; 및
    상기 인쇄 배선 기판의 상단 표면 상에 배치되며, 상기 용량성/저항성 디바이스에 전기적으로 연결되는 적어도 하나의 IC 디바이스를 제공하는 단계
    를 포함하는 인쇄 배선 기판을 제작하는 방법.
  15. 적층 구조를 제작하는 방법으로서,
    제1 금속 박막 및 제2 금속 박막을 제공하는 단계;
    상기 제1 금속 박막 상에 폴리이미드 유전체를 형성하는 단계;
    상기 제1 금속 박막으로부터 제1 전극을 형성하는 단계;
    상기 제1 전극의 한 면에 제1 유전층을 적층하는 단계;
    상기 제2 금속 박막으로부터, 상기 유전체 상에 배치되는 제2 전극 및 도전성 트레이스를 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 상기 폴리이미드 유전체 상에 상기 제2 전극과 전기적으로 접촉하는 저항 소자를 인쇄하는 단계; 및
    상기 제2 전극 및 상기 저항 소자에 제2 유전층을 적층하는 단계
    를 포함하는 적층 구조를 제작하는 방법.
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