CN105047411A - 一种电阻和电容串连的组件及其制作方法 - Google Patents
一种电阻和电容串连的组件及其制作方法 Download PDFInfo
- Publication number
- CN105047411A CN105047411A CN201510493353.4A CN201510493353A CN105047411A CN 105047411 A CN105047411 A CN 105047411A CN 201510493353 A CN201510493353 A CN 201510493353A CN 105047411 A CN105047411 A CN 105047411A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- dielectric
- slurry
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 126
- 239000003990 capacitor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000002002 slurry Substances 0.000 claims description 186
- 238000005245 sintering Methods 0.000 claims description 93
- 238000001723 curing Methods 0.000 claims description 62
- 238000004804 winding Methods 0.000 claims description 47
- 238000007711 solidification Methods 0.000 claims description 44
- 230000008023 solidification Effects 0.000 claims description 44
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 42
- 239000011159 matrix material Substances 0.000 claims description 32
- 238000003475 lamination Methods 0.000 claims description 28
- 238000002360 preparation method Methods 0.000 claims description 27
- 238000000227 grinding Methods 0.000 claims description 24
- 239000000843 powder Substances 0.000 claims description 24
- 238000007582 slurry-cast process Methods 0.000 claims description 24
- 239000000919 ceramic Substances 0.000 claims description 18
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 14
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 14
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 14
- 229910002113 barium titanate Inorganic materials 0.000 claims description 14
- AOWKSNWVBZGMTJ-UHFFFAOYSA-N calcium titanate Chemical compound [Ca+2].[O-][Ti]([O-])=O AOWKSNWVBZGMTJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052749 magnesium Inorganic materials 0.000 claims description 14
- 239000011777 magnesium Substances 0.000 claims description 14
- 238000003825 pressing Methods 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 12
- 238000005520 cutting process Methods 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- 238000003854 Surface Print Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 4
- 230000000712 assembly Effects 0.000 claims 5
- 238000000429 assembly Methods 0.000 claims 5
- 238000012858 packaging process Methods 0.000 abstract 1
- 238000010276 construction Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 239000004744 fabric Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
本申请公开一种电阻和电容串连的组件及其制作方法，本申请实施例提供的电阻电容串连的组件包括依次叠层的第一电容电极层、第一电介质层和电阻层，通过该叠层结构解决了现有的电阻电容串连的应用电路难以小型化的问题,以及解决了在进行贴片生产时结构松散、布板面积大，系统级封装工艺难以实现，集成电路难以小型化的问题。以及本实施例中制作该组件的方法简单易实现，提高了装片效率。
Description
技术领域
本申请涉及电子元件技术领域，具体涉及一种电阻电容串连的组件及其制作方法。
背景技术
目前，在保护电路的实现过程中，普遍需要用到具有串连关系的电阻电容元件，将分立电阻、电容串联使用，例如像RJ45防护中实现匹配阻抗的Bobsmith电路结构就需要具有串联结构关系的电阻和电容；这种电路结构还包括分别和电阻、电容串连组成闭合回路的一个防护元件，该电路传统的实现方式是将分立的电阻、电容和防护器件分次贴合在印刷线路板上，工艺实现时间长，，占用PCB面积较多，不易实现小型化。
发明内容
本申请实施例提供了一种电阻和电容串连的组件及其制作方法，解决了现有的电阻电容串连的应用电路进行贴片生产时的效率低，由于结构松散、布板面积大，不利于产品小型化趋势发展的问题。
第一方面，本申请实施例提供一种电阻和电容串连的组件，包括：
依次叠层的第一电容电极层、第一电介质层和电阻层。
结合第一方面,在第一种可能的实现方式中，所述第一电介质层包括对位叠层、压合的N个电介质分层，所述N为大于0的整数。
结合第一方面和基于第一方面的第一种可能的实现方式，在第二种可能的实现方式中，该组件还包括：
叠层于所述第一电介质层和所述电阻层之间的第二电容电极层。
基于第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述电阻层包括：
由下至上叠层的第一电阻浆料印刷层和电阻电极层。
基于第一方面的第三种可能的实现方式，在第四种可能的实现方式中，该组件还包括：
叠层于所述第二电容电极层表面的第二电介质层；
所述第二电介质层开设有通孔；
所述电阻层包括：
用于填充所述通孔，且印刷于所述通孔内的所述第二电容电极层表面的所述第一电阻浆料印刷层；
叠层于所述第一电阻浆料印刷层表面的所述电阻电极层。
基于第一方面的第四种可能的实现方式，在五种可能的实现方式中，所述通孔为多边形或者圆形通孔或者扇形通孔或者椭圆形通孔。
基于第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述通孔为对称多边形通孔。
基于第一方面的第六种可能的实现方式，在第七种可能的实现方式中，所述对称多边形通孔为正方形通孔，所述正方形通孔的边长为0.5mm～2mm中的任一值。
基于第一方面的第七种可能的实现方式，在第八种可能的实现方式中，所述正方形通孔的深度为0.2～0.6mm中的任一值。
基于第一方面的第五种可能的实现方式，在第九种可能的实现方式中，所述第一电介质层中的每一个电介质分层为用于制作电容器的第一陶瓷电介质基体，所述第二电介质层为第二陶瓷电介质基体。
基于第一方面的第九种可能的实现方式，在第十种可能的实现方式中，所述第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
基于第一方面的第十种可能的实现方式，在第十一种可能的实现方式中，所述第一电容电极层、所述第二电容电极层、所述电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
基于第一方面的第十一种可能的实现方式，在第十二种可能的实现方式中，所述第一电阻浆料印刷层为钌系电阻浆料。
基于第一方面的第十二种可能的实现方式，在第十三种可能的实现方式中，所述第一电阻浆料印刷层的阻浆电阻率为700～1400Ω·cm。
基于第一方面的第十三种可能的实现方式，在第十四种可能的实现方式中，所述组件的厚度在1mm-3mm之间，所述组件的长度不大于2.5mm,不小于1mm；所述组件的宽度不大于2.5mm，不小于1mm。
第二方面，本申请实施例提供一种制作电阻和电容串连的组件的方法，包括：
通过浆料流延工艺制作第一电介质层；
通过烧结固化工艺固化所述第一电介质层；
印刷电阻浆料于所述第一电介质层的上表面；
通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层；
于所述第一电介质层的下表面和所述电阻层的上表面分别印刷一电极层；
通过烧结固化工艺固化连接一所述电极层与所述电阻层，以及固化连接另一所述电极层与所述第一电介质层。
结合第二方面，在第一种可能的实现方式中，所述通过浆料流延工艺制作第一电介质层，包括：
通过研磨工艺配制用于制作第一电介质层的粉料；
将所述粉料制成浆料；
通过浆料流延工艺将所述浆料制成薄片；
将所述薄片进行切片形成N个电介质分层；所述N为大于0的整数；
通过叠层工艺将所述N个电介质分层进行叠层，形成预定厚度的所述第一电介质层。
结合第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
结合第二方面或者第二方面的第一种可能的实现方式或者第二种可能的实现方式，在第三种可能的实现方式中，所述通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层，包括：
在900℃～1300℃范围中的任一共烧温度条件下，通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层。
结合第二方面的第三种可能的实现方式，在第四种可能的实现方式中，所述在900℃～1300℃范围中的任一共烧温度条件下，通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层，包括：
在950℃～1100℃中的任一共烧温度条件下，通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层。
结合第二方面的第三种可能的实现方式，在第五种可能的实现方式中，所述印刷电阻浆料于所述第一电极层的上表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷所述电阻浆料于所述第一电极层的上表面。
结合第二方面的第五种可能的实现方式，在第六种可能的实现方式中，所述方法还包括：
切割形成预定尺寸的M个所述组件，所述M为大于零的整数；
对所述组件进行测试和包装。
第三方面，本申请实施例提供一种制作电阻和电容串连的组件的方法，包括：
通过浆料流延工艺制作第一电介质层；
通过烧结固化工艺固化所述第一电介质层；
在所述第一电介质层的上、下两面分别印刷一第一电介质层电极；
通过烧结固化工艺固化连接所述第一电介质层和所述第一电介质层电极；
印刷电阻浆料于任一所述第一电介质层电极的表面；
通过烧结固化工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极；
印刷一电阻层电极于所述电阻层的表面；
通过烧结固化工艺固化连接所述电阻层和所述电阻层电极。
结合第三方面，在第一种可能的实现方式中，所述通过浆料流延工艺制作第一电介质层，包括：
通过研磨工艺配制用于制作第一电介质层的粉料；
将所述粉料制成浆料；
通过浆料流延工艺将所述浆料制成薄片；
将所述薄片进行切片形成N个电介质分层；所述N为大于0的整数；
通过叠层工艺将所述N个电介质分层进行叠层，形成预定厚度的所述第一电介质层。
结合第三方面的第一种可能的实现方式，在第二种可能的实现方式中，所述通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
结合第三方面的第二种可能的实现方式，在第三种可能的实现方式中，所述印刷电阻浆料于任一所述第一电介质层电极的表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷所述电阻浆料于任一所述第一电介质层电极的表面。
结合第三方面的第三种可能的实现方式，在第四种可能的实现方式中，所述通过烧结固化工艺固化连接所述第一电介质层和所述第一电介质层电极之后，以及，印刷电阻浆料于任一所述第一电介质层电极的表面之前，所述方法还包括：
通过叠层工艺叠层第二电介质层于任一所述第一电介质层电极的表面，形成预定厚度的所述第二电介质层；
所述第二电介质层开设至少一个通孔延伸至所述第一电介质层电极的表面；
于所述通孔中的所述第一电介质层电极的表面印刷所述电阻浆料，实现印刷电阻浆料于任一所述第一电介质层电极的表面。
结合第三方面的第四种可能的实现方式，在第五种可能的实现方式，所述通过烧结固化工艺固化所述第一电介质层，包括：
在1300℃～1400℃范围中的任一烧结温度条件下，通过烧结固化工艺固化所述第一电介质层。
结合第三方面的第三种可能的实现方式，在第六种可能的实现方式中，所述通过烧结工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极，包括：
在800℃～950℃范围中的任一烧结温度条件下，通过烧结工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极。
结合第三方面的第六种可能的实现方式，在第七种可能的实现方式中，所述方法还包括：
切割形成预定尺寸的M个所述组件，所述M为大于零的整数；
对所述组件进行测试和包装。
本申请实施例提供的电阻电容串连的组件包括依次叠层的第一电容电极层、第一电介质层和电阻层，通过该叠层结构解决了现有的分立电阻、电容串连的应用电路在进行贴片生产时的效率低，由于结构松散、布板面积大，不利于产品小型化趋势发展的问题。以及本实施例中制作该组件的方法简单易实现，提高了装片效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本申请实施例提供的组件结构的等效电路图；
图1b为本申请实施例提供的一种电阻和电容串连的组件结构示意图；
图2为本申请实施例提供的另一种电阻和电容串连的组件结构示意图；
图3为本申请实施例提供的另一种电阻和电容串连的组件结构示意图；
图4a为本申请实施例提供的一种制作电阻和电容串连的组件方法流程图；
图4b为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
图4c为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
图4d为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
图4e为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
图5a为本实施例提供的一种制作电阻和电容串连的组件的方法流程图；
图5b为本申请实施例提供的印刷电阻层的制作方法流程图；
图5c为本申请实施例提供的另一制作电阻和电容串连的组件的方法流程图；
图5d为本申请实施例提供的另一制作电阻和电容串连的组件的方法流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。下面通过具体实施例，分别进行详细的说明。
本实施例提供一种电阻和电容串连的组件，包括：
依次叠层的第一电容电极层、第一电介质层和电阻层。
作为一种可选的实施方式，第一电介质层包括对位叠层、压合的N个电介质分层，N为大于0的整数。
作为一种可选的实施方式，所有N个电介质分层中的每相邻的两个电介质分层之间连接有内电极层。
作为一种可选的实施方式，该组件还包括：
叠层于第一电介质层和电阻层之间的第二电容电极层。
作为一种可选的实施方式，电阻层包括：
由下至上叠层的第一电阻浆料印刷层和电阻电极层。
优选的，作为一种可选的实施方式，该组件还包括：
叠层于第二电容电极层表面的第二电介质层；
第二电介质层开设有通孔；
电阻层包括：
用于填充通孔，且印刷于通孔内的第二电容电极层表面的第一电阻浆料印刷层；
叠层于第一电阻浆料印刷层表面的电阻电极层。
作为一种可选的实施方式，第一电介质层中的每一个电介质分层为用于制作电容器的第一陶瓷电介质基体，第二电介质层为第二陶瓷电介质基体。
优选的，作为一种可选的实施方式，所述第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。每一个电介质分层可为相同的或者不同的电介质基体，具体实现时不受本实施例的限制。
优选的，作为一种可选的实施方式，第一电容电极层、第二电容电极层、电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
优选的，作为一种可选的实施方式，第一电阻浆料印刷层为钌系电阻浆料。
优选的，通孔为多边形或者圆形通孔。
优选的，通孔为三角形、四边形或者规则多边形或者对称多边形通孔或者圆形通孔或者椭圆形通孔或者半圆形通孔或者扇形通孔。
优选的，通孔为正方形通孔。
优选的，正方形通孔的边长为0.5mm～2mm中的任一值。
优选的，正方形通孔的边长为0.3mm～5mm中的任一值。
优选的，正方形通孔的边长为0.6mm～1.5mm中的任一值。
优选的，正方形通孔的边长为0.7mm～1mm中的任一值。
优选的，正方形通孔的边长为0.8mm～1mm中的任一值。
优选的，正方形通孔的边长为0.9mm。
优选的，正方形通孔的边长为1.2mm。
优选的，正方形通孔的边长为1.8mm。
优选的，正方形通孔的边长为2.8mm。
优选的，正方形通孔的边长为1.8mm。
优选的，正方形通孔的边长为1.7mm。
优选的，正方形通孔的边长为1.6mm。
优选的，正方形通孔的深度为0.2～0.6mm中的任一值。
优选的，正方形通孔的深度为0.2～0.5mm中的任一值。
优选的，正方形通孔的深度为0.3～0.5mm中的任一值。
优选的，正方形通孔的深度为0.4～0.6mm中的任一值。
优选的，正方形通孔的深度为0.3～0.4mm中的任一值。
优选的，正方形通孔的深度为0.35～0.55mm中的任一值。
优选的，正方形通孔的深度为0.45mm。
优选的，第一电阻浆料印刷层的阻浆电阻率为700～1400Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为740～1300Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为750～1000Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为750～820Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为730～780Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为700Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为805Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为721Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为1200Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为1000Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为900Ω·cm。
优选的，第一电阻浆料印刷层的阻浆电阻率为850Ω·cm。
作为一种可选的实施方式，组件的厚度在1mm-3mm之间，组件的长度不大于2.5mm,不小于1mm；组件的宽度不大于2.5mm，不小于1mm。
作为一种可选的实施方式，组件的厚度在1mm-2mm之间，组件的长度不大于2mm,不小于1mm；组件的宽度不大于2mm，不小于1mm。
作为一种可选的实施方式，组件的厚度在1.5mm-2.5mm之间，组件的长度不大于1.8mm，不小于1.1mm；组件的宽度不大于2.3mm，不小于1.5mm。
作为一种可选的实施方式，组件的厚度在1.5mm-2mm之间，组件的长度不大于2.2mm,不小于1.4mm；组件的宽度不大于2.1mm，不小于1.4mm。
作为一种可选的实施方式，组件的厚度为1.8mm，组件的长度为1.5mm；组件的宽度为2mm。
作为一种可选的实施方式，组件的厚度为1.9mm，组件的长度为1.6mm；组件的宽度为1.8mm。
本实施例中的组件结构的实现目的是制作一种电阻和电容串连的叠层结构，请参见图1a，图1a为本申请实施例提供的组件结构的等效电路图，如图1a所示，本实施例提供的组件结构的等效电路为电阻R和电容C串连，下面结合附图对本实施例提供的组件结构进行描述。请参见图1b，图1b为本申请实施例提供的一种电阻和电容串连的组件结构示意图。如图1b所示，本实施例提供的电阻和电容串连的组件包括依次叠层的第一电容电极层100、第一电介质层120和电阻层140，其中电阻层140包括由下至上叠层的第一电阻浆料印刷层141和电阻电极层142。本申请实施例提供的电阻电容串连的组件包括依次叠层的第一电容电极层100、第一电介质层120和电阻层140，通过该叠层结构解决了现有的电阻电容串连的应用电路在进行贴片生产时的效率低，由于结构松散、布板面积大，不易实现小型化发展的问题。以及本实施例中制作该组件的方法简单易实现，提高装片效率。
作为一种可选的实施方式，第一电介质层包括对位叠层、压合的N个电介质分层，N为大于0的整数。在本实施方式中，可以设定第一电介质层包含的电介质层的个数，以与预设的电容值进行匹配，通过该结构实现了多个电容的叠层结构。
优选的，作为一种可选的实施方式，请参见图2，图2为本申请实施例提供的另一种电阻和电容串连的组件结构示意图。最终RC串联组件成品厚度在1mm-3mm之间，电阻整面全面电极，便于类似于芯片产品的封装焊接；组件长度不大于2.5mm,不小于1mm；组件宽不大于2.5mm，不小于1mm。
如图2所示，本实施例提供的该组件还包括：
叠层于第一电介质层120和电阻层140之间的第二电容电极层210，以实现电容和电阻进行串连的稳定性连接关系。
作为一种可选的实施方式，请参见图3，图3为本申请实施例提供的另一种电阻和电容串连的组件结构示意图，如图3所示，本实施方式中的该组件还包括叠层于第二电容电极层210表面的第二电介质层310；其中，第二电介质层开设有通孔311。以及，在本实施方式中，电阻层140包括第一电阻浆料印刷层141和电阻电极层142，其中，第一电阻浆料印刷层141用于填充通孔311，且印刷于通孔311内的第二电容电极层210的表面；以及，电阻电极层142叠层于第一电阻浆料印刷层141的表面。本实施方式中通过通孔的空间限制电阻层的面积和空间，可以实现预定阻值的电阻。
作为一种可选的实施方式，第一电介质层为用于制作电容器的第一陶瓷电介质基体，第二电介质层为第二陶瓷电介质基体。
优选的，作为一种可选的实施方式，所述第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
优选的，作为一种可选的实施方式，第一电容电极层、第二电容电极层、电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
优选的，作为一种可选的实施方式，第一电阻浆料印刷层为钌系电阻浆料。
另一方面，本实施例提供一种制作电阻和电容串连的组件的方法，包括：
通过浆料流延工艺制作第一电介质层；
通过烧结固化工艺固化第一电介质层；
印刷电阻浆料于第一电介质层的上表面；
通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层；
于第一电介质层的下表面和电阻层的上表面分别印刷一电极层；
通过烧结固化工艺固化连接一电极层与电阻层，以及固化连接另一电极层与第一电介质层。
作为一种可选的实施方式，通过浆料流延工艺制作第一电介质层，包括：
通过研磨工艺配制用于制作第一电介质层的粉料；
将粉料制成浆料；
通过浆料流延工艺将浆料制成薄片；
将薄片进行切片形成N个电介质分层；N为大于0的整数；
通过叠层工艺将N个电介质分层进行叠层，形成预定厚度的第一电介质层。
作为一种可选的实施方式，通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
作为一种可选的实施方式，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层，包括：
在900℃～1300℃范围中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
作为一种可选的实施方式，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层，包括：
在950℃～1100℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
优选的,在980℃～1050℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
优选的,在1000℃～1050℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
优选的,在980℃～1000℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
优选的,在1050℃～1100℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
优选的,在1100℃～1300℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
作为一种可选的实施方式，印刷电阻浆料于第一电极层的上表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷电阻浆料于第一电极层的上表面。
作为一种可选的实施方式，方法还包括：
切割形成预定尺寸的M个组件，M为大于零的整数；
对组件进行测试和包装。
请参见图4a，图4a为本申请实施例提供的一种制作电阻和电容串连的组件方法流程图。如图4a所示，本实施例提供的制作电阻和电容串连的组件的方法，包括：
810、通过浆料流延工艺制作第一电介质层；
820、通过烧结固化工艺固化第一电介质层；
830、印刷电阻浆料于第一电介质层的上表面；
840、通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层；
850、于第一电介质层的下表面和电阻层的上表面分别印刷一电极层；
860、通过烧结固化工艺固化连接一电极层与电阻层，以及固化连接另一电极层与第一电介质层。
作为一种可选的实施方式，请参见图4b，图4b为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图。如图4b所示，通过浆料流延工艺制作第一电介质层，包括：
811、通过研磨工艺配制用于制作第一电介质层的粉料；
812、将粉料制成浆料；
813、通过浆料流延工艺将浆料制成薄片；
814、将薄片进行切片形成N个电介质分层；N为大于0的整数；
815、通过叠层工艺将N个电介质分层进行叠层，形成预定厚度的第一电介质层。
作为一种可选的实施方式，通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
作为一种可选的实施方式，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层，包括：
在900℃～1300℃范围中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
作为一种可选的实施方式，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层，包括：
在950℃～1100℃中的任一共烧温度条件下，通过烧结固化工艺共烧第一电介质层和电阻浆料以固化电阻浆料形成电阻层，使电阻层固化连接至第一电介质层。
作为一种可选的实施方式，印刷电阻浆料于第一电极层的上表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷电阻浆料于第一电极层的上表面。
作为一种可选的实施方式，方法还包括：
切割形成预定尺寸的M个组件，M为大于零的整数；
对组件进行测试和包装。
另一方面，本实施例还提供一种制作电阻和电容串连的组件的方法，包括：
通过浆料流延工艺制作第一电介质层；
通过烧结固化工艺固化第一电介质层；
在第一电介质层的上、下两面分别印刷一第一电介质层电极；
通过烧结固化工艺固化连接第一电介质层和第一电介质层电极；
印刷电阻浆料于任一第一电介质层电极的表面；
通过烧结固化工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极；
印刷一电阻层电极于电阻层的表面；
通过烧结固化工艺固化连接电阻层和电阻层电极。
作为一种可选的实施方式，通过浆料流延工艺制作第一电介质层，包括：
通过研磨工艺配制用于制作第一电介质层的粉料；
将粉料制成浆料；
通过浆料流延工艺将浆料制成薄片；
将薄片进行切片形成N个电介质分层；N为大于0的整数；
通过叠层工艺将N个电介质分层进行叠层，形成预定厚度的第一电介质层。
作为一种可选的实施方式，通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
作为一种可选的实施方式，印刷电阻浆料于任一第一电介质层电极的表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷电阻浆料于任一第一电介质层电极的表面。
作为一种可选的实施方式，通过烧结固化工艺固化连接第一电介质层和第一电介质层电极之后，以及，印刷电阻浆料于任一第一电介质层电极的表面之前，方法还包括：
通过叠层工艺叠层第二电介质层于任一第一电介质层电极的表面，形成预定厚度的第二电介质层；
第二电介质层开设至少一个通孔延伸至第一电介质层电极的表面；
于通孔中的第一电介质层电极的表面印刷电阻浆料，实现印刷电阻浆料于任一第一电介质层电极的表面。
作为一种可选的实施方式，通过烧结固化工艺固化第一电介质层，包括：
在1300℃～1400℃范围中的任一烧结温度条件下，通过烧结固化工艺固化第一电介质层。
其他实施例中，可在1300℃或者1310℃或者1320℃或者1330℃或者1340℃或者1350℃或者1360℃或者1370℃或者1380℃或者1390℃或者1400℃的烧结温度条件下，通过烧结固化工艺固化第一电介质层，具体烧结温度的条件实现不受本实施例的限制。
作为一种可选的实施方式，通过烧结工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极，包括：
在800℃～950℃范围中的任一烧结温度条件下，通过烧结工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极。
其他实施例中，可在800℃或者810℃或者850℃或者825℃或者860℃或者880℃或者900℃或者910℃或者920℃或者940℃或者830℃或者845℃的烧结温度条件下，通过烧结工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极，具体烧结温度的条件实现不受本实施例的限制。
作为一种可选的实施方式，方法还包括：
切割形成预定尺寸的M个组件，M为大于零的整数；
对组件进行测试和包装。请参见图4c，图4c为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图。如图4c所示，本实施例提供的制作电阻和电容串连的组件的方法，包括：
910、通过浆料流延工艺制作第一电介质层；
920、通过烧结固化工艺固化第一电介质层；
930、在第一电介质层的上、下两面分别印刷一第一电介质层电极；
940、通过烧结固化工艺固化连接第一电介质层和第一电介质层电极；
950、印刷电阻浆料于任一第一电介质层电极的表面；
960、通过烧结固化工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极；
970、印刷一电阻层电极于电阻层的表面；
980、通过烧结固化工艺固化连接电阻层和电阻层电极。
作为一种可选的实施方式，请参见图4d，图4d为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图。如图4d所示，通过浆料流延工艺制作第一电介质层，包括：
911、通过研磨工艺配制用于制作第一电介质层的粉料；
912、将粉料制成浆料；
913、通过浆料流延工艺将浆料制成薄片；
914、将薄片进行切片形成N个电介质分层；N为大于0的整数；
915、通过叠层工艺将N个电介质分层进行叠层，形成预定厚度的第一电介质层。
作为一种可选的实施方式，通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
作为一种可选的实施方式，印刷电阻浆料于任一第一电介质层电极的表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷电阻浆料于任一第一电介质层电极的表面。
作为一种可选的实施方式，请参见图4e，图4e为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图。如图4e所示，本实施例中，通过烧结固化工艺固化连接第一电介质层和第一电介质层电极之后，以及，印刷电阻浆料于任一第一电介质层电极的表面之前，方法还包括：
941、通过叠层工艺叠层第二电介质层于任一第一电介质层电极的表面，形成预定厚度的第二电介质层；
942、第二电介质层开设至少一个通孔延伸至第一电介质层电极的表面；
则步骤950替换成步骤943，即如下所示：
943、于通孔中的第一电介质层电极的表面印刷电阻浆料，实现印刷电阻浆料于任一第一电介质层电极的表面。
作为一种可选的实施方式，通过烧结固化工艺固化第一电介质层，包括：
在1300℃～1400℃范围中的任一烧结温度条件下，通过烧结固化工艺固化第一电介质层。
作为一种可选的实施方式，通过烧结工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极，包括：
在800℃～950℃范围中的任一烧结温度条件下，通过烧结工艺固化电阻浆料形成电阻层，以固化连接电阻层和第一电介质层电极。
作为一种可选的实施方式，方法还包括：
切割形成预定尺寸的M个组件，M为大于零的整数；
另一方面，本实施例还提供一种制作电阻和电容串连的组件的方法，包括：
制作N个第一电介质层；N为大于0的整数；
对位叠层并压合所有第一电介质层；
通过高温烧结工艺对压合的所有第一电介质层进行烧结；
在最顶层的第一电介质层的上表面印刷电阻层；以及，
在最底层的第一电介质层的下表面印刷第一电容电极层。
作为一种可选的实施方式，在最顶层的第一电介质层的上表面印刷电阻层，包括：
制作电阻浆料；
涂覆电阻浆料在最顶层的第一电介质层的上表面；
通过高温烧结工艺对电阻浆料进行烧结，形成第一电阻浆料印刷层；
印刷导电材料至第一电阻浆料印刷层的上表面，形成电阻电极层。
作为一种可选的实施方式，在通过高温烧结工艺对压合的所有第一电介质层进行烧结之后，以及，在最顶层的第一电介质层的上表面印刷电阻层之前，该方法还包括：
印刷第二电容电极层于最顶层的第一电介质层的上表面；
则在最顶层的第一电介质层的上表面印刷电阻层，包括：
在第二电容电极层的上表面印刷电阻层。
作为一种可选的实施方式，制作N个第一电介质层，包括：
制作电介质浆料；
涂覆电介质浆料至N个第一载体上，N为大于0的整数。
作为一种可选的实施方式，在印刷第二电容电极层于最顶层的第一电介质层的上表面之后，以及在第二电容电极层的上表面印刷电阻层之前，该方法还包括：
叠层第二电介质层于第二电容电极层的上表面；
第二电介质层的中部开设通孔；
在第二电容电极层的上表面印刷电阻层，包括：
制作电阻浆料；
涂覆填充电阻浆料于通孔内的第二电容电极层的表面；
通过高温烧结工艺对电阻浆料进行烧结，形成第一电阻浆料印刷层；
印刷导电材料至第一电阻浆料印刷层的上表面，形成电阻电极层。
作为一种可选的实施方式，通过高温烧结工艺对压合的所有第一电介质层进行烧结之后，以及在最顶层的第一电介质层的上表面印刷电阻层之前，该方法还包括：
对压合的第一电介质层按照预设尺寸进行纵向分割，制作成若干个符合预设尺寸的，且压合了N个第一电介质层的模块。
作为一种可选的实施方式，在最底层的第一电介质层的下表面印刷第一电容电极层之后，该方法还包括
按照封装尺寸进行切割。
优选的，作为一种可选的实施方式，第一电介质层为用于制作电容器的第一陶瓷电介质基体，第二电介质层为第二陶瓷电介质基体。
优选的，作为一种可选的实施方式，第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
优选的，作为一种可选的实施方式，第一电容电极层、内电极层、第二电容电极层、电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
优选的，作为一种可选的实施方式，第一电阻浆料印刷层为钌系电阻浆料。
下面结合附图对本实施例提供的组件制作方法进行描述。请参见图5a，图5a为本实施例提供的一种制作电阻和电容串连的组件的方法流程图。如图5a所示，本实施例提供的一种制作电阻和电容串连的组件的方法，包括如下步骤：
410、制作N个第一电介质层；其中，N为大于0的整数；
420、N-1个第一电介质层的上表面涂覆内电极层；
430、对位叠层并压合所有第一电介质层；其中，相邻第一电介质层之间连接有内电极层；
440、通过高温烧结工艺对压合的所有第一电介质层进行烧结；
450、在最顶层的第一电介质层的上表面印刷电阻层；以及，
460、在最底层的第一电介质层的下表面印刷第一电容电极层。
作为一种可选的实施方式，本实施例提供的步骤450的优选实现方式如下，具体地请参见图5b，图5b为本申请实施例提供的印刷电阻层的制作方法流程图。如图5b所示，在最顶层的第一电介质层的上表面印刷电阻层，包括如下步骤451至步骤454：
451、制作电阻浆料；
452、涂覆电阻浆料在最顶层的第一电介质层的上表面；
453、通过高温烧结工艺对电阻浆料进行烧结，形成第一电阻浆料印刷层；
454、印刷导电材料至第一电阻浆料印刷层的上表面，形成电阻电极层。
优选的，作为一种可选的实施方式，在图5a所示的步骤440之后，以及在步骤450之前，本实施方式还提供一种优选的结构制作方法。具体地请参见图5c，图5c为本申请实施例提供的另一制作电阻和电容串连的组件的方法流程图。如图5c所示，本实施方式提供的组件制作方法包括如下步骤：
410、制作N个第一电介质层；其中，N为大于0的整数；
420、N-1个第一电介质层的上表面涂覆内电极层；
430、对位叠层并压合所有第一电介质层；其中，相邻第一电介质层之间连接有内电极层；
440、通过高温烧结工艺对压合的所有第一电介质层进行烧结；
441、印刷第二电容电极层于最顶层的第一电介质层的上表面；
450、在第二电容电极层的上表面印刷电阻层；以及，
460、在最底层的第一电介质层的下表面印刷第一电容电极层。
在本实施方式中，对图5a所示的制作方法增加步骤441之后，需对图5a中所示的步骤450进行变更，即在最顶层的第一电介质层的上表面印刷电阻层，包括：
450、在第二电容电极层的上表面印刷电阻层。
作为一种可选的实施方式，制作N个第一电介质层，包括以下步骤：
411、制作电介质浆料；
412、涂覆电介质浆料至N个第一载体上，N为大于0的整数。
作为一种可选的实施方式，优选的，请参见图5d，图5d为本申请实施例提供的另一制作电阻和电容串连的组件的方法流程图。如图5d所示，在图5c所示的步骤441之后，以及在步骤450之前，还包括如下步骤以实现一种优选的组件结构制作方法。具体地，在印刷第二电容电极层于最顶层的第一电介质层的上表面之后，以及在第二电容电极层的上表面印刷电阻层之前，该方法还包括：
442、叠层第二电介质层于第二电容电极层的上表面；
443、第二电介质层的中部开设通孔；以及图5c所示的步骤450在本实施例中采用优选的方式进行实现，即如图5d所示，在第二电容电极层的上表面印刷电阻层，包括以下步骤：
444、制作电阻浆料；
445、涂覆填充电阻浆料于通孔内的第二电容电极层的表面；
446、通过高温烧结工艺对电阻浆料进行烧结，形成第一电阻浆料印刷层；
447、印刷导电材料至第一电阻浆料印刷层的上表面，形成电阻电极层。
作为一种可选的实施方式，通过高温烧结工艺对压合的所有第一电介质层进行烧结之后，以及在最顶层的第一电介质层的上表面印刷电阻层之前，该方法还包括：
对压合的第一电介质层按照预设尺寸进行纵向分割，制作成若干个符合预设尺寸的，且压合了N个第一电介质层的模块。
作为一种可选的实施方式，在最底层的第一电介质层的下表面印刷第一电容电极层之后，该方法还包括
按照封装尺寸进行切割。
优选的，作为一种可选的实施方式，第一电介质层为用于制作电容器的第一陶瓷电介质基体，第二电介质层为第二陶瓷电介质基体。
优选的，作为一种可选的实施方式，第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
优选的，作为一种可选的实施方式，第一电容电极层、内电极层、第二电容电极层、电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
优选的，作为一种可选的实施方式，第一电阻浆料印刷层为钌系电阻浆料。
在本申请所提供的几个实施例中，应该理解到，以上描述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。
Claims (30)
1.一种电阻和电容串连的组件，其特征在于，包括：
依次叠层的第一电容电极层、第一电介质层和电阻层。
2.如权利要求1所述的组件，其特征在于，所述第一电介质层包括对位叠层、压合的N个电介质分层，所述N为大于0的整数。
3.如权利要求1或2所述的组件，其特征在于，还包括：
叠层于所述第一电介质层和所述电阻层之间的第二电容电极层。
4.如权利要求3所述的组件，其特征在于，所述电阻层包括：
由下至上叠层的第一电阻浆料印刷层和电阻电极层。
5.如权利要求4所述的组件，其特征在于，还包括：
叠层于所述第二电容电极层表面的第二电介质层；
所述第二电介质层开设有通孔；
所述电阻层包括：
用于填充所述通孔，且印刷于所述通孔内的所述第二电容电极层表面的所述第一电阻浆料印刷层；
叠层于所述第一电阻浆料印刷层表面的所述电阻电极层。
6.如权利要求5所述的组件，其特征在于，所述通孔为多边形或者圆形通孔或者扇形通孔或者椭圆形通孔。
7.如权利要求6所述的组件，其特征在于，所述通孔为对称多边形通孔。
8.如权利要求7所述的组件，其特征在于，所述对称多边形通孔为正方形通孔，所述正方形通孔的边长为0.5mm～2mm中的任一值。
9.如权利要求8所述的组件，其特征在于，所述正方形通孔的深度为0.2～0.6mm中的任一值。
10.如权利要求6所述的组件，其特征在于，所述第一电介质层中的每一个电介质分层为用于制作电容器的第一陶瓷电介质基体，所述第二电介质层为第二陶瓷电介质基体。
11.如权利要求10所述的组件，其特征在于，所述第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
12.如权利要求11所述的组件，其特征在于，所述第一电容电极层、所述第二电容电极层、所述电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
13.如权利要求12所述的组件，其特征在于，所述第一电阻浆料印刷层为钌系电阻浆料。
14.如权利要求13所述的组件，其特征在于，所述第一电阻浆料印刷层的阻浆电阻率为700～1400Ω·cm。
15.如权利要求14所述的组件，其特征在于，所述组件的厚度在1mm-3mm之间，所述组件的长度不大于2.5mm,不小于1mm；所述组件的宽度不大于2.5mm，不小于1mm。
16.一种制作电阻和电容串连的组件的方法，其特征在于，包括：
通过浆料流延工艺制作第一电介质层；
通过烧结固化工艺固化所述第一电介质层；
印刷电阻浆料于所述第一电介质层的上表面；
通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层；
于所述第一电介质层的下表面和所述电阻层的上表面分别印刷一电极层；
通过烧结固化工艺固化连接一所述电极层与所述电阻层，以及固化连接另一所述电极层与所述第一电介质层。
17.如权利要求16所述的方法，其特征在于，所述通过浆料流延工艺制作第一电介质层，包括：
通过研磨工艺配制用于制作第一电介质层的粉料；
将所述粉料制成浆料；
通过浆料流延工艺将所述浆料制成薄片；
将所述薄片进行切片形成N个电介质分层；所述N为大于0的整数；
通过叠层工艺将所述N个电介质分层进行叠层，形成预定厚度的所述第一电介质层。
18.如权利要求17所述的方法，其特征在于，所述通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
19.如权利要求16或17或18所述的方法，其特征在于，所述通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层，包括：
在900℃～1300℃范围中的任一共烧温度条件下，通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层。
20.如权利要求19所述的方法，其特征在于，所述在900℃～1300℃范围中的任一共烧温度条件下，通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层，包括：
在950℃～1100℃中的任一共烧温度条件下，通过烧结固化工艺共烧所述第一电介质层和所述电阻浆料以固化所述电阻浆料形成电阻层，使所述电阻层固化连接至所述第一电介质层。
21.如权利要求19所述的方法，其特征在于，所述印刷电阻浆料于所述第一电极层的上表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷所述电阻浆料于所述第一电极层的上表面。
22.如权利要求21所述的方法，其特征在于，所述方法还包括：
切割形成预定尺寸的M个所述组件，所述M为大于零的整数；
对所述组件进行测试和包装。
23.一种制作电阻和电容串连的组件的方法，其特征在于，包括：
通过浆料流延工艺制作第一电介质层；
通过烧结固化工艺固化所述第一电介质层；
在所述第一电介质层的上、下两面分别印刷一第一电介质层电极；
通过烧结固化工艺固化连接所述第一电介质层和所述第一电介质层电极；
印刷电阻浆料于任一所述第一电介质层电极的表面；
通过烧结固化工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极；
印刷一电阻层电极于所述电阻层的表面；
通过烧结固化工艺固化连接所述电阻层和所述电阻层电极。
24.如权利要求23所述的方法，其特征在于，所述通过浆料流延工艺制作第一电介质层，包括：
通过研磨工艺配制用于制作第一电介质层的粉料；
将所述粉料制成浆料；
通过浆料流延工艺将所述浆料制成薄片；
将所述薄片进行切片形成N个电介质分层；所述N为大于0的整数；
通过叠层工艺将所述N个电介质分层进行叠层，形成预定厚度的所述第一电介质层。
25.如权利要求24所述的方法，其特征在于，所述通过研磨工艺配制用于制作第一电介质层的粉料，包括：
通过研磨工艺配制用于制作第一电介质层的第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。
26.如权利要求25所述的方法，其特征在于，所述印刷电阻浆料于任一所述第一电介质层电极的表面，包括：
制作阻浆电阻率为700～1400Ω·cm的电阻浆料；
印刷所述电阻浆料于任一所述第一电介质层电极的表面。
27.如权利要求26所述的方法，其特征在于，所述通过烧结固化工艺固化连接所述第一电介质层和所述第一电介质层电极之后，以及，印刷电阻浆料于任一所述第一电介质层电极的表面之前，所述方法还包括：
通过叠层工艺叠层第二电介质层于任一所述第一电介质层电极的表面，形成预定厚度的所述第二电介质层；
所述第二电介质层开设至少一个通孔延伸至所述第一电介质层电极的表面；
于所述通孔中的所述第一电介质层电极的表面印刷所述电阻浆料，实现印刷电阻浆料于任一所述第一电介质层电极的表面。
28.如权利要求27所述的方法，其特征在于，所述通过烧结固化工艺固化所述第一电介质层，包括：
在1300℃～1400℃范围中的任一烧结温度条件下，通过烧结固化工艺固化所述第一电介质层。
29.如权利要求26所述的方法，其特征在于，所述通过烧结工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极，包括：
在800℃～950℃范围中的任一烧结温度条件下，通过烧结工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极。
30.如权利要求29所述的方法，其特征在于，所述方法还包括：
切割形成预定尺寸的M个所述组件，所述M为大于零的整数；
对所述组件进行测试和包装。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510493353.4A CN105047411A (zh) | 2015-08-12 | 2015-08-12 | 一种电阻和电容串连的组件及其制作方法 |
| PCT/CN2016/093878 WO2017025002A1 (zh) | 2015-08-12 | 2016-08-07 | 一种电阻和电容串联的组件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510493353.4A CN105047411A (zh) | 2015-08-12 | 2015-08-12 | 一种电阻和电容串连的组件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105047411A true CN105047411A (zh) | 2015-11-11 |
Family
ID=54453874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510493353.4A Pending CN105047411A (zh) | 2015-08-12 | 2015-08-12 | 一种电阻和电容串连的组件及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN105047411A (zh) |
| WO (1) | WO2017025002A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017025002A1 (zh) * | 2015-08-12 | 2017-02-16 | 深圳市槟城电子有限公司 | 一种电阻和电容串联的组件及其制作方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548271A (ja) * | 1991-08-12 | 1993-02-26 | Murata Mfg Co Ltd | 機能性多層回路基板 |
| US5814366A (en) * | 1995-07-17 | 1998-09-29 | Sumitomo Metal Electronics Devices Inc. | Method of manufacturing multilayered ceramic substrate |
| CN1377050A (zh) * | 2001-03-26 | 2002-10-30 | 光颉科技股份有限公司 | 制造复合式无源元件的方法 |
| CN1783377A (zh) * | 2004-10-18 | 2006-06-07 | E.I.内穆尔杜邦公司 | 电容/电阻器件、电介质叠层和印刷电路板及其制造方法 |
| CN101257021A (zh) * | 2007-02-28 | 2008-09-03 | 株式会社理光 | 半导体装置结构及半导体装置 |
| US20080233704A1 (en) * | 2007-03-23 | 2008-09-25 | Honeywell International Inc. | Integrated Resistor Capacitor Structure |
| CN101809692A (zh) * | 2007-09-28 | 2010-08-18 | 埃普科斯股份有限公司 | 电气多层组件和用于制造电气多层组件的方法 |
| CN204991482U (zh) * | 2015-08-12 | 2016-01-20 | 深圳市槟城电子有限公司 | 一种电阻和电容串连的组件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657849B1 (en) * | 2000-08-24 | 2003-12-02 | Oak-Mitsui, Inc. | Formation of an embedded capacitor plane using a thin dielectric |
| US7430128B2 (en) * | 2004-10-18 | 2008-09-30 | E.I. Du Pont De Nemours And Company | Capacitive/resistive devices, organic dielectric laminates and printed wiring boards incorporating such devices, and methods of making thereof |
| US7436678B2 (en) * | 2004-10-18 | 2008-10-14 | E.I. Du Pont De Nemours And Company | Capacitive/resistive devices and printed wiring boards incorporating such devices and methods of making thereof |
| CN105047411A (zh) * | 2015-08-12 | 2015-11-11 | 深圳市槟城电子有限公司 | 一种电阻和电容串连的组件及其制作方法 |
-
2015
- 2015-08-12 CN CN201510493353.4A patent/CN105047411A/zh active Pending
-
2016
- 2016-08-07 WO PCT/CN2016/093878 patent/WO2017025002A1/zh active Application Filing
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548271A (ja) * | 1991-08-12 | 1993-02-26 | Murata Mfg Co Ltd | 機能性多層回路基板 |
| US5814366A (en) * | 1995-07-17 | 1998-09-29 | Sumitomo Metal Electronics Devices Inc. | Method of manufacturing multilayered ceramic substrate |
| CN1377050A (zh) * | 2001-03-26 | 2002-10-30 | 光颉科技股份有限公司 | 制造复合式无源元件的方法 |
| CN1783377A (zh) * | 2004-10-18 | 2006-06-07 | E.I.内穆尔杜邦公司 | 电容/电阻器件、电介质叠层和印刷电路板及其制造方法 |
| CN101257021A (zh) * | 2007-02-28 | 2008-09-03 | 株式会社理光 | 半导体装置结构及半导体装置 |
| US20080233704A1 (en) * | 2007-03-23 | 2008-09-25 | Honeywell International Inc. | Integrated Resistor Capacitor Structure |
| CN101809692A (zh) * | 2007-09-28 | 2010-08-18 | 埃普科斯股份有限公司 | 电气多层组件和用于制造电气多层组件的方法 |
| CN204991482U (zh) * | 2015-08-12 | 2016-01-20 | 深圳市槟城电子有限公司 | 一种电阻和电容串连的组件 |
Non-Patent Citations (2)
| Title |
|---|
| 冯胜: "《精细化工手册 下》", 31 March 1995 * |
| 王培章等: "《微波射频技术电路设计与分析》", 31 August 2012 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017025002A1 (zh) * | 2015-08-12 | 2017-02-16 | 深圳市槟城电子有限公司 | 一种电阻和电容串联的组件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2017025002A1 (zh) | 2017-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103325567B (zh) | 多层陶瓷电子元件及其制备方法 | |
| KR101462769B1 (ko) | 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 | |
| KR101378816B1 (ko) | 적층 세라믹 전자부품의 제조방법 | |
| KR100884499B1 (ko) | 적층 콘덴서 및 그 제조방법 | |
| JP5821535B2 (ja) | 積層型インダクタ | |
| CN104900405A (zh) | 多层陶瓷电子组件和具有该多层陶瓷电子组件的组装板 | |
| JP2018018845A (ja) | 積層セラミックコンデンサ | |
| KR20150014390A (ko) | 적층 코일 | |
| KR101640907B1 (ko) | 적층칩 소자 | |
| KR20120000529A (ko) | 세라믹 전자 부품 및 그 제조 방법 | |
| CN204991482U (zh) | 一种电阻和电容串连的组件 | |
| KR20130061260A (ko) | 적층 세라믹 전자부품 및 그 제조방법 | |
| JP3593964B2 (ja) | 多層セラミック基板およびその製造方法 | |
| KR20090050664A (ko) | 다층 세라믹 콘덴서의 제조 방법 | |
| KR20150125454A (ko) | 외부전극용 페이스트, 적층 세라믹 전자부품 및 그 제조방법 | |
| CN105047411A (zh) | 一种电阻和电容串连的组件及其制作方法 | |
| JPH1140459A (ja) | 複合電子部品 | |
| JP3158794B2 (ja) | コンデンサアレイ | |
| JPH06314634A (ja) | コンデンサアレイ | |
| CN107578921B (zh) | 层叠陶瓷电容器及层叠陶瓷电容器的制造方法 | |
| US6627021B2 (en) | Method of manufacturing laminated ceramic electronic component and method of manufacturing laminated inductor | |
| JP4501524B2 (ja) | セラミック多層基板およびその製造方法 | |
| JP2012204475A (ja) | 積層電子部品 | |
| JP2946261B2 (ja) | 積層電子部品の製造方法 | |
| JP2003077726A (ja) | チップ型インダクタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 518116 Shenzhen, Longgang, Guangdong province Longgang Street Baolong community Baolong four road 3 Lan Pu Yuan Industrial Zone 1 Factory A501 Applicant after: Shenzhen Penang Electronics Co.,Ltd. Address before: 518116 Shenzhen, Longgang, Guangdong province Longgang Street Baolong community Baolong four road 3 Lan Pu Yuan Industrial Zone 1 Factory A501 Applicant before: Shenzhen Bencent Electronics Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20151111 |
|
| RJ01 | Rejection of invention patent application after publication |