KR20120000529A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

세라믹 전자 부품 및 그 제조 방법 Download PDF

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사토시 구리모토
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미유키 야나기다
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Abstract

내부 전극이 매설된 세라믹 소체(1)와, 상기 세라믹 소체(1) 위에 복수의 단자 전극(11 내지 16)을 구비하는 어레이형의 세라믹 전자 부품 C1로서, 단자 전극(11 내지 16)은 도체 그린시트를 소결하여 형성된 전극층을 갖는 세라믹 전자 부품 C1.

Description

세라믹 전자 부품 및 그 제조 방법{Ceramic electronic component and method thereof}
본 발명은 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
최근 전자 기기의 소형화, 고성능화가 진전됨에 따라, 세라믹 전자 부품의 소형화 및 집적화에 대한 요구가 점점 높아지고 있다. 이러한 사정하에서 세라믹 전자 부품으로서, 1개의 칩내에 복수의 소자가 내장된 어레이형의 세라믹 전자 부품이 주목받고 있다. 그러한 어레이형의 세라믹 전자 부품으로서는, 예를 들면, 복수의 콘덴서 소자를 칩내에 갖는 콘덴서 어레이를 들 수 있다.
이러한 어레이형의 세라믹 전자 부품은, 통상, 측면에 3개 이상의 단자 전극을 가지고 있다. 이 단자 전극은 통상 다음과 같은 순서로 형성된다. 우선, 은 및 팔라듐 등의 귀금속의 혼합 분말이나 구리 및 니켈 등의 비금속의 혼합 분말에 유리 플릿을 첨가하여 도체 페이스트를 조제한다. 다음에, 도체 페이스트를 세라믹 소체 위에 도포 및 소결하여 하지 전극으로 하고, 얻어진 하지 전극 위에 전기도금법에 의해 Ni 도금, Sn 도금 등을 가한다. 이상의 순서에 의해, 소결형의 단자 전극이 형성된다. 예를 들면, 특허 문헌 1(일본 공개특허공보 제(평)9-275046호)에는, 탄성체의 오목부에 도체 페이스트를 충전한 후, 그 탄성체를 전자 부품의 일면에 가압하여 전자 부품에 도체 페이스트를 전사하여 단자 전극을 형성하는 기술이 개시되어 있다.
그런데 상기한 바와 같이 어레이형의 세라믹 전자 부품을 제조할 때에 도체 페이스트만을 사용하여 단자 전극을 형성하면, 단자 전극의 치수나 형상을 정밀하게 조정하기 어렵고, 소형화가 진전되면, 제품 치수 규격을 만족시키기 어려워지는 점이 우려된다. 또한, 그러한 어레이형의 세라믹 전자 부품에서는 단자 전극의 두께에 편차가 생기기 쉬워져 실장 안정성이 부족한 것이 되어버린다. 이로 인해, 소형화가 진전되어도, 우수한 실장 안정성을 갖는 어레이형의 세라믹 전자 부품이 요구되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것이며, 우수한 치수 정밀도를 갖는 동시에, 두께의 편차가 충분히 억제된 단자 전극을 구비하는 어레이형의 세라믹 전자 부품을 제공하는 것을 목적으로 한다.
본 발명은 1개의 측면에 있어서, 내부 전극이 매설된 세라믹 소체와, 상기 세라믹 소체 위에 복수의 단자 전극을 구비하는 어레이형의 세라믹 전자 부품으로서, 단자 전극이 도체 그린시트를 소결하여 형성된 전극층을 갖는 세라믹 전자 부품을 제공한다.
이러한 어레이형의 세라믹 전자 부품은, 소정 형상(두께, 길이, 폭)을 갖는 시트형의 전극재인 도체 그린시트를 소결하여 형성된 전극층(이하, 「제1 전극층」이라고 한다.)을 갖는 단자 전극을 구비한다. 이로 인해, 도체 페이스트만을 사용하여 형성된 단자 전극을 구비한 세라믹 전자 부품에 비해, 단자 전극의 두께 편차를 억제하는 동시에 치수 정밀도를 향상시킬 수 있다.
상기 세라믹 전자 부품에 있어서의 단자 전극은, 제1 전극층과 세라믹 소체 사이에, 도체 페이스트를 소결하여 형성된 전극층(이하, 「제2 전극층」이라고 한다.)을 또한 갖는 것이 바람직하다. 이러한 제2 전극층은 제1 전극층과 세라믹 소체의 밀착성의 향상에 기여한다. 이러한 제2 전극층을 갖는 단자 전극을 구비함으로써, 어레이형의 세라믹 전자 부품의 신뢰성을 향상시킬 수 있다.
본 발명의 세라믹 전자 부품은, 세라믹 소체의 모서리부 위에 있어서, 제1 전극층이 제2 전극층의 전체를 덮도록 형성되는 것이 바람직하다. 이것에 의해, 통상 파손되기 쉬운 세라믹 소체의 모서리부를 도체 그린시트를 소결하여 형성되는 제1 전극층에 의해 보호할 수 있다. 또한, 제1 전극층 위에 도금막을 형성할 때에, 세라믹 소체에 도금액이 침입하는 것을 충분히 억제할 수 있다. 이것에 의해, 어레이형의 세라믹 전자 부품의 신뢰성을 한층 향상시킬 수 있다.
본 발명의 세라믹 전자 부품은, 세라믹 소체의 주면 및 측면의 적어도 한쪽 면 위에 있어서, 제1 전극층이 제2 전극층의 일부를 덮도록 형성되어 있는 것이 바람직하다. 이것에 의해, 제1 전극층이 제2 전극층의 전부를 덮는 경우에 비해, 각 전극층의 소결성의 차이에 기초하는 수축률의 차이에 의해 발생하는 응력을 억제하여 제1 전극층과 제2 전극층 사이에 있어서의 박리의 발생이나, 단자 전극에 있어서의 균열의 발생을 억제할 수 있다. 따라서, 어레이형의 세라믹 전자 부품의 신뢰성을 한층 향상시킬 수 있다.
본 발명의 세라믹 전자 부품은, 예를 들면, 내부 전극이 매설된 세라믹 소체와, 상기 세라믹 소체 위에 복수의 단자 전극을 구비하는 어레이형의 세라믹 전자 부품의 제조 방법으로서, 세라믹 소체 위에, 도체 그린시트를 첩부하는 첩부 공정과, 도체 그린시트를 소결하여 세라믹 소체의 표면 위에 단자 전극을 형성하는 소결 공정을 갖는 제조 방법에 의해 제조할 수 있다.
이러한 어레이형의 세라믹 전자 부품의 제조 방법에 의하면, 소정 형상(두께, 길이, 폭)을 갖는 도체 그린시트를 사용하여 단자 전극을 형성하고 있는 점에서, 단자 전극의 두께 편차를 억제하는 동시에 치수 정밀도를 향상시킬 수 있다.
상기의 세라믹 전자 부품의 제조 방법은, 첩부 공정 전에, 세라믹 소체 위에 도체 페이스트를 부착시키는 부착 공정을 갖는 것이 바람직하다. 그리고, 첩부 공정에서는 도체 페이스트 위에 도체 그린시트를 첩부하고, 소결 공정에서는 도체 그린시트와 함께 도체 페이스트를 소결하여 단자 전극을 형성하는 것이 바람직하다. 이것에 의해, 단자 전극과 세라믹 소체의 밀착성이 향상되어 세라믹 전자 부품의 신뢰성을 향상시킬 수 있다.
본 발명에 의하면, 우수한 치수 정밀도를 갖는 동시에, 두께의 편차가 충분히 억제된 단자 전극을 구비하는 어레이형의 세라믹 전자 부품을 제공할 수 있다.
도 1은 본 발명의 세라믹 전자 부품의 적합한 실시 형태인 적층 콘덴서 어레이의 사시도이다.
도 2는 도 1의 적층 콘덴서 어레이에 포함되는 콘덴서 소체의 분해 사시도이다.
도 3은 도 1에 도시하는 적층 콘덴서 어레이의 III-III선 단면도이다.
도 4는 본 발명의 세라믹 전자 부품에 있어서의 모서리부 부근의 단면을 확대하여 도시하는 부분 단면도이다.
도 5는 본 발명의 세라믹 전자 부품의 제조 방법의 적합한 실시 형태에 있어서의 1 공정을 모식적으로 도시하는 개략도이다.
도 6은 본 발명의 세라믹 전자 부품의 제조 방법의 적합한 실시 형태에 있어서의 1 공정을 모식적으로 도시하는 개략도이다.
도 7은 본 발명의 세라믹 전자 부품의 다른 실시 형태인 적층 콘덴서 어레이의 사시도이다.
도 8은 도 7의 적층 콘덴서 어레이에 포함되는 콘덴서 소체의 분해 사시도이다.
이하, 경우에 따라 도면을 참조하여, 본 발명의 적합한 실시 형태에 관해서 설명한다. 또한, 도면의 설명에 있어서, 동일 또는 동등한 요소에는 동일 부호를 사용하고, 중복되는 설명을 생략한다. 또한, 각 부품 및 부재의 치수 비율은, 각 도면의 비율에 한정되는 것이 아니다.
본 실시 형태의 세라믹 전자 부품은, 측면 위에 3개 이상의 단자 전극을 갖는 어레이형의 세라믹 전자 부품의 일종인 적층 콘덴서 어레이이다. 또한, 본 명세서에 있어서의 어레이형의 세라믹 전자 부품이란, 세라믹 재료로서 유전체 재료나 비직선성 저항체 재료(배리스터 재료)가 적층된 세라믹 소체에 복수의 소자(예를 들면 콘덴서나 배리스터 등)가 내장된 것을 말한다.
도 1은 본 발명의 세라믹 전자 부품의 적합한 실시 형태인 적층 콘덴서 어레이의 사시도이다. 도 2는 도 1의 적층 콘덴서 어레이에 포함되는 콘덴서 소체(세라믹 소체)의 분해 사시도이다. 도 1 및 도 2를 참조하여, 본 실시 형태의 적층 콘덴서 어레이에 관해서 설명한다.
적층 콘덴서 어레이 C1은 콘덴서 소체로서의 적층체(1)와, 적층체(1)의 외표면에 배치된 복수의 단자 전극(11 내지 16)을 구비한다. 적층체(1)는 직방체 형상을 가지고 있다. 적층체(1)는 서로 대향하는 제1 및 제2 주면(2,3)과, 제1 및 제2 주면(2,3)에 직교하고 또한 서로 대향하는 제1 및 제2 측면(4,5)과, 제1 및 제2 주면(2,3) 및 제1 및 제2 측면(4,5)에 직교하고 또한 서로 대향하는 제3 및 제4 측면(6,7)을 가진다. 제1 주면(2) 또는 제2 주면(3)이, 다른 부품(예를 들면, 회로 기판이나 전자 부품 등)에 대한 실장면이 된다.
적층 콘덴서 어레이 C1은, 제1 및 제2 측면(4,5) 위에, 제1 내지 제6 단자 전극(11 내지 16)을 구비한다. 제1 단자 전극(11), 제4 단자 전극(14) 및 제5 단자 전극(15)은, 제1 측면(4)의 일부를 덮고, 또한 소정의 간격으로 배열되도록, 적층체(1)의 제1 측면(4) 위에 배치되어 있다. 제1 단자 전극(11), 제4 단자 전극(14) 및 제5 단자 전극(15)의 각각은, 제1 및 제2 주면(2,3)의 대향 방향을 따라 제1 측면(4)의 일부를 덮도록, 또한, 제1 및 제2 주면(2,3)에 걸쳐서 형성되어 있다. 제1 단자 전극(11), 제4 단자 전극(14), 및 제5 단자 전극(15)은 적층체(1)의 외표면 위에 있어서 서로 전기적으로 절연되어 있고, 적층체(1)의 제1 측면(4)에 있어서, 제3 측면(6)으로부터 제4 측면(7)을 향하는 방향으로, 제1 단자 전극(11), 제5 단자 전극(15), 제4 단자 전극(14)의 순으로 배치되어 있다.
제2 단자 전극(12), 제3 단자 전극(13), 및 제6 단자 전극(16)은, 제2 측면(5)의 일부를 덮고 또한 소정의 간격으로 배열되도록, 적층체(1)의 제2 측면(5) 위에 배치되어 있다. 제2 단자 전극(12), 제3 단자 전극(13), 및 제6 단자 전극(16)의 각각은, 제1 및 제2 주면(2,3)의 대향 방향을 따라 제2 측면(5)의 일부를 덮도록, 또한 제1 및 제2 주면(2,3)에 걸쳐서 형성되어 있다. 제2 단자 전극(12), 제3 단자 전극(13), 및 제6 단자 전극(16)은 적층체(1)의 외표면 위에 있어서 서로 전기적으로 절연되어 있고, 적층체(1)의 제2 측면(5)에 있어서, 제3 측면(6)으로부터 제4 측면(7)을 향하는 방향으로, 제2 단자 전극(12), 제6 단자 전극(16), 제3 단자 전극(13)의 순으로 배치되어 있다.
도 2에 도시하는 바와 같이, 적층체(1)는 복수의 유전체층(세라믹층)(9)을 가진다. 적층체(1)는 제1 및 제2 주면(2,3)이 대향하는 방향으로, 복수의 유전체층(9)이 적층되어 일체화되어 있다. 각 유전체층(9)은, 예를 들면, 유전체 세라믹 재료(BaTiO3계, Ba(Ti,Zr)O3계, 또는 (Ba,Ca)TiO3계 등의 유전체 세라믹)를 포함하는 세라믹 그린시트의 소결체로 구성된다.
적층체(1)는 복수의 유전체층(9) 사이에 제1 내부 전극군(20)과, 제2 내부 전극군(30)이 매설되어 있다. 제1 내부 전극군(20)은 복수의 제1 내부 전극(21)과 복수의 제2 내부 전극(25)을 포함하고 있다. 제2 내부 전극군(30)은 복수의 제3 내부 전극(31)과 복수의 제4 내부 전극(35)을 포함하고 있다. 제1 내지 제4 내부 전극(21,25,31,35)은 적층체(1) 내에 배치되어 있다. 제1 내지 제4 내부 전극(21,25,31,35)은 적층형의 전기 소자의 내부 전극으로서 통상 사용되는 도전성 재료(예를 들면, 비금속인 Ni 등)로 이루어진다.
적층체(1)는 제1 내부 전극군(20)이 배치되는 영역과, 제2 내부 전극군(30)이 배치되는 영역을 포함하고 있으며, 이들 영역이 제3 및 제4 측면(6,7)의 대향 방향을 따라 나열되어 있다. 즉, 제1 내부 전극군(20)과 제2 내부 전극군(30)은, 적층체(1) 내에 있어서, 제3 및 제4 측면(6,7)의 대향 방향을 따라 병치(倂置)되어 있다. 구체적으로는, 제1 내부 전극군(20)이 제3 측면(6)측에 배치되고, 제2 내부 전극군(30)이 제4 측면(7)측에 배치되어 있다.
복수의 제1 및 제2 내부 전극(21,25)은, 1층의 유전체층(9)을 사이에 개재하여 서로 대향하고 있다. 복수의 제3 및 제4 내부 전극(31,35)은 1층의 유전체층(9)을 사이에 개재하여 서로 대향하고 있다.
제1 내부 전극(21)과 제3 내부 전극(31)은, 제3 및 제4 측면(6,7)의 대향 방향으로 소정의 간격을 갖는 동시에 제1 및 제2 주면(2,3)의 대향 방향에 있어서 동일한 위치(층)에 배치되어 있다. 제1 및 제3 내부 전극(21,31)은 제3 측면(6)으로부터 제4 측면(7)으로 향하는 방향에서, 제1 내부 전극(21), 제3 내부 전극(31)의 순으로 배치되어 있다.
제2 내부 전극(25)과 제4 내부 전극(35)은, 제3 및 제4 측면(6,7)의 대향 방향으로 소정의 간격을 갖는 동시에 제1 및 제2 주면(2,3)의 대향 방향에 있어서 동일한 위치(층)에 배치되어 있다. 제2 및 제4 내부 전극(25,35)은 제3 측면(6)으로부터 제4 측면(7)을 향하는 방향에서, 제2 내부 전극(25), 제4 내부 전극(35)의 순으로 배치되어 있다.
각 제1 내부 전극(21)에는 적층체(1)의 제1 측면(4)으로 인출되도록 연신되는 인출 도체(22)가 형성되어 있다. 인출 도체(22)는 일단이 제1 내부 전극(21)의 제1 측면(4)측의 가장자리에 접속되고, 타단이 제1 측면(4)에 노출되어 있다. 인출 도체(22)는 제1 내부 전극(21)과 일체로 형성되어 있다.
제5 단자 전극(15)은 각 인출 도체(22)의 제1 측면(4)에 노출된 부분을 모두 덮도록 형성된다. 인출 도체(22)는 제5 단자 전극(15)에 접속되어 있다. 이것에 의해, 각 제1 내부 전극(21)은 제5 단자 전극(15)을 통해서 서로 전기적으로 접속되게 된다. 이것에 의해, 복수의 제1 내부 전극(21)은 병렬 접속되게 된다.
복수의 제1 내부 전극(21) 중, 주면(2)에 가장 근접하여 배치되는 제1 내부 전극(21)에는, 인출 도체(22) 외에, 적층체(1)의 제1 측면(4)으로 인출되도록 연신되는 인출 도체(23)가 형성되어 있다. 인출 도체(23)는 일단이 제1 내부 전극(21)의 제1 측면(4)측의 가장자리에 접속되고, 타단이 제1 측면(4)에 노출되어 있다. 인출 도체(23)는 제1 내부 전극(21)과 일체로 형성되어 있다.
제1 단자 전극(11)은 인출 도체(23)의 제1 측면(4)에 노출된 부분을 모두 덮도록 형성되어 있다. 인출 도체(23)는 제1 단자 전극(11)에 접속되어 있다. 복수의 제1 내부 전극(21)은 제5 단자 전극(15)을 통해서 서로 전기적으로 접속되어 있기 때문에, 모든 제1 내부 전극(21)이 제1 단자 전극(11)에 전기적으로 접속되게 된다.
각 제2 내부 전극(25)에는 적층체(1)의 제2 측면(5)으로 인출되도록 연신되는 인출 도체(26)가 형성되어 있다. 인출 도체(26)는 일단이 제2 내부 전극(25)의 제2 측면(5)측의 가장자리에 접속되고, 타단이 제2 측면(5)에 노출되어 있다. 인출 도체(26)는 제2 내부 전극(25)과 일체로 형성되어 있다.
제2 단자 전극(12)은 각 인출 도체(26)의 제2 측면(5)에 노출된 부분을 모두 덮도록 형성되어 있다. 인출 도체(26)는 제2 단자 전극(12)에 접속되어 있다. 이것에 의해, 모든 제2 내부 전극(25)은 제2 단자 전극(12)을 통해서 서로 전기적으로 접속되게 된다.
각 제3 내부 전극(31)에는 적층체(1)의 제2 측면(5)에 인출되도록 연신되는 인출 도체(32)가 형성되어 있다. 인출 도체(32)는 일단이 제3 내부 전극(31)의 제2 측면(5)측의 가장자리에 접속되고, 타단이 제2 측면(5)에 노출되어 있다. 인출 도체(32)는 제3 내부 전극(31)과 일체로 형성되어 있다.
제6 단자 전극(16)은 각 인출 도체(32)의 제2 측면(5)에 노출된 부분을 모두 덮도록 형성되어 있다. 인출 도체(32)는 제6 단자 전극(16)에 접속되어 있다. 이것에 의해, 모든 제3 내부 전극(31)은 제6 단자 전극(16)을 통해서 서로 전기적으로 접속되게 된다. 이것에 의해, 복수의 제3 내부 전극(31)은 병렬 접속되게 된다.
복수의 제3 내부 전극(31) 중, 주면(2)에 가장 근접하도록 배치되는 제3 내부 전극(31)에는, 적층체(1)의 제2 측면(5)에 인출되도록 연신되는 인출 도체(33)가 형성되어 있다. 인출 도체(33)는 일단이 제3 내부 전극(31)의 제2 측면(5)측의 가장자리에 접속되고, 타단이 제2 측면(5)에 노출되어 있다. 인출 도체(33)는 제3 내부 전극(31)과 일체로 형성되어 있다.
제3 단자 전극(13)은 인출 도체(33)의 제2 측면(5)에 노출된 부분을 모두 덮도록 형성되어 있다. 인출 도체(33)는 제3 단자 전극(13)에 접속되어 있다. 복수의 제3 내부 전극(31)은 제6 단자 전극(16)을 통해서 서로 전기적으로 접속되어 있기 때문에, 모든 제3 내부 전극(31)이 제3 단자 전극(13)에 전기적으로 접속되게 된다.
각 제4 내부 전극(35)에는 적층체(1)의 제1 측면(4)에 인출되도록 연신되는 인출 도체(36)가 형성되어 있다. 인출 도체(36)는 일단이 제4 내부 전극(35)의 제1 측면(4)측의 가장자리에 접속되고, 타단이 제1 측면(4)에 노출되어 있다. 인출 도체(36)는 제4 내부 전극(35)과 일체로 형성되어 있다.
제4 단자 전극(14)은 각 인출 도체(36)의 제1 측면(4)에 노출된 부분을 모두 덮도록 형성되어 있다. 인출 도체(36)는 제4 단자 전극(14)에 접속되어 있다. 이것에 의해, 모든 제4 내부 전극(35)은 제4 단자 전극(14)을 통해서 서로 전기적으로 접속되게 된다.
이상에 의해, 적층 콘덴서 어레이 C1에서는, 복수의 제1 및 제2 내부 전극(21,25)과 복수의 유전체층(9)에 의해, 보다 구체적으로는 복수의 제1 및 제2 내부 전극(21,25)과, 상기 복수의 제1 및 제2 내부 전극(21,25) 사이에 각각 1층씩 개재된 유전체층(9)에 의해 제1 콘덴서 C11이 형성된다. 적층 콘덴서 어레이 C1에서는, 복수의 제3 및 제4 내부 전극(31,35)과 복수의 유전체층(9)에 의해, 보다 구체적으로는 복수의 제3 및 제4 내부 전극(31,35)과, 상기 복수의 제3 및 제4 내부 전극(31,35) 사이에 각각 개재된 유전체층(9)에 의해 제2 콘덴서 C12가 형성된다.
도 3은 도 1에 도시하는 적층 콘덴서 어레이 C1의 III-III선 단면도이다. 적층 콘덴서 어레이 C1의 제1 및 제2 측면(4,5) 위에 각각 형성된 제5 및 제6 단자 전극(15,16)은, 적층체(1)의 표면(제1 및 제2 측면(4,5))측에서부터, 제2 전극층(42)과 제1 전극층(44)이 순차 적층된 적층 구조를 가진다. 구체적으로는, 제2 전극층(42)은 적층체(1)의 제1 및 제2 측면(4,5)의 표면 및 제1 및 제2 주면(2,3)에 접촉하도록 형성되고, 제1 전극층(44)은 제2 전극층(42)을 덮도록 형성되어 있다.
제2 전극층(42)은, 예를 들면, 도전성의 금속 분말, 유리 플릿, 바인더, 분산제 및 용제 중 적어도 하나를 포함하는 도체 페이스트를 소결함으로써 형성된다. 이 제2 전극층(42)은, 예를 들면, Cu, Ag, Pd, Au, Pt, Fe, Zn, Al, Sn 및 Ni로부터 선택되는 적어도 하나의 원소를 포함하는 금속 성분과 유리 성분을 함유한다. 제2 전극층(42)은 적층체(1) 및 제1 전극층(44) 사이에 배치되고 적층체(1) 및 제1 전극층(44)과 밀착되어 있다. 이것에 의해, 제5 및 제6 단자 전극(15,16)과 적층체(1)의 밀착성을 향상시켜 적층 콘덴서 어레이 C1의 신뢰성을 충분히 높게 할 수 있다.
제1 전극층(44)은, 예를 들면, 도전성의 금속 분말, 유리 플릿, 바인더, 분산제 및 용제 중 적어도 하나를 포함하는 도체 그린시트를 소결함으로써 형성된다. 이로 인해, 제1 전극층(44)은 높은 치수 정밀도를 가지고 있고, 제5 및 제6 단자 전극(15,16)의 사이즈 및 형상을 고정밀도로 조정하여, 높은 위치 정밀도로 배치할 수 있다. 또한, 제5 및 제6 단자 전극(15,16)의 두께 편차를 충분히 작게 할 수 있다. 제1 전극층(44)은, 예를 들면, Cu, Ag, Pd, Au, Pt, Fe, Zn, Al, Sn 및 Ni로부터 선택되는 적어도 하나의 원소를 포함하는 금속 성분을 함유한다. 제1 전극층(44)의 유리 성분의 함유량은 제2 전극층(42)보다도 적어도 된다. 제1 전극층(44)은 유리 성분을 포함하지 않아도 좋다.
제1 및 제2 측면(4,5) 위에 각각 형성되는 제1 내지 제4 단자 전극(11 내지 14)도, 제5 및 제6 단자 전극(15,16)과 같이, 도 3에 도시하는 제2 전극층(42)과 제1 전극층(44)이 순차 적층된 적층 구조를 가진다. 따라서, 본 실시 형태의 적층 콘덴서 어레이 C1은, 제1 내지 제6 단자 전극(11 내지 16)의 사이즈 및 형상을 고정밀도로 조정하여, 높은 위치 정밀도로 배치할 수 있다. 또한, 제1 내지 제6 단자 전극(11 내지 16)의 두께 편차를 충분히 작게 할 수 있다.
제1 내지 제6 단자 전극(11 내지 16)은 도체 그린시트를 사용하여 형성된 제1 전극층(44)을 갖기 때문에, 도체 페이스트만을 사용하여 형성된 단자 전극에 비해, 적층체(1)의 모서리부(56) 위의 단자 전극의 두께(r)와, 주면(2,3) 위의 단자 전극의 두께(H1)와, 측면(4,5) 위의 단자 전극의 두께(H2)의 차이를, 종래보다도 충분히 작게 할 수 있다. 특히, 두께(H1) 및 두께(H2)의 두께를 크게 하지 않고, 두께(r)를 크게 할 수 있기 때문에, 적층 콘덴서 어레이의 신뢰성을 향상시킬 수 있다. 또한, 두께(H1), 두께(H2) 및 두께(r)의 각각에 있어서의 두께 편차도 작게 할 수 있다.
제1 내지 제6 단자 전극(11 내지 16)은 제1 전극층(44)의 표면 위에 도금층을 가지고 있어도 양호하다. 이 경우, 제1 내지 제6 단자 전극(11 내지 16)은 적층체(1)측으로부터 제2 전극층(42) 및 제1 전극층(44)을 소결한 후, 그 위에 도금층을 형성함으로써, 제2 전극층(42), 제1 전극층(44) 및 도금층이 순차 적층된 적층 구조를 갖게 된다. 또한, 도금층은 제1 전극층(44)측에서부터 Ni 도금층과 Sn 도금층이 순차 적층된 적층 구조를 가지고 있어도 좋다.
제1 내지 제6 단자 전극(11 내지 16)에 있어서의 제1 전극층(44)은, 적층체(1)의 제1 및 제2 주면(2,3) 및 제1 및 제2 측면(4,5)으로부터 선택되는 적어도 하나의 면 위에 있어서, 제2 전극층(42)의 일부를 덮도록 형성되어 있어도 좋다. 이 경우, 제2 전극층(42)의 다른 부는, 제1 전극층(44)에 의해 덮이지 않고, 도금층과 직접 접촉하게 된다. 이러한 구조로 하면, 제1 전극층(44)과 제2 전극층(42)의 소결성의 차이에 기초하는 수축률의 차이에 의해 발생하는 응력을 저감할 수 있다. 그 결과, 제1 전극층(44)과 제2 전극층(42)이 박리되거나, 제1 내지 제6 단자 전극(11 내지 16)에 균열이 발생하는 것을 억제할 수 있다.
도 4는 상기 세라믹 전자 부품 C1의 변형예에 있어서의 단면의 일부를 확대하여 도시하는 부분 단면도이다. 즉, 도 4는 도 3과 같은 단면에 있어서의 세라믹 전자 부품의 모서리부를 도시하는 부분 단면도이다. 세라믹 전자 부품 C3에 있어서의 제5 단자 전극(15)은, 제1 측면(4)으로부터 제1 주면(2)으로 감싸듯이 형성되어 있다. 제1 전극층(44)은 세라믹 소체(1)의 모서리부(56) 위에 있어서의 제2 전극층(42) 전체를 덮도록 형성된다. 그리고, 제1 주면(2) 위에 형성된 제1 전극층(44)은 그 선단 부분의 두께가 제1 주면(2)의 중앙부를 향하여 작아지고 있고, 그 선단은 제2 전극층(42)에 동화되어 있다. 이것에 의해, 제1 주면(2) 위에 있어서의 제5 단자 전극(15)의 두께 편차를 작게 할 수 있다.
제1 및 제2 측면(4,5) 위에 형성되는 제1 내지 제4 단자 전극(11 내지 14) 및 제6 단자 전극(16)도, 제5 단자 전극(15)과 같이, 도 4에 도시하는 제2 전극층(42)과 제1 전극층(44)이 순차 적층된 적층 구조를 가진다. 제1 전극층(44)은 도체 그린시트를 사용하여 형성되기 때문에, 제1 내지 제6 단자 전극(11 내지 16)의 랩어라운드부(W)의 길이 편차를 작게 할 수 있다.
다음에, 본 발명의 세라믹 전자 부품의 제조 방법의 적합한 실시 형태를 설명한다. 본 실시 형태의 세라믹 전자 부품의 제조 방법은, 도 1 및 도 2에 도시하는 적층 콘덴서 어레이 C1의 제조 방법이다. 적층 콘덴서 어레이 C1의 제조 방법은, 적층체(1)의 형성 공정, 도체 그린시트의 형성 공정, 도체 페이스트의 부착 공정, 도체 그린시트의 첩부 공정, 건조 공정, 전극 소결 공정, 및 도금 공정을 가진다. 이하, 각 공정에 관해서, 적절히 도면을 참조하여 상세하게 설명한다.
적층체(1)의 형성 공정에서는, 우선, 유전체층(9)이 되는 세라믹 그린시트를 형성한다. 세라믹 그린시트는 닥터 블레이드법 등을 사용하여 세라믹 슬러리를 PET(폴리에틸렌텔레프탈레이트) 필름 위에, 도포후, 건조시켜서 형성할 수 있다. 세라믹 슬러리는, 예를 들면, 티탄산바륨을 주성분으로 하는 유전체 재료에 용제 및 가소제 등을 첨가하고, 혼합함으로써 얻을 수 있다. 형성된 세라믹 그린시트에, 내부 전극 및 인출 전극이 되는 전극 패턴을 스크린 인쇄하고, 건조시킨다. 전극 패턴의 스크린 인쇄에는, Cu 분말 또는 Ni 분말에 바인더나 용제 등을 혼합한 전극 페이스트를 사용할 수 있다.
통상, 복수의 콘덴서 소체를 동시에 작성하기 위해서, 세라믹 그린시트에는 복수의 전극 패턴이 종횡으로 배열되도록 형성되어 있다. 이와 같이 하여 복수의 전극 패턴 부착 그린시트를 형성하여 적층하고, 적층 방향과 평행하고 수직으로 교차되는 2개의 면에서 어레이마다 절단함으로써 직방체 형상의 적층 칩, 즉 각각의 콘덴서 그린체를 형성한다. 그 후, 적층 칩을 가열 처리하여 탈바인더를 행한다. 가열 처리는 180 내지 400℃에서 0.5 내지 30시간 동안 행하는 것이 바람직하다. 가열 처리하여 얻어진 적층 칩을 800 내지 1400℃에서 0.5 내지 8.0시간 동안 소성하고, 필요에 따라 배럴 연마하여 모따기를 행한다. 이것에 의해 직방체 형상의 적층체(1)를 얻을 수 있다.
도체 그린시트의 형성 공정에서는, 우선, PET(폴리에틸렌텔레프탈레이트) 필름 위에, 도체 그린시트용의 페이스트를 70㎛ 정도의 두께로 도포한다. 도체 그린시트용의 페이스트는, Cu, Ag, Pd, Au, Pt, Fe, Zn, Al, Sn 또는 Ni를 포함하는 금속이나 합금의 분말과 수지성의 바인더와 유기 용제를 혼합한 것을 사용할 수 있다.
다음에, PET 필름 위에 도포한 페이스트를 건조시켜 도체 그린시트를 형성한다. 건조후의 도체 그린시트는 보형성을 갖는 범위이면, 유기 성분이 잔류하고 있어도 된다. 도체 그린시트의 두께는 10 내지 50㎛ 정도로 할 수 있다.
도체 그린시트를 PET 필름 위에서 원하는 사이즈(길이, 폭)로 절단하고, PET 필름으로부터 박리함으로써, 도체 그린시트(60)(도 6)를 형성한다. 이 때, 적층체(1)에 첩부하는 도체 그린시트의 면(62)이, 적층체(1)의 제1 측면(4) 또는 제2 측면(5)에 도포된 도체 페이스트의 표면과 동일 사이즈나, 또는 적층체(1)의 제1 측면(4) 또는 제2 측면(5)에 노출된 인출 도체를 모두 덮는 사이즈가 되도록 절단하는 것이 바람직하다. 이것에 의해, 단자 전극이 적층체(1)의 윤곽을 따른 형상이 되어 치수 정밀도가 우수한 단자 전극을 갖는 적층 콘덴서 어레이 C1을 형성할 수 있다.
도체 페이스트의 부착 공정에서는, 적층 콘덴서 어레이 C1의 단자 전극의 위치에 대응하도록, 적층체(1)의 표면에 도체 페이스트를 부착시킨다. 도체 페이스트로서는, 도체 그린시트용의 페이스트가 함유하는 성분에 유리 플릿을 첨가한 것을 사용할 수도 있다. 적층체(1)에 도전 페이스트를 부착시키는 방법으로서는, 도 5에 도시하는 방법을 들 수 있다.
도 5는 본 실시 형태의 적층 콘덴서 어레이 C1의 제조 방법에 있어서의 도체 페이스트의 부착 공정을 모식적으로 도시하는 개략도이다. 우선, 한 표면에 인출 도체의 폭 및 간격에 따른 3개의 홈(52)이 형성된 고무 등의 탄성체(50)를 준비한다. 이 홈(52)에 디스펜서 등을 사용하여 도체 페이스트(54)를 충전한 후, 도체 페이스트(54)의 표면이 평활해지도록, 예를 들면 스퀴지로 긁어 낸다. 이 때, 탄성체(50)의 홈(52)로부터 넘친 잉여 도체 페이스트(54)를 긁어 내어도 된다.
그 후, 적층체(1)의 제1 측면(4)의 소정의 위치, 즉 인출 도체가 노출되어 있는 위치에 제2 전극층(42)이 형성되도록, 적층체(1)를 탄성체(50) 위에서 위치 결정한다. 위치 결정한 후, 탄성체(50)를 적층체(1)를 향하여 이동시키고, 도 5에 도시하는 바와 같이 적층체(1)의 제1 측면(4)에 탄성체(50)를 가압한다. 이 때, 적층체(1)가 탄성체(50)에 가라 앉음으로써, 적층체(1)의 제1 측면(4) 위, 및 제1 측면(4)에 이웃하는 제1 및 제2 주면(2,3)의 일부로 감싸도록, 홈(52)에 충전되어 있던 도체 페이스트(54)가 전사된다. 이와 같이 하여 도체 페이스트(54)가 제1 및 제2 주면(2,3)의 대향 방향을 따라, 제1 측면(4)의 일부를 덮도록, 또한, 제1 및 제2 주면(2,3)에 걸쳐서 감싸도록 연속하여 적층체(1) 위의 3개소에 동시에 부착된다. 즉 3개의 제2 전극층(42)이 형성된다.
도 6은 본 실시 형태의 적층 콘덴서 어레이 C1의 제조 방법에 있어서의 도체 그린시트의 첩부 공정을 모식적으로 도시하는 설명도이다. 도 6은 적층체(1)의 제4 측면(7)에 수직인 방향에서 본 경우의 첩부 공정을 모식적으로 도시하고 있다. 도체 그린시트의 첩부 공정에서는, 도 6에 도시하는 바와 같이, 적층체(1)의 제1 측면(4) 위에 부착된 도체 페이스트(54) 위에 도체 그린시트(60)의 일면(62)을 첩합한다. 즉, 적층체(1)의 도체 페이스트(54)가 부착되어 있는 제1 측면(4)이 도체 그린시트(60)의 일면(62)을 향하도록 하고, 적층체(1)를 PET 필름 위의 도체 그린시트(60)에 가압한다. 계속해서 PET 필름으로부터 도체 그린시트(60)를 박리한다. 이와 같이 하여 도체 페이스트(54) 위에 도체 그린시트(60)가 첩부된다.
도체 그린시트(60)를 적층체(1)의 제1 측면(4) 위에 부착된 도체 페이스트(54)에 첩부하면, 도체 그린시트(60)는 적층체(1)의 제1 및 제2 주면(2,3)에 도포된 도체 페이스트(54)에 의해, 적층체(1)의 모서리부(56)를 따라 변형된다. 즉, 도체 그린시트(60)는 제1 측면(4), 모서리부(56), 및 제1 및 제2 주면(2,3)에 도포된 도체 페이스트를 덮도록 변형된다. 이와 같이 변형되는 것은, 도체 페이스트(54)에 포함되는 유기 용제가, 거의 건조된 도체 그린시트(60)에 침투하여 도체 그린시트(60) 중에 잔류하고 있는 유기 성분을 용해하기 때문이다. 이와 같이 하여 도체 그린시트(60)는 도체 페이스트(54)를 개재하여 적층체(1)에 첩합되고, 도체 그린시트(60)와 도체 페이스트(54)가 일체화된다. 또한, 도체 그린시트(60) 중에 잔류하고 있는 유기 성분으로서는, 예를 들면, 도체 그린시트용의 페이스트에 포함되는 바인더를 들 수 있다.
적층 콘덴서 어레이 C1은, 측면(4) 위에 3개의 단자 전극(11,14,15)을 갖기 때문에, 첩부 공정에서는 도체 그린시트(60)를 3개 준비한다. 그리고, 도체 그린시트(60)를, 적층체(1)의 3개소에 도포된 도전 페이스트에 대응하는 위치에 각각 배치한다. 그리고, 적층체(1)를 3개의 도체 그린시트(60)를 향하여 가압한다. 이것에 의해, 측면(4)의 3개소에 도포된 도체 페이스트 위에 3개의 도체 그린시트(60)가 각각 첩부된다.
건조 공정에서는, 적층체(1)에 부착된 도체 페이스트(54) 및 도체 그린시트(60)를 건조시켜 적층체(1)의 표면(제1 측면(4))측에서부터 제1 도체층과 제2 도체층이 적층된 단자 전극(11,14,15)의 전구체층을 형성한다. 또한, 도체 페이스트(54)와 도체 그린시트(60)의 함유 성분을 조정함으로써, 제1 도체층과 제2 도체층의 조성이 서로 상이한 것으로 해도 좋다. 도체 페이스트(54)와 도체 그린시트(60)의 일체화성이나 밀착성은, 예를 들면, 도체 페이스트(54)에 포함되는 바인더의 함유량을 변경함으로써 조정할 수 있다.
계속해서, 적층체(1)의 제2 측면(5)측에 관해서도, 제1 측면(4)측과 같이 하여, 도체 페이스트의 부착 공정, 도체 그린시트의 첩부 공정 및 건조 공정을 행한다. 이것에 의해, 적층체(1)의 제2 측면(5)측에도 단자 전극(12,13,16)의 전구체층을 형성한다.
전극 소결 공정에서는, 제1 측면(4) 위에 형성된 단자 전극(11,14,15)의 전구체층과, 제2 측면(5) 위에 형성된 단자 전극(12,13,16)의 전구체층을 소결하여, 적층체(1)측에서부터 제2 전극층(42)과 제1 전극층(44)이 순차 적층된 단자 전극을 형성한다. 소결은 대기중 또는 환원 분위기중, 예를 들면 400 내지 850℃에서 0.2 내지 5.0시간 동안 행한다.
전극 소결 공정 후, 각 단자 전극의 제1 전극층(44) 위에, 도금층을 형성하는 도금 공정을 행해도 좋다. 도금 공정은 각 단자 전극에 전기 도금을 가하여, 각 제1 전극층(44) 위에 도금층을 형성하는 공정이다. 도금층은, 예를 들면 Ni 도금욕(예를 들면, 와트욕), 및 Sn 도금욕(예를 들면, 중성 Sn 도금욕)을 사용한 배럴 도금법 등에 의해, 형성해도 좋다. 이것에 의해, 제1 전극층(44)측에서부터, Ni 도금층과 Sn 도금층이 순차 형성된 도금층을 얻을 수 있다.
상기의 공정에 의해 얻어지는 적층 콘덴서 어레이 C1은, 단자 전극(11 내지 16)이 도체 페이스트(54)에 유래하는 제2 전극층(42) 위에, 도체 그린시트(60)를 소결하여 형성된 제1 전극층(44)을 갖는 점에서, 도체 페이스트만을 사용하여 단자 전극을 제조하는 경우에 비해, 단자 전극의 형상(폭 및 랩어라운드부(W)의 길이) 및 두께(H1,H2,r)를 높은 정밀도로 조정할 수 있다. 또한, 도체 페이스트만을 사용하여 단자 전극을 형성하는 경우에 비해, 단자 전극의 두께(H1,H2,r)의 균일성을 향상시킬 수 있다. 그 결과, 특히 적층 콘덴서 어레이 C1의 모서리부에 있어서의 단자 전극의 두께(r)가 얇아지는(H1,H2>r) 것을 회피하여 우수한 신뢰성을 갖는 적층 콘덴서 어레이 C1으로 할 수 있다.
또한, 적층 콘덴서 어레이 C1은 제1 전극층(44)과 적층체(1) 사이에, 도체 페이스트(54)를 개재하여 제2 전극층(42)을 구비하고 있기 때문에, 적층체(1)와 단자 전극(11 내지 16)의 밀착성이 우수하다.
도 7은 본 발명의 세라믹 전자 부품의 적합한 다른 실시 형태인 적층 콘덴서 어레이의 사시도이다. 도면을 참조하여, 본 발명의 다른 실시 형태에 따르는 적층 콘덴서 어레이 C2에 관해서 설명한다.
적층 콘덴서 어레이 C2는 단자 전극의 수 등의 점에서 상기 실시 형태에 따르는 적층 콘덴서 어레이 C1과 상이하다. 적층 콘덴서 어레이 C2는, 도 7에 도시하는 바와 같이, 콘덴서 소체로서의 적층체(1)와, 적층체(1)의 외표면에 배치된 복수의 단자 전극(11 내지 18)을 구비한다.
제7 및 제8 단자 전극(17,18)은 제1 내지 제6 단자 전극(11 내지 16)과 동일하게, 적층체(1)의 표면(제1 및 제2 측면(4,5))측에서부터, 도체 페이스트에 유래하는 제2 전극층(42)과 도체 그린시트에 유래하는 제1 전극층(44)이 적층된 적층 구조를 가진다. 또한, 필요에 따라서, 제7 및 제8 단자 전극(17,18)은, 제1 내지 제6 단자 전극(11 내지 16)과 같이, 제1 전극층(44) 위에 도금층을 가지고 있어도 좋다.
제7 단자 전극(17)은 적층체(1)의 제3 측면(6)에 배치되어 있다. 제7 단자 전극(17)은 제1 및 제2 주면(2,3)의 대향 방향을 따라 제3 측면(6)의 일부를 덮도록, 또한, 제1 및 제2 주면(2,3)에 걸쳐서 형성되어 있다. 제7 단자 전극(17)은 제3 측면(6) 위에 있어서, 제1 및 제2 측면(4,5)의 대향 방향에서의 대략 중앙에 위치하고 있다.
제8 단자 전극(18)은 적층체(1)의 제4 측면(7)에 배치되어 있다. 제8 단자 전극(18)은 제1 및 제2 주면(2,3)의 대향 방향을 따라 제4 측면(7)의 일부를 덮도록, 또한, 제1 및 제2 주면(2,3)에 걸쳐서 형성되어 있다. 제8 단자 전극(18)은 제4 측면(7) 위에 있어서, 제1 및 제2 측면(4,5)의 대향 방향에서의 대략 중앙에 위치하고 있다.
도 8은 도 7의 적층 콘덴서 어레이 C2에 포함되는 콘덴서 소체(적층체(1))의 분해 사시도이다. 각 제2 내부 전극(25)에는 적층체(1)의 제3 측면(6)으로 인출되도록 연신되는 인출 도체(27)가 형성되어 있다. 인출 도체(27)는 일단이 제2 내부 전극(25)의 제3 측면(6)측의 가장자리에 접속되고, 타단이 제3 측면(6)에 노출되어 있다. 인출 도체(27)는 제2 내부 전극(25)과 일체로 형성되어 있다.
제7 단자 전극(17)은 각 인출 도체(27)의 제3 측면(6)에 노출된 부분을 모두 덮도록 형성되어 있다. 또한, 인출 도체(27)는 제7 단자 전극(17)에 접속되어 있다. 이것에 의해, 각 제2 내부 전극(25)은 제7 단자 전극(17)을 통해서 서로 전기적으로 접속되게 된다. 이것에 의해, 복수의 제2 내부 전극(25)은 병렬 접속되게 된다.
복수의 제2 내부 전극(25) 중, 제1 주면(2)에 가장 근접하여 배치되는 제2 내부 전극(25)에는, 인출 도체(27) 외에, 인출 도체(26)가 형성되어 있다. 복수의 제2 내부 전극(25)은 제7 단자 전극(17)을 통해서 서로 전기적으로 접속되어 있기 때문에, 모든 제2 내부 전극(25)이 제2 단자 전극(12)에 전기적으로 접속되게 된다.
각 제4 내부 전극(35)에는 적층체(1)의 제4 측면(7)으로 인출되도록 연신되는 인출 도체(37)가 형성되어 있다. 인출 도체(37)는 일단이 제4 내부 전극(35)의 제4 측면(7)측의 가장자리에 접속되고, 타단이 제4 측면(7)에 노출되어 있다. 인출 도체(37)는 제4 내부 전극(35)과 일체로 형성되어 있다.
제8 단자 전극(18)은 각 인출 도체(37)의 제4 측면(7)에 노출된 부분을 모두 덮도록 형성되어 있다. 또한, 인출 도체(37)는 제8 단자 전극(18)에 접속되어 있다. 이것에 의해, 각 제4 내부 전극(35)은 제8 단자 전극(18)을 통해서 서로 전기적으로 접속되게 된다. 이것에 의해, 복수의 제4 내부 전극(35)은 병렬 접속되게 된다.
복수의 제4 내부 전극(35) 중, 제1 주면(2)에 가장 근접하여 배치되는 제4 내부 전극(35)에는, 인출 도체(37) 외에, 인출 도체(36)가 형성되어 있다. 복수의 제4 내부 전극(35)은 제8 단자 전극(18)을 통해서 서로 전기적으로 접속되어 있기 때문에, 모든 제4 내부 전극(35)이 제4 단자 전극(14)에 전기적으로 접속되게 된다.
이상에 의해, 적층 콘덴서 어레이 C2에서는, 적층 콘덴서 어레이 C1과 동일하게, 제1 및 제2 콘덴서 C11, C12가 형성된다. 본 실시 형태의 적층 콘덴서 어레이 C2는, 상기의 적층 콘덴서 어레이 C1와 같은 제조 방법에 의해 제조할 수 있다.
이상, 본 발명의 적합한 실시 형태에 관해서 설명했지만, 본 발명은 상기 실시 형태에 의해 조금도 한정되는 것이 아니다. 예를 들면, 상기 실시 형태에서는 적층 콘덴서 어레이를 사용하여 설명했지만, 이것에 한정되는 것이 아니다. 본 발명의 세라믹 전자 부품은, 예를 들면, 코몬 모드 필터 어레이, 칩 배리스터 어레이라도 좋다. 또한, 적층체(1) 및 세라믹 전자 부품은 직방체 형상으로 한정되는 것이 아니며, 입방체 형상이나 직방체 형상의 능선 부분에 모따기가 가해져 모서리부가 R 형상으로 되어 있는 형상이라도 좋다.
본 발명에 의하면, 우수한 치수 정밀도를 갖는 동시에, 두께의 편차가 충분히 억제된 단자 전극을 구비하는 어레이형의 세라믹 전자 부품을 제공할 수 있다.

Claims (4)

  1. 내부 전극이 매설된 세라믹 소체와, 상기 세라믹 소체 위에 복수의 단자 전극을 구비하는 어레이형의 세라믹 전자 부품으로서,
    상기 단자 전극은 도체 그린시트를 소결하여 형성된 제1 전극층을 갖는 세라믹 전자 부품.
  2. 제 1 항에 있어서, 상기 단자 전극은 상기 전극층과 상기 세라믹 소체 사이에, 도체 페이스트를 소결하여 형성된 제2 전극층을 또한 갖는, 세라믹 전자 부품.
  3. 제 2 항에 있어서, 상기 세라믹 소체의 모서리부 위에 있어서, 상기 제1 전극층이 상기 제2 전극층 전체를 덮도록 형성되어 있는, 세라믹 전자 부품.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 세라믹 소체의 주면 및 측면의 적어도 한쪽 면 위에 있어서, 상기 제1 전극층이 상기 제2 전극층의 일부를 덮도록 형성되어 있는, 세라믹 전자 부품.
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