KR101551117B1 - 적층 커패시터 및 이의 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 275
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 49
- 239000011148 porous material Substances 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 16
- 238000007743 anodising Methods 0.000 claims description 14
- 230000000873 masking effect Effects 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 239000011347 resin Substances 0.000 claims description 13
- 229920005989 resin Polymers 0.000 claims description 13
- 239000008151 electrolyte solution Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 229910052782 aluminium Inorganic materials 0.000 description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 20
- 239000007772 electrode material Substances 0.000 description 14
- 239000003792 electrolyte Substances 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000002048 anodisation reaction Methods 0.000 description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
- H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
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Abstract
본 발명에 따른 적층 커패시터 및 이의 제조 방법에서, 적층 커패시터는 베이스 기판 상에 순차적으로 적층되고 서로 동일한 면적을 갖는 적어도 2개의 커패시터 전극들 및 상부 전극, 커패시터 전극들 상에 각각 형성된 유전층들, 및 베이스 기판 상에서 커패시터 전극들 및 상부 전극 각각과 연결되고, 커패시터 전극들의 일측에 배치된 연결 전극들을 포함한다.
Description
본 발명은 적층 커패시터 및 이의 제조 방법에 관한 것으로, 특히 높은 정전용량과 안정적인 구조를 갖는 적층 커패시터 및 이의 제조 방법에 관한 것이다.
커패시터는 기본적인 구조로서 2개의 전극들과 그 사이에 개재된 유전층을 포함한다. 커패시터에 전압이 인가되면, 양극에 유도된 양전하와 음극에 유도된 전자에 의해 전기적 인력이 발생하게 되어 전자와 양전하가 축적됨으로써 에너지가 저장된다. 최근에는 하나의 커패시터가 적어도 3개 이상의 전극들과 그들 사이에 각각 개재된 다수의 유전층을 포함하는 적층 커패시터가 소형화, 고전력 등의 수요로 인해 널리 이용되고 있다.
적층 커패시터에서는 전극들을 병렬로 연결하여 전압을 인가하는데, 이를 위해 실리콘 기판 상에 형성된 하부 전극을 기준으로 상기 실리콘 기판으로부터 멀어질수록 전극의 면적을 점점 감소시켜 형성하는 것이 필연적이다. 즉, 상기 하부 전극의 면적과 비교하여, 상기 하부 전극과 가장 먼 위치에 배치된 상부 전극의 면적이 작아지고, 이러한 전극 면적의 감소로 인해 적층 커패시터의 효율이 저하되는 문제점이 있다. 이러한 구조에서 전극들을 병렬로 연결하기 위한 외부 전극을 형성하는 경우에는 외부 압력에 의한 하부 전극이 손상되는 추가적인 문제도 발생한다.
본 발명은 위에서 언급한 문제점을 해결하기 위한 발명으로서, 본 발명의 일 목적은 커패시터 전극들의 최대 면적은 확보하면서도 외부에서 안정적으로 전압을 제공할 수 있는 적층 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 적층 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 커패시터는 베이스 기판 상에 순차적으로 적층되고 서로 동일한 면적을 갖는 적어도 2개의 커패시터 전극들 및 상부 전극, 상기 커패시터 전극들 상에 각각 형성된 유전층들 및 상기 베이스 기판 상에서 상기 커패시터 전극들 및 상기 상부 전극 각각과 연결되고, 상기 커패시터 전극들의 일측에 배치된 연결 전극들을 포함한다.
일 실시예에서, 상기 유전층들 각각의 상부표면에는 다수의 기공들이 형성될 수 있다.
일 실시예에서, 상기 커패시터 전극들 각각과 연결된 연결 전극은 커패시터 전극과 바로 위에 형성된 유전층과도 연결될 수 있다.
일 실시예에서, 상기 적층 커패시터는 상기 연결 전극들 중 적어도 어느 하나의 하부에 형성된 절연층을 더 포함할 수 있다. 이때, 상기 절연층은 상기 커패시터 전극들 및 상기 하부 전극이 형성된 상기 베이스 기판의 커패시터 영역의 주변부에 형성될 수 있다.
일 실시예에서, 상기 절연층은 각 연결 전극을 노출시키는 전극 노출부를 포함할 수 있다.
일 실시예에서, 상기 연결 전극들은 상기 커패시터 전극들의 일측에서 서로 이격되어 일렬로 배열될 수 있다.
일 실시예에서, 상기 연결 전극들 중 적어도 2개의 연결 전극은 서로 마주하여 상하로 적층될 수 있다. 이때, 서로 마주하여 상하로 적층된 연결 전극들은 전체적으로 직접 콘택하여 서로 전기적으로 연결될 수 있다.
일 실시예에서, 서로 마주하여 상하로 적층된 연결 전극들 사이에는 절연층이 개재되고, 상기 절연층 및 서로 마주하는 2개의 연결 전극을 관통하는 관통홀이 형성될 수 있다.
일 실시예에서, 상기 연결 전극들은 외부 전극을 통해서 사이드 콘택으로 전기적으로 연결될 수 있다.
일 실시예에서, 상기 커패시터 전극들은 상기 베이스 기판과 상기 상부 전극 사이에 배치된 제1 커패시터 전극, 제2 커패시터 전극 및 제3 커패시터 전극을 포함하고, 상기 유전층들은 상기 제1 커패시터 전극 상에 형성된 제1 유전층, 상기 제2 커패시터 전극 상에 형성된 제2 유전층 및 제3 커패시터 전극 상에 형성된 제3 유전층을 포함하며, 상기 연결 전극들은 상기 제1 커패시터 전극과 연결된 제1 연결 전극, 상기 제2 커패시터 전극과 연결된 제2 연결 전극, 상기 제3 커패시터 전극과 연결된 제3 연결 전극 및 상기 상부 전극과 연결된 제4 연결 전극을 포함할 수 있다.
일 실시예에서, 상기 제2 및 제3 연결 전극들 하부에 배치된 절연층을 더 포함하고, 상기 제2 연결 전극의 하부에 배치된 절연층의 두께는 상기 제3 연결 전극의 하부에 배치된 절연층의 두께보다 얇을 수 있다.
일 실시예에서, 상기 제1 연결 전극과 상기 제2 연결 전극은 서로 이격되어 배치되고, 상기 제3 연결 전극은 상기 제1 연결 전극 상에 배치되어 상기 제1 연결 전극과 마주하며, 상기 제4 연결 전극은 상기 제2 연결 전극 상에 배치되어 상기 제2 연결 전극과 마주할 수 있다.
일 실시예에서, 상기 제1 및 제3 연결 전극들이 외부의 제1 전극과 연결되고, 상기 제2 및 제4 연결 전극들이 외부의 제2 전극과 연결될 수 있다.
일 실시예에서, 상기 적층 커패시터는 상기 베이스 기판 상에 형성되고 상기 상부 전극과 함께 상기 커패시터 전극들 및 상기 유전층들을 개재시키는 하부 전극과, 상기 하부 전극 상에 형성된 하부 유전층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 적층 커패시터의 제조 방법에서, 베이스 기판 상에 제1 커패시터 전극, 제1 유전층 및 상기 제1 커패시터 전극과 연결되어 상기 제1 커패시터 전극의 일측에 배치된 제1 연결 전극을 형성하는 단계, 상기 제1 유전층 상에, 제2 커패시터 전극, 제2 유전층 및 상기 제2 커패시터 전극과 연결되어 상기 제2 커패시터 전극의 일측에 배치되고 상기 제1 연결 전극과 이격된 제2 연결 전극을 형성하는 단계 및 상기 제2 유전층 상에 상부 전극 및 상기 상부 전극과 연결되어 상기 상부 전극의 일측에 배치된 제3 연결 전극을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 연결 전극을 형성하는 단계는 상기 베이스 기판 상에 제1 전극층 및 상기 제1 연결 전극을 형성하는 단계 및 상기 제1 전극층을 양극 산화시켜 상기 제1 커패시터 전극 및 상기 제1 커패시터 전극 상에 배치된 상기 제1 유전층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 전극층을 양극 산화시키기 전에, 상기 제1 전극층과 상기 제1 연결 전극 사이에 마스킹 수지를 도포하고, 상기 제1 유전층을 형성하는 단계에서 상기 제1 전극층이 형성된 영역의 베이스 기판을 전해액에 침지시킬 수 있다.
일 실시예에서, 상기 제2 연결 전극을 형성하는 단계는 상기 베이스 기판 상에 제2 전극층 및 상기 제2 연결 전극을 형성하는 단계, 상기 제2 전극층과 상기 제2 연결 전극 사이에 마스킹 수지를 도포하는 단계 및 상기 제2 전극층이 형성된 영역의 베이스 기판을 전해액에 침지시켜 상기 제2 전극층을 양극 산화하여, 상기 제2 커패시터 전극 및 상기 제2 유전층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 연결 전극을 형성하기 전에, 상기 제1 커패시터 전극 및 상기 제1 연결 전극의 형성 영역을 제외한 나머지 영역을 커버하는 제1 절연층을 형성하는 단계와, 상기 제2 연결 전극을 형성하기 전에, 상기 제2 커패시터 전극 및 상기 제2 연결 전극의 형성 영역을 제외한 나머지 영역을 커버하는 제2 절연층을 형성하는 단계 및 상기 제3 전극을 형성하기 전에, 상기 상부 전극 및 상기 제3 연결 전극의 형성 영역을 제외한 나머지 영역을 커버하는 제3 절연층을 형성하는 단계를 더 수행할 수 있다.
일 실시예에서, 상기 제2 연결 전극은 상기 제1 절연층 상에 형성되고, 상기 상부 전극은 상기 제2 절연층 상에 형성될 수 있다.
일 실시예에서, 상기 제1 내지 제3 연결 전극들은 일 방향으로 일렬로 이격되어 배열될 수 있다.
일 실시예에서, 상기 제2 연결 전극은 상기 제1 연결 전극과 이격되어 형성되고, 상기 상부 전극은 상기 제1 연결 전극 상에 상기 제1 연결 전극과 마주하도록 형성될 수 있다.
일 실시예에서, 상기 상부 전극 및 상기 제3 연결 전극을 형성한 후에, 상기 제1 연결 전극, 상기 제2 절연층 및 상기 상부 전극이 적층된 영역에 관통홀을 형성하는 단계 및 상기 관통홀에 외부 전극을 형성하는 단계를 더 수행할 수 있다.
일 실시예에서, 상기 상부 전극 및 상기 제3 연결 전극을 형성한 후에, 상기 제1 및 제3 연결 전극들의 측면 단부와 상기 제2 연결 전극의 측면 단부를 노출시키는 단계를 더 수행할 수 있다.
일 실시예에서, 상기 상부 전극을 형성하기 전에, 상기 제2 유전층이 형성된 베이스 기판 상에 제3 커패시터 전극, 제3 유전층 및 상기 제3 커패시터 전극과 연결된 제4 연결 전극을 형성하는 단계와, 상기 제4 연결 전극이 형성된 베이스 기판 상에 제4 커패시터 전극, 제4 유전층 및 상기 제4 커패시터 전극과 연결된 제5 연결 전극을 형성하는 단계를 더 수행하고, 상기 제5 연결 전극을 형성하는 단계 후에 상기 상부 전극을 형성할 수 있다.
본 발명의 적층 커패시터 및 이의 제조 방법에 따르면, 커패시터 전극으로부터 연장된 연결 전극을 커패시터 영역의 주변부에 형성함으로써 커패시터 전극들의 최대 면적은 확보하면서도 외부에서 안정적으로 전압을 제공할 수 있는 구조의 적층 커패시터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 커패시터를 설명하기 위한 사시도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3은 도 1에 도시된 적층 커패시터의 연결 전극의 전기적 연결 관계를 설명하기 위한 평면도이다.
도 4 내지 도 10은 도 1에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 12는 도 11의 II-II' 라인 및 III-III' 라인을 따라 절단한 단면도이다.
도 13 내지 도 18은 도 11 및 도 12에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 20은 도 19의 IV-IV' 라인 및 V-V' 라인을 따라 절단한 단면도이다.
도 21 내지 도 24는 도 19 및 도 20에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 25는 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 26은 도 25의 VI-VI'라인을 따라 절단한 단면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 28은 도 27의 VII-VII' 라인 및 VIII-VIII' 라인을 따라 절단한 단면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3은 도 1에 도시된 적층 커패시터의 연결 전극의 전기적 연결 관계를 설명하기 위한 평면도이다.
도 4 내지 도 10은 도 1에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 12는 도 11의 II-II' 라인 및 III-III' 라인을 따라 절단한 단면도이다.
도 13 내지 도 18은 도 11 및 도 12에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 20은 도 19의 IV-IV' 라인 및 V-V' 라인을 따라 절단한 단면도이다.
도 21 내지 도 24는 도 19 및 도 20에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 25는 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 26은 도 25의 VI-VI'라인을 따라 절단한 단면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이다.
도 28은 도 27의 VII-VII' 라인 및 VIII-VIII' 라인을 따라 절단한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들에 대해서만 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 구성요소 등이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 구성요소 등이 존재하지 않거나 부가될 수 없음을 의미하는 것은 아니다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 적층 커패시터를 설명하기 위한 사시도이다.
도 1을 참조하면, 적층 커패시터(501)는 베이스 기판(BSU), 제1, 제2 및 제3 커패시터 전극들(212, 222, 232), 제1, 제2 및 제3 유전층들(214, 224, 234), 상부 전극(300) 및 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 포함한다.
베이스 기판(BSU)은 실리콘 웨이퍼일 수 있다. 이때, 실리콘 웨이퍼 상에는 실리카층이 형성될 수 있고, 상기 실리카층 상에는 베이스 기판(BSU) 상에 형성되는 전극들과의 접착력을 향상시키는 티타늄층이 더 형성될 수 있다.
제1 커패시터 전극(212)은 알루미늄 전극일 수 있다. 상기 알루미늄 전극은 알루미늄으로 이루어진 고순도 알루미늄이거나, 다른 금속이 부분적으로 함유된 알루미늄 합금일 수 있다. 제1 커패시터 전극(212)의 베이스 기판(BSU)의 일 영역에 형성되고, 이하에서는 설명의 편의상 제1 커패시터 전극(212)이 형성된 베이스 기판(BSU)의 일 영역을 "커패시터 영역"으로 지칭하여 설명한다. 상기 커패시터 영역을 제외한 베이스 기판(BSU)의 다른 영역은 "주변부"로 지칭하며, 상기 주변부 중에서 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)이 형성된 영역을 "전극 형성부"로 지칭하여 설명한다.
제1 유전층(214)은 제1 커패시터 전극(212) 상에 배치된다. 제1 유전층(214)은 제1 커패시터 전극(212)을 전체적으로 커버한다. 실질적으로는, 제1 유전층(214)은 제1 커패시터 전극(212)과 일체로 형성된다. 제1 유전층(214)은 제1 커패시터 전극(212)을 구성하는 알루미늄층의 일부가 양극 산화되어 형성하는 세라믹인 알루미늄 산화물을 포함할 수 있다. 즉, 알루미늄층의 표면을 양극 산화시키면 알루미늄이 산화되어 알루미늄 산화물이 되어 제1 유전층(214)을 형성하고 나머지는 잔류하여 제1 커패시터 전극(212)이 된다.
제1 연결 전극(CE1)은 제1 커패시터 전극(212)과 연결되고, 제1 커패시터 전극(212)의 일측에 배치된다. 제1 연결 전극(CE1)은 상기 주변부 중에서 상기 전극 형성부에 형성될 수 있고, 제1 커패시터 전극(212)으로부터 일 방향으로 연장되어 형성될 수 있다. 제1 연결 전극(CE1)은 제1 커패시터 전극(212)과 동일한 금속으로 형성된다. 제1 연결 전극(CE1)의 하부는 제1 연결 전극(CE1)과 연결되는 동시에, 제1 연결 전극(CE1)의 상부는 제1 유전층(214)과 연결될 수 있다. 제1 연결 전극(CE1)의 두께는, 제1 커패시터 전극(212)의 두께 및 제1 유전층(214)의 두께의 합과 실질적으로 동일할 수 있다.
제2 커패시터 전극(222)은 제1 유전층(214) 상에 배치되고, 알루미늄 전극일 수 있다. 제2 유전층(224)은 제2 커패시터 전극(222) 상에 배치되고, 알루미늄 산화물을 포함할 수 있다. 제2 커패시터 전극(222) 및 제2 유전층(224) 각각은 적층 위치를 제외하고는 제1 커패시터 전극(212) 및 제1 유전층(214)과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제2 연결 전극(CE2)은 제2 커패시터 전극(222)과 연결되고 제1 커패시터 전극(212)의 일측에 배치된다. 제2 연결 전극(CE2)은 제1 연결 전극(CE1)이 배치된 제1 커패시터 전극(212)의 일측과 동일한 측의 제2 커패시터 전극(222)의 일측에 배치된다. 제2 연결 전극(CE2)은 제2 커패시터 전극(222)으로부터 연장되어 상기 전극 형성부에 배치되며, 제1 연결 전극(CE1)과 이격되어 배치된다. 제2 연결 전극(CE2)은 제2 커패시터 전극(222)과 동일한 금속으로 형성되고, 제2 유전층(224)과도 연결된다. 즉, 제2 연결 전극(CE2)의 하부는 제2 커패시터 전극(222)과 연결되고, 제2 연결 전극(CE2)의 상부는 제2 유전층(224)과 연결된다.
제3 커패시터 전극(232)은 제2 유전층(224) 상에 배치되고, 알루미늄 전극일 수 있다. 제3 유전층(234)은 제3 커패시터 전극(232) 상에 배치되고, 알루미늄 산화물을 포함할 수 있다. 제3 커패시터 전극(232) 및 제3 유전층(234) 각각은 적층 위치를 제외하고는 제1 커패시터 전극(212) 및 제1 유전층(214)과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제3 연결 전극(CE3)은 제3 커패시터 전극(232)과 연결되고 제1 커패시터 전극(212)의 일측에 배치된다. 즉, 제3 연결 전극(CE3)은 제1 연결 전극(CE1)이 배치된 제1 커패시터 전극(212)의 일측과 동일한 측의 제3 커패시터 전극(232)의 일측에 배치된다. 제3 연결 전극(CE3)은 제3 커패시터 전극(232)으로부터 연장되어 상기 전극 형성부에 배치되며, 제2 연결 전극(CE2)과 이격되어 배치된다. 제3 연결 전극(CE3)은 제3 커패시터 전극(232)과 동일한 금속으로 형성되고, 제3 유전층(234)과도 연결된다. 즉, 제3 연결 전극(CE3)의 하부는 제3 커패시터 전극(232)과 연결되고, 제3 연결 전극(CE3)의 상부는 제3 유전층(234)과 연결된다.
상부 전극(300)은 제3 유전층(234) 상에 배치되고, 알루미늄 전극을 포함할 수 있다. 상부 전극(300)이 적층 커패시터(501)의 최상부 전극일 수 있다. 상부 전극(300)은 적층 위치를 제외하고는 제1 커패시터 전극(212)과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제4 연결 전극(CE4)은 상부 전극(300)과 연결되고 제1 커패시터 전극(212)의 일측에 배치된다. 제4 연결 전극(CE4)은 제1 연결 전극(CE1)이 배치된 제1 커패시터 전극(212)의 일측과 동일한 측의 상부 전극(300)의 일측에 배치된다. 제4 연결 전극(CE4)은 상부 전극(300)으로부터 연장되어 상기 전극 형성부에 배치되며, 제3 연결 전극(CE3)과 이격되어 배치된다. 상기 전극 형성부에서, 제1 연결 전극(CE1)을 기준으로, 제2 연결 전극(CE2), 제3 연결 전극(CE3) 및 제4 연결 전극(CE4)이 일 방향으로 일렬로 배열될 수 있다.
한편, 적층 커패시터(501)는 베이스 기판(BSU)과 제1 커패시터 전극(212) 사이에 배치된 하부 전극(110) 및 하부 유전층(120)을 더 포함할 수 있다.
하부 전극(110)은 베이스 기판(BSU) 바로 위에 형성된 전극으로서, 알루미늄 전극일 수 있다. 하부 전극(110)은 베이스 기판(BSU)에 전체적으로 형성될 수 있다. 하부 유전층(120)은 하부 전극(110) 상에 배치되고, 하부 전극(110)을 전체적으로 커버한다. 하부 유전층(120)은 하부 전극(110)을 구성하는 알루미늄층의 일부가 양극 산화되어 형성되는 세라믹인 알루미늄 산화물층일 수 있다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 2를 참조하면, 하부 전극(110), 하부 유전층(120), 제1 커패시터 전극(212), 제1 유전층(214), 제2 커패시터 전극(222), 제2 유전층(224), 제3 커패시터 전극(232), 제3 유전층(234) 및 상부 전극(300)이 베이스 기판(BSU) 상에 순차적으로 형성된다.
하부 전극(110), 제1, 제2 및 제3 커패시터 전극들(212, 222, 232)과 상부 전극(300) 각각은 상부표면 및 하부표면이 평평한 평탄면을 갖는다.
하부 유전층(120), 제1 유전층(214), 제2 유전층(224) 및 제3 유전층(234) 각각은 하부표면은 평탄면을 갖는 반면, 상부표면에는 다수의 기공들(POR)이 형성된다. 구체적으로, 하부 유전층(120)은 제1 커패시터 전극(212)을 향해 개구된 기공들(POR)을 포함한다. 또한, 제1 유전층(214)은 제2 커패시터 전극(222)을 향해 개구된 기공들(POR)을 포함하며, 제2 유전층(224)은 제3 커패시터 전극(232)을 향해 개구된 기공들(POR)을 포함하고, 제3 유전층(234)은 상부 전극(300)을 향해 개구된 기공들(POR)을 포함한다. 하부 유전층(120) 및 제1 내지 제3 유전층들(214, 224, 234) 각각은 알루미늄층의 양극 산화 공정을 통해서 형성된 기공들(POR)을 포함하는 기공층과 상기 기공층보다 치밀하게 형성된 치밀층을 포함할 수 있다. 일례로, 알루미늄층의 2번의 양극 산화 공정을 통해서 기공들의 바닥부인 치밀층은 기공층의 측벽부들과 수직하게 연결된 구조를 가질 수 있다. 이때, 상기 치밀층의 두께는 상기 기공층의 측벽부들의 두께보다 두꺼울 수 있다. 기공들(POR)이 외부 충격을 흡수할 수 있으므로 하부 유전층(120) 및 제1 내지 제3 유전층들(214, 224, 234)의 취성이 최소화될 수 있다.
이와 달리, 1번의 양극 산화 공정으로, 하부 유전층(120) 및 제1 내지 제3 유전층들(214, 224, 234) 각각에 형성된 기공은 바닥부가 움푹하게 파인 형태를 가질 수 있다.
도 3은 도 1에 도시된 적층 커패시터의 연결 전극의 전기적 연결 관계를 설명하기 위한 평면도이다.
도 3을 참조하면, 제1 연결 전극(CE1)을 기준으로 하여, 제2 연결 전극(CE2), 제3 연결 전극(CE3) 및 제4 연결 전극(CE4)이 일 방향으로 순차적으로 배열된 경우, 제1 연결 전극(CE1)과 제3 연결 전극(CE3)은 제1 전극과 연결되고, 제2 연결 전극(CE2)과 제4 연결 전극(CE4)은 제2 전극과 연결될 수 있다. 예를 들어, 상기 제1 전극은 양극이고, 상기 제2 전극은 음극일 수 있다. 또는, 이와 반대일 수 있다. 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)이 상기 주변부의 전극 형성부에 배치됨으로써 이들을 상기 제1 및 제2 전극들과 용이하게 연결할 수 있다.
도 1 및 도 2에서는, 하부 전극(110)과 상부 전극(300) 사이에 3개의 커패시터 전극들(212, 222, 232)과 3개의 유전층들(214, 224, 234)이 배치된 구조를 일례로 들어서 설명하였으나, 하부 전극(110)과 상부 전극(300) 사이에 4개 이상의 커패시터 전극들과 유전층들이 배치될 수 있고, 커패시터 전극들 각각과 연결된 연결 전극들이 베이스 기판(BSU)의 상기 전극 형성부에 배치될 수 있다.
일례로, 적층 커패시터(501)가 제3 커패시터 전극(242)과 상부 전극(300) 사이에 배치된 제4 내지 제7 커패시터 전극들과, 이들 각각과 연결된 제5 내지 제8 연결 전극들을 더 포함하는 경우, 상기 제4 내지 제7 커패시터 전극들은 순차적으로 적층되고, 상기 제5 연결 전극은 제4 연결 전극(CE4)의 하부에 배치되며, 상기 제6 내지 제8 연결 전극들 각각은 제1 내지 제3 연결 전극들(CE1, CE2, CE3) 각각의 상부에 배치될 수 있다. 즉, 제1 연결 전극(CE1)과 상기 제6 연결 전극이 상하로 직접 콘택하고, 제2 연결 전극(CE2)과 상기 제7 연결 전극이 상하로 직접 콘택하며, 제3 연결 전극(CE3)과 상기 제3 연결 전극이 상하로 직접 콘택할 수 있다. 또한, 제4 연결 전극(CE4)과 상기 제5 연결 전극이 상하로 직접 콘택하며, 제1 및 제3 연결 전극들(CE1, CE3), 상기 제6 및 제8 연결 전극들이 상기 제1 전극과 연결될 수 있다. 동시에, 제2 및 제4 연결 전극들(CE2, CE4), 상기 제5 및 제7 연결 전극들이 상기 제2 연결과 연결될 수 있다.
이와 달리, 적층 커패시터(501)가 제3 커패시터 전극(242)과 상부 전극(300) 사이에 배치된 제4 내지 제7 커패시터 전극들과, 이들 각각과 연결된 제5 내지 제8 연결 전극들을 더 포함하고, 상기 제4 내지 제7 커패시터 전극들은 순차적으로 적층된 경우, 상기 제5 내지 제8 연결 전극들은 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)과 동일 평면 상에서 일렬로 배열될 수 있다. 예를 들어, 상기 전극 형성부에 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)과 상기 제5 내지 제8 연결 전극들이 등간격으로 이격되어 제1 연결 전극(CE1)으로부터 일 방향으로 제2, 제3 및 제4 연결 전극들(CE2, CE3, CE4)이 배열되고, 제3 연결 전극(CE3)과 제4 연결 전극(CE4) 사이에 상기 제5 내지 제8 연결 전극들이 배열될 수 있다. 이때는 도 1 및 도 3에 도시된 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 사이의 이격 거리보다 좁게 배치된다. 이때에는, 제1 및 제3 연결 전극들(CE1, CE3)과 상기 제6 및 제8 연결 전극들이 상기 제1 전극과 연결되고, 제2 및 제4 연결 전극들(CE2, CE4)과 상기 제5 및 제7 연결 전극들이 상기 제2 전극들과 연결될 수 있다.
도 1 및 도 3과 상기에서는 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)이 일렬로 배열된 것을 일례로 들어 설명하였으나, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)의 배열순서는 변경될 수 있고, 도 1 및 도 2에 도시된 것에 제한되지 않는다.
이하에서는, 도 4 내지 도 10을 참조하여 도 1에 도시된 적층 커패시터(501)의 제조 방법을 설명하기로 한다.
도 4 내지 도 10은 도 1에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 4는 베이스 기판(BSU) 상에 하부 전극(110), 하부 유전층(120), 제1 전극층(210) 및 제1 연결 전극(CE1)을 형성하는 단계를 설명하기 위한 사시도이고, 도 5는 제1 전극층(210)을 형성하는데 이용하는 제1 마스크(610)의 평면도이다.
도 4를 참조하면, 먼저 베이스 기판(BSU) 상에 하부 전극(110) 및 하부 유전층(120)을 형성하고, 하부 유전층(120)이 형성된 베이스 기판(BSU) 상에 제1 전극층(210) 및 제1 연결 전극(CE1)을 형성한다.
하부 전극(110) 및 하부 유전층(120)은, 베이스 기판(BSU) 상에 알루미늄층을 형성하고, 상기 알루미늄층을 양극 산화시킴으로써 형성할 수 있다. 베이스 기판(BSU)과 마주하는 알루미늄층의 표면은 베이스 기판(BSU)에 의해서 보호되고, 타면은 전해액에 노출되어 알루미늄 산화물로 양극 산화됨으로서 하부 유전층(120)이 형성되고, 잔류하는 알루미늄층이 하부 전극(110)이 된다.
일례로, 하부 유전층(120)은 2번의 양극 산화 공정을 수행하여 형성할 수 있다. 2번의 양극 산화 공정에서 서로 다른 종류의 전해액을 이용할 수 있다. 제1 양극 산화 공정에서는 황산, 인산, 옥살산 등을 포함하는 제1 전해액을 이용하고, 제2 양극 산화 공정에서는 붕산, 구연산 등을 포함하는 제2 전해액을 이용할 수 있다. 상기 제1 양극 산화 공정에서 기공을 포함하는 1차 기공층과 1차 치밀층이 형성되고, 상기 제2 양극 산화 공정에서 상기 1차 치밀층의 두께가 증가된 2차 치밀층과 상기 1차 기공층의 기공의 크기보다 작은 기공을 갖는 2차 기공층이 형성된다. 실질적으로는 상기 2차 치밀층과 상기 2차 기공층이 하부 유전층(120)에 해당하고, 상기 제2 양극 산화 공정에서 상기 1차 치밀층의 두께가 증가함으로써 취성이 최소화된 하부 유전층(120)을 형성할 수 있다.
한편, 하부 유전층(120)을 형성하기 전에, 즉 상기 제1 양극 산화 공정을 수행하기 전에 상기 알루미늄층의 표면에 요철 구조를 형성하는 공정을 더 수행할 수 있다. 상기 알루미늄층의 표면에 샌딩(sanding), 폴리싱(polishing), 임프린팅(imprinting) 등의 물리적 방법으로 요철 구조를 형성하거나, 표면 에칭 등의 화학적 방법으로 요철 구조를 형성할 수 있다. 상기 요청 구조가 형성됨에 따라, 하부 유전층(120)의 유효 표면적이 증가할 수 있다.
하부 유전층(120)이 형성된 베이스 기판(BSU) 상에 제1 전극층(210) 및 제1 연결 전극(CE1)을 형성한다. 제1 연결 전극(CE1)의 두께는 제1 전극층(210)의 두께와 실질적으로 동일할 수 있다. 제1 전극층(210)은 알루미늄층을 포함할 수 있다.
제1 전극층(210)은 하부 유전층(120)이 형성된 베이스 기판(BSU) 상에 제1 마스크(610)를 배치하고, 제1 마스크(610)가 배치된 상태에서 금속을 증착하여 형성할 수 있다.
도 5를 참조하면, 제1 마스크(610)는 상기 커패시터 영역을 노출하는 제1 개구부(612)와 상기 전극 형성부의 일부, 즉 제1 연결 전극(CE1)의 형성 영역을 노출하는 제2 개구부(614)를 포함한다. 제1 마스크(610)가 하부 유전층(120)이 형성된 베이스 기판(BSU) 상에 배치되면, 제1 및 제2 개구부들(612, 614)에만 금속이 증착되어 도 3에 도시된 것과 같은 제1 전극층(210) 및 제1 연결 전극(CE1)을 형성할 수 있다.
제1 전극층(210)과 제1 연결 전극(CE1)을 형성한 후, 제1 전극층(210)과 제1 연결 전극(CE1)의 경계에 마스킹 수지(REL)를 도포한다. 마스킹 수지(REL)는 제1 전극층(210)과 제1 연결 전극(CE1)을 전기적으로 분리시키는 절연 물질을 포함한다. 상기 절연 물질의 예로서, 폴리이미드(polyimide, PI)를 들 수 있다.
도 6은 하부 전극(110), 하부 유전층(120), 제1 전극층(210) 및 제1 연결 전극(CE1)이 형성된 베이스 기판(BSU)을 이용하여 제1 커패시터 전극(212) 및 제1 유전층(214)을 형성하는 단계를 설명하기 위한 공정도이다.
도 6을 참조하면, 마스킹 수지(REL)가 도포된 베이스 기판(BSU)을 전해액(ASOL)을 수용하는 수조에 침지시키고 전압을 인가하여 제1 전극층(210)을 양극 산화시킨다. 마스킹 수지(REL)를 기준으로 하여, 제1 전극층(210)이 형성된 부분은 전해액(ASOL)에 침지시키고 제1 연결 전극(CE1)이 형성된 부분은 전해액(ASOL)의 외부에 배치시킨다. 이에 따라, 제1 전극층(210)에만 양극 산화가 일어나고, 제1 연결 전극(CE1)은 그대로 유지된다. 제1 전극층(210)을 양극 산화시킴으로써 제1 전극(210)의 표면부터 제1 유전층(214)이 형성되고, 제1 전극층(210)의 잔류 부분이 제1 커패시터 전극(212)이 된다.
제1 유전층(214)은 2번의 양극 산화 공정을 통해서 형성할 수 있다. 제1 유전층(214)을 형성하는 2번의 양극 산화 공정은 도 4에서 설명한 하부 전극(110) 및 하부 유전층(120)을 형성하는 공정과 실질적으로 동일하므로, 중복되는 상세한 설명은 생략한다. 제1 양극 산화 공정에서, 도 6의 전해액(ASOL)은 제1 전해액일 수 있고 상기 제1 전해액에 침지시켜 1차적으로 양극 산화시킨다. 이어서 수행되는 제2 양극 산화 공정에서, 도 6의 전해액(ASOL)은 상기 제1 전해액과 다른 제2 전해액일 수 있고, 상기 제2 전해액에 침지시켜 2차적으로 양극 산화시킴으로써 치밀층의 두께를 증가시킬 수 있다. 즉, 제1 유전층(214)을 2번의 양극 산화 공정을 통해서 형성함으로써, 제1 유전층(214)은 소정 두께가 확보된 치밀층과 그 위에 배치된 기공층을 포함할 수 있어 취성이 최소화될 수 있다.
도 7은 제2 전극층(220) 및 제2 연결 전극(CE)을 형성하는 단계를 설명하기 위한 사시도이고, 도 8은 제2 전극층(220)을 형성하는데 이용하는 제2 마스크(620)의 평면도이다.
도 7 및 도 8을 참조하면, 제1 유전층(214)이 형성된 베이스 기판(BSU) 상에 제2 전극층(220) 및 제2 연결 전극(CE2)을 형성한다. 제2 전극층(220) 및 제2 연결 전극(CE2)은 제2 마스크(620)를 이용하여 형성할 수 있다. 제2 마스크(620)는 상기 커패시터 영역을 노출하는 제1 개구부(622)와 상기 전극 형성부의 일부, 즉 제2 연결 전극(CE2)의 형성 영역을 노출하는 제2 개구부(624)를 포함한다. 제1 및 제2 개구부들(622, 624)에만 금속이 증착되어 도 7에 도시된 것과 같은 제2 전극층(220) 및 제2 연결 전극(CE2)을 형성할 수 있다.
이어서, 제2 전극층(220)과 제2 연결 전극(CE2) 사이에 마스킹 수지(REL)를 도포한다. 마스킹 수지(RFL)에 의해서, 제2 전극층(220)의 양극 산화 공정에서도 제2 연결 전극(CE2)은 전해액으로부터 보호되므로 제2 커패시터 전극(222) 및 제2 유전층(224)이 형성된 후에도 그대로 잔류할 수 있다.
마스킹 수지(REL)를 도포한 후, 제2 전극층(220)을 양극 산화시켜 제2 커패시터(222) 및 제2 유전층(224)을 형성한다. 제2 커패시터(222) 및 제2 유전층(224)을 형성하는 공정은 도 6에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제2 커패시터(222) 및 제2 유전층(224)을 형성한 후, 그 위에 제3 커패시터 전극(232) 및 제3 유전층(234)을 형성한다. 제3 커패시터 전극(232) 및 제3 유전층(234)은 도 9에 도시된 제3 마스크(630)를 이용하여 제조할 수 있다. 제3 커패시터 전극(232) 및 제3 유전층(234)을 형성하는데 이용하는 제3 마스크(630)의 평면도인 도 9를 참조하면, 제3 마스크(630)는 상기 커패시터 영역을 노출하는 제1 개구부(632)와 상기 전극 형성부의 일부, 즉, 제3 연결 전극(CE3)의 형성 영역을 노출하는 제2 개구부(634)를 포함한다. 제3 마스크(630)를 이용하여 제3 전극층(미도시)을 형성하고, 마스킹 수지(REL) 및 전해액을 이용하여 상기 제3 전극층을, 제1 전극층(210)의 양극 산화 공정과 실질적으로 동일한 공정을 통해 양극 산화시켜 제3 커패시터 전극(232) 및 제3 유전층(234)을 형성할 수 있다.
제3 커패시터 전극(232) 및 제3 유전층(234)을 형성한 후, 그 위에 상부 전극(300) 및 제4 연결 전극(CE4)을 형성한다. 상부 전극(300) 및 제4 연결 전극(CE4)은 도 10에 도시된 제4 마스크(640)를 이용하여 제조할 수 있다. 상부 전극(300)을 형성하는데 이용하는 제4 마스크(640)의 평면도인 도 9를 참조하면, 제4 마스크(640)는 상기 커패시터 영역을 노출하는 제1 개구부(642)와 상기 전극 형성부의 일부, 즉 제4 연결 전극(CE4)의 형성 영역을 노출하는 제2 개구부(644)를 포함한다.
이에 따라, 도 1 및 도 2에 도시된 적층 커패시터(501)를 제조할 수 있다.
도면으로 도시하지는 않았으나, 상부 전극(300) 및 제4 연결 전극(CE4)을 형성하기 전에, 제1 내지 제4 마스크들(610, 620, 630, 640) 중 어느 하나를 이용하여 커패시터 전극 및 이와 연결된 연결 전극을 더 형성하고, 마지막으로 상부 전극(300) 및 제4 연결 전극(CE4)을 형성할 수 있다.
상기에서 설명한 바에 따르면, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 상기 주변부에 형성함으로써 제1, 제2 및 제3 커패시터 전극들(212, 222, 232)과 상부 전극(300)의 최대 면적은 확보하면서도 외부에서 안정적으로 전압을 제공할 수 있는 구조의 적층 커패시터(501)를 제공할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이고, 도 12는 도 11의 II-II' 라인 및 III-III' 라인을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 적층 커패시터(502)는 베이스 기판(BSU) 상에 형성된 하부 전극(110), 하부 유전층(120), 제1 커패시터 전극(212), 제1 유전층(214), 제2 커패시터 전극(222), 제2 유전층(224), 제3 커패시터 전극(232), 제3 유전층(234), 상부 전극(300), 절연층(IL) 및 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 포함한다.
도 11 및 도 12에 도시된 적층 커패시터(502)는, 절연층(IL)을 더 포함하는 것과 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)의 적층 구조를 제외하고는 커패시터 영역에서의 구조는 도 1 및 도 2에서 설명한 적층 커패시터(501)와 실질적으로 동일하므로, 중복되는 상세한 설명은 생략하고 차이점을 중심으로 설명한다.
제1 커패시터 전극(212), 제2 커패시터 전극(222), 제3 커패시터 전극(232) 및 상부 전극(300)은 커패시터 영역에 형성되고, 상기 커패시터 영역의 주변부 중 전극 형성부에 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)이 형성되며, 상기 커패시터 영역과 상기 전극 형성부를 제외한 나머지 주변부에 절연층(IL)이 형성된다.
제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)은 일 방향으로 일렬로 배열될 수 있고, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 중 적어도 어느 하나는 절연층(IL) 상에 형성될 수 있다. 절연층(IL)은 절연 물질을 포함하고, 예를 들어 폴리이미드로 형성될 수 있다. 절연층(IL)은 다수의 절연층들(FL, SL, TL, FOL 도 13 내지 18 참조)이 적층되어 구성될 수 있다.
절연층(IL)은 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 각각을 노출시키는 전극 노출부들(EP)을 포함한다. 전극 노출부들(EP)을 통해서, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)은 외부로부터 전압을 인가받을 수 있다. 전극 노출부들(EP)에는 외부 전극과 연결되는 전극 물질이 충진될 수 있다.
예를 들어, 제1 연결 전극(CE1)은 하부 유전층(120) 상에 형성되고, 제2, 제3 및 제4 연결 전극들(CE2, CE3, CE4)은 절연층(IL) 상에 형성될 수 있다. 이때, 제2 연결 전극(CE2) 하부의 절연층(IL)의 두께는, 제3 연결 전극(CE3)과 제4 연결 전극(CE4) 하부의 절연층(IL)의 두께보다 얇을 수 있다. 상기 커패시터 영역에 형성된 제1, 제2 및 제3 커패시터 전극들(212, 222, 232), 제1 및 제2 유전층들(214, 224)과 상부 전극(300)의 가장자리는 절연층(IL)에 의해 둘러싸일 수 있다.
제1 커패시터 전극(212)과 제1 유전층(214)을 형성한 후에, 제2 연결 전극(CE2)을 형성하기 때문에 하부 유전층(120)과의 단차가 발생한다. 또한, 제2 커패시터 전극(222)과 제2 유전층(224)을 형성한 후에, 제3 연결 전극(CE3)을 형성하기 때문에 하부 유전층(120)과의 단차는 더 커지며, 제4, 제5 등의 커패시터 전극들이 추가적으로 형성되는 경우, 상기 단차가 점점 커지므로 연결 전극을 형성하는 공정 중에서 전극이 끊어지는 등의 불량이 발생할 수 있다. 본 실시예에서는, 절연층(IL)을 형성함으로써 상기 단차를 최소화시킬 수 있다.
도 13 내지 도 18은 도 11 및 도 12에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 13 및 도 15 각각은 제조 공정 중에서 도 11과 대응되는 평면도를 나타내고, 도 14, 도 16, 도 17 및 도 18 각각은 도 10과 대응되는 단면도를 나타낸다.
구체적으로, 도 13은 제1 절연층(FL)이 형성된 영역을 설명하기 위한 평면도이고, 도 14는 제1 절연층(FL)을 형성하는 공정을 설명하기 위한 단면도이다.
도 13 및 도 14를 참조하면, 베이스 기판(BSU) 상에 하부 전극(110) 및 하부 유전층(120)을 형성한 후, 제1 절연층(FL)을 형성한다. 제1 절연층(FL)은 상기 커패시터 영역과 상기 주변부 중에서 제1 연결 전극(CE1)이 형성될 영역을 제외한 영역에 형성될 수 있다.
도 15는 제2 절연층(SL)이 형성된 영역을 설명하기 위한 평면도이고, 도 16은 제1 커패시터 전극(212), 제1 유전층(214), 제1 연결 전극(CE1) 및 제2 절연층(SL)을 형성하는 단계를 설명하기 위한 단면도이다.
도 15 및 도 16을 참조하면, 제1 절연층(FL)이 형성된 베이스 기판(BSU) 상에 제1 커패시터 전극(212), 제1 유전층(214) 및 제1 연결 전극(CE1)을 형성한다. 상기 커패시터 영역에는 제1 금속층(미도시)을 형성하고, 상기 전극 형성부에는 상기 제1 금속층과 연결된 제1 연결 전극(CE1)을 형성한다. 상기 제1 금속층과 제1 연결 전극(CE1)은 제1 절연층(FL)과 함께 베이스 기판(BSU)을 전체적으로 커버할 수 있다. 이어서, 제1 연결 전극(CE1)을 보호한 상태에서 상기 제1 금속층을 양극 산화시켜 제1 커패시터 전극(212) 및 제1 유전층(214)을 형성할 수 있다. 제1 커패시터 전극(212), 제1 유전층(214) 및 제1 연결 전극(CE1)을 형성하는 공정은 도 4 내지 도 6에서 설명한 것과 실질적으로 동일하다.
제1 커패시터 전극(212), 제1 유전층(214) 및 제1 연결 전극(CE1)을 형성한 후에, 베이스 기판(BSU) 상에 제2 절연층(SL)을 형성한다. 제2 절연층(SL)은 제1 절연층(FL)과 동일한 재료로 형성될 수 있다.
제2 절연층(SL)은 제1 및 제2 연결 전극(CE1, CE2)의 전극 형성부를 제외한 나머지 주변부에 형성된다. 제2 절연층(SL)에 의해서 제1 연결 전극(CE1)의 표면과 제1 유전층(214)의 표면이 노출될 수 있다. 또한, 제2 절연층(SL)에 의해서 제2 연결 전극(CE2)의 전극 형성부의 제1 절연층(FL)이 노출될 수 있다.
도 17은 제2 커패시터 전극(222), 제2 유전층(224), 제2 연결 전극(CE2) 및 제3 절연층(TL)을 형성하는 단계를 설명하기 위한 단면도이다.
도 17을 참조하면, 제2 절연층(SL)이 형성된 베이스 기판(BSU) 상에 제2 커패시터 전극(222), 제2 유전층(224) 및 제2 연결 전극(CE2)을 형성한다.
상기 커패시터 영역에는 제2 금속층(미도시)을 형성하고, 상기 전극 형성부에는 상기 제2 금속층과 연결된 제2 연결 전극(CE2)을 형성한다. 이어서, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 보호한 상태에서 상기 제2 금속층을 양극 산화시켜 제2 커패시터 전극(222) 및 제2 유전층(224)을 형성할 수 있다. 제2 커패시터 전극(222), 제2 유전층(224) 및 제2 연결 전극(CE2)을 형성하는 공정은 도 4 내지 도 6에서 설명한 것과 실질적으로 동일하다.
제2 커패시터 전극(222), 제2 유전층(224) 및 제2 연결 전극(CE2)을 형성한 후에, 베이스 기판(BSU) 상에 제3 절연층(TL)을 형성한다. 제3 절연층(TL)은 제1 및 제2 절연층들(FL, SL)과 동일한 재료로 형성될 수 있다.
제3 절연층(TL)은 제1 내지 제3 연결 전극들(CE1, CE2, CE3)의 전극 형성부를 제외한 나머지 주변부에 형성된다. 제3 절연층(TL)에 의해서, 제1 및 제2 연결 전극들(CE1, CE2)의 표면과 제2 유전층(224)의 표면이 노출될 수 있다. 또한, 제3 절연층(TL)에 의해서 제3 연결 전극(CE3)의 전극 형성부의 제2 절연층(SL)이 노출될 수 있다.
도 18을 참조하면, 제3 절연층(TL)이 형성된 베이스 기판(BSU) 상에 제3 커패시터 전극(232), 제3 유전층(234) 및 제3 연결 전극(CE3)을 형성하고, 그 위에 제4 절연층(FOL)을 형성한다.
제4 절연층(FOL)은 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)의 전극 형성부를 제외한 나머지 주변부에 형성된다. 제4 절연층(FOL)에 의해서, 제1 내지 제3 연결 전극들(CE1, CE2, CE3)의 표면과 제3 유전층(234)의 표면이 노출될 수 있다. 또한, 제4 절연층(FOL)에 의해서, 제4 연결 전극(CE4)의 전극 형성부의 제3 절연층(TL)이 노출될 수 있다.
이어서, 제4 절연층(FOL)이 형성된 베이스 기판(BSU) 상에 상부 전극(300) 및 제4 연결 전극(CE4)을 형성한다. 상부 전극(300)은 상기 커패시터 영역에 형성되고, 제4 연결 전극(CE4)은 제4 절연층(FOL)에 의해 노출된 제3 절연층(TL) 상에 형성된다. 이에 따라, 제4 연결 전극(CE4)의 하부에는 제1 내지 제3 절연층들(FL, SL, TL)이 적층된 구조가 배치된다. 제3 연결 전극(CE3)의 하부에는 제1 및 제2 절연층들(FL, SL)이 배치되고, 제2 연결 전극(CE2)의 하부에는 제1 절연층(FL)이 배치되기 때문에, 전체적으로는 제4 연결 전극(CE4)의 하부에 배치된 절연층(IL)의 두께가 제2 연결 전극(CE2) 및 제3 연결 전극(CE3) 각각의 하부에 배치된 절연층(IL)의 두께보다 두껍고, 제3 연결 전극(CE3)의 하부에 배치된 절연층(IL)의 두께는 제2 연결 전극(CE2)의 하부에 배치된 절연층(IL)의 두께보다 두껍다.
도면으로 도시하지 않았으나, 상부 전극(300) 및 제4 연결 전극(CE4)을 형성하기 전에, 다수의 커패시터 전극들과 유전층들을 더 형성하여 적층 커패시터를 제조할 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이고, 도 20은 도 19의 IV-IV' 라인 및 V-V' 라인을 따라 절단한 단면도이다.
도 19 및 도 20을 참조하면, 적층 커패시터(503)는 베이스 기판(BSU) 상에 형성된 하부 전극(110), 하부 유전층(120), 제1 커패시터 전극(212), 제1 유전층(214), 제2 커패시터 전극(222), 제2 유전층(224), 제3 커패시터 전극(232), 제3 유전층(234), 상부 전극(300), 절연층(IL) 및 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 포함한다.
도 19 및 도 20에 도시된 적층 커패시터(503)는 절연층(IL)과 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)의 적층 구조를 제외하고는 도 11 및 도 12에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략하고 차이점을 중심으로 설명한다.
제1 커패시터 전극(212), 제2 커패시터 전극(222), 제3 커패시터 전극(232) 및 상부 전극(300)은 커패시터 영역에 형성되고, 상기 커패시터 영역의 주변부 중 전극 형성부에 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)이 형성되며, 상기 전극 형성부를 제외한 나머지 주변부에 절연층(IL)이 형성된다. 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 중 적어도 어느 하나는 절연층(IL) 상에 형성될 수 있고, 절연층(IL)은 상기 전극 형성부를 부분적으로 커버한다. 절연층(IL)은 상기 전극 형성부의 가장자리를 덮도록 형성될 수 있다. 동시에, 절연층(IL)은 제1 연결 전극(CE1)과 제3 연결 전극(CE3) 사이와, 제2 연결 전극(CE2)과 제4 연결 전극(CE4) 사이에 개재될 수 있다. 절연층(IL)은 다수의 절연층들(FL, SL, TL, FOL, 도 21 내지 24 참조)이 적층되어 구성될 수 있다.
제1 연결 전극(CE1)과 제3 연결 전극(CE3)이 상하로 마주보도록 배치되고, 제2 연결 전극(CE2)과 제4 연결 전극(CE4)이 상하로 마주보도록 배치되며, 제1 및 제3 연결 전극들(CE1, CE3)은 제2 및 제4 연결 전극들(CE2, CE4)과 소정 간격이 좌우방향으로 이격되어 배치된다. 제1 및 제3 연결 전극들(CE1, CE3)은 이들을 관통하는 제1 홀(H1)에 전극 물질(미도시)을 충진시켜 서로 연결시킬 수 있고, 상기 전극 물질에 의해 외부의 전극과 연결될 수 있다. 또한, 제2 연결 전극(CE2) 및 제4 연결 전극(CE4)도 이들을 관통하는 제2 홀(H2)에 충진된 전극 물질(미도시)을 통해서 외부 장치나 다른 연결 전극과 연결될 수 있다. 도 20에서는 제1 홀(H1)이 제1 연결 전극(CE1)을 관통하는 것으로 도시하였으나, 이를 관통하지 않고 제1 연결 전극(CE1)의 표면을 노출시키도록 형성될 수 있다. 또한, 제2 홀(H2)이 제2 연결 전극(CE2)을 관통하는 것으로 도시하였으나, 이를 관통하지 않고 제2 연결 전극(Ce2)의 표면을 노출시키도록 형성될 수 있다.
일례로, 제1 커패시터 전극(212)부터 제n 번째 커패시터 전극을 하부 전극(300) 하부에 순차적으로 적층시키는 경우, 홀수 번째 형성되는 연결 전극은 제1 연결 전극(CE1)으로부터 그 위에 순차적으로 적층되고, 짝수 번째 형성되는 연결 전극은 제2 연결 전극(CE2)으로부터 그 위에 순차적으로 적층될 수 있다. 제1 연결 전극(CE1)과 그 위에 순차적으로 적층되는 연결 전극들은 서로 절연층(IL)으로 절연될 수 있고, 제1 홀(H1)이 이들을 관통하도록 형성할 수 있다. 동시에, 제2 전극(CE2)과 그 위에 순차적으로 적층되는 연결 전극들도 서로 절연층(IL)으로 절연될 수 있고, 제2 홀(H2)이 이들을 관통하도록 형성할 수 있다. 상부 전극(300)은 제2 연결 전극(CE2)의 상부에 배치되어 제2 연결 전극(CE2)과 함께 제2 홀(H2)을 통해서 전극 물질로 전기적으로 연결될 수 있다. 이때, 제1 홀(H1)로 연결되는 연결 전극들은 제1 전극과 연결시키고, 제2 홀(H2)로 연결되는 연결 전극들은 제2 전극과 연결시켜 전압을 인가할 수 있다. 즉, 제1 홀(H1)에 의해 관통된 연결 전극들은 제1 홀(H1)에 충진된 전극 물질에 의해서 사이드 콘택하여 전기적으로 연결될 수 있고, 제2 홀(H2)에 의해 관통된 연결 전극들은 제2 홀(H2)에 충진된 전극 물질에 의해서 사이드 콘택하여 전기적으로 연결될 수 있다.
도 21 내지 도 24는 도 19 및 도 20에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 도면들이다.
도 21은 제1 절연층(FL), 제1 커패시터 전극(212), 제1 유전층(214) 및 제1 연결 전극(CE1)을 형성하는 단계를 설명하기 위한 단면도이다.
도 21을 참조하면, 베이스 기판(BSU) 상에 하부 전극(110) 및 하부 유전층(120)을 형성하고, 제1 절연층(FL)을 형성한다. 하부 전극(110), 하부 유전층(120) 및 제1 절연층(FL)을 형성하는 공정은 도 13 및 도 14에서 설명한 것과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
이어서, 제1 절연층(FL)이 형성된 베이스 기판(BSU) 상에 제1 연결 전극(CE1) 및 제1 금속층(미도시)을 형성하고, 상기 제1 금속층을 양극 산화시켜 제1 커패시터 전극(212) 및 제1 유전층(214)을 형성한다. 상기 제1 금속층은 2번의 양극 산화 공정을 수행하여 제1 커패시터 전극(212) 및 제1 유전층(214)을 형성할 수 있다.
도 22는 제2 절연층(SL), 제2 커패시터 전극(222), 제2 유전층(224) 및 제2 연결 전극(CE2)을 형성하는 단계를 설명하기 위한 단면도이다.
도 22를 참조하면, 제1 유전층(214)이 형성된 베이스 기판(BSU) 상에 제2 절연층(SL)을 형성한다. 제2 절연층(SL)은 제1 연결 전극(CE1)을 덮도록 형성될 수 있다.
이어서, 제2 절연층(SL)이 형성된 베이스 기판(BSU) 상에 제2 금속층(미도시) 및 제2 연결 전극(CE2)을 형성하고, 상기 제2 금속층을 양극 산화시켜 제2 커패시터 전극(222) 및 제2 유전층(224)을 형성한다. 상기 제2 금속층은 2번의 양극 산화 공정을 수행하여 제2 커패시터 전극(222) 및 제2 유전층(224)을 형성할 수 있다. 제2 연결 전극(CE2)은 제1 절연층(FL) 상에 형성될 수 있다.
도 23은 제3 절연층(TL), 제3 커패시터 전극(232), 제3 유전층(234) 및 제3 연결 전극(CE3)을 형성하는 단계를 설명하기 위한 단면도이다.
도 23을 참조하면, 제2 유전층(224)이 형성된 베이스 기판(BSU) 상에 제3 절연층(TL)을 형성한다. 제3 절연층(TL)은 제2 연결 전극(CE2)을 덮도록 형성될 수 있다.
이어서, 제3 절연층(TL)이 형성된 베이스 기판(BSU) 상에 제3 금속층(미도시) 및 제3 연결 전극(CE3)을 형성하고, 상기 제3 금속층을 양극 산화시켜 제3 커패시터 전극(232) 및 제3 유전층(234)을 형성한다. 상기 제2 금속층은 2번의 양극 산화 공정을 수행하여 제3 커패시터 전극(232) 및 제3 유전층(234)을 형성할 수 있다. 제3 연결 전극(CE3)은 제2 절연층(SL) 상에 형성될 수 있다.
도 24는 제4 절연층(FOL), 상부 전극(300) 및 제4 연결 전극(CE4)을 형성하는 단계를 설명하기 위한 평면도이다.
도 24를 참조하면, 제3 유전층(234)이 형성된 베이스 기판(BSU) 상에 제4 절연층(FOL)을 형성한다. 제4 절연층(FOL)은 제3 연결 전극(CE3)을 덮도록 형성될 수 있다. 이어서, 제4 절연층(FOL)이 형성된 베이스 기판(BSU) 상에 상부 전극(300) 및 제4 연결 전극(CE4)을 형성한다. 제4 연결 전극(CE4)은 제3 절연층(TL) 상에 형성될 수 있다.
상부 전극(300) 및 제4 연결 전극(CE4)을 형성한 후, 도 19 및 도 20에 도시된 제1 홀(H1) 및 제2 홀(H2)을 형성한다.
상부 전극(300)과 제4 연결 전극(CE4)을 형성하기 전에, 다수의 커패시터 전극들, 유전층들 및 연결 전극들을 형성하는 경우, 제1 연결 전극(CE1)과 그 위에 형성된 연결 전극을 관통하는 제1 홀(H1)을 형성하고 제2 연결 전극(CE2)과 그 위에 형성된 연결 전극 및 제4 연결 전극(CE4)을 관통하는 제2 홀(H2)을 형성할 수 있다.
상기에서 설명한 바에 따르면, 커패시터 전극들(212, 222, 232) 및 상부 전극(300)과 연결된 연결 전극들(CE1, CE2, CE3, CE4)을 2개의 영역에 지그재그로 배치함으로써 제조 공정에서 단차가 발생하는 것을 최소화할 수 있고, 안정적으로 이들을 병렬 연결할 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이고, 도 26은 도 25의 VI-VI'라인을 따라 절단한 단면도이다.
도 25 및 도 26에 도시된 적층 커패시터(504)는 주변부의 구조를 제외하고는 도 19 및 도 20에서 설명한 것과 실질적으로 동일하다. 따라서, 중복되는 상세한 설명은 생략하고 차이점을 위주로 설명한다.
도 25 및 도 26을 참조하면, 제1 연결 전극(CE1)과 제3 연결 전극(CE3)이 직접적으로 콘택하여 연결되고, 제3 연결 전극(CE3)은 전극 노출부(EP)를 통해서 외부로 노출될 수 있다. 제2 연결 전극(CE2)은 제4 연결 전극(CE4)과 직접적으로 콘택하여 연결된다. 이와 같이, 연결 전극들이 직접적으로 콘택하는 구조를 가짐으로서 별도로 이들을 관통하는 홀을 형성할 필요 없이 간단한 공정으로 적층 커패시터를 제조할 수 있다. 제3 연결 전극(CE3) 상에 다른 연결 전극이 형성되어 전극 노출부(EP)를 채울 수 있다.
도 25 및 도 26에서는 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)만을 도시하였으나, 상부 전극(300) 및 제4 연결 전극(CE4)을 형성하기 전에, 추가적으로 더 많은 커패시터 전극 및 유전층을 적층시키고 이와 연결된 연결 전극을 제1 연결 전극(CE1)이나 제2 연결 전극(CE2) 상에 계속하여 적층시킴으로서 서로는 별도의 전극 부재 없이도 전기적으로 연결될 수 있다.
도 25 및 도 26에 도시된 적층 커패시터(504)의 제조 방법은, 제1, 제2, 제3 및 제4 절연층들(FL, SL, TL, FOL)을 형성하는 공정에서 이미 형성된 연결 전극들을 노출시키도록 하는 것을 제외하고는 도 13 내지 도 18에서 설명한 것과 실질적으로 동일하므로, 상세한 설명은 생략한다.
도 27은 본 발명의 또 다른 실시예에 따른 적층 커패시터를 설명하기 위한 평면도이고, 도 28은 도 27의 VII-VII' 라인 및 VIII-VIII' 라인을 따라 절단한 단면도이다.
도 27 및 도 28을 참조하면, 적층 커패시터(505)는 베이스 기판(BSU) 상에 형성된 하부 전극(110), 하부 유전층(120), 제1 커패시터 전극(212), 제1 유전층(214), 제2 커패시터 전극(222), 제2 유전층(224), 제3 커패시터 전극(232), 제3 유전층(234), 상부 전극(300), 절연층(IL) 및 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 포함하고, 제1 및 제3 연결 전극들(CE1, CE3)은 제1 전극 물질(410)과 사이드 콘택하며, 제2 연결 전극(CE2) 및 제4 연결 전극(CE4)은 제2 전극 물질(420)과 사이드 콘택한다. 제1 및 제2 전극 물질들(410, 420)은 주변부에 인쇄하여 형성할 수 있다.
도 27 및 도 28의 커패시터 영역의 구조는 도 19 및 도 20에서 설명한 것과 실질적으로 동일하다. 또한, 주변부에서 전극 형성부의 적층 구조도, 가장자리의 사이드 콘택을 통해서 서로 연결되는 것을 제외하고는 도 19 및 도 20에서 설명한 것과 실질적으로 동일하다.
다만, 도 21 내지 도 24에서 설명한 공정을 통해서 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 형성한 후에 전극 형성부와, 상기 전극 형성부와 인접한 베이스 기판(BSU)의 가장자리 사이에 형성된 절연층(IL)을 제거하여 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 각각의 에지를 노출시킨다. 이때, 베이스 기판(BSU), 하부 전극(110) 및 하부 유전층(120)의 일부가 상기 절연층(IL)을 제거하는 공정에서 함께 절단될 수 있다. 노출된 에지는 인쇄된 제1 전극 물질(410)이나 제2 전극 물질(420)과 사이드 콘택함으로써 전기적으로 연결될 수 있다.
상부 전극(300) 및 제4 연결 전극(CE4)을 형성하기 전에, 다수의 커패시터 전극들, 연결 전극들 및 유전층을 형성하는 경우에도, 연결 전극들(CE1, CE2, CE3, CE4)의 에지를 노출시키는 공정에서 제1 및 제2 연결 전극들(CE1, CE2)과 같이 노출되고 제1 전극 물질(410)이나 제2 전극 물질(420)과 사이드 콘택하여 전기적으로 연결될 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
501, 502, 503, 504: 커패시터
BSU: 베이스 기판
212, 222, 232: 제1, 제2, 제3 커패시터 전극
214, 224, 234: 제1, 제2, 제3 유전층
CE1, CE2, CE3, CE4: 제1, 제2, 제3, 제4 연결 전극
REL: 마스킹 수지
610, 620, 630, 640: 마스크
ASOL: 전해액
IL: 절연층
FL, SL, TL, FOL: 제1, 제2, 제3, 제4 절연층
H1, H2: 제1, 제2 홀
410, 420: 제1, 제2 전극 물질
BSU: 베이스 기판
212, 222, 232: 제1, 제2, 제3 커패시터 전극
214, 224, 234: 제1, 제2, 제3 유전층
CE1, CE2, CE3, CE4: 제1, 제2, 제3, 제4 연결 전극
REL: 마스킹 수지
610, 620, 630, 640: 마스크
ASOL: 전해액
IL: 절연층
FL, SL, TL, FOL: 제1, 제2, 제3, 제4 절연층
H1, H2: 제1, 제2 홀
410, 420: 제1, 제2 전극 물질
Claims (27)
- 베이스 기판 상에 순차적으로 적층되고 서로 동일한 면적을 갖는 적어도 2개의 커패시터 전극들 및 상부 전극;
상기 커패시터 전극들 상에 각각 형성된 유전층들; 및
상기 베이스 기판 상에서 상기 커패시터 전극들 및 상기 상부 전극 각각과 연결되고, 상기 커패시터 전극들 및 상기 상부 전극의 일측에 배치된 연결 전극들을 포함하되,
상기 연결 전극들은 상기 일측에서 서로 이격되어 일렬로 배열되거나,
상기 일측에 배치된 연결 전극들 중 적어도 2개의 연결 전극들이 서로 마주하여 상하로 적층된 것을 특징으로 하는,
적층 커패시터.
- 제1항에 있어서,
상기 유전층들 각각의 상부표면에는 다수의 기공들이 형성된 것을 특징으로 하는 적층 커패시터.
- 제1항에 있어서,
상기 커패시터 전극들 각각과 연결된 연결 전극은
커패시터 전극과 바로 위에 형성된 유전층과도 연결된 것을 특징으로 하는 적층 커패시터.
- 제1항에 있어서,
상기 연결 전극들 중 적어도 어느 하나의 하부에 형성된 절연층을 더 포함하는 것을 특징으로 하는 적층 커패시터.
- 제4항에 있어서,
상기 절연층은 상기 커패시터 전극들 및 상기 하부 전극이 형성된 상기 베이스 기판의 커패시터 영역의 주변부에 형성된 것을 특징으로 하는 적층 커패시터.
- 제4항에 있어서,
상기 절연층은 각 연결 전극을 노출시키는 전극 노출부를 포함하는 것을 특징으로 하는 적층 커패시터.
- 삭제
- 삭제
- 제1항에 있어서,
서로 마주하여 상하로 적층된 연결 전극들은 전체적으로 직접 콘택하여 서로 전기적으로 연결되는 것을 특징으로 하는 적층 커패시터.
- 제1항에 있어서,
서로 마주하여 상하로 적층된 연결 전극들 사이에는 절연층이 개재되고,
상기 절연층 및 서로 마주하는 2개의 연결 전극을 관통하는 관통홀이 형성된 것을 특징으로 하는 적층 커패시터.
- 제1항에 있어서,
상기 연결 전극들은 외부 전극을 통해서 사이드 콘택으로 전기적으로 연결된 것을 특징으로 하는 적층 커패시터.
- 제1항에 있어서,
상기 커패시터 전극들은 상기 베이스 기판과 상기 상부 전극 사이에 배치된 제1 커패시터 전극, 제2 커패시터 전극 및 제3 커패시터 전극을 포함하고,
상기 유전층들은 상기 제1 커패시터 전극 상에 형성된 제1 유전층, 상기 제2 커패시터 전극 상에 형성된 제2 유전층 및 제3 커패시터 전극 상에 형성된 제3 유전층을 포함하며,
상기 연결 전극들은 상기 제1 커패시터 전극과 연결된 제1 연결 전극, 상기 제2 커패시터 전극과 연결된 제2 연결 전극, 상기 제3 커패시터 전극과 연결된 제3 연결 전극 및 상기 상부 전극과 연결된 제4 연결 전극을 포함하는 것을 특징으로 하는 적층 커패시터.
- 제12항에 있어서,
상기 제2 및 제3 연결 전극들 하부에 배치된 절연층을 더 포함하고,
상기 제2 연결 전극의 하부에 배치된 절연층의 두께는 상기 제3 연결 전극의 하부에 배치된 절연층의 두께보다 얇은 것을 특징으로 하는 적층 커패시터.
- 제12항에 있어서,
상기 제1 연결 전극과 상기 제2 연결 전극은 서로 이격되어 배치되고,
상기 제3 연결 전극은 상기 제1 연결 전극 상에 배치되어 상기 제1 연결 전극과 마주하며,
상기 제4 연결 전극은 상기 제2 연결 전극 상에 배치되어 상기 제2 연결 전극과 마주하는 것을 특징으로 하는 적층 커패시터.
- 제12항에 있어서,
상기 제1 및 제3 연결 전극들이 외부의 제1 전극과 연결되고,
상기 제2 및 제4 연결 전극들이 외부의 제2 전극과 연결되는 것을 특징으로 하는 적층 커패시터.
- 제1항에 있어서,
상기 베이스 기판 상에 형성되고 상기 상부 전극과 함께 상기 커패시터 전극들 및 상기 유전층들을 개재시키는 하부 전극; 및
상기 하부 전극 상에 형성된 하부 유전층을 더 포함하는 것을 특징으로 하는 적층 커패시터.
- 베이스 기판 상에 제1 커패시터 전극, 제1 유전층 및 상기 제1 커패시터 전극과 연결되어 상기 제1 커패시터 전극의 일측에 배치된 제1 연결 전극을 형성하는 단계;
상기 제1 유전층 상에, 제2 커패시터 전극, 제2 유전층 및 상기 제2 커패시터 전극과 연결되어 상기 제1 커패시터 전극의 일측에 배치되고 상기 제1 연결 전극과 이격된 제2 연결 전극을 형성하는 단계; 및
상기 제2 유전층 상에 상부 전극 및 상기 상부 전극과 연결되어 상기 제1 커패시터 전극의 일측에 배치된 제3 연결 전극을 형성하는 단계를 포함하되,
상기 제2 연결 전극은 상기 제1 커패시터 전극의 일측에서 상기 제1 연결 전극과 이격되어 배치되고,
상기 제3 연결 전극은
상기 제1 및 제2 연결 전극들 중 어느 하나 상에 배치되거나, 상기 제1 커패시터 전극의 일측에서 상기 제1 및 제2 연결 전극들과 일렬로 이격되어 배치된 것을 특징으로 하는,
적층 커패시터의 제조 방법.
- 제17항에 있어서,
상기 제1 연결 전극을 형성하는 단계는
상기 베이스 기판 상에 제1 전극층 및 상기 제1 연결 전극을 형성하는 단계; 및
상기 제1 전극층을 양극 산화시켜 상기 제1 커패시터 전극 및 상기 제1 커패시터 전극 상에 배치된 상기 제1 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 제18항에 있어서,
상기 제1 전극층을 양극 산화시키기 전에, 상기 제1 전극층과 상기 제1 연결 전극 사이에 마스킹 수지를 도포하고,
상기 제1 유전층을 형성하는 단계에서 상기 제1 전극층이 형성된 영역의 베이스 기판을 전해액에 침지시키는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 제18항에 있어서,
상기 제2 연결 전극을 형성하는 단계는
상기 베이스 기판 상에 제2 전극층 및 상기 제2 연결 전극을 형성하는 단계;
상기 제2 전극층과 상기 제2 연결 전극 사이에 마스킹 수지를 도포하는 단계; 및
상기 제2 전극층이 형성된 영역의 베이스 기판을 전해액에 침지시켜 상기 제2 전극층을 양극 산화하여, 상기 제2 커패시터 전극 및 상기 제2 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 제17항에 있어서,
상기 제1 연결 전극을 형성하기 전에, 상기 제1 커패시터 전극 및 상기 제1 연결 전극의 형성 영역을 제외한 나머지 영역을 커버하는 제1 절연층을 형성하는 단계;
상기 제2 연결 전극을 형성하기 전에, 상기 제2 커패시터 전극 및 상기 제2 연결 전극의 형성 영역을 제외한 나머지 영역을 커버하는 제2 절연층을 형성하는 단계; 및
상기 제3 전극을 형성하기 전에, 상기 상부 전극 및 상기 제3 연결 전극의 형성 영역을 제외한 나머지 영역을 커버하는 제3 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 제21항에 있어서,
상기 제2 연결 전극은 상기 제1 절연층 상에 형성되고,
상기 상부 전극은 상기 제2 절연층 상에 형성되는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 삭제
- 삭제
- 제17항에 있어서,
상기 상부 전극 및 상기 제3 연결 전극을 형성한 후에, 상기 제1 연결 전극, 상기 제2 절연층 및 상기 상부 전극이 적층된 영역에 관통홀을 형성하는 단계; 및
상기 관통홀에 외부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 제17항에 있어서,
상기 상부 전극 및 상기 제3 연결 전극을 형성한 후에, 상기 제1 및 제3 연결 전극들의 측면 단부와 상기 제2 연결 전극의 측면 단부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 적층 커패시터의 제조 방법.
- 제18항에 있어서,
상기 상부 전극을 형성하기 전에, 상기 제2 유전층이 형성된 베이스 기판 상에 제3 커패시터 전극, 제3 유전층 및 상기 제3 커패시터 전극과 연결된 제4 연결 전극을 형성하는 단계; 및
상기 제4 연결 전극이 형성된 베이스 기판 상에 제4 커패시터 전극, 제4 유전층 및 상기 제4 커패시터 전극과 연결된 제5 연결 전극을 형성하는 단계를 더 포함하고,
상기 제5 연결 전극을 형성하는 단계 후에 상기 상부 전극을 형성하는 것을 특징으로 하는 적층 커패시터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140112161A KR101551117B1 (ko) | 2014-08-27 | 2014-08-27 | 적층 커패시터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140112161A KR101551117B1 (ko) | 2014-08-27 | 2014-08-27 | 적층 커패시터 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101551117B1 true KR101551117B1 (ko) | 2015-09-07 |
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ID=54247583
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| KR1020140112161A KR101551117B1 (ko) | 2014-08-27 | 2014-08-27 | 적층 커패시터 및 이의 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR101551117B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101639524B1 (ko) * | 2015-05-18 | 2016-07-13 | 성균관대학교산학협력단 | 적층 커패시터, 이의 제조 방법 및 이를 포함하는 커패시터 패키지 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072370A (ja) | 2003-08-26 | 2005-03-17 | Ngk Insulators Ltd | 積層セラミックス電子部品及び製造方法 |
| JP2012009679A (ja) | 2010-06-25 | 2012-01-12 | Tdk Corp | セラミック電子部品及びその製造方法 |
-
2014
- 2014-08-27 KR KR1020140112161A patent/KR101551117B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2012009679A (ja) | 2010-06-25 | 2012-01-12 | Tdk Corp | セラミック電子部品及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101639524B1 (ko) * | 2015-05-18 | 2016-07-13 | 성균관대학교산학협력단 | 적층 커패시터, 이의 제조 방법 및 이를 포함하는 커패시터 패키지 |
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