KR101021368B1 - 커패시터 제조방법 - Google Patents

Abstract

본 발명에 따르면, 상면에 제1 전극층이 형성된 본딩 쉬트(Bonding sheet)를 준비하는 단계; 상기 본딩 쉬트의 상면에 제1 드라이 필름을 적층하는 단계; 상기 제1 드라이 필름의 외측을 노광, 현상하여 상기 제1 전극층을 노출시키는 단계; 상기 노출된 제1 전극층을 부식하는 단계; 상기 박리된 제1 드라이 필름의 위치에 제2 드라이 필름을 적층하는 단계; 상기 제1 드라이 필름의 내측을 노광, 현상하여 상기 제1 전극층을 노출시키는 단계; 상기 노출된 제1 전극층의 두께의 일부만을 부식하는 단계; 상기 제1 및 제2 드라이 필름을 박리하는 단계; 상기 제1 전극층의 상면에 유전체층 및 제2 전극층을 순차적으로 레이업(Lay-up)하는 단계; 및 상기 유전체층 및 상기 제2 전극층을 적층하는 단계를 포함하는 커패시터 제조방법이 제공된다. 본 발명의 실시예에 따르면, 전극층의 두께 일부만을 부식시켜 전극층 간의 거리를 최소화하고 전극층과 유전체층 간의 접촉 면적을 높일 수 있으므로, 가격이 경제적이면서도 원하는 커패시터의 전기용량을 확보할 수 있다.

본딩 쉬트, 전극층, 드라이 필름, 커패시터

Description

커패시터 제조방법 {Method of manufacturing capacitor}

본 발명은 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 전자회로에서 전하를 모으는 역할을 하는 커패시터의 제조방법에 관한 것이다.

일반적으로 커패시터(Capacitor)는 전자회로에서 전하를 모으는 소자를 지칭한다. 두 도체판을 사이에 두고 전압을 걸면 음극에는 (-)전하가, 양극에는 (+)전하가 같은 크기로 모인다. 이때 모이는 전하량은 전압에 비례한다. 축전기는 이런 원리를 이용하여 전자회로에서 전하를 충전하거나 방전하는 역할을 한다. 보통 2장의 서로 절연된 금속판 또는 도체판을 전극으로 하고 그 사이에 절연체 또는 유전체를 넣는다.

도 1은 종래의 전용 원자재를 사용하여 커패시터를 제조하는 방법을 나타낸다. 도 1을 참조하면, 종래의 커패시터 제조방법은 한쌍의 동박층(12)의 사이에 절연층(11)을 구비한 전용 원자재를 준비하고(도 1의 a), 그 동박층(12)의 외측으로 드라이 필름(13)을 적층한다(도 1의 b). 그러고 나서, 드라이 필름(13)을 노광, 현상하여 원하는 크기로 재단(13a)하고(도 1의 c), 동박층(12)을 부식(12a)시켜(도 1의 d) 드라이 필름(13a)을 박리하면(도 1의 e) 원하는 크기를 가진 커패시터가 제 조된다.

이상적인 평행판 축전기의 경우, 축전기의 전기용량 C의 크기는 전극의 면적 A에 비례하고, 전극 사이의 거리 d에 반비례한다. 전극 사이의 유전체의 유전율을 ε(입실론)이라고 하면, 전기용량 C=ε×A/d가 된다. 따라서, 전극의 면적(A)이 클수록, 전극 사이의 거리(d)가 가까울수록, 또 유전체의 유전율(ε)이 클수록 전기용량(C)이 커진다.

앞서 설명한 종래의 제조방법에 의해 제조된 커패시터의 경우, 현재 전극 사이의 최소 거리(d)는 25㎛ 정도까지 좁혀질 수 있다. 만일, 가장 좋은 유전율(ε) 약 3 정도를 가진 절연층(11)을 사용하여 전기용량을 증가시킬 경우에는 유전체의 값이 고가이므로 비용면에서 경제적이지 않다. 따라서, 전극 사이의 최소 거리(d)를 작게 하거나 전극의 면적(A)을 증가시킬 수 있는 새로운 커패시터의 제조방법이 요구된다.

본 발명은 전극 사이의 거리를 작게 하고, 전극의 면적을 증가시킬 수 있는 커패시터 제조방법을 제공하는 데 그 목적이 있다.

본 발명의 실시예에 따른 커패시터 제조방법은 상면에 제1 전극층이 형성된 본딩 쉬트(Bonding sheet)를 준비하는 단계; 상기 본딩 쉬트의 상면에 제1 드라이 필름을 적층하는 단계; 상기 제1 드라이 필름의 외측을 노광, 현상하여 상기 제1 전극층을 노출시키는 단계; 상기 노출된 제1 전극층을 부식하는 단계; 상기 박리된 제1 드라이 필름의 위치에 제2 드라이 필름을 적층하는 단계; 상기 제1 드라이 필름의 내측을 노광, 현상하여 상기 제1 전극층을 노출시키는 단계; 상기 노출된 제1 전극층의 두께의 일부만을 부식하는 단계; 상기 제1 및 제2 드라이 필름을 박리하는 단계; 상기 제1 전극층의 상면에 유전체층 및 제2 전극층을 순차적으로 레이업(Lay-up)하는 단계; 및 상기 유전체층 및 상기 제2 전극층을 적층하는 단계를 포함한다. 여기서, 상기 노출된 제1 전극층의 두께의 일부만을 부식하는 단계는, 상기 제1 전극층의 두께의 반을 부식할 수 있다.

또한, 상기 제1 전극층 및 제2 전극층은 동일한 재질일 수 있다. 상기 제1 전극층 및 제2 전극층은 동박을 포함하는 재질일 수 있다.

본 발명의 실시예에 의하면, 전극층의 두께 일부만을 부식시켜 전극층 간의 거리를 최소화하고 전극층과 유전체층 간의 접촉 면적을 높일 수 있으므로, 가격이 경제적이면서도 원하는 커패시터의 전기용량을 확보할 수 있다.

또한, 전극층간의 거리 및 전극층과 유전체층 간의 접촉 면적의 조절이 용이하므로 커패시터의 전기용량 조절이 용이한 효과가 있다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명의 실시예에 따른 커패시터 제조방법의 흐름도, 도 3은 본 발명의 실시예에 따른 커패시터 제조방법을 나타낸 단면도이다.

도 2 및 도 3을 참조하면, 커패시터 제조방법은 먼저 단계 S10에서 베이스 판(120)의 상면에 제1 전극층(110)이 형성된 본딩 쉬트(Bonding sheet; 100)를 준비한다(도 3의 a). 단계 S20에서는 본딩 쉬트(100)의 상면에 제1 드라이 필름(200)을 적층한다(도 3의 b).

단계 S30에서는 제1 드라이 필름(200)의 외측을 노광, 현상(200a)하여 제1 전극층(110)을 노출시킨다(도 3의 c). 단계 S40에서는 노출된 제1 전극층(110)을 부식(110a)시킨다(도 3의 d).

단계 S50에서는 박리된 제1 드라이 필름(200)의 위치에 제2 드라이 필름(300)을 적층한다. 단계 S60에서는 제1 드라이 필름(200a)의 내측을 노광, 현상(200b)하여 제1 전극층(110a)을 노출시키고(도 3의 e), 단계 S70에서는 노출된 제1 전극층(110a)의 두께의 일부만을 부식(110b)시킨다(도 3의 f). 이때, 부식되는 제1 전극층(110a)의 두께는 원하는 전기용량을 확보하기 위해 다양한 두께가 적용될 수 있으며, 본 실시예에서는 제1 전극층(110a)의 두께의 대략 반 정도를 부식(110b)한다(Half etching).

또한, 단계 S80에서는 제1 및 제2 드라이 필름(200b,300)을 박리한다(도 3의 g). 단계 S90에서는 제1 전극층(110b)의 상면에 유전체층(400) 및 제2 전극층(500)을 순차적으로 레이업(Lay-up)하고, 단계 S100에서는 유전체층(400) 및 제2 전극층(500)을 적층한다(도 3의 h). 앞선 제1 전극층(110) 및 제2 전극층(500)은 동일한 재질, 예를 들면 동박을 포함하는 재질이다.

따라서, 유전체층(400)의 총두께는 종래와 동일한 25㎛ 정도라고 할지라도, 제1 전극층(110b)이 굴곡진 형태를 지니고 있으므로 제1 전극층(110b)과 유전체층(400)이 접촉하는 면적이 증가함과 동시에 제1 전극층(110b)과 제2 전극층(500)간의 거리는 감소하게 된다.

이렇게 제1 전극층(110a)의 두께 일부만을 부식시켜 제1 및 제2 전극 층(110,500) 간의 거리를 최소화하고, 제1 전극층(110b)과 유전체층(400)의 접촉 면적을 높일 수 있으므로, 가격이 경제적이면서도 원하는 커패시터의 전기용량을 확보할 수 있게 된다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은 종래의 커패시터 제조방법을 나타낸 단면도이다.

도 2는 본 발명의 실시예에 따른 커패시터 제조방법의 흐름도이다.

도 3은 본 발명의 실시예에 따른 커패시터 제조방법을 나타낸 단면도이다.

<도면의 주요 부분에 대한 부호의 간단한 설명>

100...본딩 쉬트 200...제1 드라이 필름

300...제2 드라이 필름 400...유전체층

500...제2 전극층

Claims (4)

1. 상면에 제1 전극층이 형성된 본딩 쉬트(Bonding sheet)를 준비하는 단계;

   상기 본딩 쉬트의 상면에 제1 드라이 필름을 적층하는 단계;

   상기 제1 드라이 필름의 외측을 노광, 현상하여 상기 제1 전극층을 노출시키는 단계;

   상기 노출된 제1 전극층을 부식하는 단계;

   상기 제1 드라이 필름의 위치에 제2 드라이 필름을 적층하는 단계;

   상기 제1 드라이 필름의 내측을 노광, 현상하여 상기 제1 전극층을 노출시키는 단계;

   상기 제1 전극층의 두께의 반을 부식(Half etching)하는 상기 노출된 제1 전극층의 두께의 일부만을 부식하는 단계;

   상기 제1 및 제2 드라이 필름을 박리하는 단계;

   상기 제1 전극층의 상면에 유전체층 및 제2 전극층을 순차적으로 레이업(Lay-up)하는 단계; 및

   상기 유전체층 및 상기 제2 전극층을 적층하는 단계를 포함하는 커패시터 제조방법.
2. 삭제
3. 청구항 1에 있어서,

   상기 제1 전극층 및 제2 전극층은 동일한 재질인 것을 특징으로 하는 커패시터 제조방법.
4. 청구항 3에 있어서,

   상기 제1 전극층 및 제2 전극층은 동박을 포함하는 재질인 것을 특징으로 하는 커패시터 제조방법.

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