KR100835660B1

KR100835660B1 - 커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판

Info

Publication number: KR100835660B1
Application number: KR1020060100955A
Authority: KR
Inventors: 김운천; 정율교
Original assignee: 삼성전기주식회사
Priority date: 2006-10-17
Filing date: 2006-10-17
Publication date: 2008-06-09
Also published as: KR20080034691A

Abstract

커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판이 개시된다. 인쇄회로기판에 내장되는 커패시터(capacitor)로서, 제1 전극층; 일면이 상기 제1 전극층과 대향하며, 타면에만 돌기가 형성되는 제2 전극층 및; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 유전층을 포함하는 커패시터는, 커패시터와 절연층과의 접합 면에 돌기를 형성함으로써, 커패시터와 절연층 사이의 향상된 접착력을 제공할 수 있다.

인쇄회로기판, 내장, 커패시터, 돌기

Description

커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판{Capacitor, Method of Manufacturing thereof and Printed Circuit Board having the capacitor}

도 1은 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판을 나타내는 단면도.

도 2는 본 발명의 바람직한 일 실시예에 따른 커패시터의 상부전극을 나타내는 도면.

도 3 내지 도 5는 본 발명의 바람직한 일 실시예에 따른 커패시터의 성능 테스트를 위한 샘플의 제조 공정을 나타내는 흐름도.

도 6은 도 3 내지 도 5를 통해 제조된 샘플을 나타내는 단면도.

도 7은 도 6을 통해 나타난 샘플을 이용한 성능 테스트 결과를 나타내는 그래프.

도 8은 성능 테스트를 거친 샘플의 결합 면을 나타내는 사진.

도 9는 본 발명의 바람직한 실시예에 따른 커패시터 제조방법을 나타내는 순서도.

<도면의 주요 부분에 대한 부호의 설명>

10: 상부전극 15: 돌기

20: 유전층 30: 동박적층판

32: 하부전극 40: 절연층

본 발명은 커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판에 관한 것이다.

현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.

이러한 수동소자 내장용 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 다층기판의 내부에 저항 또는 커패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다. 다시 말하면, 수동소자 내장용 인쇄회로기판은 다층 기판의 내부에 수동소자, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 커패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "커패시터"라고 하며, 이러한 기판을 커패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다. 이러한 커패시터 내장형 인쇄회로기판의 가장 중요한 특징은 커패시터가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장 할 필요가 없다는 것이다.

한편, 현재까지의 커패시터 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.

첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 커패시터를 제조하게 된다.

둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 커패시터(embedded discrete type capacitor)를 구현하는 방법이다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각 하여 개별 커패시터를 구현하게 된다.

셋째로, 인쇄회로기판의 표면에 실장 되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내부에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법이다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.

전술한 3가지 기술 별로 각각 여러 공정이 개발되고 있고, 각각의 공정에 따라 구현 방법에 차이가 있지만, 현재의 커패시터 내장형 인쇄회로기판 시장은 크게 형성되어 있지 않다. 따라서 전 세계적으로 이들 기술에 대한 표준화는 아직 이루어 지지 않고 있으며, 상용화에 사용될 정도의 공정 기술은 아직 개발 중에 있는 실정이다.

한편, 상술한 바와 같이 인쇄회로기판에 내장되는 캐패시터 형성 시, 상부전극의 두께가 두꺼우면 유전층과 상부전극 사이에 층 분리(Delamination)가 발생하는 문제점이 있어, 상면에 조도 즉, 거칠기를 형성할 수 있을 정도의 충분한 두께를 가진 상부전극을 만들 수 없었다. 이처럼, 상부전극의 상면에 조도를 형성할 수 없어 상부전극과 절연층(예: ABF-Ajinomoto Build-up Film)사이의 접착력 부족으로 인해 발생하는 층 분리(Delamination) 문제를 해결할 방법에 대한 요구가 대두 되고 있다.

본 발명은 커패시터의 절연층과의 접촉면에 돌기를 형성함으로써 커패시터와 절연층 사이의 접착력을 향상시킬 수 있는 커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판을 제공하는 것이다.

본 발명의 일 측면에 따르면, 인쇄회로기판에 내장되는 커패시터(capacitor) 로서, 제1 전극층; 일면이 제1 전극층과 대향하며, 타면에는 돌기가 형성되는 제2 전극층 및; 제1 전극층과 제2 전극층 사이에 개재되는 유전층을 포함하는 커패시터를 제시할 수 있다.

한편, 본 발명의 다른 측면에 따르면, 커패시터(capacitor)가 내장되고, 회로패턴이 형성되는 인쇄회로기판으로서, 제1 전극층과; 일면이 제1 전극층과 대향하며, 타면에는 돌기가 형성되는 제2 전극층과; 제1 전극층과 제2 전극층 사이에 개재되는 유전층; 및 제2 전극층의 타면에 적층되는 절연층을 포함하는 인쇄회로기판을 제시할 수 있다.

상기 돌기는 상기 제2 전극층과 동일한 재질로 이루어질 수 있고, 돌기는 복수로 형성될 수 있는데, 이때 복수의 돌기는 균일한 간격으로 배치되는 것이 좋다.

이러한 돌기는 전해도금을 통해 형성될 수 있다.

또 다른 한편, 본 발명의 또 다른 측면에 따르면, 인쇄회로기판에 내장되는 커패시터 제조방법으로서, (a)제1 전극층을 제공하는 단계; (b)제1 전극층에 적층되는 유전층을 제공하는 단계; (c)일면이 유전층에 접하도록 제2 전극층을 제공하는 단계; 및 (d)제2 전극층의 타면에 돌기를 형성하는 단계를 포함하는 커패시터 제조방법을 제시할 수 있다.

단계 (c)는, (c1)유전층에 시드층을 형성하는 단계; 및 (c2)시드층에 전해도금을 수행하는 단계로 이루어질 수 있으며, 이때 단계 (c1)은, 무전해도금 또는 스퍼터링(sputtering)을 통해 수행될 수 있다.

단계 (d)는, 전해도금을 통하여 수행될 수 있다.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위을 포함한 발명의 상세한 설명으로부터 명확해질 것이다.

이하, 본 발명에 따른 커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

설명 및 이해의 편의를 위해, 도 1 및 도 2를 참조하여 본 발명의 바람직한 실시예에 따른 커패시터와 커패시터가 내장된 인쇄회로기판에 대한 설명을 병행하도록 한다.

도 1은 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판을 나타내는 단면도이고, 도 2는 본 발명의 바람직한 일 실시예에 따른 커패시터의 상부전극을 나타내는 도면이다.

한편, 상부전극과 하부전극은 상대적인 개념이므로 경우에 따라 서로 치환 가능한 명칭이기도 하나, 본 실시예에 있어서는, 도 1에 나타난 것을 기준으로 유전층의 상부에 위치한 것을 상부전극, 유전층의 하부에 위치한 것을 하부전극이라 명명하여 설명하도록 한다.

즉, 커패시터를 이루는 두 개의 전극층(제1 전극층, 제2 전극층)에 있어서, 하부전극을 제1 전극층에 대응시키고, 상부전극을 제2 전극층에 대응시켜 설명을 진행하도록 한다.

도 1 및 도 2를 참조하면, 상부전극(10), 돌기(15), 유전층(20), 하부전극(32)을 포함하는 동박적층판(30), 하부전극(32), 절연층(40), 회로패턴(50), 비아홀(55)이 도시 되어 있다. 본 실시예에서는 하부전극(32)과 유전층(20) 및 돌기(15)가 형성된 상부전극(10)이 커패시터를 이루게 된다.

동박적층판(CCL, Copper Clad Laminates)(30)은 절연판(34)의 양 면에 동박(상부동박, 하부동박(36))이 적층된 형태로 이루어진다. 이러한 상부동박 및 하부동박(36)은 노광 및 에칭 등을 통하여 회로패턴(50)을 이룰 수 있게 된다.

본 실시예에서는, 도 1을 참조하면, 동박적층판(30)의 상부동박의 일부가 본 발명의 바람직한 실시예에 따른 커패시터의 하부전극(32)을 형성하는 데에 이용된다. 보다 구체적으로 설명하면, 동박적층판(30)의 상부동박 및 하부동박은 제조 및 취급과정에서 많은 흠들이 생기므로, 적당한 두께를 에칭으로 깎아낸 다음 전해도금 방법으로 추가 도금을 수행함으로써 하부전극(32)을 형성한다. 이렇게 형성된 하부전극(32)의 상부에 유전층(20)이 적층된다.

유전층(20)은 상술한 하부전극(32)과 후술할 상부전극(10) 사이에 개재되어, 본 실시예에 따른 커패시터의 정전용량을 결정하는 인자로서 작용한다. 즉, 본 실시예에 따른 커패시터의 정전용량은 유전층(20)이 갖는 유전상수에 비례하게 된다. 이러한 유전층(20)은 유리, 세라믹, 산화탄탈륨, 또는 폴리스티렌 타입의 플라스틱이나 폴리카보네이트 등으로 이루어질 수 있으며, 공기층 일 수도 있다.

도 1을 기준으로 설명하였을 때, 유전층(20)의 상부에는 상부전극(10)이 적 층된다. 상부전극(10) 역시 하부전극(32)과 마찬가지로 구리 재질로 이루어질 수 있다. 다만, 필요에 따라 구리 이 외의 다른 금속재질로 상부전극(10)을 형성할 수 있음은 물론이다. 본 실시예에서는 설명의 편의를 위해 구리 재질의 상부전극(10)을 예로 들어 설명을 진행하도록 한다.

이러한 상부전극(10)은 유전층(20) 위에 무전해도금 또는 스퍼터링(sputtering)을 수행함으로써 형성되는 시드층만으로 이루어질 수도 있으며, 또는 형성된 시드층에 전해도금을 추가로 수행함으로써 이루어질 수도 있다. 이를 통하여 상부전극(10)과 유전층(20) 사이의 결합력을 증대시킬 수 있다. 이 뿐만 아니라, 유전층(20) 위에 구리 박막을 적층하는 것과 같이 설계자의 필요에 따라 다양한 방법으로 형성할 수도 있다.

한편 상부전극(10)의 상면에는 돌기(15)가 형성된다. 돌기(15)는 전해도금을 통하여 상부전극(10)의 상면에 형성될 수 있고, 잉크젯 방식을 통하여 상부전극(10)의 상면에 형성될 수도 있으며, 이 밖의 다양한 방법을 통하여 형성될 수 있다. 돌기(15)를 형성하는 방법에 대해서는 추후에 보다 구체적으로 설명하도록 한다.

이상에서 설명한 하부전극(32)과, 유전층(20)과, 상부전극(10) 및 상부전극(10)의 상면에 형성되는 돌기(15)가 인쇄회로기판에 내장되는 커패시터를 이룰 수 있게 된다.

이렇게 돌기(15)가 형성된 상부전극(10)의 상면에는 절연층(40)이 적층된다. 절연층(40)은 인쇄회로기판에 있어서, 층간 전기적 신호를 격리하는 수단으로 사용 되는 것으로서, 예를 들면 ABF(Ajinomoto Build-up Film) 등이 있다.

종래기술에 따른 커패시터가 내장된 인쇄회로기판의 경우, 전술한 바와 같이 상부전극과 절연층 사이의 접착력이 충분하지 못해 층 분리(Delamination) 문제가 발생하였다. 이는 상부전극의 두께가 매우 얇아 상부전극의 상면에 조도 즉, 거칠기를 형성할 수 없었던 점에 기인한 것이다.

그러나, 본 실시예의 경우 커패시터 상부전극(10)의 상면에 돌기(15)를 형성하고, 절연층(40)을 적층함으로써 상부전극(10)과 절연층(40) 사이의 접착 면적을 증가시켜 접착 계면에 수평하게 작용하는 힘뿐만 아니라 수직하게 작용하는 힘에 대한 저항력 또한 강화시켜 접착력을 향상시킬 수 있게 된다.

또한, 돌기(15)의 재료를 상부전극(10)과 동일하도록 함으로써(예를 들면, 구리) 상부전극(10)과 돌기(15) 사이의 접착 계면에서 발생할 수 있는 여러 가지 물리적, 화학적 문제점을 해소할 수도 있게 된다.

한편, 이 때, 돌기(15)를 복수로 형성함으로써 그 효율을 더욱 증대시킬 수 있으며, 복수의 돌기(15)를 균일한 간격으로 배치함으로써 접착력이 고르게 향상되도록 할 수도 있다.

회로패턴(50)은 인쇄회로기판에 있어서, 전기적 신호가 이동할 수 있는 통로의 기능을 수행하는 것으로서, 노광 및 에칭을 이용하는 서브트랙티브(subtractive) 방식 또는 전해도금을 이용하는 애디티브(additive) 방식 등과 같이 다양한 방법을 통하여 형성될 수 있다.

비아홀(55)은 양면 인쇄회로기판 또는 다층 인쇄회로기판과 같이 층간 도통 이 필요한 인쇄회로기판에 있어서, 각 층에 형성된 회로패턴(50)이 서로 전기적으로 연결될 수 있도록 하는 수단이다. 이러한 비아홀(55)은, 드릴링(drilling) 및 도금을 통해 형성될 수도 있으며, 전도성 범프를 형성한 후 프리프레그(PPG)와 같은 절연층(40)을 관통시키는 방법(B2it 공법)을 통해서도 형성될 수 있다.

이상에서, 본 발명의 바람직한 실시예에 따른 커패시터 및 커패시터가 내장된 인쇄회로기판의 구조에 대해 설명하였다.

이하에서는, 도 3 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 따른 커패시터의 성능을 시험하기 위한 샘플 제조 공정과 시험 결과에 대해 설명하도록 한다.

도 3 내지 도 5는 본 발명의 바람직한 일 실시예에 따른 커패시터의 성능 테스트를 위한 샘플의 제조 공정을 나타내는 흐름도이고, 도 6은 도 3 내지 도 5를 통해 제조된 샘플을 나타내는 단면도이다. 도 3 내지 도 6을 참조하면, 상부전극(10), 돌기(15), 유전층(20), 절연층(40), 동박적층판(60, 80), 내에칭성 테이프(62), 감광성 필름(70), 홀(75)이 도시되어 있다.

먼저 두께 35um의 구리재질의 상부전극(10)을, 샘플 제조 과정 동안 지지대 역할을 수행할 0.8mm 두께의 동박적층판(60)에 내에칭성 테이프(62)로 고정한다. (도 3 참조)

다음으로, 두께 15um의 감광성 필름(70)을 적층한 후(도 4의 (a) 참조), 형성하고자 하는 돌기(15)에 상응하는 패턴이 인쇄된 아트워크 필름(art work film)을 이용하여 자외선 노광을 수행한다. 노광 후, 현상함으로써 도금을 위한 홀(75) 을 형성한다. (도 4의 (c) 참조)

홀(75)을 형성한 후, 전해도금을 통하여 홀(75)에 구리가 충전되도록 한다. (도 4의 (d) 참조) 홀(75)에 구리가 충전되면, 감광성 필름(70)과 내에칭성 테이프(62)를 제거한 후, 상부전극(10)과 동박적층판(60)을 분리함으로써 돌기(15)가 형성된 상부전극(10)의 제조를 완료한다. (도 4의 (e) 내지 (g) 참조)

다음으로, 돌기(15)가 형성된 상부전극(10) 상면에 절연층(40)을 가접착한 후, 가접착된 절연층(40) 위에 두께 0.4mm의 동박적층판(80)을 접착한 후 경화한다. 이후, 내 에칭성 테이프(90)로 접착강도 측정부분(10')을 붙인 후, 질산 용액을 이용하여 상부전극(10)의 테이프(90)가 부착되지 않은 부분을 에칭으로 제거한 후 내 에칭성 테이프(90)를 제거하여 접착강도 시험용 샘플을 완성한다. (도 5 참조)

상술한 공정을 통해 제조된 성능 시험용 샘플의 구조는 도 6을 통하여 나타난 바와 같다.

이렇게 제조된 성능 시험용 샘플을 통해 접착강도 성능을 측정하기 위하여 UTM을 이용하여 90도 필 테스트(90°peel test)를 진행하였다.

시험에 사용된 샘플에 있어서, 돌기(15)의 높이는 대략 5 마이크론(um) 정도이고, 돌기(15)의 직경은, 50um, 60um, 70um, 80um, 90um, 100um, 110um이며, 돌기(15)의 중심간 거리는 160um으로 일정하게 유지하였다.

시험 결과, 돌기(15)가 전혀 없는 상부전극(10)과 애이비에프(ABF, Ajinomoto Build-up Film) 절연층(40) 사이의 접착강도는 평균 0.83 N/mm를 나타내었고, 돌기(15)를 도입한 상부전극(10)과 애이비에프(ABF, Ajinomoto Build-up Film) 절연층(40) 사이의 접착강도는 평균 1.04 N/mm(돌기의 직경이 110um인 경우)에서 1.45 N/mm(돌기의 직경이 50um인 경우)를 나타내었다. 접착력 향상은, 돌기가 전혀 없는 상부전극(10)과 애이비에프(ABF, Ajinomoto Build-up Film) 절연층(40) 사이의 접착강도를 기준으로 하여, 돌기(15)를 도입한 상부전극(10)과 애이비에프(ABF, Ajinomoto Build-up Film) 절연층(40) 사이의 접착강도가 최저 25%에서 최고 75%까지 향상되었다.

이러한 시험 결과는 도 7에 나타난 성능 테스트 결과를 나타내는 그래프를 통하여 확인할 수 있다. 도 7에 기재된 엠보싱은 돌기(15)를 의미한다.

도 8은 도 6을 통해 나타난 샘플의 결합 면을 나타내는 사진으로, 직경이 50um인 돌기(15)가 있는 상부전극(10)과 ABF 절연층(40) 계면의 필 테스트 후 모습을 나타내고 있다.

도 8을 참조하면, 상부전극(10)에 형성된 돌기(15)와, 돌기(15)에 의해 ABF 절연층(40)에 형성된 자국이 도시되어 있다. 이처럼, 상부전극(10)에 형성된 돌기(15)에 의하여 상부전극(10)과 절연층(40) 사이의 접착면적이 증가될 수 있게 되고, 이로써 접착력이 향상되는 결과를 나타낼 수 있게 되었다. 특히, 돌기(15)가 스파이크 형상과 같이 절연층(40) 안으로 삽입됨으로써 접착계면과 수평하게 작용하는 힘에 대한 저항력이 더욱 향상될 수 있게 된다. 이 때, 돌기(15)를 복수로 형성함으로써 그 효율을 더욱 증대시킬 수 있으며, 복수의 돌기(15)를 균일한 간격으 로 배치함으로써 접착력이 고르게 향상되도록 할 수도 있다.

또한, 상부전극(10)과 동일한 재료인 구리를 이용하여 돌기(15)를 형성하여 사실상 상부전극(10)이 두꺼워지는 효과를 나타냄으로써 전극적 특성이 향상되는 효과도 나타낼 수 있게 된다.

다음으로, 본 발명의 바람직한 실시예에 따른 커패시터 제조방법에 대해 도 9를 참조하여 설명하도록 한다. 도 9는 본 발명의 바람직한 실시예에 따른 커패시터 제조방법을 나타내는 순서도이다. 도 9를 참조하여 본 발명의 바람직한 실시예에 따른 커패시터 제조방법을 설명함에 있어, 필요한 경우 도 1 내지 도 5를 참조하도록 한다.

단계 s10은 제1 전극층을 제공하는 단계이다. 커패시터는 대향하는 두 개의 전극층 사이에 유전층(20)이 개재되는 것을 기본적인 구성으로 하며, 대향하는 두 개의 전극층에 전압이 인가되면, 그에 비례하여 전하를 저장하는 기능을 수행하게 된다.

제1 전극층은, 이러한 두 개의 전극층 가운데 하나이며, 앞서 설명한 하부전극(32)이 이에 해당할 수 있다. 마찬가지로, 추후 설명할 제2 전극층은 커패시터를 이루는 두 개의 전극층 가운데 나머지 하나이며, 앞서 설명한 상부전극(10)이 이에 해당할 수 있다. 이하 설명 및 이해의 편의를 위해 하부전극(32)을 제1 전극층에, 상부전극(10)을 제2 전극층에 대응시켜 설명을 진행하도록 한다.

단계 s20은 제1 전극층에 적층되는 유전층(20)을 제공하는 단계이다. 상술한 바와 같이 커패시터는 대향하는 두 개의 전극층 사이에 유전층(20)이 개재되는 것을 기본적인 구성으로 하므로, 제1 전극층에 즉, 하부전극(32)에 유전층(20)을 적층하는 것이다.

유전층(20)은 커패시터의 정전용량을 결정하는 인자로서 작용한다. 즉, 커패시터의 정전용량은 유전층(20)이 갖는 유전상수에 비례하게 된다. 이러한 유전층(20)은 유리, 세라믹, 산화탄탈륨, 또는 폴리스티렌 타입의 플라스틱이나 폴리카보네이트 등으로 이루어질 수 있으며, 공기층 일 수도 있다.

단계 s30은 일면이 유전층(20)에 접하는 제2 전극층 즉, 상부전극(10)을 제공하는 단계이다. 이로써 서로 대향하는 두 개의 전극층 즉, 하부전극(32)과 상부전극(10) 사이에 유전층(20)이 개재될 수 있게 된다.

도 1을 기준으로 설명하였을 때, 유전층(20)의 상부에는 제2 전극층 즉, 상부전극(10)이 적층된다. 상부전극(10) 역시 하부전극(32)과 마찬가지로 구리 재질로 이루어질 수 있다. 다만, 필요에 따라 구리 이 외의 다른 금속재질로 상부전극(10)을 형성할 수 있음은 물론이다.

한편, 단계 s30은 유전층(20)에 시드층(seed layer)를 형성하는 단계 s31과 시드층에 전해도금을 수행하는 단계 s32로 이루어질 수 있다.

유전층(20) 위에 구리 박막 형태의 상부전극(10)을 적층할 수도 있으나, 상부전극(10)과 유전층(20) 사이의 결합력을 증대시키기 위하여 유전층(20)에 시드층을 형성한 후 시드층에 전해도금을 수행하여 상부전극(10)을 형성하는 것이다.

시드층은 유전층(20) 위에 무전해도금 또는 스퍼터링(sputtering)을 수행함 으로써 형성될 수 있으며, 이렇게 형성된 시드층에 전해도금을 수행함으로써 설계자가 필요로 하는 두께를 갖는 상부전극(10)을 형성할 수 있게 된다.

단계 s40은 제2 전극층의 타면에 돌기(15)를 형성하는 단계이다. 제2 전극층 즉, 상부전극(10)의 양면 가운데 유전층(20)과 접하지 않은 면에 돌기(15)를 형성하는 것이다.

이러한 돌기(15)는, 앞서 설명한 본 발명의 바람직한 실시예에 따른 인쇄회로기판의 성능 시험을 위한 샘플 제조 공정을 통해 설명한 바와 같다. 다시 한번 간략히 설명하면 다음과 같다.

먼저, 상부전극(10)에 감광성 필름(70)을 적층한 후, 형성하고자 하는 돌기(15)에 상응하는 패턴이 인쇄된 아트워크 필름(art work film)을 이용하여 자외선 노광을 수행한다. 노광 후, 현상함으로써 도금을 위한 홀을 형성한다.

홀(75)을 형성한 후, 전해도금을 통하여 홀(75)에 구리가 충전되도록 한다. 홀(75)에 구리가 충전되면, 감광성 필름(70)을 제거함으로써, 상부전극(10)에 돌기(15)를 형성할 수 있게 된다. 이러한 공정은 도 4를 통해 확인할 수 있다.

한편, 본 실시예에서는 상부전극(10)에 돌기(15)를 형성하는 방법으로서, 노광 및 도금을 제시하였으나, 이 뿐만 아니라 잉크젯 방식 등과 같이 설계자의 필요에 따라 다양한 방법을 적용할 수 있음은 물론이다.

이상에서 설명한 단계 s10 내지 단계 s40을 통해, 유전층(20)과 접하지 않은 면에 돌기(15)가 형성되는 커패시터를 제공할 수 있게 되며, 돌기(15)가 형성된 면에 절연층(40)을 적층하고 회로패턴(50)을 형성하는 등 레이업(lay-up) 공정을 수 행함으로써, 커패시터와의 접착력이 향상된 인쇄회로기판을 제조할 수도 있게 된다.

전술한 실시예 외의 많은 실시예들이 본 발명의 청구범위 내에 존재한다.

상술한 바와 같이 본 발명의 바람직한 실시예에 따른 커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판은, 커패시터와 절연층과의 접합 면에 돌기를 형성함으로써, 커패시터와 절연층 사이의 향상된 접착력을 제공할 수 있다.

Claims

인쇄회로기판에 내장되는 커패시터(capacitor)로서,

제1 전극층;

일면이 상기 제1 전극층과 대향하며, 타면에만 돌기가 형성되는 제2 전극층 및;

상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 유전층을 포함하는 커패시터.
제1항에 있어서,

상기 돌기는 상기 제2 전극층과 동일한 재질로 이루어지는 것을 특징으로 하는 커패시터.
제1항에 있어서,

상기 돌기는 복수로 형성되는 것을 특징으로 하는 커패시터.
제3항에 있어서,

상기 복수의 돌기는 균일한 간격으로 배치되는 것을 특징으로 하는 커패시터.
제1항에 있어서,

상기 돌기는 전해도금을 통해 형성되는 것을 특징으로 하는 커패시터.
커패시터(capacitor)가 내장되는 인쇄회로기판으로서,

제1 전극층;

일면이 상기 제1 전극층과 대향하며, 타면에만 돌기가 형성되는 제2 전극층;

상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 유전층; 및

상기 제2 전극층의 상기 타면에 적층되는 절연층을 포함하는 인쇄회로기판.
제6항에 있어서,

상기 돌기는 상기 제2 전극층과 동일한 재질로 이루어지는 것을 특징으로 하는 인쇄회로기판.
제6항에 있어서,

상기 돌기는 복수로 형성되는 것을 특징으로 하는 인쇄회로기판.
제8항에 있어서,

상기 복수의 돌기는 균일한 간격으로 배치되는 것을 특징으로 하는 인쇄회로기판.
제6항에 있어서,

상기 돌기는 전해도금을 통해 형성되는 것을 특징으로 하는 인쇄회로기판.
인쇄회로기판에 내장되는 커패시터 제조방법으로서,

제1 전극층을 제공하는 단계;

상기 제1 전극층에 적층되는 유전층을 제공하는 단계;

일면이 상기 유전층에 접하는 제2 전극층을 제공하는 단계; 및

상기 제2 전극층의 타면에 돌기를 형성하는 단계를 포함하는 커패시터 제조방법.
제11항에 있어서,

상기 제2 전극층을 제공하는 단계는,

상기 유전층에 시드층을 형성하는 단계; 및

상기 시드층에 전해도금을 수행하는 단계를 포함하는 커패시터 제조방법.
제12항에 있어서,

상기 단계 시드층을 형성하는 단계는, 무전해도금 또는 스퍼터링(sputtering)을 통해 수행되는 것을 특징으로 하는 커패시터 제조방법.
제11항에 있어서,

상기 돌기를 형성하는 단계는, 전해도금을 통하여 수행되는 것을 특징으로 하는 커패시터 제조방법.