CN115943470A - 薄膜电容器及具备其的电子电路基板 - Google Patents

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Abstract

本发明提供不易产生翘曲的薄膜电容器。薄膜电容器(1)具备：金属箔(10)，其上表面(11)及下表面(12)被粗面化；电介质膜(D)，其覆盖金属箔(10)的上表面(11)，具有使金属箔(10)局部露出的开口部；电介质膜(E)，其覆盖金属箔的下表面(12)，由热膨胀系数比金属箔(10)小的电介质材料构成；第一电极层，其经由开口部与金属箔相接；第二电极层，其不与金属箔相接而与第一电介质膜相接。这样，金属箔(10)的下表面(12)被热膨胀系数小的电介质膜(E)覆盖，因此，能够抑制翘曲的产生。

Description

薄膜电容器及具备其的电子电路基板
技术领域
本发明涉及薄膜电容器及具备其的电子电路基板，特别是涉及使用了金属箔的薄膜电容器及具备其的电子电路基板。
背景技术
在搭载IC的电路基板中，为了使向IC供给的电源的电位稳定，通常搭载去耦电容器。作为去耦电容器，通常使用层叠陶瓷片式电容器，将多个层叠陶瓷片式电容器搭载于电路基板的表面，由此，确保必要的去耦电容。
近年来，电路基板小型化，因此，有时用于搭载多个层叠陶瓷片式电容器的空间不足。因此，有时使用可埋入电路基板的薄膜电容器来代替层叠陶瓷片式电容器(参照专利文献1～4)。
专利文献1所记载的薄膜电容器具有如下结构：使用多孔金属基材，在其表面上经由电介质膜形成上部电极。专利文献2所记载的薄膜电容器具有如下结构：使用将一主面粗化的金属基材，在粗化的表面上经由电介质膜形成上部电极。专利文献3及4所记载的薄膜电容器具有如下结构：在支承部形成导电性多孔基材，在粗化的表面上经由电介质膜形成上部电极。
现有技术文献
专利文献
专利文献1：国际公开WO2015－118901号
专利文献2：国际公开WO2018－092722号
专利文献3：国际公开WO2017－026247号
专利文献4：国际公开WO2017－014020号
发明内容
发明所要解决的问题
但是，专利文献1所记载的薄膜电容器由于具有侧面电极结构，从而电极的线路长较长，因此，存在ESR(等效串联电阻)、ESL(等效串联电感)变大这样的结构上的问题。而且，专利文献1所记载的薄膜电容器由于使用整体被多孔质化的金属基材，从而由金属基材构成的下部电极与经由电介质膜覆盖金属基材的上部电极的分离不容易，存在容易产生短路不良这样的问题。另外，专利文献2所记载的薄膜电容器由于金属基材的一主面作为上部电极、另一主面作为下部电极发挥作用，为了将一对端子电极配置于同一面上，需要经由[0]元件的侧面绕回电极，存在结构复杂这样的问题。另外，专利文献3及4所记载的薄膜电容器由于将一对端子电极分别配置于金属基材的两面，从而不能从单侧接入一对端子电极。而且，由于使用支承体，存在整体的厚度变厚这样的问题。
因此，本发明的目的在于，提供进行了改良的薄膜电容器及具备其的电子电路基板。
用于解决问题的技术方案
本发明提供一种薄膜电容器，其具备：金属箔，其具有位于一主面侧的被粗面化的第一多孔质层、位于另一主面侧的被粗面化的第二多孔质层、及位于第一及第二多孔质层之间的未被粗面化的非多孔质层；第一电介质膜，其覆盖金属箔的一主面，具有使金属箔局部露出的开口部；第二电介质膜，其覆盖金属箔的另一主面，由热膨胀系数比金属箔小的电介质材料构成；第一电极层，其经由开口部与金属箔相接；第二电极层，其不与金属箔相接而与第一电介质膜相接。
本发明提供一种薄膜电容器的制造方法，通过将金属箔的一个及另一个主面粗面化，在未被粗面化的非多孔质层的两面上形成第一及第二多孔质层，在进行了粗面化的金属箔的一主面上形成第一电介质膜，在进行了粗面化的金属箔的另一主面上形成由热膨胀系数比金属箔小的电介质材料构成的第二电介质膜，通过除去第一电介质膜的一部分而使金属箔的一部分露出，形成与金属箔的一部分相接的第一电极层和不与金属箔的一部分相接而与第一电介质膜相接的第二电极层。
发明效果
根据本发明，在电介质膜的一部分设置有开口部，因此，不使用侧面电极等，就能够在同一面上配置一对端子电极。而且，金属箔的另一主面被热膨胀系数小的第二电介质膜覆盖，因此，能够抑制翘曲的产生。
附图说明
图1A是用于说明本发明一实施方式的薄膜电容器1的结构的大致剖视图，图1B是薄膜电容器1的大致俯视图。
图1B是薄膜电容器1的大致俯视图。
图1C是表示从薄膜电容器1省略导电性部件32的例子的大致剖视图。
图1D是图1C所示的薄膜电容器1的大致俯视图。
图2是用于说明薄膜电容器1的侧面13的形状的大致剖视图。
图3是用于说明薄膜电容器1的制造方法的工序图。
图4是用于说明薄膜电容器1的制造方法的工序图。
图5是用于说明薄膜电容器1的制造方法的工序图。
图6是用于说明薄膜电容器1的制造方法的工序图。
图7A是用于说明薄膜电容器1的制造方法的工序图。
图7B是图7A的大致俯视图。
图8A是用于说明薄膜电容器1的制造方法的工序图。
图8B是图8A的大致俯视图。
图9是用于说明薄膜电容器1的制造方法的工序图。
图10是用于说明薄膜电容器1的制造方法的工序图。
图11A是用于说明薄膜电容器1的制造方法的工序图。
图11B是图11A的大致俯视图。
图12A是表示绝缘性部件21的形成位置的一例的大致剖视图。
图12B是表示绝缘性部件21的形成位置的另一例的大致剖视图。
图13是表示绝缘性部件21的形状的一例的大致剖视图。
图14A是用于说明薄膜电容器1的制造方法的工序图。
图14B是图14A的大致俯视图。
图15A是用于说明薄膜电容器1的制造方法的工序图。
图15B是图15A的大致俯视图。
图16A是表示金属箔10的结晶粒径较大的情况的示意性的剖视图。
图16B是图16A的大致俯视图。
图17A是表示金属箔10的结晶粒径较小的情况的示意性的剖视图。
图17B是图17A的大致俯视图。
图18是用于说明薄膜电容器1的制造方法的工序图。
图19是图18的大致俯视图。
图20A是用于说明薄膜电容器1的制造方法的工序图。
图20B是图20A的大致俯视图。
图21是用于说明薄膜电容器1的制造方法的工序图。
图22A是用于说明薄膜电容器1的制造方法的工序图。
图22B是图22A的大致俯视图。
图23A是用于说明薄膜电容器1的制造方法的工序图。
图23B是图23A的大致俯视图。
图24A是用于说明薄膜电容器1的制造方法的工序图。
图24B是图24A的大致俯视图。
图25A是用于说明薄膜电容器1的制造方法的工序图。
图25B是图25A的大致俯视图。
图26A是用于说明薄膜电容器1的制造方法的工序图。
图26B是图26A的大致俯视图。
图27是用于说明薄膜电容器1的制造方法的工序图。
图28是表示具有将薄膜电容器1埋入多层基板100的结构的电子电路基板的大致剖视图。
图29是表示具有将薄膜电容器1搭载于多层基板300的表面的结构的电子电路基板的大致剖视图。
图30是表示样品的评价结果的表。
具体实施方式
以下，参照附图详细地说明本发明优选的实施方式。
图1A是用于说明本发明一实施方式的薄膜电容器1的结构的大致剖视图。图1B是薄膜电容器1的大致俯视图。
如图1A及图1B所示，薄膜电容器1具备：金属箔10；形成于金属箔10的上表面11的环状或多边形环状的绝缘性部件21、22；形成于金属箔10的上表面11上且由绝缘性部件21、22划分的导电性部件31、32；经由种子层40连接于导电性部件31的端子电极51；以及经由种子层40连接于导电性部件32的端子电极52。金属箔10由铝、铜、铬、镍、钽等金属材料构成，相互位于相反侧的主面即上表面11及下表面12的至少一部分被粗面化。作为金属箔10的材料，最优选为铝。在金属箔10的上表面11及下表面12上分别形成有电介质膜D、E。绝缘性部件21、22例如由树脂构成。导电性部件31、32例如由导电性高分子材料构成。种子层40及端子电极51、52例如由铜或镍或金的材料及它们的合金或层结构构成。
环状或多角环状的绝缘性部件21设置于将由端子电极51及导电性部件31构成的电极层与由端子电极52及导电性部件32构成的电极层进行电分离的狭缝内。端子电极52及导电性部件32位于被绝缘性部件21包围的区域内，端子电极51及导电性部件31位于被绝缘性部件21包围的区域的外侧，且被绝缘性部件22包围的区域。在被绝缘性部件21包围的区域中，除去形成于金属箔10的上表面11的电介质膜D的一部分或全部，在电介质膜D上形成开口部。由此，端子电极52经由导电性部件32与金属箔10电连接。或者，如图1C及图1D所示，也可以省略导电性部件32，将金属箔10与端子电极52直接或经由种子层40连接。与之相对，在被绝缘性部件21包围的区域的外侧，不除去形成于金属箔10的上表面11的电介质膜D。即，导电性部件31不与金属箔10相接而与电介质膜D相接，端子电极51和金属箔10相互绝缘。由此，端子电极51、52作为经由电介质膜D对置的一对电容电极发挥作用。而且，电介质膜D形成于金属箔10的被粗面化的上表面11上，表面11的表面面积被扩大，因此，能够得到大电容。
在被绝缘性部件22包围的区域的外侧，设置于金属箔10的上表面11的电介质膜D露出。这样，在薄膜电容器1的外周部分，被粗面化的表面露出，因此，可提高埋入多层基板时的密合性。金属箔10的侧面13未被粗面化，其表面被绝缘膜14覆盖。在此，在导电性部件31和金属箔10的侧面13之间存在环状或多角环状的绝缘性部件22，并且在环状或多角环状的绝缘性部件22的外侧区域设置有不存在导电性部件的间隙区域，因此，即使在绝缘膜14较薄的情况下，也防止导电性部件31和金属箔10的短路。
电介质膜D由Al2O3、TiO2、Ta2O5、SiNx等电介质材料构成。电介质膜D的材料也可以为非晶。在该情况下，电介质膜D的组成比未必成为上述的组成比。覆盖金属箔10的下表面12的电介质膜E可以是由与电介质膜D相同的电介质材料构成的膜，也可以是由与电介质膜D不同的电介质材料构成的膜。作为具体的材料，能够使用Al2O3、TiO2、Ta2O5、SiNx、ZrO2、CaZrO3、BaTiO2等。电介质膜E发挥将金属箔10的下表面12绝缘的作用，并且发挥抑制薄膜电容器1的翘曲的作用。另外，电介质膜E也可以具有遮断反应生成气体的阻挡功能。据此，在使多层基板固化时，能够抑制由构成多层基板的树脂产生的反应生成气体的侵入。
薄膜电容器1通过埋入多层基板，能够作为去耦电容器使用。薄膜电容器1的厚度例如为50μm以下，非常薄。因此，在上表面11侧形成端子电极51及导电性部件31的情况下，容易成为向下表面12侧成凸的形状。为了防止这种翘曲，作为电介质膜E的材料，需要选自热膨胀系数比金属箔10小的材料，优选热膨胀系数为10ppm/℃以下。为了更有效地抑制薄膜电容器1的翘曲，优选电介质膜E的膜厚比电介质膜D的膜厚大。
另外，为了更进一步降低薄膜电容器1的翘曲，在将金属箔10的上表面11的表面粗糙度Rq(均方根高度)设为Rq1，且将金属箔10的下表面12的表面粗糙度Rq(均方根高度)设为Rq2的情况下，优选设为Rq2＞Rq1，更优选将Rq2/Rq1设定成1.8以上。
就金属箔10的中心部分(非粗化部分)的结晶粒径而言，优选在平面方向(与上表面11及下表面12平行的方向)上小于15μm，在厚度方向(与上表面11及下表面12垂直的方向)上小于5μm，优选结晶方位在平面方向上尽可能对齐。据此，如后述，能够提高侧面13的位置精度。
为了进一步抑制薄膜电容器1的翘曲，在图2所示的截面中定义沿着上表面11的直线L1、沿着下表面12的直线L2、沿着侧面13的直线L3的情况下，直线L2和直线L3构成的角θa优选为20°＜θa＜80°。即，优选下表面12的面积比上表面11的面积宽。据此，改善薄膜电容器1的侧面13与多层基板的密合性，因此，可提高薄膜电容器1的强度及可靠性。在该情况下，更优选满足30°≦θa≦60°。通过在上述的范围内设计角度θa，可减轻薄膜电容器1的安装时的翘曲，由于最适宜地控制侧面13与构成多层基板的绝缘树脂的接触面积，因此，能够进一步改善薄膜电容器1的强度及可靠性。另外，薄膜电容器1的侧面13也可以具有越接近上表面11而角θa越大、越接近下表面12而角θa越小的弯曲形状。这样，在角θa不恒定的情况下，角θa的值由平均值定义。
接着，对薄膜电容器1的制造方法的一例进行说明。
首先，准备由厚度50μm左右的铝等构成的金属箔10(图3)，通过蚀刻其上表面11及下表面12而粗面化(图4)。也可以通过烧结金属粉而形成金属箔10，来代替将平坦的金属箔10粗面化。由此，在金属箔10上形成位于上表面11侧的多孔质层11a和位于下表面12侧的多孔质层12a。多孔质层11a和多孔质层12a之间是未被粗面化的非多孔质层10a。此时，只要至少将上表面11粗面化即可，不一定要将下表面12粗面化，但通过将两面粗面化，能够防止金属箔10的翘曲。另外，对于上表面11，优选在尽可能增大表面面积的条件下进行蚀刻。即使在将上表面11和下表面12双方粗面化的情况下，上表面11和下表面12的蚀刻条件也可以不同。例如，对于下表面12，也可以在尽可能增大对多层基板的密合性的条件下进行蚀刻。
接着，在金属箔10的上表面11上形成电介质膜D，在金属箔10的下表面12上形成电介质膜E(图5)。电介质膜D、E可以通过氧化金属箔10而形成，也可以使用ALD法、CVD法、雾化CVD法等覆盖性优异的成膜方法成膜。如上述，电介质膜E可以是由与电介质膜D相同的电介质材料构成的膜，也可以由与电介质膜D不同的电介质材料构成的膜。形成电介质膜D、E后，向金属箔10的下表面12贴附搬送用基材60(图6)。
接着，在金属箔10的上表面11上形成感光性的抗蚀层，并进行曝光及显影，由此，形成图形化的抗蚀层61(图7A、7B)。在抗蚀层61上设置有使电介质膜D露出的开口部62。抗蚀层可以正型，也可以是负型。
接着，通过以抗蚀层61为掩模除去电介质膜D的一部分或全部，在开口部62露出金属箔10(图8A、8B)。作为除去电介质膜D的方法，能够使用逆溅射法、离子研磨法、RIE法、湿法蚀刻等。此外，在该阶段将已经金属箔10的上表面11粗面化，因此，通过使用逆溅射法、离子研磨法、RIE法等，能够防止毛细管现象引起的蚀刻剂的扩展。其中，本工序中也可以使用液状的蚀刻剂。此外，在图8A所示的例子中，露出的金属箔10的表面和电介质膜D构成大致同一平面，但根据蚀刻条件不同，如图9所示，也有时成为粗面化的金属箔10突出的形状。
接着，除去抗蚀层61后(图10)，在金属箔10的上表面11上形成绝缘性部件21、22(图11A、11B)。绝缘性部件21、22的形成能够通过光刻图形化法、丝网印刷、凹版印刷、喷墨法等进行。由此，绝缘性部件21、22的截面如图11A所示，侧面成为锥形状。在此，绝缘性部件21的形成位置可以如图12A所示与金属箔10露出的部分重叠，也可以如图12B所示不与金属箔10露出的部分重叠。另外，绝缘性部件21、22的截面不需要为左右对称，如图13所示，以金属箔10的厚度方向上的中心线C为基准，与位于环的内侧的部分的角度θb相比，位于外侧的部分的角度θc更小，由此，也可以使环的外侧部分的锥形面比环的内侧部分的锥形面宽。绝缘性部件21中，构成内侧部分的侧面与导电性部件32或端子电极52相接，构成外侧部分的侧面与导电性部件31或端子电极51相接。通过采用上述的结构，在形成绝缘性部件21、22时的收缩过程中，不会产生异常的应力，能够降低向粗面化的部分的裂纹，成品率提高。
接着，通过在金属箔10的上表面11上形成感光性的抗蚀层，进行曝光及显影，形成图形化的抗蚀层64(图14A、14B)。在抗蚀层64上设置有使位于绝缘性部件22的外侧的区域露出的开口部65。抗蚀层可以是正型，也可以是负型。
接着，通过以抗蚀层64为掩模来除去金属箔10，将金属箔10单片化(图15A、15B)。作为除去金属箔10的方法，能够采用使用了酸等蚀刻剂的湿法蚀刻。在该情况下，即使使用液状的蚀刻剂，蚀刻剂也不会超过绝缘性部件22而扩展。
为了更高精度地单片化，如上述，优选金属箔10的中心部分(非粗化部分)的结晶粒径在平面方向上小于15μm、在厚度方向上小于5μm。这是由于，金属箔10的结晶粒径在平面方向上为15μm以上、在厚度方向上为5μm以上的情况下，如图16A、16B所示，晶粒从侧面13的内壁突出，单片化的金属箔10的尺寸的不均也会变大。与之相对，如果金属箔10的结晶粒径在平面方向上小于15μm、在厚度方向上小于5μm的情况下，如图17A、17B所示，出现于侧面13的晶粒小，因此，还降低单片化的金属箔10的尺寸的不均。
接着，除去抗蚀层64后(图18、19)，在被绝缘性部件22包围的区域中形成由导电性高分子材料构成的膏状或液状的导电性部件31、32(图20A、20B)。其中，导电性部件32位于被绝缘性部件21包围的区域，导电性部件31位于被绝缘性部件21包围的区域的外侧，且被绝缘性部件22包围的区域。导电性部件31、32为膏状或液状，因此，通过毛细管现象，填充至多孔质层11a的底部。由此，导电性部件31不与金属箔10相接而与电介质膜D相接，导电性部件32与金属箔10相接。在此，也可以不形成导电性部件32而直接形成端子电极52。
接着，在整个面上形成种子层40(图21)。种子层40的形成能够采用溅射法等。接着，通过在金属箔10的上表面11上形成感光性的抗蚀层，并进行曝光及显影，从而形成图形化的抗蚀层67(图22A、22B)。在抗蚀层67上设置有位于被绝缘性部件22包围的区域且位于被绝缘性部件21包围的区域的外侧的开口部68、和位于被绝缘性部件21包围的区域的开口部69。由此，种子层40中，覆盖导电性部件31的部分从开口部68露出，覆盖导电性部件32的部分从开口部69露出。抗蚀层可以是正型，也可以是负型。
通过在该状态下进行电镀，形成端子电极51、52(图23A、23B)。接着，通过灰化等除去抗蚀层67后(图24A、24B)，除去种子层40(图25A、25B)。而且，在金属箔10的侧面13上形成绝缘膜14后(图26)，通过剥离或蚀刻除去搬送用基材60(图27)，则图1A、1B所示的薄膜电容器1完成。在此，绝缘膜14的形成能够通过如下进行，通过用于除去抗蚀层67的灰化工序及其它的热处理工序，对金属箔10的侧面13进行氧化。端子电极51、52各自也可以形成多个，只要形成至少一对以上即可。
本实施方式的薄膜电容器1可以如图28所示埋入多层基板100，也可以如图29所示搭载于多层基板300的表面。
图28所示的电子电路基板具有在多层基板100上搭载有半导体IC200的结构。多层基板100是包含多个绝缘层和多个配线图案的多层基板，该多个绝缘层包含绝缘层101～104，该多个配线图案包含配线图案111、112。绝缘层的层数没有特别限定。在图28所示的例子中，在绝缘层102和绝缘层103之间埋入有薄膜电容器1。在多层基板100的表面上设置有包含接合图案141、142的多个接合图案。半导体IC200具有包含焊盘电极201、202的多个焊盘电极。焊盘电极201、202中，例如一方为电源端子，另一方为接地端子。焊盘电极201和接合图案141经由焊料211连接，焊盘电极202和接合图案142经由焊料212连接。而且，接合图案141经由通孔导体121、配线图案111及通孔导体131连接于薄膜电容器1的端子电极51。另一方面，接合图案142经由通孔导体122、配线图案112及通孔导体132连接于薄膜电容器1的端子电极52。由此，薄膜电容器1作为相对于半导体IC200的去耦电容器发挥作用。
图29所示的电子电路基板具有在多层基板300上搭载有半导体IC400的结构。多层基板300是包含多个绝缘层和多个配线图案的多层基板，该多个绝缘层包含绝缘层301、302，该多个配线图案包含配线图案311、312。绝缘层的层数没有特别限定。在图29所示的例子中，在多层基板300的表面300a上表面安装有薄膜电容器1。在多层基板300的表面300a上设置有包含接合图案341～344的多个接合图案。半导体IC400具有包含焊盘电极401、402的多个焊盘电极。焊盘电极401、402中，例如一方为电源端子，另一方为接地端子。焊盘电极401和接合图案341经由焊料411连接，焊盘电极402和接合图案342经由焊料412连接。而且，接合图案341经由通孔导体321、配线图案311、通孔导体331及焊料413连接于薄膜电容器1的端子电极51。另一方面，接合图案342经由通孔导体322、配线图案312、通孔导体332、接合图案344及焊料414连接于薄膜电容器1的端子电极52。由此，薄膜电容器1作为相对于半导体IC400的去耦电容器发挥作用。
以上，说明了本发明优选的实施方式，但本发明不限定于上述的实施方式，能够在不脱离本发明主旨的范围内进行各种变更，当然这些也包含于本发明的范围内。
实施例
制作具有与图1所示的薄膜电容器1相同的结构，且设定了各种覆盖金属箔10的下表面12的电介质膜E的膜厚及材料、以及金属箔10的上表面11及下表面12的表面粗糙度的多个薄膜电容器的样品。样品的平面尺寸为1.0mm×0.5mm。覆盖金属箔10的上表面11的电介质膜D的材料为Al2O3，其膜厚固定成5nm。而且，将薄膜电容器的样品安装于评价用的多层基板，评价安装不良的产生概率。作为安装不良，包含连接不良、裂纹的产生、短路不良、拾取(pick up)不良等，均由薄膜电容器的翘曲所引起。将结果在图30中示出。
如图30所示，在未设置电介质膜E的样品B1中，安装不良的产生概率为42％，与之相对，在具有电介质膜E的样品A1～A18中，安装不良的产生概率为32％以下。安装不良的产生概率在电介质膜E的热膨胀系数为10ppm/℃以下的样品A2～A18更低，为28％以下。另外，在将金属箔10的上表面11的表面粗糙度Rq(均方根高度)设为Rq1，且将金属箔10的下表面12的表面粗糙度Rq(均方根高度)设为Rq2的情况下，安装不良的产生概率在Rq2/Rq1为1.8以上的样品A6～A15中更低，为18％以下。特别是在电介质膜E的膜厚为9～11nm的样品A13～A15中，短路不良的产生概率为4％以下。另外，即使为Rq2＜Rq1，在电介质膜E为层叠了多个电介质材料的多层膜的样品A16～A18中，短路不良的产生概率也为12％～19％。
附图标记说明
1薄膜电容器
10金属箔
10a非多孔质层
11金属箔的上表面
11a多孔质层
12金属箔的下表面
12a多孔质层
13金属箔的侧面
14绝缘膜
21、22绝缘性部件
31、32导电性部件
40种子层
51、52端子电极
60搬送用基材
61、64、67抗蚀层
62、65、68、69开口部
100、300多层基板
101～104、301、302绝缘层
111、112、311、312配线图案
121、122、131、132、321、322、331、332通孔导体
141、142、341～344接合图案
200、400半导体IC
201、202、401、402焊盘电极
211、212、411～414焊料
300a多层基板的表面
D、E电介质膜。

Claims (15)

1.一种薄膜电容器，其具备：
金属箔，其具有位于一主面侧的被粗面化的第一多孔质层、位于另一主面侧的被粗面化的第二多孔质层、及位于所述第一及第二多孔质层之间的未被粗面化的非多孔质层；
第一电介质膜，其覆盖所述金属箔的所述一主面，具有使所述金属箔局部露出的开口部；
第二电介质膜，其覆盖所述金属箔的所述另一主面，由热膨胀系数比所述金属箔小的电介质材料构成；
第一电极层，其经由所述开口部与所述金属箔相接；及
第二电极层，其不与所述金属箔相接而与所述第一电介质膜相接。
2.根据权利要求1所述的薄膜电容器，其中，
所述第二电介质膜由与所述第一电介质膜相同的电介质材料构成。
3.根据权利要求1所述的薄膜电容器，其中，
所述第二电介质膜由与所述第一电介质膜不同的电介质材料构成。
4.根据权利要求1～3中任一项所述的薄膜电容器，其中，
所述第二电介质膜为层叠了多个电介质材料的多层膜。
5.根据权利要求1～4中任一项所述的薄膜电容器，其中，
所述第二电介质膜比所述第一电介质膜厚。
6.根据权利要求5所述的薄膜电容器，其中，
所述第二电介质膜的膜厚为9nm以上。
7.根据权利要求1～6中任一项所述的薄膜电容器，其中，
所述第二电介质膜的热膨胀系数为10ppm/℃以下。
8.根据权利要求1～7中任一项所述的薄膜电容器，其中，
所述金属箔的所述另一主面的表面粗糙度比所述金属箔的所述一主面的表面粗糙度大。
9.根据权利要求8所述的薄膜电容器，其中，
在将所述金属箔的所述一主面的表面粗糙度Rq设为Rq1，且将所述金属箔的所述另一主面的表面粗糙度Rq设为Rq2的情况下，Rq2/Rq1为1.8以上，其中，Rq为均方根高度。
10.根据权利要求1～9中任一项所述的薄膜电容器，其中，
所述第一及第二电极层被环状的狭缝分离，
所述第一电极层设置于被所述狭缝包围的第一区域，
所述第二电极层设置于位于所述狭缝的外侧的第二区域。
11.根据权利要求10所述的薄膜电容器，其中，
还具备绝缘性部件，该绝缘性部件设置于所述狭缝的内部，位于所述第一及第二电极层之间。
12.根据权利要求1～11中任一项所述的薄膜电容器，其中，
所述第二电极层包含与所述第一电介质膜相接且由导电性高分子材料构成的第一导电性部件、和与所述第一导电性部件相接且由金属材料构成的第二导电性部件。
13.根据权利要求12所述的薄膜电容器，其中，
所述第一电极层包含与所述金属箔相接且由导电性高分子材料构成的第三导电性部件、和与所述第三导电性部件相接且由金属材料构成的第四导电性部件。
14.根据权利要求12所述的薄膜电容器，其中，
所述第一电极层包含与所述金属箔相接且由金属材料构成的第四导电性部件。
15.一种电子电路基板，其特征在于，
基板，其具有配线图案；及
设置于所述基板的半导体IC及权利要求1～14中任一项所述的薄膜电容器，
所述薄膜电容器的所述第一及第二电极层经由所述配线图案连接于所述半导体IC。
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