KR20220116561A - 박막 캐패시터 및 그 제조 방법 및 박막 캐패시터를 구비하는 전자 회로 기판 - Google Patents

박막 캐패시터 및 그 제조 방법 및 박막 캐패시터를 구비하는 전자 회로 기판 Download PDF

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요시히코 야노
유키 야마시타
켄이치 요시다
테츠히로 타카하시
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티디케이가부시기가이샤
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Abstract

쇼트 불량이 발생하기 어려운 박막 캐패시터를 제공한다. 그 해결 수단으로서는,박막 캐패시터(1)는 상면(11)이 조면화된 금속박(10)과, 금속박(10)의 상면(11)을 덮고, 부분적으로 금속박(10)을 노출시키는 개구부를 갖는 유전체막(D)과, 개구부를 게재하여 금속박(10)과 접하는 제1 전극층과, 금속박(10)과 접하지 않고 유전체막(D)과 접하는 제2 전극층과,제1 전극층과 제2 전극층을 구획하는 절연성 부재(21)를 구비한다. 절연성 부재(21)의 단면은 테이퍼 형상을 가지고 있다. 이에 따라, 금속박(10)의 상면(11)에 제1 및 제2 전극층의 양쪽을 배치할 수 있다. 게다가, 절연성 부재(21)의 단면이 테이퍼 형상을 가지고 있으므로, 절연성 부재(21)의 밀착성이 높아져, 제1 전극층과 제2 전극층의 쇼트를 방지하는 것이 가능해진다.

Description

박막 캐패시터 및 그 제조 방법 및 박막 캐패시터를 구비하는 전자 회로 기판
본 발명은 박막 캐패시터 및 그 제조 방법에 관한 것으로, 특히 금속박을 사용한 박막 캐패시터 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 이러한 박막 캐패시터를 구비하는 전자 회로 기판에 관한 것이다.
IC가 탑재되는 회로 기판에는, 통상 IC에 공급하는 전원의 전위를 안정시키기 위해서 디커플링 콘덴서가 탑재된다. 디커플링 콘덴서로서는, 일반적으로 적층 세라믹 칩 콘덴서가 사용되고, 다수의 적층 세라믹 칩 콘덴서를 회로 기판의 표면에 탑재함으로써 필요한 디커플링 용량을 확보하고 있다.
최근에는 회로 기판이 소형화되고 있으므로, 다수의 적층 세라믹 칩 콘덴서를 탑재하기 위한 스페이스가 부족한 경우가 있다. 이 때문에, 적층 세라믹 칩 콘덴서 대신에 회로 기판에 매립 가능한 박막 캐패시터가 사용되는 경우가 있다(특허문헌 1 내지 4 참조).
특허문헌 1에 기재된 박막 캐패시터는, 다공 금속 기재를 사용하고, 그 표면에 유전체막을 개재하여 상부 전극을 형성한 구성을 가지고 있다. 특허문헌 2에 기재된 박막 캐패시터는, 한쪽 주면이 조화된 금속 기재를 사용하고, 조화된 표면에 유전체막을 개재하여 상부 전극을 형성한 구성을 가지고 있다. 특허문헌 3 및 4에 기재된 박막 캐패시터는, 지지부에 도전성 다공 기재를 형성하고, 조화된 표면에 유전체막을 개재하여 상부 전극을 형성한 구성을 가지고 있다.
국제 공개 WO2015-118901호 국제 공개 WO2018-092722호 국제 공개 WO2017-026247호 국제 공개 WO2017-014020호
그러나, 특허문헌 1에 기재된 박막 캐패시터는, 측면 전극 구조를 가지고 있으므로 전극의 선로 길이가 길고, 이 때문에 ESR(등가 직렬 저항)이나 ESL(등가 직렬 인덕턴스)이 커진다는 구조적인 문제가 있었다. 게다가, 특허문헌 1에 기재된 박막 캐패시터는, 전체가 다공질화된 금속 기재를 사용하고 있으므로, 금속 기재로 이루어지는 하부 전극과, 유전체막을 개재하여 금속 기재를 덮는 상부 전극의 분리가 용이하지 않아 쇼트 불량이 발생하기 쉽다는 문제가 있었다. 또한, 특허문헌 2에 기재된 박막 캐패시터는, 금속 기재의 한쪽 주면이 상부 전극, 다른 쪽 주면이 하부 전극으로서 기능하므로, 한 쌍의 단자 전극을 동일면에 배치하기 위해서는 [0] 소자의 측면을 개재하여 전극을 배설할 필요가 있어, 구조가 복잡해진다는 문제가 있었다. 또한, 특허문헌 3 및 4에 기재된 박막 캐패시터는, 한 쌍의 단자 전극이 금속 기재의 양면에 각각 배치되어 있으므로, 편측으로부터 한 쌍의 단자 전극에 액세스할 수 없다. 게다가, 지지체를 사용하고 있으므로, 전체의 두께가 두꺼워진다고 하는 문제가 있었다.
따라서, 본 발명은 개량된 박막 캐패시터 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 이러한 박막 캐패시터를 구비하는 전자 회로 기판을 제공하는 것을 목적으로 한다.
본 발명에 의한 박막 캐패시터는, 한쪽 주면이 조면화된 금속박과, 금속박의 한쪽 주면을 덮고, 부분적으로 금속박을 노출시키는 개구부를 갖는 유전체막과, 개구부를 개재하여 금속박과 접하는 제1전극층과, 금속박과 접하지 않고 유전체막과 접하는 제2 전극층과, 제1 전극층과 제2 전극층을 구획하는 제1 절연성 부재를 구비하고, 제1 절연성 부재의 단면은, 금속박의 한쪽 주면으로부터 멀어짐에 따라 폭이 좁아지는 테이퍼 형상을 가지고 있다.
본 발명에 의한 박막 캐패시터의 제조 방법은, 금속박의 한쪽 주면을 조면화하고, 조면화된 금속박의 한쪽 주면에 유전체막을 형성하고, 유전체막의 일부를 제거함으로써 금속박의 일부를 노출시키고, 금속박의 한쪽 주면으로부터 멀어짐에 따라 폭이 좁아지는 테이퍼 형상을 갖는 제1 절연성 부재를 유전체막 상에 형성하고, 제1 절연성 부재에 의해 구획된, 금속박의 일부와 접하는 제1 전극층과, 금속박의 일부와 접하지 않고 유전체막과 접하는 제2 전극층을 형성하는 것이다.
본 발명에 따르면, 유전체막의 일부에 개구부가 마련되어 있으므로, 측면 전극 등을 사용하지 않고, 한 쌍의 단자 전극을 동일면에 배치하는 것이 가능해진다. 게다가, 제1 절연성 부재의 단면이 테이퍼 형상을 가지고 있으므로, 제1 절연성 부재의 밀착성이 높아져, 제1 전극층과 제2 전극층의 쇼트를 방지하는 것이 가능해진다.
도 1A는, 본 발명의 일 실시 형태에 의한 박막 캐패시터(1)의 구조를 설명하기 위한 대략적인 단면도이다. 도 1B는, 박막 캐패시터(1)의 대략적인 평면도이다.
도 1B는, 박막 캐패시터(1)의 대략적인 평면도이다.
도 1C는, 박막 캐패시터(1)로부터 도전성 부재(32)를 생략한 예를 나타내는 대략적인 단면도이다.
도 1D는, 도 1C에 나타내는 박막 캐패시터(1)의 대략적인 평면도이다.
도 2는, 박막 캐패시터(1)의 측면(13)의 형상을 설명하기 위한 대략적인 단면도이다.
도 3은, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 4는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 5A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 5B는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 6은, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 7A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 7B는, 도 7A의 대략적인 평면도이다.
도 8A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 8B는, 도 8A의 대략적인 평면도이다.
도 9는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 10은, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 11A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 11B는, 도 11A의 대략적인 평면도이다.
도 12A는, 절연성 부재(21)의 형성 위치의 일례를 나타내는 대략적인 단면도이다.
도 12B는, 절연성 부재(21)의 형성 위치의 다른 예를 나타내는 대략적인 단면도이다.
도 13A는, 절연성 부재(21)의 형상을 설명하기 위한 대략적인 단면도이다.
도 13B는, 절연성 부재(21)의 형상의 일례를 나타내는 대략적인 단면도이다.
도 13C는, 절연성 부재(21)의 형상 다른 예를 나타내는 대략적인 단면도이다.
도 14A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 14B는, 도 14A의 대략적인 평면도이다.
도 15A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 15B는, 도 15A의 대략적인 평면도이다.
도 16A는, 금속박(10)의 결정 입경이 큰 경우를 나타내는 모식적인 단면도이다.
도 16B는, 도 16A의 대략적인 평면도이다.
도 17A는, 금속박(10)의 결정 입경이 작은 경우를 나타내는 모식적인 단면도이다.
도 17B는, 도 17A의 대략적인 평면도이다.
도 18은, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 19는, 도 18의 대략적인 평면도이다.
도 20A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 20B는, 도 20A의 대략적인 평면도이다.
도 21은, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 22A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 22B는, 도 22A의 대략적인 평면도이다.
도 23A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 23B는, 도 23A의 대략적인 평면도이다.
도 24A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 24B는, 도 24A의 대략적인 평면도이다.
도 25A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 25B는, 도 25A의 대략적인 평면도이다.
도 26A는, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 26B는, 도 26A의 대략적인 평면도이다.
도 27은, 박막 캐패시터(1)의 제조 방법을 설명하기 위한 공정도이다.
도 28은, 박막 캐패시터(1)가 다층 기판(100)에 매립된 구성을 갖는 전자 회로 기판을 나타내는 대략적인 단면도이다.
도 29는, 박막 캐패시터(1)가 다층 기판(300)의 표면에 탑재된 구성을 갖는 전자 회로 기판을 나타내는 대략적인 단면도이다.
도 30은, 샘플의 평가 결과를 나타내는 표이다.
이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대해서 상세하게 설명한다.
도 1A는, 본 발명의 일 실시 형태에 의한 박막 캐패시터(1)의 구조를 설명하기 위한 대략적인 단면도이다. 도 1B는, 박막 캐패시터(1)의 대략적인 평면도이다.
도 1A 및 도 1B에 나타내는 바와 같이, 박막 캐패시터(1)는 금속박(10)과, 금속박(10)의 상면(11)에 형성된 링상 또는 다각환상의 절연성 부재(21,22)와, 금속박(10)의 상면(11)에 형성되고, 절연성 부재(21,22)에 의해 구획된 도전성 부재(31,32)와, 시드층(40)을 개재하여 도전성 부재(31)에 접속된 단자 전극(51)과, 시드층(40)을 개재하여 도전성 부재(32)에 접속된 단자 전극(52)을 구비하고 있다. 금속박(10)은 알루미늄, 구리, 크롬, 니켈, 탄탈 등의 금속 재료로 이루어지고, 서로 반대측에 위치하는 주면인 상면(11) 및 하면(12)의 적어도 일부는 조면화되어 있다. 금속박(10)의 재료로서는 알루미늄이 가장 바람직하다. 금속박(10)의 상면(11) 및 하면(12)에는, 유전체막(D)이 형성되어 있다. 절연성 부재(21,22)는 예를 들어 수지로 이루어진다. 도전성 부재(31,32)는 예를 들어 도전성 고분자 재료로 이루어진다. 시드층(40) 및 단자 전극(51,52)은 예를 들어 구리나 니켈이나 금의 재료 및 그들의 합금 또는 층 구조로 이루어진다.
링상 또는 다각환상의 절연성 부재(21)는 단자 전극(51) 및 도전성 부재(31)로 이루어지는 전극층과, 단자 전극(52) 및 도전성 부재(32)로 이루어지는 전극층을 전기적으로 분리하는 슬릿 내에 마련되어 있다. 단자 전극(52) 및 도전성 부재(32)는 절연성 부재(21)로 둘러싸인 영역에 위치하고, 단자 전극(51) 및 도전성 부재(31)는 절연성 부재(21)로 둘러싸인 영역의 외측이며, 절연성 부재(22)로 둘러싸인 영역에 위치한다. 절연성 부재(21)로 둘러싸인 영역에서는, 금속박(10)의 상면(11)에 형성된 유전체막(D)의 일부 또는 전부가 제거되고, 유전체막(D)에 개구부가 형성되어 있다. 이에 따라, 단자 전극(52)은 도전성 부재(32)를 개재하여 금속박(10)과 전기적으로 접속된다. 또는, 도 1C 및 도 1D에 나타내는 바와 같이, 도전성 부재(32)를 생략하고, 금속박(10)과 단자 전극(52)을 직접, 또는, 시드층(40)을 개재하여 접속해도 상관없다. 이에 비해, 절연성 부재(21)로 둘러싸인 영역의 외측에서는, 금속박(10)의 상면(11)에 형성된 유전체막(D)은 제거되어 있지 않다. 즉, 도전성 부재(31)는 금속박(10)과 접하지 않고 유전체막(D)과 접하고 있고, 단자 전극(51)과 금속박(10)은 서로 절연된다. 이에 따라, 단자 전극(51,52)은 유전체막(D)을 개재하여 대향하는 한 쌍의 용량 전극으로서 기능한다. 그리고, 유전체막(D)은, 금속박(10)의 조면화된 상면(11)에 형성되어 있고, 상면(11)의 표면적이 확대되어 있으므로, 큰 캐패시턴스를 얻을 수 있다.
도 13A에 나타내는 바와 같이, 절연성 부재(21)의 단면은, 금속박(10)의 상면(11)으로부터 이격됨에 따라서 폭 W가 좁아지는 테이퍼 형상을 가지고 있다. 절연성 부재(21)의 단면이란, 절연성 부재(21)의 연장 방향에 대하여 수직인 단면이며, 링 상인 절연성 부재(21)의 직경 방향에 있어서의 단면에 상당한다. 절연성 부재(21)가 이러한 테이퍼 형상을 가지고 있으므로, 절연성 부재(21)와 유전체막(D) 및 금속박(10)과의 밀착성이 향상되어, 절연성 부재(21)의 박리에 기인하는 단자 전극(51,52) 사이의 쇼트가 발생하기 어려워진다. 게다가, 절연성 부재(21)의 폭은 상부에서 가늘어지므로, 단자 전극(51,52) 사이의 간극을 좁게 할 수 있다. 이에 따라, 파인 피치나 회로 기판에 박막 캐패시터(1)를 매립하는 것이 가능해진다. 여기서, 절연성 부재(21)의 테이퍼 하면 폭 W1은, 유전체막(D) 및 금속박(10)과 접하는 부분의 폭 방향에서의 직선 거리를 가리키고, 테이퍼 상면 폭 W2는, 절연성 부재(21)의 상면폭 방향에서의 직선 거리를 가리킨다. 단, 절연성 부재(21)의 상면이 평탄하지 않을 경우에는, 90%의 높이 위치에서의 폭을 테이퍼 상면 폭 W2로서 정의한다. 즉, 절연성 부재(21)의 높이를 H로 했을 경우, 9H/10의 높이 위치에서의 절연성 부재(21)의 폭을 테이퍼 상면 폭 W2로 한다. 본 실시 형태에 있어서는, W1>W 2이다. 절연성 부재(21)와 마찬가지로, 절연성 부재(22)에 대해서도 단면이 테이퍼 형상을 가지고 있다.
절연성 부재(22)로 둘러싸인 영역의 외측에서는, 금속박(10)의 상면(11)에 마련된 유전체막(D)이 노출되어 있다. 이와 같이, 박막 캐패시터(1)의 외주 부분에서는, 조면화된 표면이 노출되어 있으므로, 다층 기판에 매립했을 때의 밀착성을 높이는 것이 가능해진다. 금속박(10)의 측면(13)은 조면화되어 있지 않고, 그 표면은 절연막(14)으로 덮여 있다. 여기서, 도전성 부재(31)와 금속박(10)의 측면(13)사이에는, 링상 또는 다각환상의 절연성 부재(22)가 존재함과 함께, 링상 또는 다각환상의 절연성 부재(22)의 외측 영역에는 도전성 부재가 존재하지 않는 클리어런스 영역이 마련되어 있으므로, 절연막(14)이 얇은 경우에도, 도전성 부재(31)와 금속박(10)의 쇼트가 방지된다.
금속박(10)의 중심 부분(비조화 부분)의 결정 입경은, 평면 방향(상면(11) 및 하면(12)과 평행한 방향)에서 15 ㎛ 미만, 두께 방향(상면(11) 및 하면(12)에 대하여 수직인 방향)에서 5 ㎛ 미만인 것이 바람직하고, 결정 방위가 평면 방향으로 가능한 한 정렬되어 있는 것이 바람직하다. 이것에 따르면, 후술하는 바와 같이, 측면(13)의 위치 정밀도를 높이는 것이 가능해진다.
박막 캐패시터(1)는 다층 기판에 매립함으로써, 디커플링 콘덴서로서 사용할 수 있다. 박막 캐패시터(1)의 두께는 예를 들어 50 ㎛ 이하로 매우 얇다. 그 때문에, 상면(11)측에 단자 전극(51) 및 도전성 부재(31)를 형성하는 경우, 하면(12)측으로 볼록한 형상이 되기 쉬워진다. 그 때문에, 다층 기판에 매립할 때에 소자의 휨을 억제한 실장을 할 경우, 도 2에 나타내는 단면에서, 상면(11)에 따른 직선 L1, 하면(12)에 따른 직선 L2, 측면(13)에 따른 직선 L3을 정의했을 경우, 직선 L2와 직선 L3이 이루는 각 θa는, 20°<θa<80°인 것이 바람직하다. 즉, 상면(11)의 면적보다도 하면(12)의 면적이 넓은 것이 바람직하다. 이것에 따르면, 박막 캐패시터(1)의 측면(13)과 다층 기판과의 밀착성이 개선되므로, 박막 캐패시터(1)의 강도 및 신뢰성을 높이는 것이 가능해진다. 이 경우, 30°≤θa≤60°을 충족하는 것이 보다 바람직하다. 각도 θa를 상기 범위로 설계함으로써, 박막 캐패시터(1)의 실장 시의 휨이 경감되어, 측면(13)과, 다층 기판을 구성하는 절연 수지와의 접촉 면적이 최적으로 제어되기 때문에, 박막 캐패시터(1)의 강도 및 신뢰성을 보다 개선할 수 있다. 또한, 박막 캐패시터(1)의 측면(13)은 상면(11)에 가까울수록 각 θa가 커지고, 하면(12)에 가까울수록 각 θa가 작아지는 만곡 형상을 가지고 있어도 상관없다. 이와 같이, 각 θa가 일정하지 않을 경우, 각 θa의 값은 평균값에 의해 정의된다.
이어서, 박막 캐패시터(1)의 제조 방법의 일례에 대해서 설명한다.
먼저, 두께 50 ㎛ 정도의 알루미늄 등으로 이루어지는 금속박(10)을 준비하고(도 3), 그 상면(11) 및 하면(12)을 에칭함으로써 조면화한다(도 4). 평탄한 금속박(10)을 조면화하는 대신, 금속 분말을 소결시킴으로써 금속박(10)을 형성해도 상관없다. 이에 따라, 금속박(10)에는, 상면(11)측에 위치하는 다공질층(11a)과, 하면(12)측에 위치하는 다공질층(12a)이 형성된다. 다공질층(11a)과 다공질층(12a)의 사이는, 조면화되어 있지 않은 비다공질층(10a)이다. 이 때, 적어도 상면(11)을 조면화하면 충분하고, 하면(12)을 조면화할 필요는 없지만, 양면을 조면화함으로써, 금속박(10)의 휨을 방지할 수 있다. 또한, 상면(11)에 대해서는 표면적이 가능한 한 증대되는 조건으로 에칭하는 것이 바람직하다. 상면(11)과 하면(12)의 양쪽을 조면화하는 경우이더라도, 상면(11)과 하면(12)의 에칭 조건이 달라도 상관없다. 예를 들어, 하면(12)에 대해서는 다층 기판에 대한 밀착성이 가능한 한 증대되는 조건으로 에칭해도 상관없다.
이어서, 금속박(10)의 표면에 유전체막(D)을 형성한다(도 5A). 유전체막(D)은, 금속박(10)을 산화함으로써 형성해도 상관없고, ALD법, CVD법, 미스트 CVD법 등 커버리지성이 우수한 성막 방법을 사용하여 성막해도 상관없다. 유전체막(D)의 재료로서는, Al2O3, TiO2, Ta2O5 및 SiNx 등을 사용할 수 있다. 유전체막(D)의 재료는 비정질이어도 상관없다. 이 경우, 유전체막(D)의 조성비는 반드시 상기 조성비는 되지 않는다. 이때, 적어도 상면(11)에 유전체막(D)을 형성하면 충분하고, 하면(12)에 유전체막(D)을 형성할 필요는 없지만, 하면(12)에도 유전체막(D)을 형성함으로써, 하면(12)의 절연성을 확보할 수 있다. 도 5B에 나타내는 바와 같이, 하면(12)에 형성하는 유전체막(D)은, 상면(11)에 형성하는 유전체막(D)과 동일한 조성이어도 상관없고, 조성이 다른 배리어막(E)이어도 되며, 나아가 유전체막(D)과 배리어막(E)의 적층 구조이어도 상관없다. 또한, 금속박(10)의 하면(12)에 배리어막(E)이 존재하면, 다층 기판을 경화시킬 때, 다층 기판을 구성하는 수지로부터 발생하는 반응 생성 가스의 침입을 억제할 수 있다. 유전체막(D) 또는 배리어막(E)을 형성한 후, 금속박 (10)의 하면(12)에 반송용 기재(60)를 첩부한다(도 6).
이어서, 금속박(10)의 상면(11)에 감광성의 레지스트를 형성하고, 노광 및 현상을 행함으로써, 패터닝된 레지스트(61)를 형성한다(도 7A, 7B), 레지스트(61)에는 유전체막(D)을 노출시키는 개구부(62)가 마련되어 있다. 레지스트는 포지티브형이어도 네가티브형이어도 상관없다.
이어서, 레지스트(61)를 마스크로 하여 유전체막(D)의 일부 또는 전부를 제거함으로써, 개구부(62)에 금속박(10)을 노출시킨다(도 8A, 8B). 유전체막(D)을 제거하는 방법으로서는, 역스퍼터링법, 이온밀링법, RIE법, 습식 에칭 등을 사용할 수 있다. 또한, 이 단계에서는 이미 금속박(10)의 상면(11)이 조면화되어 있기 때문에, 역스퍼터링법, 이온 밀링법, RIE법 등을 사용함으로써 모세관 현상에 의한 에천트의 확산을 방지할 수 있다. 단, 본 공정에서 액상의 에천트를 사용해도 상관없다. 또한, 도 8A에 나타내는 예에서는, 노출한 금속박(10)의 표면과 유전체막(D)이 거의 동일 평면을 구성하고 있지만, 에칭 조건에 따라서는, 도 9에 나타내는 바와 같이, 조면화된 금속박(10)이 돌출되는 형상이 되는 경우도 있다.
이어서, 레지스트(61)를 제거한 후(도 10), 금속박(10)의 상면(11)에 절연성 부재(21,22)를 형성한다(도 11A, 11B). 절연성 부재(21,22)의 형성은, 포토리소그래피 패터닝법, 스크린 인쇄, 그라비아 인쇄, 잉크젯법 등에 의해 행할 수 있다. 이에 따라, 절연성 부재(21,22)의 단면은, 도 11A에 나타내는 바와 같이, 측면이 테이퍼상이 된다. 여기서, 절연성 부재(21)의 형성 위치는, 도 12A에 나타내는 바와 같이 금속박(10)이 노출되는 부분과 겹쳐 있어도 상관없고, 도 12B에 나타내는 바와 같이 금속박(10)이 노출되는 부분과 겹치지 않아도 상관없다. 또한, 절연성 부재(21,22)의 단면이 좌우 대칭일 필요는 없고, 도 13B에 나타내는 바와 같이, 금속박(10)의 두께 방향에서의 중심선 C를 기준으로 하여, 링의 내측에 위치하는 부분의 각도 θb보다도 외측에 위치하는 부분의 각도 θc를 작게 하고, 이에 따라, 링의 내측 부분의 테이퍼면보다도 링의 외측 부분의 테이퍼면 쪽을 넓게 해도 상관없다. 이것에 따르면, 절연성 부재(21)로 둘러싸이는 영역의 면적이 확대되므로, 콘택트 저항의 저하에 의해 ESR이 저감한다. 또는, 도 13C에 나타내는 바와 같이, 금속박(10)의 두께 방향에서의 중심선 C를 기준으로 하여, 링의 내측에 위치하는 부분의 각도 θb 보다도 외측에 위치하는 부분의 각도 θc를 크게 하고, 이에 따라, 링의 내측 부분의 테이퍼면보다도 링의 외측 부분의 테이퍼면쪽을 좁게 해도 상관없다. 이것에 따르면, 절연성 부재(21)로 둘러싸이는 영역의 외측 면적이 확대되므로, 캐패시턴스가 증대한다. 절연성 부재(21)는 내측 부분을 구성하는 측면이 도전성 부재(32) 또는 단자 전극(52)과 접하고, 외측 부분을 구성하는 측면이 도전성 부재(31) 또는 단자 전극(51)과 접한다. 상기 구조를 채용함으로써 절연성 부재(21,22) 형성 시의 수축 과정에서, 이상한 응력이 발생하지 않고, 조면화된 부분으로의 크랙을 저감할 수 있어 수율이 향상된다.
이어서, 금속박(10)의 상면(11)에 감광성의 레지스트를 형성하고, 노광 및 현상을 행함으로써, 패터닝된 레지스트(64)를 형성한다(도 14A, 14B), 레지스트(64)에는, 절연성 부재(22)의 외측에 위치하는 영역을 노출시키는 개구부(65)가 마련되어 있다. 레지스트는 포지티브형이어도 네가티브형이어도 상관없다.
이어서, 레지스트(64)를 마스크로 하여 금속박(10)을 제거함으로써, 금속박(10)을 개편화한다(도 15A, 15B). 금속박(10)을 제거하는 방법으로서는, 산 등의 에천트를 사용한 습식 에칭을 사용할 수 있다. 이 경우, 액상의 에천트를 사용해도, 에천트가 절연성 부재(22)를 넘어 확산되지 않는다.
보다 고정밀도로 개편화하기 위해서는, 상술한 바와 같이, 금속박 (10)의 중심 부분(비조화 부분)의 결정 입경이 평면 방향에서 15 ㎛ 미만, 두께 방향에서 5 ㎛ 미만인 것이 바람직하다. 이것은, 금속박(10)의 결정 입경이 평면 방향에서 15 ㎛ 이상, 두께 방향에서 5 ㎛ 이상일 경우, 도 16A, 16B에 나타내는 바와 같이, 측면(13)의 내벽으로부터 결정립이 돌출되고, 개편화되는 금속박(10)의 사이즈 변동도 커져 버린다. 이에 비해, 금속박(10)의 결정 입경이 평면 방향에서 15 ㎛ 미만, 두께 방향에서 5 ㎛ 미만이면 도 17A, 17B에 나타내는 바와 같이, 측면(13)에 나타나는 결정립이 작으므로, 개편화되는 금속박(10)의 사이즈 변동도 저감된다.
이어서, 레지스트(64)를 제거한 후(도 18, 19), 절연성 부재(22)로 둘러싸인 영역에 도전성 고분자 재료로 이루어지는 페이스트상 또는 액상의 도전성 부재(31,32)를 형성한다(도 20A, 20B). 이 중, 도전성 부재(32)는 절연성 부재(21)로 둘러싸인 영역에 위치하고, 도전성 부재(31)는 절연성 부재(21)로 둘러싸인 영역의 외측이며, 절연성 부재(22)로 둘러싸인 영역에 위치한다. 도전성 부재(31,32)는 페이스트상 또는 액상이므로, 모세관 현상에 의해 다공질층(11a)의 저부까지 충전된다. 이에 따라, 도전성 부재(31)는 금속박(10)과 접하지 않고 유전체막(D)과 접하고, 도전성 부재(32)는 금속박(10)과 접한다. 여기서, 도전성 부재(32)를 형성하지 않고 단자 전극(52)을 직접 형성해도 된다.
이어서, 전체면에 시드층(40)을 형성한다(도 21). 시드층(40)의 형성은, 스퍼터링법 등을 사용할 수있다. 이어서, 금속박(10)의 상면(11)에 감광성의 레지스트를 형성하고, 노광 및 현상을 행함으로써, 패터닝된 레지스트(67)를 형성한다(도 22A, 22B). 레지스트(67)에는 절연성 부재(22)로 둘러싸인 영역이며, 절연성 부재(21)에 둘러싸인 영역의 외측에 위치하는 개구부(68)와, 절연성 부재(21)에 둘러싸인 영역에 위치하는 개구부(69)가 마련되어 있다. 이에 따라, 시드층(40) 중, 도전성 부재(31)를 덮는 부분은 개구부(68)로부터 노출되고, 도전성 부재(32)를 덮는 부분은 개구부(69)로부터 노출된다. 레지스트는 포지티브형이어도 네가티브형이어도 상관없다.
이 상태에서 전해 도금을 행함으로써, 단자 전극(51,52)을 형성한다(도 23A, 23B). 이어서, 애싱 등에 의해 레지스트(67)를 제거한 후(도 24A, 24B), 시드층(40)을 제거한다(도 25A, 25B). 그리고, 금속박(10)의 측면(13)에 절연막(14)을 형성한 후(도 26), 반송용 기재(60)를 박리 또는 에칭에 의해 제거하면(도 27), 도1A, 1B에 나타낸 박막 캐패시터(1)가 완성된다. 여기서, 절연막(14)의 형성은, 레지스트(67)를 제거하기 위한 애싱 공정이나 기타의 열처리 공정에 의해, 금속박(10)의 측면(13)을 산화함으로써 행할 수 있다. 단자 전극(51,52)은 각각이 복수개 형성되어도 좋고, 적어도 한 쌍 이상이 형성되어 있으면 좋다.
본 실시 형태에 의한 박막 캐패시터(1)는 도 28에 나타내는 바와 같이 다층 기판(100)에 매립해도 상관없고, 도 29에 나타내는 바와 같이 다층 기판(300)의 표면에 탑재해도 상관없다.
도 28에 나타내는 전자 회로 기판은, 다층 기판(100)에 반도체 IC(200)이 탑재된 구성을 가지고 있다. 다층 기판(100)은 절연층(101 내지 104)을 포함하는 복수의 절연층과, 배선 패턴(111,112)을 포함하는 복수의 배선 패턴을 포함하는 다층 기판이다. 절연층의 층수에 대해서는 특별히 한정되지 않는다. 도 28에 나타내는 예에서는, 절연층(102)과 절연층(103)의 사이에 박막 캐패시터(1)가 매립되어 있다. 다층 기판(100)의 표면에는, 랜드 패턴(141,142)을 포함하는 복수의 랜드 패턴이 마련되어 있다. 반도체 IC(200)은, 패드 전극(201,202)을 포함하는 복수의 패드 전극을 가지고 있다. 패드 전극(201, 202)은, 예를 들어 한쪽이 전원 단자이며, 다른 쪽이 접지 단자이다. 패드 전극(201)과 랜드 패턴(141)은 땜납(211)을 개재하여 접속되고, 패드 전극(202)과 랜드 패턴(142)은 땜납(212)을 개재하여 접속되어 있다. 그리고, 랜드 패턴(141)은 비아 도체(121), 배선 패턴(111) 및 비아 도체(131)를 개재하여 박막 캐패시터(1)의 단자 전극(51)에 접속된다. 한편, 랜드 패턴(142)은 비아 도체(122), 배선 패턴(112) 및 비아 도체(132)를 개재하여 박막 캐패시터(1)의 단자 전극(52)에 접속된다. 이에 따라, 박막 캐패시터(1)는 반도체 IC(200)에 대한 디커플링 콘덴서로서 기능한다.
도 29에 나타내는 전자 회로 기판은, 다층 기판(300)에 반도체 IC(400)이 탑재된 구성을 가지고 있다. 다층 기판(300)은 절연층(301,302)을 포함하는 복수의 절연층과, 배선 패턴(311,312)을 포함하는 복수의 배선 패턴을 포함하는 다층 기판이다. 절연층의 층 수에 대해서는 특별히 한정되지 않는다. 도 29에 나타내는 예에서는, 다층 기판(300)의 표면(300a)에 박막 캐패시터(1)가 표면 실장되어 있다. 다층 기판(300)의 표면(300a)에는, 랜드 패턴(341 내지 344)을 포함하는 복수의 랜드 패턴이 마련되어 있다. 반도체 IC(400)은, 패드 전극(401,402)을 포함하는 복수의 패드 전극을 가지고 있다. 패드 전극(401,402)은, 예를 들어 한쪽이 전원 단자이며, 다른 쪽이 접지 단자이다. 패드 전극(401)과 랜드 패턴(341)은 땜납(411)을 개재하여 접속되고, 패드 전극(402)과 랜드 패턴(342)은 땜납(412)을 개재하여 접속되어 있다. 그리고, 랜드 패턴(341)은 비아 도체(321), 배선 패턴(311), 비아 도체(331) 및 땜납(413)을 개재하여 박막 캐패시터(1)의 단자 전극(51)에 접속된다. 한편, 랜드 패턴(342)은 비아 도체(322), 배선 패턴(312), 비아 도체(332), 랜드 패턴(344) 및 땜납(414)을 개재하여 박막 캐패시터(1)의 단자 전극(52)에 접속된다. 이에 따라, 박막 캐패시터(1)는 반도체 IC(400)에 대한 디커플링 콘덴서로서 기능한다.
이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은 상기의 실시 형태로 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에서 다양한 변경이 가능하고, 그것들도 본 발명의 범위 내에 포함된다는 것은 말할 필요도 없다.
실시예
도 1에 나타내는 박막 캐패시터(1)와 동일한 구성을 가지며, 절연성 부재(21)의 단면 형상이 다양하게 설정된 복수의 박막 캐패시터의 샘플을 제작하였다. 그리고, 박막 캐패시터를 평가용의 다층 기판에 실장하여 -55℃에서 30분 유지한 후, 150℃로 승온하고, 이 상태에서 30분 유지한다는 냉열 사이클 시험을 실시하고, 그 때의 쇼트 불량률을 평가하였다. 결과를 도 30에 나타냈다. 도 30에서, "테이퍼 하면폭"은 도 13A에 나타내는 W1에 대응하고, "테이퍼 상면폭"은 도 13A에 나타내는 W2에 대응한다. 또한, θb와 θc의 차이가 2°이내라면, θb와 θc가 실질적으로 동등한 대칭형이라고 간주하였다.
도 30에 나타내는 바와 같이, θb와 θc가 실질적으로 동등한 샘플 A1 내지 A3, B1 중, θb 및 θc가 90°미만인 샘플, 즉, 절연성 부재(21)가 테이퍼상인 샘플 A1 내지 A3에서는, 쇼트 불량의 발생 확률이 8 내지 16%인 것에 반해, θb 및 θc가 90°인 샘플 B1에서는, 쇼트 불량의 발생 확률이 35%였다. 또한, θb≠θc인 샘플 A4 내지 A9에서는, 쇼트 불량의 발생 확률이 5% 이하였다. 특히, θb>θc인 샘플 A4 내지 A6에서는 ESR이 낮았다.
1 박막 캐패시터
10 금속박
10a 비다공질층
11 금속박의 상면
lla 다공질층
12 금속박의 하면
12a 다공질층
13 금속박의 측면
14 절연막
21, 22 절연성 부재
31, 32 도전성 부재
40 시드층
51, 52 단자 전극
60 반송용 기재
61, 64, 67 레지스트
62, 65, 68, 69 개구부
100, 300 다층 기판
101 내지 104, 301, 302 절연층
111, 112, 311, 312 배선 패턴
121, 122, 131, 132, 321, 322, 331, 332 비아 도체
141, 142, 341 내지 344 랜드 패턴
200, 400 반도체 IC
201, 202, 401, 402 패드 전극
211, 212, 411 내지 414 땜납
300a 다층 기판의 표면
D 유전체막
E 배리어막

Claims (19)

  1. 한쪽 주면이 조면화된 금속박과,
    상기 금속박의 상기 한쪽 주면을 덮고, 부분적으로 상기 금속박을 노출시키는 개구부를 갖는 유전체막과,
    상기 개구부를 개재하여 상기 금속박과 접하는 제1 전극층과,
    상기 금속박과 접하지 않고 상기 유전체막과 접하는 제2 전극층과,
    상기 제1 전극층과 상기 제2 전극층을 구획하는 제1 절연성 부재를 구비하고,
    상기 제1 절연성 부재의 단면은, 상기 금속박의 상기 한쪽 주면으로부터 멀어짐에 따라 폭이 좁아지는 테이퍼 형상을 가지고 있는, 박막 캐패시터.
  2. 제1항에 있어서, 상기 제1 및 제2 전극층은, 환상의 슬릿에 의해 분리되어 있고,
    상기 제1 전극층은, 상기 슬릿에 둘러싸인 제1 영역에 마련되고,
    상기 제2 전극층은, 상기 슬릿의 외측에 위치하는 제2 영역에 마련되고,
    상기 제1 절연성 부재는, 상기 슬릿의 내부에 마련되는, 박막 캐패시터.
  3. 제2항에 있어서, 상기 제1 절연성 부재는, 상기 제1 전극층과 접하는 제1 측면과, 상기 제2 전극층과 접하는 제2 측면을 가지며,
    상기 전극층의 상기 한쪽 주면과 상기 제1 절연성 부재의 상기 제1 측면이 이루는 각을 θb 로 하고, 상기 전극층의 상기 한쪽 주면과 상기 제1 절연성 부재의 상기 제2 측면이 이루는 각을 θc로 했을 경우, 상기 θb 및 θc는, 모두 90° 미만인, 박막 캐패시터.
  4. 제3항에 있어서, 상기 θb와 상기 θc가 서로 같은, 박막 캐패시터.
  5. 제3항에 있어서, 상기 θb와 상기 θc가 서로 다른, 박막 캐패시터.
  6. 제5항에 있어서, 상기 θb가 상기 θc보다도 큰, 박막 캐패시터.
  7. 제5항에 있어서, 상기 θb가 상기 θc보다도 작은, 박막 캐패시터.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 금속박의 상기 한쪽 주면 상에 마련되고, 상기 제2 전극층을 둘러싸는 제2 절연성 부재를 더 구비하는, 박막 캐패시터.
  9. 제8항에 있어서, 상기 제2 절연성 부재의 단면은, 상기 금속박의 상기 한쪽 주면으로부터 멀어짐에 따라 폭이 좁아지는 테이퍼 형상을 가지고 있는, 박막 캐패시터.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속박의 다른 쪽 주면이 조면화되어 있는, 박막 캐패시터.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제2 전극층은, 상기 유전체막과 접하고, 도전성 고분자 재료로 이루어지는 제1 도전성 부재와, 상기 제1 도전성 부재와 접하고, 금속 재료로 이루어지는 제2 도전성 부재를 포함하는, 박막 캐패시터.
  12. 제11항에 있어서, 상기 제1 전극층은, 상기 금속박과 접하고, 도전성 고분자 재료로 이루어지는 제3 도전성 부재와, 상기 제3 도전성 부재와 접하고, 금속 재료로 이루어지는 제4 도전성 부재를 포함하는, 박막 캐패시터.
  13. 제11항에 있어서, 상기 제1 전극층은, 상기 금속박과 접하고, 금속 재료로 이루어지는 제4 도전성 부재를 포함하는, 박막 캐패시터.
  14. 금속박의 한쪽 주면을 조면화하고,
    조면화된 상기 금속박의 상기 한쪽 주면에 유전체막을 형성하고,
    상기 유전체막의 일부를 제거함으로써 상기 금속박의 일부를 노출시키고,
    상기 금속박의 상기 한쪽 주면으로부터 멀어짐에 따라 폭이 좁아지는 테이퍼 형상을 갖는 제1 절연성 부재를 상기 유전체막 상에 형성하고,
    상기 제1 절연성 부재에 의해 구획된, 상기 금속박의 상기 일부와 접하는 제1 전극층과, 상기 금속박의 상기 일부와 접하지 않고 상기 유전체막과 접하는 제2 전극층을 형성하는, 박막 캐패시터의 제조 방법.
  15. 제14항에 있어서, 상기 제1 절연성 부재로 둘러싸인 영역에 상기 제1 전극층을 형성하고, 상기 제1 절연성 부재의 외측 영역에 상기 제2 전극층을 형성하는, 박막 캐패시터의 제조 방법.
  16. 제15항에 있어서, 상기 제1 절연성 부재를 둘러싸는 제2 절연성 부재를 형성하는 공정을 더 구비하고,
    상기 제1 및 제2 절연성 부재를 형성한 후, 상기 제2 절연성 부재로 둘러싸인 영역에 상기 제2 전극층을 형성하는, 박막 캐패시터의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 제2 전극층을 형성하는 공정은, 페이스트상 또는 액상인 제1 도전성 부재를 상기 유전체막 상에 형성하고, 상기 제1 도전성 부재의 표면에 금속 재료로 이루어지는 제2 도전성 부재를 형성함으로써 행하는, 박막 캐패시터의 제조 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서, 상기 금속박의 다른 쪽 주면을 추가로 조면화하는, 박막 캐패시터의 제조 방법.
  19. 배선 패턴을 갖는 기판과,
    상기 기판에 마련된 반도체 IC 및 제1항 내지 제13항 중 어느 한 항에 기재된 박막 캐패시터를 구비하고,
    상기 박막 캐패시터의 상기 제1 및 제2 전극층은, 상기 배선 패턴을 개재하여 상기 반도체 IC에 접속되어 있는 것을 특징으로 하는 전자 회로 기판.

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