WO2023162568A1 - 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板 - Google Patents

薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板 Download PDF

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metal foil
conductive polymer
film capacitor
polymer layer
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光勇 長谷川
大基 石井
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Tdk株式会社
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    • H01G9/004—Details
    • H01G9/04—Electrodes or formation of dielectric layers thereon
    • H01G9/048—Electrodes or formation of dielectric layers thereon characterised by their structure

Definitions

  • the present disclosure relates to a thin film capacitor and its manufacturing method, and more particularly to a thin film capacitor using metal foil and its manufacturing method.
  • the present disclosure also relates to electronic circuit boards comprising such thin film capacitors.
  • a decoupling capacitor is usually mounted on the circuit board on which the IC is mounted in order to stabilize the potential of the power supply supplied to the IC.
  • Laminated ceramic chip capacitors are generally used as decoupling capacitors, and required decoupling capacity is ensured by mounting a large number of laminated ceramic chip capacitors on the surface of a circuit board.
  • the thin-film capacitor described in Patent Document 1 has a configuration in which a porous metal substrate is used and an upper electrode is formed on the surface of the substrate with a dielectric film interposed therebetween.
  • the thin film capacitor described in Patent Document 2 has a structure in which a metal substrate having one main surface roughened is used and an upper electrode is formed on the roughened surface via a dielectric film.
  • the thin film capacitors described in Patent Documents 3 and 4 have a configuration in which a conductive porous base material is formed on a supporting portion and an upper electrode is formed on the roughened surface via a dielectric film.
  • the thin film capacitor described in Patent Document 1 since the thin film capacitor described in Patent Document 1 has a side electrode structure, the line length of the electrode is long, so ESR (equivalent series resistance) and ESL (equivalent series inductance) are large. there was a problem. Moreover, since the thin film capacitor described in Patent Document 1 uses a metal base material that is made porous as a whole, the metal base material is covered with a lower electrode made of the metal base material and a dielectric film interposed therebetween. There is a problem that the separation of the upper electrode is not easy, and a short circuit is likely to occur. In the thin film capacitor described in Patent Document 2, one main surface of the metal base functions as an upper electrode and the other main surface functions as a lower electrode.
  • an object of the present disclosure is to provide an improved thin film capacitor and a manufacturing method thereof.
  • Another object of the present disclosure is to provide an electronic circuit board including such a thin film capacitor.
  • a thin film capacitor includes: a metal foil having a first main surface and a second main surface opposite to the first main surface roughened; a first dielectric film covering the second main surface of the metal foil; a second dielectric film covering the second main surface of the metal foil; A first electrode layer composed of a first metal terminal, contacting the first dielectric film without being in contact with the metal foil, and a second electrode layer having a surface composed of the second metal terminal, contacting the metal foil. a third electrode layer in contact with the second dielectric film, the second electrode layer including a first conductive polymer layer in contact with the first dielectric film, the third electrode layer being in contact with the first dielectric film; a second conductive polymer layer in contact with two dielectric films;
  • a method of manufacturing a thin film capacitor according to one aspect of the present disclosure includes roughening a first main surface of a metal foil and a second main surface opposite to the first main surface, and First and second dielectric films are formed on the main surfaces of the second dielectric film, respectively, a portion of the first dielectric film is removed to expose a portion of the metal foil, and the first and second dielectric films are formed.
  • the film is covered with first and second conductive polymer layers, respectively, a first electrode layer is formed in contact with a portion of the metal foil and the surface has a first metal terminal, and the first conductive polymer layer is formed. forming a second metal terminal connected to the .
  • the opening is provided in a part of the first dielectric film, it is possible to arrange the pair of terminal electrodes on the same surface without using side electrodes or the like. Moreover, since the first and second dielectric films are covered with the first and second conductive polymer layers, respectively, a larger capacitance can be obtained.
  • FIG. 1A is a schematic cross-sectional view for explaining the structure of a thin film capacitor 1 according to a first embodiment of the technology according to the present disclosure.
  • FIG. 1B is a schematic plan view of the thin film capacitor 1.
  • FIG. 2A to 38A are schematic cross-sectional views for explaining the manufacturing process of the thin film capacitor 1, showing cross sections taken along line AA shown in FIGS. 2B to 38B, respectively.
  • FIG. 39 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 2 according to the second embodiment of the technology according to the present disclosure.
  • FIG. 40 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 3 according to the third embodiment of the technology according to the present disclosure.
  • FIG. 41 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 4 according to the fourth embodiment of the technology according to the present disclosure.
  • FIG. 42 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 5 according to the fifth embodiment of the technology according to the present disclosure.
  • 43A to 43C are schematic cross-sectional views for explaining the manufacturing process of the thin film capacitor 5.
  • FIG. 44 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 6 according to the sixth embodiment of the technology according to the present disclosure.
  • FIG. 45 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 7 according to the seventh embodiment of the technology according to the present disclosure.
  • FIG. 46 is a schematic cross-sectional view showing an electronic circuit board having a configuration in which a thin film capacitor 1 is embedded in a multilayer substrate 100.
  • FIG. 47 is a schematic cross-sectional view showing an electronic circuit board having a structure in which a thin film capacitor 4 is mounted on the surface of a multilayer board 300. As shown in FIG.
  • FIG. 1A is a schematic cross-sectional view for explaining the structure of a thin film capacitor 1 according to a first embodiment of the technology according to the present disclosure.
  • FIG. 1B is a schematic plan view of the thin film capacitor 1.
  • FIG. FIG. 1A shows a cross section along line AA shown in FIG. 1B.
  • the thin film capacitor 1 includes a metal foil 10, electrode layers E1 and E2 formed on a main surface 11, which is the top surface of the metal foil 10, and the metal foil. and electrode layers E3 and E4 formed on the main surface 12, which is the lower surface of 10.
  • Metal foil 10 is made of a metal material such as aluminum, copper, chromium, nickel, or tantalum, and has both main surfaces 11 and 12 roughened. Aluminum is the most preferable material for the metal foil 10 . A central portion in the thickness direction of the metal foil 10 is not roughened. A dielectric film 13 is formed on the roughened main surfaces 11 and 12 of the metal foil 10 . When the metal foil 10 is made of aluminum, the dielectric film 13 may be made of aluminum oxide, for example.
  • a plurality of ring-shaped or polygonal annular insulating resins 21 and an insulating resin 23 extending along the outer circumference of the main surface 11 are provided on the main surface 11 , which is the upper surface of the metal foil 10 .
  • a ring-shaped or polygonal annular insulating resin 22 and an insulating resin 24 extending along the outer circumference of the main surface 12 are provided on the main surface 12 , which is the lower surface of the metal foil 10 . In regions surrounded by insulating resins 21 and 22, dielectric film 13 is removed.
  • the electrode layer E1 is formed in a region surrounded by the insulating resin 21, and the electrode layer E2 is formed in a region surrounded by the insulating resin 23 outside the region surrounded by the insulating resin 21. there is Thereby, the electrode layer E1 is connected to the non-roughened central portion of the metal foil 10, while the electrode layer E2 is insulated from the metal foil 10 by the dielectric film 13.
  • FIG. Also, the electrode layer E1 and the electrode layer E2 are insulated by the insulating resin 21 . Thereby, the electrode layer E1 and the electrode layer E2 function as a pair of capacitance electrodes facing each other with the dielectric film 13 interposed therebetween.
  • the electrode layer E4 is formed in the region surrounded by the insulating resin 22, and the electrode layer E3 is formed in the region surrounded by the insulating resin 24 outside the region surrounded by the insulating resin 22. ing. Thereby, the electrode layer E4 is connected to the non-roughened central portion of the metal foil 10, while the electrode layer E3 is insulated from the metal foil 10 by the dielectric film 13. FIG. Also, the electrode layer E3 and the electrode layer E4 are insulated by the insulating resin 22 . Thereby, the electrode layer E3 and the electrode layer E4 function as a pair of capacitance electrodes facing each other with the dielectric film 13 interposed therebetween.
  • the electrode layers E1 and E4 have metal terminals 41 and 51 forming the surfaces of the electrode layers E1 and E4, respectively.
  • the electrode layers E1 and E4 may include seed layers 31 and 32 provided between the metal terminals 41 and 51 and the metal foil 10, respectively.
  • Grooves 14 and 15 are formed in the metal foil 10 at portions where the electrode layers E1 and E4 are connected.
  • the depth of grooves 14 and 15 is greater than or equal to the thickness of the roughened surface layer of metal foil 10 .
  • the central portions of the metal foil 10 exposed at the bottoms of the grooves 14 and 15 may be flat.
  • the bottom of the groove 14 is in contact with the seed layer 31 and the insulating resin 21
  • the bottom of the groove 15 is in contact with the seed layer 32 and the insulating resin 22 .
  • the electrode layers E2 and E3 are provided on the conductive polymer layer 30 in contact with the dielectric film 13 but not in contact with the metal foil 10, and on the conductive polymer layer 30, and constitute the surfaces of the electrode layers E2 and E3, respectively. It has metal terminals 42 and 52 .
  • the electrode layers E2 and E3 may include seed layers 31 and 32 provided between the metal terminals 42 and 52 and the conductive polymer layer 30, respectively.
  • metal materials such as copper, nickel, and gold, and alloys thereof can be used.
  • the metal terminals 41, 42, 51, 52 may have a structure in which these metal materials are layered.
  • the material of the seed layers 31 and 32 has a barrier function to prevent the diffusion of copper and the like contained in the metal terminals 41, 42, 51 and 52, and has high adhesion to the metal foil 10 and the conductive polymer layer 30. Moreover, it is preferable to use a material that does not damage the conductive polymer layer 30 .
  • the metal foil 10 is provided with a plurality of through holes 16 .
  • the inner wall of the through hole 16 is covered with the dielectric film 13, so that the metal foil 10 is not exposed at the portion where the through hole 16 is provided.
  • the through-hole 16 is provided at a position overlapping both the electrode layers E2 and E3, and a conductive polymer layer 30 is provided in a region surrounded by the inner wall of the through-hole 16.
  • the conductive polymer layer 30 provided on the main surface 11 side of the metal foil 10 and the conductive polymer layer 30 provided on the main surface 12 side of the metal foil 10 are provided in the through holes 16. are connected via a conductive polymer layer 30.
  • the electrode layers E1 and E4 are electrically connected to the metal foil 10, and the electrode layers E2 and E3 are not electrically connected to the metal foil 10, but are separated from the metal foil 10 by the dielectric film 13. insulated.
  • a capacitor having the electrode layers E1 and E4 as one electrode and the electrode layers E2 and E3 as the other electrode is formed.
  • the conductive polymer layer 30 is provided on the surface through the dielectric film 13, so that the capacitance is large. can be obtained.
  • the inner wall of the through-hole 16 is also roughened and the surface is covered with the dielectric film 13, a larger capacitance can be obtained.
  • the thin film capacitor 1 according to this embodiment can be used as a decoupling capacitor by being embedded in a multilayer substrate.
  • the electrode layers E1 and E2 are exposed on the main surface 11 side of the metal foil 10, and the electrode layers E3 and E4 are exposed on the main surface 12 side of the metal foil 10. It becomes possible to access the decoupling capacitors from both sides.
  • the electrode layer E1 is divided into a plurality of pieces, the ESR and ESL can be reduced as compared with the case where the electrode layer E1 is one piece.
  • 2A-38A are schematic cross-sectional views along line AA shown in FIGS. 2B-38B, respectively.
  • a metal foil 10 having a thickness of about 50 ⁇ m is prepared (FIGS. 2A and 2B), and a plurality of recesses 17 are formed on the principal surface 11 of the metal foil 10 (FIGS. 3A and 3B).
  • a plurality of recesses 18 that serve as starting points for etching are formed on the main surface 12 of the metal foil 10 (FIGS. 4A and 4B).
  • the planar position of the concave portion 17 and the planar position of the concave portion 18 substantially match. At this point, the recesses 17 and 18 do not have to penetrate the metal foil 10 .
  • the recesses 17 and 18 can be formed by press working or the like. Even the surface on which the concave portions 17 and 18 are not formed may be slightly uneven by pressing.
  • the surface of the metal foil 10 is roughened by etching (Figs. 5A and 5B).
  • a porous layer 11a located on the main surface 11 side and a porous layer 12a located on the main surface 12 side are formed on the metal foil 10, and through holes are formed at positions corresponding to the recesses 17 and 18. 16 is formed.
  • the central portion located between the porous layer 11a and the porous layer 12a is the non-porous layer 10a which is not roughened. It is preferable to etch the metal foil 10 under conditions that increase the surface areas of the main surfaces 11 and 12 as much as possible.
  • a dielectric film 13 made of aluminum oxide or the like is formed on the surface of the metal foil 10 (FIGS. 6A and 6B). Thereby, the dielectric film 13 is formed on the main surfaces 11 and 12 of the metal foil 10 and the inner walls of the through holes 16 .
  • the dielectric film 13 may be formed by oxidizing the surface of the metal foil 10 made of aluminum or the like, or may be formed using a film formation method with excellent coverage such as ALD, CVD, or mist CVD. I don't mind.
  • As the material of the dielectric film 13, TiO2 , Ta2O5 , or the like may be used instead of Al2O3 .
  • a photosensitive liquid is applied to the main surface 11 of the metal foil 10 located on the opposite side of the support substrate 60 .
  • a resist 70 is applied (FIGS. 8A and 8B), and an opening 71 is formed in the resist 70 by performing exposure and development (FIGS. 9A and 9B).
  • the grooves 14 are formed in the metal foil 10 (FIGS. 10A and 10B). The depth of the groove 14 is made greater than or equal to the thickness of the porous layer 11a shown in FIG. 6A. As a result, the non-porous layer 10a, which is the central portion of the metal foil 10, is exposed at the bottom of the groove 14. As shown in FIG.
  • a photosensitive insulating resin 72 is formed on the main surface 11 of the metal foil 10 (FIGS. 12A and 12B), and by performing exposure and development, The insulating resin 72 is patterned (FIGS. 13A and 13B). Thereby, ring-shaped insulating resins 21 and 23 are formed on the main surface 11 of the metal foil 10 .
  • the inner peripheral wall of the ring-shaped insulating resin 21 is preferably located inside the groove 14 formed in the metal foil 10 .
  • the outer peripheral wall of the ring-shaped insulating resin 21 must be positioned outside the groove 14 formed in the metal foil 10 .
  • a conductive polymer layer 30 is formed outside the region surrounded by the insulating resin 21 and surrounded by the insulating resin 23 (FIGS. 14A and 14B). As a result, the conductive polymer layer 30 also penetrates into the inside of the through hole 16 . On the other hand, the conductive polymer layer 30 is not formed in the area surrounded by the insulating resin 21 or the outer portion of the area surrounded by the insulating resin 23 .
  • a seed layer 31 is formed on the entire surface on the main surface 11 side using a sputtering method or the like (FIGS. 15A and 15B). Before the seed layer 31 is formed, the residue remaining on the surface may be removed by reverse sputtering or the like.
  • a photosensitive liquid resist 73 is applied to the entire surface (FIGS. 16A and 16B), and the resist 73 is patterned by exposure and development (FIGS. 17A and 17B). This exposes the seed layer 31 in the regions where the metal terminals 41 and 42 are to be formed.
  • metal terminals 41 and 42 are formed by electrolytic plating (FIGS. 18A and 18B). Thereby, the metal terminal 41 is connected to the metal foil 10 and the metal terminal 42 is connected to the conductive polymer layer 30 covering the dielectric film 13 .
  • FIGS. 24A and 24B After removing the resist 74 (FIGS. 24A and 24B), another support substrate 80 is pasted on the side of the metal terminals 41 and 42 via another adhesive layer 81, and then the adhesive layer on the main surface 12 side is attached. 61 and the supporting substrate 60 are separated (FIGS. 25A and 25B).
  • a photosensitive liquid resist 76 is formed on the main surface 12 side of the metal foil 10 (FIGS. 26A and 26B), and an opening 77 is formed in the resist 76 by performing exposure and development (FIGS. 27A and 27B). Figure 27B).
  • the grooves 15 are formed in the metal foil 10 (FIGS. 28A and 28B).
  • the depth of the groove 15 is made greater than or equal to the thickness of the porous layer 12a shown in FIG. 6A.
  • the non-porous layer 10a which is the central portion of the metal foil 10, is exposed at the bottom of the groove 15.
  • a photosensitive insulating resin 78 is formed on the main surface 12 of the metal foil 10 (FIGS. 30A and 30B), and by performing exposure and development, The insulating resin 78 is patterned (FIGS. 31A and 31B). Thereby, ring-shaped insulating resins 22 and 24 are formed on the main surface 12 of the metal foil 10 .
  • the inner peripheral wall of the ring-shaped insulating resin 22 is preferably located inside the groove 15 formed in the metal foil 10 .
  • the outer peripheral wall of the ring-shaped insulating resin 22 must be positioned outside the groove 15 formed in the metal foil 10 .
  • a conductive polymer layer 30 is formed outside the region surrounded by the insulating resin 22 and surrounded by the insulating resin 24 (FIGS. 32A and 32B). As a result, the conductive polymer layer 30 formed on the main surface 12 side and the conductive polymer layer 30 provided inside the through holes 16 are integrated. On the other hand, the conductive polymer layer 30 is not formed in the area surrounded by the insulating resin 22 or the outer portion of the area surrounded by the insulating resin 24 .
  • a seed layer 32 is formed on the entire surface on the main surface 12 side using a sputtering method or the like (FIGS. 33A and 33B). Before the seed layer 32 is formed, the residue remaining on the surface may be removed by reverse sputtering or the like.
  • a photosensitive liquid resist 79 is applied to the entire surface (FIGS. 34A and 34B), and the resist 79 is patterned by exposure and development (FIGS. 35A and 35B). This exposes the seed layer 32 in the regions where the metal terminals 51 and 52 are to be formed.
  • metal terminals 51 and 52 are formed by electrolytic plating (FIGS. 36A and 36B). Thereby, the metal terminal 51 is connected to the metal foil 10 and the metal terminal 52 is connected to the conductive polymer layer 30 covering the dielectric film 13 .
  • FIG. 39 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 2 according to the second embodiment of the technology according to the present disclosure.
  • the thin film capacitor 2 according to the second embodiment is different from the thin film capacitor 1 according to the first embodiment in that the metal terminals 52 are provided on the entire surface of the metal foil 10 on the main surface 12 side. are different. Therefore, the electrode layer E4 does not exist, and the entire main surface 12 of the metal foil 10 is covered with the conductive polymer layer 30.
  • FIG. Since other basic configurations are the same as those of the thin film capacitor 1 according to the first embodiment, the same elements are denoted by the same reference numerals, and overlapping descriptions are omitted. As illustrated in the thin film capacitor 2 according to the second embodiment, it is not essential to provide the electrode layer E4 on the main surface 12 side of the metal foil 10, and the metal terminal 52 may be provided on the entire surface on the main surface 12 side. do not have.
  • FIG. 40 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 3 according to the third embodiment of the technology according to the present disclosure.
  • the conductive polymer layer 30 provided on the main surface 12 side of the metal foil 10 is covered with the insulating resin 25. It differs from the thin film capacitor 2 according to the second embodiment in that the metal terminal 52 is connected to the conductive polymer layer 30 through the provided opening. A portion of the metal terminal 52 is located on the surface of the insulating resin 25 . Since other basic configurations are the same as those of the thin film capacitor 2 according to the second embodiment, the same elements are denoted by the same reference numerals, and overlapping descriptions are omitted. As illustrated in the thin film capacitor 3 according to the third embodiment, an insulating resin 25 may be provided to cover the conductive polymer layer 30 provided on the main surface 12 side of the metal foil 10 .
  • FIG. 41 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 4 according to the fourth embodiment of the technology according to the present disclosure.
  • the thin film capacitor 4 according to the fourth embodiment has no opening in the insulating resin 25, and the entire surface of the conductive polymer layer 30 is covered with the insulating resin 25. , is different from the thin film capacitor 3 according to the third embodiment.
  • Other basic configurations are the same as those of the thin film capacitor 3 according to the third embodiment.
  • it is not essential to provide metal terminals on the main surface 12 side of the metal foil 10 .
  • FIG. 42 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 5 according to the fifth embodiment of the technology according to the present disclosure.
  • the thin film capacitor 5 according to the fifth embodiment differs from the thin film capacitor 4 according to the fourth embodiment in that the inner walls of the through holes 16 are not roughened.
  • Other basic configurations are the same as those of the thin film capacitor 4 according to the fourth embodiment.
  • the through-hole 16 having such a configuration can be obtained by roughening the main surfaces 11 and 12 by etching without providing the concave portions 17 and 18 in the metal foil 10 shown in FIGS. 2A and 2B (FIG. 43A). It is obtained by forming a plurality of through holes 16 (Fig. 43B).
  • the method of forming the through holes 16 is not particularly limited, and they may be formed by dry etching or wet etching through a resist, or may be formed by laser processing.
  • the dielectric film 13 after forming the through hole 16 the inner wall of the through hole 16 can be covered with the dielectric film 13 (FIG. 43C).
  • FIG. 44 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 6 according to the sixth embodiment of the technology according to the present disclosure.
  • the thin film capacitor 6 according to the sixth embodiment is different from the thin film capacitor 5 according to the fifth embodiment in that the inner walls of the through holes 16 are covered with the insulating resin 26 .
  • the insulating resin 26 may be formed after the inner wall of the through hole 16 is covered with the dielectric film 13 or may be formed before the inner wall of the through hole 16 is covered with the dielectric film 13 .
  • FIG. 45 is a schematic cross-sectional view for explaining the structure of the thin film capacitor 7 according to the seventh embodiment of the technology according to the present disclosure.
  • the conductive polymer layer 30 is not provided on the entire main surface 12 of the metal foil 10, and only one portion of the main surface 12 of the metal foil 10 is formed. It is different from the thin film capacitor 4 according to the fourth embodiment in that the conductive polymer layer 30 is provided in the region of the second embodiment.
  • Other basic configurations are the same as those of the thin film capacitor 4 according to the fourth embodiment.
  • the dielectric film 13 provided on the main surface 12 side of the metal foil 10 has a region in contact with the conductive polymer layer 30 and a region in contact with the insulating resin 25 without contacting the conductive polymer layer 30. split up.
  • the conductive polymer layer 30 only on a partial region of the main surface 12 of the metal foil 10, it is possible to adjust the capacitance.
  • the thin film capacitors 1 to 7 described above may be embedded in the multilayer substrate or may be mounted on the surface of the multilayer substrate.
  • the electronic circuit board shown in FIG. 46 has a configuration in which a semiconductor IC 200 is mounted on a multilayer board 100.
  • FIG. A multilayer board 100 is a multilayer board including a plurality of insulating layers including insulating layers 101 to 104 and a plurality of wiring patterns including wiring patterns 111 and 112 .
  • the number of insulating layers is not particularly limited.
  • the thin film capacitor 1 is embedded between the insulating layer 102 and the insulating layer 103.
  • a plurality of land patterns including land patterns 141 and 142 are provided on the surface of the multilayer substrate 100 .
  • the semiconductor IC 200 has a plurality of pad electrodes including pad electrodes 201 and 202 .
  • One of the pad electrodes 201 and 202 is, for example, a power supply terminal and the other is a ground terminal.
  • the pad electrode 201 and land pattern 141 are connected via solder 211
  • the pad electrode 202 and land pattern 142 are connected via solder 212 .
  • Land pattern 141 is connected to metal terminal 42 of thin film capacitor 1 through via conductor 121 , wiring pattern 111 and via conductor 131 .
  • land pattern 142 is connected to metal terminal 41 of thin film capacitor 1 through via conductor 122 , wiring pattern 112 and via conductor 132 .
  • the thin film capacitor 1 functions as a decoupling capacitor for the semiconductor IC 200 .
  • the metal terminals 51 and 52 located on the main surface 12 side of the thin film capacitor 1 can be connected to a wiring pattern (not shown).
  • the electronic circuit board shown in FIG. 47 has a structure in which a semiconductor IC 400 is mounted on a multi-layer board 300 .
  • a multilayer substrate 300 is a multilayer substrate including a plurality of insulating layers including insulating layers 301 and 302 and a plurality of wiring patterns including wiring patterns 311 and 312 .
  • the number of insulating layers is not particularly limited.
  • the thin film capacitor 4 is surface-mounted on the surface 300a of the multilayer substrate 300.
  • a plurality of land patterns including land patterns 341 to 344 are provided on the surface 300a of the multilayer substrate 300.
  • FIG. A semiconductor IC 400 has a plurality of pad electrodes including pad electrodes 401 and 402 .
  • One of the pad electrodes 401 and 402 is, for example, a power supply terminal and the other is a ground terminal.
  • the pad electrode 401 and land pattern 341 are connected via solder 411
  • the pad electrode 402 and land pattern 342 are connected via solder 412 .
  • the land pattern 341 is connected to the metal terminal 42 of the thin film capacitor 4 via the via conductor 321 , wiring pattern 311 , via conductor 331 , land pattern 343 and solder 413 .
  • the land pattern 342 is connected to the metal terminal 41 of the thin film capacitor 4 via the via conductor 322 , wiring pattern 312 , via conductor 332 , land pattern 344 and solder 414 .
  • the thin film capacitor 4 functions as a decoupling capacitor for the semiconductor IC 400 .

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Abstract

【課題】キャパシタンスの大きい薄膜キャパシタを提供する。 【解決手段】薄膜キャパシタ１は、主面１１，１２が粗面化された金属箔１０と、主面１１，１２を覆う誘電体膜１３と、誘電体膜１３に設けられた開口部を介して金属箔１０と接し、表面が金属端子４１からなる電極層Ｅ１と、金属箔１０と接することなく誘電体膜１３と接し、表面が金属端子４２からなる電極層Ｅ２と、金属箔１０と接することなく誘電体膜１３と接する電極層Ｅ３とを備える。電極層Ｅ２，Ｅ３は誘電体膜１３と接する導電性高分子層３０を含む。

Description

薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
　本開示は薄膜キャパシタ及びその製造方法に関し、特に、金属箔を用いた薄膜キャパシタ及びその製造方法に関する。また、本開示は、このような薄膜キャパシタを備える電子回路基板に関する。
　ＩＣが搭載される回路基板には、通常、ＩＣに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。
　近年においては、回路基板が小型化していることから、多数の積層セラミックチップコンデンサを搭載するためのスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある（特許文献１～４参照）。
　特許文献１に記載された薄膜キャパシタは、多孔金属基材を用い、その表面に誘電体膜を介して上部電極を形成した構成を有している。特許文献２に記載された薄膜キャパシタは、一方の主面が粗化された金属基材を用い、粗化された表面に誘電体膜を介して上部電極を形成した構成を有している。特許文献３及び４に記載された薄膜キャパシタは、支持部に導電性多孔基材を形成し、粗化された表面に誘電体膜を介して上部電極を形成した構成を有している。
国際公開ＷＯ２０１５－１１８９０１号 国際公開ＷＯ２０１８－０９２７２２号 国際公開ＷＯ２０１７－０２６２４７号 国際公開ＷＯ２０１７－０１４０２０号
　しかしながら、特許文献１に記載された薄膜キャパシタは、側面電極構造を有していることから電極の線路長が長く、このためＥＳＲ（等価直列抵抗）やＥＳＬ（等価直列インダクタンス）が大きくなるという構造的な問題があった。しかも、特許文献１に記載された薄膜キャパシタは、全体が多孔質化された金属基材を用いていることから、金属基材からなる下部電極と、誘電体膜を介して金属基材を覆う上部電極の分離が容易ではなく、ショート不良が生じやすいという問題があった。また、特許文献２に記載された薄膜キャパシタは、金属基材の一方の主面が上部電極、他方の主面が下部電極として機能することから、一対の端子電極を同一面に配置するためには[0]素子の側面を介して電極を引き回す必要があり、構造が複雑になるという問題があった。さらに、特許文献３及び４に記載された薄膜キャパシタは、一対の端子電極が金属基材の両面にそれぞれ配置されていることから、片側から一対の端子電極にアクセスすることができない。しかも、支持体を用いていることから、全体の厚みが厚くなるという問題があった。
　したがって、本開示は、改良された薄膜キャパシタ及びその製造方法を提供することを目的とする。また、本開示は、このような薄膜キャパシタを備える電子回路基板を提供することを目的とする。
　本開示の一側面による薄膜キャパシタは、第１の主面及び第１の主面の反対側に位置する第２の主面が粗面化された金属箔と、金属箔の第１の主面を覆う第１の誘電体膜と、金属箔の第２の主面を覆う第２の誘電体膜と、第１の誘電体膜に設けられた開口部を介して金属箔と接し、表面が第１の金属端子からなる第１の電極層と、金属箔と接することなく第１の誘電体膜と接し、表面が第２の金属端子からなる第２の電極層と、金属箔と接することなく第２の誘電体膜と接する第３の電極層とを備え、第２の電極層は第１の誘電体膜と接する第１の導電性高分子層を含み、第３の電極層は第２の誘電体膜と接する第２の導電性高分子層を含む。
　本開示の一側面による薄膜キャパシタの製造方法は、金属箔の第１の主面及び第１の主面の反対側に位置する第２の主面を粗面化し、金属箔の第１及び第２の主面にそれぞれ第１及び第２の誘電体膜を形成し、第１の誘電体膜の一部を除去することにより金属箔の一部を露出させ、第１及び第２の誘電体膜をそれぞれ第１及び第２の導電性高分子層で覆い、金属箔の一部と接し表面が第１の金属端子からなる第１の電極層を形成し、第１の導電性高分子層に接続された第２の金属端子を形成するものである。
　本開示によれば、第１の誘電体膜の一部に開口部が設けられていることから、側面電極などを用いることなく、一対の端子電極を同一面に配置することが可能となる。しかも、第１及び第２の誘電体膜がそれぞれ第１及び第２の導電性高分子層で覆われていることから、より大きなキャパシタンスを得ることが可能となる。
図１Ａは、本開示に係る技術の第１の実施形態による薄膜キャパシタ１の構造を説明するための略断面図である。図１Ｂは、薄膜キャパシタ１の略平面図である。 図２Ａ～図３８Ａは、薄膜キャパシタ１の製造工程を説明するための略断面図であり、それぞれ図２Ｂ～図３８Ｂに示すＡ－Ａ線に沿った断面を示している。 図３９は、本開示に係る技術の第２の実施形態による薄膜キャパシタ２の構造を説明するための略断面図である。 図４０は、本開示に係る技術の第３の実施形態による薄膜キャパシタ３の構造を説明するための略断面図である。 図４１は、本開示に係る技術の第４の実施形態による薄膜キャパシタ４の構造を説明するための略断面図である。 図４２は、本開示に係る技術の第５の実施形態による薄膜キャパシタ５の構造を説明するための略断面図である。 図４３Ａ～図４３Ｃは、薄膜キャパシタ５の製造工程を説明するための略断面図である。 図４４は、本開示に係る技術の第６の実施形態による薄膜キャパシタ６の構造を説明するための略断面図である。 図４５は、本開示に係る技術の第７の実施形態による薄膜キャパシタ７の構造を説明するための略断面図である。 図４６は、薄膜キャパシタ１が多層基板１００に埋め込まれた構成を有する電子回路基板を示す略断面図である。 図４７は、薄膜キャパシタ４が多層基板３００の表面に搭載された構成を有する電子回路基板を示す略断面図である。
　以下、添付図面を参照しながら、本開示に係る技術の実施形態について詳細に説明する。
　図１Ａは、本開示に係る技術の第１の実施形態による薄膜キャパシタ１の構造を説明するための略断面図である。図１Ｂは、薄膜キャパシタ１の略平面図である。図１Ａは、図１Ｂに示すＡ－Ａ線に沿った断面を示している。
　図１Ａ及び図１Ｂに示すように、第１の実施形態による薄膜キャパシタ１は、金属箔１０と、金属箔１０の上面である主面１１上に形成された電極層Ｅ１，Ｅ２と、金属箔１０の下面である主面１２上に形成された電極層Ｅ３，Ｅ４とを備えている。金属箔１０はアルミニウム、銅、クロム、ニッケル、タンタルなどの金属材料からなり、両方の主面１１，１２が粗面化されている。金属箔１０の材料としてはアルミニウムが最も好ましい。金属箔１０の厚み方向における中心部分は粗化されていない。金属箔１０の粗面化された主面１１，１２には、誘電体膜１３が形成されている。金属箔１０がアルミニウムからなる場合、誘電体膜１３は例えば酸化アルミニウムからなるものであっても構わない。
　金属箔１０の上面である主面１１上には、複数のリング状又は多角環状の絶縁樹脂２１と、主面１１の外周に沿って延在する絶縁樹脂２３が設けられている。また、金属箔１０の下面である主面１２上には、リング状又は多角環状の絶縁樹脂２２と、主面１２の外周に沿って延在する絶縁樹脂２４が設けられている。絶縁樹脂２１，２２で囲まれた領域においては、誘電体膜１３が除去されている。
　そして、電極層Ｅ１は、絶縁樹脂２１に囲まれた領域に形成され、電極層Ｅ２は、絶縁樹脂２１に囲まれた領域の外側であって、絶縁樹脂２３に囲まれた領域に形成されている。これにより、電極層Ｅ１は金属箔１０の粗化されていない中心部分に接続される一方、電極層Ｅ２は誘電体膜１３によって金属箔１０から絶縁される。また、電極層Ｅ１と電極層Ｅ２は、絶縁樹脂２１によって絶縁される。これにより、電極層Ｅ１と電極層Ｅ２は、誘電体膜１３を介して対向する一対の容量電極として機能する。
　同様に、電極層Ｅ４は、絶縁樹脂２２に囲まれた領域に形成され、電極層Ｅ３は、絶縁樹脂２２に囲まれた領域の外側であって、絶縁樹脂２４に囲まれた領域に形成されている。これにより、電極層Ｅ４は金属箔１０の粗化されていない中心部分に接続される一方、電極層Ｅ３は誘電体膜１３によって金属箔１０から絶縁される。また、電極層Ｅ３と電極層Ｅ４は、絶縁樹脂２２によって絶縁される。これにより、電極層Ｅ３と電極層Ｅ４は、誘電体膜１３を介して対向する一対の容量電極として機能する。
　電極層Ｅ１，Ｅ４は、それぞれ電極層Ｅ１，Ｅ４の表面を構成する金属端子４１，５１を有している。電極層Ｅ１，Ｅ４は、それぞれ金属端子４１，５１と金属箔１０の間に設けられたシード層３１，３２を含んでいても構わない。金属箔１０には、電極層Ｅ１，Ｅ４が接続される部分においてそれぞれ溝１４，１５が形成されている。溝１４，１５の深さは、粗面化された金属箔１０の表層部分の厚み以上である。これにより、溝１４，１５の底部には金属箔１０の粗化されていない中心部分が露出する。溝１４，１５の底部に露出する金属箔１０の中心部分は、平坦であっても構わない。溝１４の底部はシード層３１及び絶縁樹脂２１と接し、溝１５の底部はシード層３２及び絶縁樹脂２２と接している。
　電極層Ｅ２，Ｅ３は、金属箔１０と接することなく誘電体膜１３と接する導電性高分子層３０と、導電性高分子層３０上に設けられ、それぞれ電極層Ｅ２，Ｅ３の表面を構成する金属端子４２，５２を有している。電極層Ｅ２，Ｅ３は、それぞれ金属端子４２，５２と導電性高分子層３０の間に設けられたシード層３１，３２を含んでいても構わない。
　金属端子４１，４２，５１，５２の材料としては、銅、ニッケル、金などの金属材料及びこれらの合金を用いることができる。金属端子４１，４２，５１，５２は、これらの金属材料が積層された構造を有していても構わない。シード層３１，３２の材料としては、金属端子４１，４２，５１，５２に含まれる銅などの拡散を防ぐバリア機能を有するとともに、金属箔１０や導電性高分子層３０に対する密着性が高く、且つ、導電性高分子層３０にダメージを与えない材料を用いることが好ましい。
　図１Ａに示すように、金属箔１０には複数の貫通孔１６が設けられている。貫通孔１６の内壁は誘電体膜１３で覆われており、これにより、貫通孔１６が設けられた部分において金属箔１０が露出することはない。貫通孔１６は、電極層Ｅ２，Ｅ３の両方と重なる位置に設けられており、貫通孔１６の内壁に囲まれた領域には導電性高分子層３０が設けられる。これにより、金属箔１０の主面１１側に設けられた導電性高分子層３０と、金属箔１０の主面１２側に設けられた導電性高分子層３０は、貫通孔１６内に設けられた導電性高分子層３０を介して接続される。
　このような構成により、電極層Ｅ１，Ｅ４は金属箔１０に電気的に接続され、電極層Ｅ２，Ｅ３は金属箔１０に電気的に接続されることなく、誘電体膜１３によって金属箔１０から絶縁される。これにより、電極層Ｅ１，Ｅ４を一方の電極、電極層Ｅ２，Ｅ３を他方の電極とするキャパシタが形成される。そして、金属箔１０の主面１１だけでなく主面１２側も粗面化されており、その表面に誘電体膜１３を介して導電性高分子層３０が設けられていることから、大きなキャパシタンスを得ることができる。また、貫通孔１６の内壁も粗面化されており、その表面が誘電体膜１３で覆われていることから、さらに大きなキャパシタンスを得ることができる。
　本実施形態による薄膜キャパシタ１は、多層基板に埋め込むことにより、デカップリングコンデンサとして使用することができる。そして、本実施形態による薄膜キャパシタ１においては、金属箔１０の主面１１側に電極層Ｅ１，Ｅ２が露出し、金属箔１０の主面１２側に電極層Ｅ３，Ｅ４が露出することから、両面からデカップリングコンデンサにアクセスすることが可能となる。しかも、電極層Ｅ１が複数個に分割されていることから、電極層Ｅ１が１個である場合と比べ、ＥＳＲやＥＳＬを小さくすることができる。
　次に、薄膜キャパシタ１の製造方法の一例について説明する。図２Ａ～図３８Ａは、それぞれ図２Ｂ～図３８Ｂに示すＡ－Ａ線に沿った略断面図である。
　まず、厚さ５０μｍ程度の金属箔１０を用意し（図２Ａ，図２Ｂ）、金属箔１０の主面１１にエッチングの基点となる複数の凹部１７を形成するとともに（図３Ａ，図３Ｂ）、金属箔１０の主面１２にエッチングの基点となる複数の凹部１８を形成する（図４Ａ，図４Ｂ）。凹部１７の平面位置と凹部１８の平面位置はほぼ一致している。この時点においては、凹部１７，１８が金属箔１０を貫通していなくても構わない。凹部１７，１８の形成は、プレス加工などによって行うことができる。凹部１７，１８が形成されない表面についても、プレス加工により若干の凹凸を形成しても構わない。
　次に、金属箔１０の表面をエッチングすることにより粗面化する（図５Ａ，図５Ｂ）。これにより、金属箔１０には、主面１１側に位置する多孔質層１１ａと、主面１２側に位置する多孔質層１２ａが形成されるとともに、凹部１７，１８に対応する位置に貫通孔１６が形成される。多孔質層１１ａと多孔質層１２ａの間に位置する中心部分は、粗面化されていない非多孔質層１０ａである。金属箔１０のエッチングは、主面１１，１２の表面積ができるだけ増大する条件で行うことが好ましい。
　次に、金属箔１０の表面に酸化アルミニウムなどからなる誘電体膜１３を形成する（図６Ａ，図６Ｂ）。これにより、金属箔１０の主面１１，１２及び貫通孔１６の内壁に誘電体膜１３が形成される。誘電体膜１３は、アルミニウムなどからなる金属箔１０の表面を酸化することによって形成しても構わないし、ＡＬＤ法、ＣＶＤ法、ミストＣＶＤ法などカバレッジ性に優れた成膜方法を用いて成膜しても構わない。誘電体膜１３の材料としては、Ａｌ２Ｏ３の代わりにＴｉＯ２、Ｔａ２Ｏ５などを用いても構わない。
　次に、接着層６１を介して金属箔１０を支持基板６０に載置した後（図７Ａ，図７Ｂ）、支持基板６０の反対側に位置する金属箔１０の主面１１に感光性の液状レジスト７０を塗布し（図８Ａ，図８Ｂ）、露光及び現像を行うことにより、レジスト７０に開口部７１を形成する（図９Ａ，図９Ｂ）。次に、レジスト７０をマスクとして誘電体膜１３及び金属箔１０をエッチングすることにより、金属箔１０に溝１４を形成する（図１０Ａ，図１０Ｂ）。溝１４の深さは、図６Ａに示した多孔質層１１ａの厚さ以上とする。これにより、溝１４の底部においては金属箔１０の中心部分である非多孔質層１０ａが露出する。
　次に、レジスト７０を除去した後（図１１Ａ，図１１Ｂ）、金属箔１０の主面１１に感光性の絶縁樹脂７２を形成し（図１２Ａ，図１２Ｂ）、露光及び現像を行うことにより、絶縁樹脂７２をパターニングする（図１３Ａ，図１３Ｂ）。これにより、金属箔１０の主面１１上にリング状の絶縁樹脂２１，２３が形成される。リング状の絶縁樹脂２１の内周壁は、金属箔１０に形成された溝１４の内部に位置することが好ましい。リング状の絶縁樹脂２１の外周壁は、金属箔１０に形成された溝１４の外部に位置する必要がある。次に、絶縁樹脂２１に囲まれた領域の外側部分であって、絶縁樹脂２３に囲まれた領域に導電性高分子層３０を形成する（図１４Ａ，図１４Ｂ）。これにより、貫通孔１６の内部にも導電性高分子層３０が浸入する。一方、絶縁樹脂２１に囲まれた領域や、絶縁樹脂２３に囲まれた領域の外側部分には導電性高分子層３０を形成しない。
　次に、スパッタリング法などを用いて、主面１１側の全面にシード層３１を形成する（図１５Ａ，図１５Ｂ）。シード層３１を形成する前に、逆スパッタリングなどを行うことによって、表面に残存する残渣を除去しても構わない。次に、全面に感光性の液状レジスト７３を塗布し（図１６Ａ，図１６Ｂ）、露光及び現像を行うことにより、レジスト７３をパターニングする（図１７Ａ，図１７Ｂ）。これにより、金属端子４１，４２を形成すべき領域のシード層３１が露出する。次に、電解メッキを行うことにより、金属端子４１，４２を形成する（図１８Ａ，図１８Ｂ）。これにより、金属端子４１は金属箔１０に接続され、金属端子４２は誘電体膜１３を覆う導電性高分子層３０に接続される。
　次に、アッシングなどによりレジスト７３を除去した後（図１９Ａ，図１９Ｂ）、不要なシード層を除去する（図２０Ａ，図２０Ｂ）。次に、主面１１側の全面に感光性の液状レジスト７４を塗布し（図２１Ａ，図２２Ｂ）、露光及び現像を行うことにより、レジスト７４に開口部７５を形成する（図２２Ａ，図２２Ｂ）。次に、レジスト７４をマスクとして誘電体膜１３及び金属箔１０をエッチングすることにより、金属箔１０を個片化する（図２３Ａ，図２３Ｂ）。
　次に、レジスト７４を除去した後（図２４Ａ，図２４Ｂ）、別の接着層８１を介して金属端子４１，４２側に別の支持基板８０を貼り付けた後、主面１２側の接着層６１及び支持基板６０を剥離する（図２５Ａ，図２５Ｂ）。次に、金属箔１０の主面１２側に感光性の液状レジスト７６を形成し（図２６Ａ，図２６Ｂ）、露光及び現像を行うことにより、レジスト７６に開口部７７を形成する（図２７Ａ，図２７Ｂ）。次に、レジスト７６をマスクとして誘電体膜１３及び金属箔１０をエッチングすることにより、金属箔１０に溝１５を形成する（図２８Ａ，図２８Ｂ）。溝１５の深さは、図６Ａに示した多孔質層１２ａの厚さ以上とする。これにより、溝１５の底部においては金属箔１０の中心部分である非多孔質層１０ａが露出する。
　次に、レジスト７６を除去した後（図２９Ａ，図２９Ｂ）、金属箔１０の主面１２に感光性の絶縁樹脂７８を形成し（図３０Ａ，図３０Ｂ）、露光及び現像を行うことにより、絶縁樹脂７８をパターニングする（図３１Ａ，図３１Ｂ）。これにより、金属箔１０の主面１２上にリング状の絶縁樹脂２２，２４が形成される。リング状の絶縁樹脂２２の内周壁は、金属箔１０に形成された溝１５の内部に位置することが好ましい。リング状の絶縁樹脂２２の外周壁は、金属箔１０に形成された溝１５の外部に位置する必要がある。次に、絶縁樹脂２２に囲まれた領域の外側部分であって、絶縁樹脂２４に囲まれた領域に導電性高分子層３０を形成する（図３２Ａ，図３２Ｂ）。これにより、主面１２側に形成した導電性高分子層３０と、貫通孔１６の内部に設けられた導電性高分子層３０が一体化する。一方、絶縁樹脂２２に囲まれた領域や、絶縁樹脂２４に囲まれた領域の外側部分には導電性高分子層３０を形成しない。
　次に、スパッタリング法などを用いて、主面１２側の全面にシード層３２を形成する（図３３Ａ，図３３Ｂ）。シード層３２を形成する前に、逆スパッタリングなどを行うことによって、表面に残存する残渣を除去しても構わない。次に、全面に感光性の液状レジスト７９を塗布し（図３４Ａ，図３４Ｂ）、露光及び現像を行うことにより、レジスト７９をパターニングする（図３５Ａ，図３５Ｂ）。これにより、金属端子５１，５２を形成すべき領域のシード層３２が露出する。次に、電解メッキを行うことにより、金属端子５１，５２を形成する（図３６Ａ，図３６Ｂ）。これにより、金属端子５１は金属箔１０に接続され、金属端子５２は誘電体膜１３を覆う導電性高分子層３０に接続される。
　次に、アッシングなどによりレジスト７９を除去した後（図３７Ａ，図３７Ｂ）、不要なシード層を除去する（図３８Ａ，図３８Ｂ）。そして、支持基板８０及び接着層８１を除去すれば、図１Ａ，図１Ｂに示した薄膜キャパシタ１が完成する。
　図３９は、本開示に係る技術の第２の実施形態による薄膜キャパシタ２の構造を説明するための略断面図である。
　図３９に示すように、第２の実施形態による薄膜キャパシタ２は、金属箔１０の主面１２側の全面に金属端子５２が設けられている点において、第１の実施形態による薄膜キャパシタ１と相違している。したがって、電極層Ｅ４は存在せず、金属箔１０の主面１２の全面が導電性高分子層３０で覆われている。その他の基本的な構成は、第１の実施形態による薄膜キャパシタ１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。第２の実施形態による薄膜キャパシタ２が例示するように、金属箔１０の主面１２側に電極層Ｅ４を設けることは必須でなく、主面１２側の全面に金属端子５２を設けても構わない。
　図４０は、本開示に係る技術の第３の実施形態による薄膜キャパシタ３の構造を説明するための略断面図である。
　図４０に示すように、第３の実施形態による薄膜キャパシタ３は、金属箔１０の主面１２側に設けられた導電性高分子層３０が絶縁樹脂２５で覆われており、絶縁樹脂２５に設けられた開口部を介して金属端子５２が導電性高分子層３０に接続されている点において、第２の実施形態による薄膜キャパシタ２と相違している。金属端子５２の一部は、絶縁樹脂２５の表面上に位置している。その他の基本的な構成は、第２の実施形態による薄膜キャパシタ２と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。第３の実施形態による薄膜キャパシタ３が例示するように、金属箔１０の主面１２側に設けられた導電性高分子層３０を覆う絶縁樹脂２５を設けても構わない。
　図４１は、本開示に係る技術の第４の実施形態による薄膜キャパシタ４の構造を説明するための略断面図である。
　図４１に示すように、第４の実施形態による薄膜キャパシタ４は、絶縁樹脂２５に開口部が設けられておらず、導電性高分子層３０の全面が絶縁樹脂２５で覆われている点において、第３の実施形態による薄膜キャパシタ３と相違している。その他の基本的な構成は、第３の実施形態による薄膜キャパシタ３と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。第４の実施形態による薄膜キャパシタ４が例示するように、金属箔１０の主面１２側に金属端子を設けることは必須でない。
　図４２は、本開示に係る技術の第５の実施形態による薄膜キャパシタ５の構造を説明するための略断面図である。
　図４２に示すように、第５の実施形態による薄膜キャパシタ５は、貫通孔１６の内壁が粗面化されていない点において、第４の実施形態による薄膜キャパシタ４と相違している。その他の基本的な構成は、第４の実施形態による薄膜キャパシタ４と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このような構成を有する貫通孔１６は、図２Ａ，図２Ｂに示した金属箔１０に凹部１７，１８を設けることなく、エッチングにより主面１１，１２を粗面化した後（図４３Ａ）、複数の貫通孔１６を形成することにより得られる（図４３Ｂ）。貫通孔１６の形成方法については特に限定されず、レジストを介してドライエッチング又はウェットエッチングすることにより形成しても構わないし、レーザー加工によって形成しても構わない。そして、貫通孔１６を形成した後、誘電体膜１３を形成すれば、貫通孔１６の内壁を誘電体膜１３で覆うことが可能となる（図４３Ｃ）。
　図４４は、本開示に係る技術の第６の実施形態による薄膜キャパシタ６の構造を説明するための略断面図である。
　図４４に示すように、第６の実施形態による薄膜キャパシタ６は、貫通孔１６の内壁が絶縁樹脂２６で覆われている点において、第５の実施形態による薄膜キャパシタ５と相違している。その他の基本的な構成は、第５の実施形態による薄膜キャパシタ５と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。絶縁樹脂２６は、貫通孔１６の内壁を誘電体膜１３で覆った後に形成しても構わないし、貫通孔１６の内壁を誘電体膜１３で覆う前に形成しても構わない。このような絶縁樹脂２６を設ければ、貫通孔１６の内壁と導電性高分子層３０の短絡をより効果的に防止することが可能となる。
　図４５は、本開示に係る技術の第７の実施形態による薄膜キャパシタ７の構造を説明するための略断面図である。
　図４５に示すように、第７の実施形態による薄膜キャパシタ７は、金属箔１０の主面１２の全面に導電性高分子層３０が設けられておらず、金属箔１０の主面１２の一部の領域に導電性高分子層３０が設けられている点において、第４の実施形態による薄膜キャパシタ４と相違している。その他の基本的な構成は、第４の実施形態による薄膜キャパシタ４と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。かかる構成により、金属箔１０の主面１２側に設けられた誘電体膜１３は、導電性高分子層３０と接する領域と、導電性高分子層３０と接することなく絶縁樹脂２５と接する領域に分かれる。このように、金属箔１０の主面１２の一部の領域にのみ導電性高分子層３０を設けることにより、キャパシタンスを調整することが可能となる。
　以上説明した薄膜キャパシタ１～７は、多層基板に埋め込んでも構わないし、多層基板の表面に搭載しても構わない。
　図４６に示す電子回路基板は、多層基板１００に半導体ＩＣ２００が搭載された構成を有している。多層基板１００は、絶縁層１０１～１０４を含む複数の絶縁層と、配線パターン１１１，１１２を含む複数の配線パターンを含む多層基板である。絶縁層の層数については特に限定されない。図４６に示す例では、絶縁層１０２と絶縁層１０３の間に薄膜キャパシタ１が埋め込まれている。多層基板１００の表面には、ランドパターン１４１，１４２を含む複数のランドパターンが設けられている。半導体ＩＣ２００は、パッド電極２０１，２０２を含む複数のパッド電極を有している。パッド電極２０１，２０２は、例えば、一方が電源端子であり、他方がグランド端子である。パッド電極２０１とランドパターン１４１はハンダ２１１を介して接続され、パッド電極２０２とランドパターン１４２はハンダ２１２を介して接続されている。そして、ランドパターン１４１は、ビア導体１２１、配線パターン１１１及びビア導体１３１を介して薄膜キャパシタ１の金属端子４２に接続される。一方、ランドパターン１４２は、ビア導体１２２、配線パターン１１２及びビア導体１３２を介して薄膜キャパシタ１の金属端子４１に接続される。これにより、薄膜キャパシタ１は、半導体ＩＣ２００に対するデカップリングコンデンサとして機能する。また、薄膜キャパシタ１の主面１２側に位置する金属端子５１，５２についても、図示しない配線パターンに接続可能である。
　図４７に示す電子回路基板は、多層基板３００に半導体ＩＣ４００が搭載された構成を有している。多層基板３００は、絶縁層３０１，３０２を含む複数の絶縁層と、配線パターン３１１，３１２を含む複数の配線パターンを含む多層基板である。絶縁層の層数については特に限定されない。図４７に示す例では、多層基板３００の表面３００ａに薄膜キャパシタ４が表面実装されている。多層基板３００の表面３００ａには、ランドパターン３４１～３４４を含む複数のランドパターンが設けられている。半導体ＩＣ４００は、パッド電極４０１，４０２を含む複数のパッド電極を有している。パッド電極４０１，４０２は、例えば、一方が電源端子であり、他方がグランド端子である。パッド電極４０１とランドパターン３４１はハンダ４１１を介して接続され、パッド電極４０２とランドパターン３４２はハンダ４１２を介して接続されている。そして、ランドパターン３４１は、ビア導体３２１、配線パターン３１１、ビア導体３３１、ランドパターン３４３及びハンダ４１３を介して薄膜キャパシタ４の金属端子４２に接続される。一方、ランドパターン３４２は、ビア導体３２２、配線パターン３１２、ビア導体３３２、ランドパターン３４４及びハンダ４１４を介して薄膜キャパシタ４の金属端子４１に接続される。これにより、薄膜キャパシタ４は、半導体ＩＣ４００に対するデカップリングコンデンサとして機能する。
　以上、本開示に係る技術の実施形態について説明したが、本開示に係る技術は、上記の実施形態に限定されることなく、その主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示に係る技術の範囲内に包含されるものであることはいうまでもない。
１～７　　薄膜キャパシタ
１０ａ　　非多孔質層
１１，１２　　主面
１１ａ，１２ａ　　多孔質層
１３　　誘電体膜
１４，１５　　溝
１６　　貫通孔
１７，１８　　凹部
２１～２６　　絶縁樹脂
３０　　導電性高分子層
３１，３２　　シード層
４１，４２，５１，５２　　金属端子
６０　　支持基板
６１　　接着層
７０，７３，７４，７６，７９　　レジスト
７１，７５，７７　　開口部
７２，７８　　絶縁樹脂
８０　　支持基板
８１　　接着層
１００　　多層基板
１０１～１０４　　絶縁層
１１１，１１２　　配線パターン
１２１，１２２，１３１，１３２　　ビア導体
１４１，１４２　　ランドパターン
２００　　半導体ＩＣ
２０１，２０２　　パッド電極
２１１，２１２　　ハンダ
３００　　多層基板
３００ａ　　表面
３０１，３０２　　絶縁層
３１１，３１２　　配線パターン
３２１，３２２，３３１，３３２　　ビア導体
３４１～３４４　　ランドパターン
４００　　半導体ＩＣ
４０１，４０２　　パッド電極
４１１～４１４　　ハンダ
Ｅ１～Ｅ４　　電極層

Claims (12)

  1. 　第１の主面及び前記第１の主面の反対側に位置する第２の主面が粗面化された金属箔と、
    　前記金属箔の前記第１の主面を覆う第１の誘電体膜と、
    　前記金属箔の前記第２の主面を覆う第２の誘電体膜と、
    　前記第１の誘電体膜に設けられた開口部を介して前記金属箔と接し、表面が第１の金属端子からなる第１の電極層と、
    　前記金属箔と接することなく前記第１の誘電体膜と接し、表面が第２の金属端子からなる第２の電極層と、
    　前記金属箔と接することなく前記第２の誘電体膜と接する第３の電極層と、を備え、
    　前記第２の電極層は、前記第１の誘電体膜と接する第１の導電性高分子層を含み、
    　前記第３の電極層は、前記第２の誘電体膜と接する第２の導電性高分子層を含む、薄膜キャパシタ。
  2. 　前記第３の電極層は、前記第２の導電性高分子層に接続された第３の金属端子をさらに含む、請求項１に記載の薄膜キャパシタ。
  3. 　前記第２の導電性高分子層を覆う絶縁樹脂をさらに備え、
    　前記第３の金属端子は、前記絶縁樹脂に設けられた開口部を介して、前記第２の導電性高分子層と接する、請求項２に記載の薄膜キャパシタ。
  4. 　前記第２の導電性高分子層を覆う絶縁樹脂をさらに備え、
    　前記第２の誘電体膜は、前記第２の導電性高分子層と接する第１の領域と、前記第２の導電性高分子層と接することなく前記絶縁樹脂と接する第２の領域を含む、請求項１に記載の薄膜キャパシタ。
  5. 　前記第２の誘電体膜に設けられた開口部を介して前記金属箔と接し、表面が第４の金属端子からなる第４の電極層をさらに含む、請求項２に記載の薄膜キャパシタ。
  6. 　前記金属箔は、貫通孔を有し、
    　前記貫通孔の内壁は、第３の誘電体膜で覆われており、
    　前記貫通孔の前記内壁に囲まれた領域には、前記第１の導電性高分子層と前記第２の導電性高分子層を接続する第３の導電性高分子層が設けられている、請求項１乃至５のいずれか一項に記載の薄膜キャパシタ。
  7. 　前記貫通孔の前記内壁が粗面化されている、請求項６に記載の薄膜キャパシタ。
  8. 　金属箔の第１の主面及び前記第１の主面の反対側に位置する第２の主面を粗面化し、
    　前記金属箔の前記第１及び第２の主面にそれぞれ第１及び第２の誘電体膜を形成し、
    　前記第１の誘電体膜の一部を除去することにより前記金属箔の一部を露出させ、
    　前記第１及び第２の誘電体膜をそれぞれ第１及び第２の導電性高分子層で覆い、
    　前記金属箔の前記一部と接し、表面が第１の金属端子からなる第１の電極層を形成し、
    　前記第１の導電性高分子層に接続された第２の金属端子を形成する、薄膜キャパシタの製造方法。
  9. 　さらに、前記第２の導電性高分子層に接続された第３の金属端子を形成する、請求項８に記載の薄膜キャパシタ。
  10. 　さらに、
    　前記第２の誘電体膜の一部を除去することにより前記金属箔の別の一部を露出させ、
    　前記金属箔の前記別の一部と接し、表面が第４の金属端子からなる第４の電極層を形成する、請求項９に記載の薄膜キャパシタの製造方法。
  11. 　さらに、
    　前記第１及び第２の導電性高分子層を形成する前に、内壁が第３の誘電体膜で覆われた貫通孔を前記金属箔に形成し、
    　前記貫通孔の前記内壁に囲まれた領域に、前記第１の導電性高分子層と前記第２の導電性高分子層を接続する第３の導電性高分子層を形成する、請求項８乃至１０のいずれか一項に記載の薄膜キャパシタの製造方法。
  12. 　配線パターンを有する基板と、
    　前記基板に設けられた半導体ＩＣ及び請求項１乃至７のいずれか一項に記載の薄膜キャパシタと、を備え、
    　前記薄膜キャパシタの前記第１及び第２の電極層は、前記配線パターンを介して前記半導体ＩＣに接続されていることを特徴とする電子回路基板。
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