JP7420230B2 - 半導体装置及びモジュール - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 289
- 239000000758 substrate Substances 0.000 claims description 172
- 230000005484 gravity Effects 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 498
- 239000004020 conductor Substances 0.000 description 34
- 230000015572 biosynthetic process Effects 0.000 description 15
- 239000000463 material Substances 0.000 description 13
- 239000011241 protective layer Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G2/02—Mountings
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- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
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- H01G4/08—Inorganic dielectrics
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- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
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- H01G4/33—Thin- or thick-film capacitors
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- H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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Description
本発明は、半導体装置及びモジュールに関する。
半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、誘電体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
例えば、特許文献１には、基板と、基板上に形成された下部電極と、下部電極の一部を覆うように、その周縁の一部が下部電極と重なり、周縁のその他の部分が下部電極の外側に位置する上部電極と、少なくとも下部電極と上部電極との間に設けられた誘電膜と、下部電極上において、上部電極に覆われていない領域に設けられた第１外部端子と、上部電極上において、少なくとも一部が下部電極の外側に設けられた第２外部端子と、を備え、上部電極の周縁の一部は、第２外部端子へ近づく方向に凹んだ凹部を有するキャパシタが開示されている。
しかしながら、特許文献１に記載されたキャパシタでは、上部電極と支持基板との間に下部電極が配置されていない領域が多いため、上部電極から生じる電界が支持基板に侵入して導体損失が生じるという問題があった。
本発明は、低損失の半導体装置及びモジュールを提供することを目的とする。
本発明の半導体装置は、厚さ方向に相対する第１主面及び第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、上記半導体基板の上記第１主面に設けられた回路層とを備えた半導体装置であって、上記回路層は、上記半導体基板側に設けられた第１電極層と、上記第１電極層上に設けられた誘電体層と、上記誘電体層上に設けられた第２電極層と、上記第１電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第１外部電極と、上記第２電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、上記回路層を上面視した際に、上記第１電極層は、上記厚さ方向において上記第２電極層と対向する第１対向部と、上記第２電極層と対向しない第１非対向部とを有し、上記第２電極層は、上記厚さ方向において上記第１電極層と対向する第２対向部と、上記第１電極層と対向しない第２非対向部とを有し、上記第１外部電極は、上記第２外部電極よりも上記半導体基板の上記第２端面側に配置されており、上記第１電極層の重心は、上記第２電極層の重心よりも上記第２端面側に配置されており、上記半導体基板の領域のうち上記第２対向部の上記第２端面側の端部よりも上記第２端面側の領域である第２電極層非形成領域に占める上記第１電極層の面積の割合Ｐ１が、８０％以上、１００％以下であることを特徴とする。
また、本発明の半導体装置の別の態様は、厚さ方向に相対する第１主面及び第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、上記半導体基板の上記第１主面に設けられた回路層とを備えた半導体装置であって、上記回路層は、上記半導体基板側に設けられた第１電極層と、上記第１電極層上に設けられた誘電体層と、上記誘電体層上に設けられた第２電極層と、上記第１電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第１外部電極と、上記第２電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、上記回路層を上面視した際に、上記第１電極層は、上記厚さ方向において上記第２電極層と対向する第１対向部と、上記第２電極層と対向しない第１非対向部とを有し、上記第２電極層は、上記厚さ方向において上記第１電極層と対向する第２対向部と、上記第１電極層と対向しない第２非対向部とを有し、上記幅方向における上記第１非対向部の最大長さは、上記幅方向における上記第１対向部の平均長さよりも長いことを特徴とする。
本発明のモジュールは、本発明の半導体装置と、上記第１外部電極と電気的に接続された第１ランドと、上記第２外部電極と電気的に接続された第２ランドと、を備えることを特徴とする。
本発明によれば、低損失の半導体装置及びモジュールを提供することができる。
以下、本発明の半導体装置及びモジュールについて説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の好ましい構成を２つ以上組み合わせたものもまた本発明である。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の好ましい構成を２つ以上組み合わせたものもまた本発明である。
［半導体装置］
本発明の半導体装置は、厚さ方向に相対する第１主面及び第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、上記半導体基板の上記第１主面に設けられた回路層とを備えた半導体装置であって、上記回路層は、上記半導体基板側に設けられた第１電極層と、上記第１電極層上に設けられた誘電体層と、上記誘電体層上に設けられた第２電極層と、上記第１電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第１外部電極と、上記第２電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、上記回路層を上面視した際に、上記第１電極層は、上記厚さ方向において上記第２電極層と対向する第１対向部と、上記第２電極層と対向しない第１非対向部とを有し、上記第２電極層は、上記厚さ方向において上記第１電極層と対向する第２対向部と、上記第１電極層と対向しない第２非対向部とを有している。
本発明の半導体装置は、厚さ方向に相対する第１主面及び第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、上記半導体基板の上記第１主面に設けられた回路層とを備えた半導体装置であって、上記回路層は、上記半導体基板側に設けられた第１電極層と、上記第１電極層上に設けられた誘電体層と、上記誘電体層上に設けられた第２電極層と、上記第１電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第１外部電極と、上記第２電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、上記回路層を上面視した際に、上記第１電極層は、上記厚さ方向において上記第２電極層と対向する第１対向部と、上記第２電極層と対向しない第１非対向部とを有し、上記第２電極層は、上記厚さ方向において上記第１電極層と対向する第２対向部と、上記第１電極層と対向しない第２非対向部とを有している。
本発明の半導体装置の第１実施形態の一例について、図１及び図２を用いて説明する。
図１は、本発明の半導体装置の第１実施形態の一例を模式的に示す斜視図であり、図２は、図１におけるＡ－Ａ線断面図である。
図１は、本発明の半導体装置の第１実施形態の一例を模式的に示す斜視図であり、図２は、図１におけるＡ－Ａ線断面図である。
図１に示すように、半導体装置１は、半導体基板１０と、回路層９０とを備える。
半導体基板１０は、厚さ方向（Ｔ方向）に相対する第１主面１０ａ及び第２主面１０ｂと、厚さ方向（Ｔ方向）に直交する長さ方向（Ｌ方向）に相対する第１端面１０ｃ及び第２端面１０ｄと、厚さ方向（Ｔ方向）及び長さ方向（Ｌ方向）に直交する幅方向（Ｗ方向）に相対する第１側面１０ｅ及び第２側面１０ｆとを有する。
半導体基板１０は、厚さ方向（Ｔ方向）に相対する第１主面１０ａ及び第２主面１０ｂと、厚さ方向（Ｔ方向）に直交する長さ方向（Ｌ方向）に相対する第１端面１０ｃ及び第２端面１０ｄと、厚さ方向（Ｔ方向）及び長さ方向（Ｌ方向）に直交する幅方向（Ｗ方向）に相対する第１側面１０ｅ及び第２側面１０ｆとを有する。
本明細書においては、長さ方向（Ｌ方向）及び厚さ方向（Ｔ方向）に平行な半導体装置１又は半導体基板１０の断面をＬＴ断面という。また、幅方向（Ｗ方向）及び厚さ方向（Ｔ方向）に平行な半導体装置１又は半導体基板１０の断面をＷＴ断面という。また、長さ方向（Ｌ方向）及び幅方向（Ｗ方向）に平行な半導体装置１又は半導体基板１０の断面をＬＷ断面という。
回路層９０は、半導体基板１０の第１主面１０ａ上に設けられており、半導体基板１０側とは反対側の表面に第１外部電極７０及び第２外部電極８０が露出している。
第１外部電極７０は半導体基板１０の第２端面１０ｄ側に設けられており、第２外部電極８０は半導体基板１０の第１端面１０ｃ側に設けられている。
第１外部電極７０は半導体基板１０の第２端面１０ｄ側に設けられており、第２外部電極８０は半導体基板１０の第１端面１０ｃ側に設けられている。
図２に示すように、半導体装置１を構成する回路層９０は、半導体基板１０の第１主面１０ａ側に設けられる絶縁層２０と、絶縁層２０上に設けられる第１電極層３０と、第１電極層３０上に設けられる誘電体層４０と、誘電体層４０上に設けられる第２電極層５０と、第１電極層３０に電気的に接続されると共に、回路層９０の半導体基板１０側とは反対側の表面に引き出される第１外部電極７０と、第２電極層５０に電気的に接続されると共に、回路層９０の半導体基板１０側とは反対側の表面に引き出される第２外部電極８０とを備える。
誘電体層４０の表面及び第２電極層５０の一部の表面上には、保護層６０が設けられている。
絶縁層２０は、半導体基板１０の第１主面１０ａと第１電極層３０との間に設けられている。
誘電体層４０の表面及び第２電極層５０の一部の表面上には、保護層６０が設けられている。
絶縁層２０は、半導体基板１０の第１主面１０ａと第１電極層３０との間に設けられている。
図１及び図２では、半導体基板１０の第１主面１０ａの一部に、回路層９０が形成されていない領域が存在するが、本発明の半導体装置においては、半導体基板の第１主面上の全面に回路層が形成されていてもよい。
本発明の半導体装置の第１実施形態における、半導体基板、第１電極層、第２電極層の形状及び位置関係の一例について、図３を参照しながら説明する。
図３は、図１及び図２に示す半導体装置の、半導体基板、第１電極層及び第２電極層の位置関係を示す平面図である。図３は、図１及び図２に示す半導体装置１の回路層９０を上面視した際の、半導体基板１０の第１主面１０ａ、第１電極層３０及び第２電極層５０の位置関係を示す図でもある。
図３に示すように、第１電極層３０及び第２電極層５０は半導体基板１０上に設けられている。第１電極層３０と第２電極層５０は、誘電体層（図示しない）を介して対向している。
図３に示すように、第１電極層３０及び第２電極層５０は半導体基板１０上に設けられている。第１電極層３０と第２電極層５０は、誘電体層（図示しない）を介して対向している。
第１電極層３０の形状は、略楕円の一部と多角形が組み合わさった形状である。
一方、第２電極層５０の形状は、角にＲを設けた矩形形状である。
一方、第２電極層５０の形状は、角にＲを設けた矩形形状である。
第１電極層３０の重心ｇ３は、第２電極層５０の重心ｇ５よりも半導体基板１０の第２端面１０ｄ側に位置している。これは、図１及び図２に示すように、第１電極層３０と電気的に接続される第１外部電極７０が、半導体基板１０の第２端面１０ｄ側に配置され、第２電極層５０と電気的に接続される第２外部電極８０が、半導体基板１０の第１端面１０ｃ側に配置されているためである。
半導体基板１０が設けられた領域は、第２電極層５０が配置された位置を基準として、第２電極層非形成領域１０ｇと第２電極層非形成領域以外の領域１０ｈに分けられる。半導体基板１０が設けられた領域は、回路層９０を上面視した際の、半導体基板１０の第１主面１０ａが設けられた領域に相当し、半導体基板１０の第１主面１０ａ以外の面である第１側面、第２側面、第１端面、第２端面及び第２主面は考慮しない。
第２電極層非形成領域１０ｇは、半導体基板１０が設けられた領域であり、第２電極層５０のうち第１電極層３０と対向している部分の第２端面１０ｄ側の端部５０ｄよりも半導体基板１０の第２端面１０ｄ側の領域である。
第２電極層非形成領域以外の領域１０ｈは、半導体基板１０が設けられた領域であり、第２電極層非形成領域１０ｇ以外の領域である。第２電極層非形成領域以外の領域１０ｈは、第２電極層５０のうち第１電極層３０と対向している部分の第２端面１０ｄ側の端部５０ｄから半導体基板１０の第１端面１０ｃ側の端部までの領域であるともいえる。
第２電極層非形成領域１０ｇは、半導体基板１０が設けられた領域であり、第２電極層５０のうち第１電極層３０と対向している部分の第２端面１０ｄ側の端部５０ｄよりも半導体基板１０の第２端面１０ｄ側の領域である。
第２電極層非形成領域以外の領域１０ｈは、半導体基板１０が設けられた領域であり、第２電極層非形成領域１０ｇ以外の領域である。第２電極層非形成領域以外の領域１０ｈは、第２電極層５０のうち第１電極層３０と対向している部分の第２端面１０ｄ側の端部５０ｄから半導体基板１０の第１端面１０ｃ側の端部までの領域であるともいえる。
図４は、図３における第２電極層非形成領域を示す平面図であり、図５は、図３において第２電極層非形成領域に設けられた第１電極層を示す平面図である。
図４に示すように、第２電極層非形成領域１０ｇの面積（斜線で示す領域の面積）はＳ１である。
図５に示すように、第２電極層非形成領域１０ｇ中の第１電極層３０の面積（斜線で示す領域の面積）はＳ２である。
第２電極層非形成領域１０ｇの面積Ｓ１に占める、第２電極層非形成領域１０ｇ中の第１電極層３０が占める面積Ｓ２の割合［Ｐ１＝（Ｓ２／Ｓ１）×１００］［％］は、８０％となっている。
図４に示すように、第２電極層非形成領域１０ｇの面積（斜線で示す領域の面積）はＳ１である。
図５に示すように、第２電極層非形成領域１０ｇ中の第１電極層３０の面積（斜線で示す領域の面積）はＳ２である。
第２電極層非形成領域１０ｇの面積Ｓ１に占める、第２電極層非形成領域１０ｇ中の第１電極層３０が占める面積Ｓ２の割合［Ｐ１＝（Ｓ２／Ｓ１）×１００］［％］は、８０％となっている。
本発明の半導体装置の第１実施形態の効果を、図６と対比して説明する。
図６は、従来から知られている半導体装置の一例を模式的に示す平面図である。
図６に示す半導体装置１’では、半導体基板１０’の第１主面１０ａ’上に、平面視略矩形の第１電極層３０’と平面視略矩形の第２電極層５０’とが誘電体層（図示しない）を介して対向するように配置されている。
図６は、従来から知られている半導体装置の一例を模式的に示す平面図である。
図６に示す半導体装置１’では、半導体基板１０’の第１主面１０ａ’上に、平面視略矩形の第１電極層３０’と平面視略矩形の第２電極層５０’とが誘電体層（図示しない）を介して対向するように配置されている。
図６に示すように、第１電極層３０’及び第２電極層５０’はいずれも、幅方向における長さが一定の矩形形状である。幅方向において、第１電極層３０’と第２電極層５０’とが対向する領域（第１対向部）における第１電極層３０’の最大長さＷ１’は、第１電極層３０’のうち第２電極層５０’と対向しない領域（第１非対向部）における第１電極層３０’の最大長さＷ２’と同じである。また、幅方向における第２電極層５０’の最大長さＷ３’も、Ｗ１’及びＷ２’と同じである。幅方向における第１電極層３０’及び第２電極層５０’の長さが一定であるため、相対的に幅の狭い領域や幅の広い領域は存在しない。さらに、幅方向における長さが一定であるため、幅方向における第１対向部の最大長さＷ１、幅方向における第１非対向部の最大長さＷ２、幅方向における第２電極層５０の最大長さＷ３は、それぞれ、幅方向における第１対向部の平均長さ、幅方向における第１非対向部の平均長さ、幅方向における第２電極層の平均長さに等しい。また、第２電極層５０’のすべてが第１電極層３０’と対向している。従って、第２電極層５０’には、第１電極層３０’と対向しない領域は存在しない。
半導体基板１０’の領域のうち、第２電極層５０’と第１電極層３０’とが対向している部分の第２端面１０ｄ’側の端部５０ｄ’から半導体基板１０’の第２端面１０ｄ’までの第２電極層非形成領域１０ｇ’には、第１電極層３０’が設けられていない領域（例えば、図６中、破線で囲まれた領域）が存在する。そのため、第１電極層３０’が配置されていない領域において、半導体基板１０’と第２電極層５０’との間で電気力線ｅが生じてしまう。
半導体基板１０’の領域のうち、第２電極層５０’と第１電極層３０’とが対向している部分の第２端面１０ｄ’側の端部５０ｄ’から半導体基板１０’の第２端面１０ｄ’までの第２電極層非形成領域１０ｇ’には、第１電極層３０’が設けられていない領域（例えば、図６中、破線で囲まれた領域）が存在する。そのため、第１電極層３０’が配置されていない領域において、半導体基板１０’と第２電極層５０’との間で電気力線ｅが生じてしまう。
これに対して、第２電極層非形成領域１０ｇに占める第１電極層３０の面積の割合Ｐ１が８０％以上、１００％以下となっていると、第２電極層非形成領域１０ｇにおいて、第２電極層５０と半導体基板１０との間で生じる電気力線の８０％以上を遮蔽することができ、導体損失を抑制することができる。
なお、図６に示す電気力線ｅの向きは、半導体装置の極性を指定するものではない。これは、本発明の半導体装置並びに後述する図８及び図１１においても同様である。
続いて、本発明の半導体装置の第１実施形態における、第１電極層及び第２電極層の幅方向における寸法及び位置について説明する。
図７は、図３における第１電極層及び第２電極層の幅方向の長さの関係を説明する平面図である。なお図７では、第２電極層５０が設けられる位置を破線で示している。
図７に示すように、第１電極層３０は、第２電極層５０と対向する第１対向部３０ａと、第２電極層５０と対向しない第１非対向部３０ｂとを有している。
幅方向における第１対向部３０ａの最大長さは両矢印Ｗ１で示す長さであり、幅方向における第１対向部３０ａの平均長さは両矢印Ｗ１ａで示す長さである。また、幅方向における第１非対向部３０ｂの最大長さは、両矢印Ｗ２で示す長さである。
図７は、図３における第１電極層及び第２電極層の幅方向の長さの関係を説明する平面図である。なお図７では、第２電極層５０が設けられる位置を破線で示している。
図７に示すように、第１電極層３０は、第２電極層５０と対向する第１対向部３０ａと、第２電極層５０と対向しない第１非対向部３０ｂとを有している。
幅方向における第１対向部３０ａの最大長さは両矢印Ｗ１で示す長さであり、幅方向における第１対向部３０ａの平均長さは両矢印Ｗ１ａで示す長さである。また、幅方向における第１非対向部３０ｂの最大長さは、両矢印Ｗ２で示す長さである。
幅方向における第１非対向部３０ｂの最大長さＷ２は、幅方向における第１対向部３０ａの最大長さＷ１よりも長いことが好ましい。Ｗ２がＷ１よりも長いと、第２電極層５０と半導体基板１０との間に生じる電気力線を、第１非対向部３０ｂのうち、幅方向の長さが最大となる箇所によって遮蔽することができる。
幅方向における第１非対向部３０ｂの最大長さＷ２は、幅方向における第１対向部３０ａの平均長さＷ１ａよりも長いことが好ましい。Ｗ２がＷ１ａよりも長いと、第２電極層５０と半導体基板１０との間に生じる電気力線を、第１非対向部３０ｂによって遮蔽しやすくなる。
なお、幅方向における第１対向部の平均長さとは、長さ方向における第１対向部の最大長さと同じ長さの長辺を有し、かつ、面積が同一の矩形の短辺の長さである。幅方向における第１対向部の平均長さは、第１対向部の面積を、長さ方向における第１対向部の最大長さで除することでも求めることができる。
なお、幅方向における第１非対向部の平均長さ、及び、幅方向における第２電極層の平均長さについても、第１対向部の場合と同様の方法で求めることができる。
なお、幅方向における第１非対向部の平均長さ、及び、幅方向における第２電極層の平均長さについても、第１対向部の場合と同様の方法で求めることができる。
本発明の半導体装置の第１実施形態では、幅方向における第１対向部の最大長さは、幅方向における第２電極層の最大長さよりも短いことが好ましい。
幅方向における第１対向部の最大長さが、幅方向における第２電極層の最大長さよりも短いと、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線のうち、幅方向に回り込む電気力線を第２電極層によって遮蔽することができ、導体損失を抑制することができる。
幅方向における第１対向部の最大長さが、幅方向における第２電極層の最大長さよりも短いと、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線のうち、幅方向に回り込む電気力線を第２電極層によって遮蔽することができ、導体損失を抑制することができる。
幅方向に回り込む電気力線の遮蔽の一例について、図８及び図９を参照しながら説明する。
図８は、図６に示す半導体装置を実装基板に実装した際の電気力線の様子を模式的に示すＸ－Ｘ線断面図である。
図８に示すように、半導体基板１０’の第１主面１０ａ’上に設けられた回路層９０’は、絶縁層２０’と、絶縁層２０’上に設けられた第１電極層３０’と、第１電極層３０’上に設けられた誘電体層４０’と、誘電体層４０’上に設けられた第２電極層５０’と、第１電極層３０’に電気的に接続されると共に、回路層９０’の半導体基板１０’とは反対側の表面に引き出される第１外部電極（図示しない）と、第２電極層５０’に電気的に接続されるとともに回路層９０’の半導体基板１０’とは反対側の表面に引き出される第２外部電極８０’と、誘電体層４０’及び第２電極層５０’の一部を覆う保護層６０’からなる。第２外部電極８０’は実装基板１１０上に配置された第２ランド１３０に、はんだ１４０によって接続されている。図示していないが、第１外部電極も、実装基板上に配置された第１ランドに、はんだによって接続されている。
図８は、図６に示す半導体装置を実装基板に実装した際の電気力線の様子を模式的に示すＸ－Ｘ線断面図である。
図８に示すように、半導体基板１０’の第１主面１０ａ’上に設けられた回路層９０’は、絶縁層２０’と、絶縁層２０’上に設けられた第１電極層３０’と、第１電極層３０’上に設けられた誘電体層４０’と、誘電体層４０’上に設けられた第２電極層５０’と、第１電極層３０’に電気的に接続されると共に、回路層９０’の半導体基板１０’とは反対側の表面に引き出される第１外部電極（図示しない）と、第２電極層５０’に電気的に接続されるとともに回路層９０’の半導体基板１０’とは反対側の表面に引き出される第２外部電極８０’と、誘電体層４０’及び第２電極層５０’の一部を覆う保護層６０’からなる。第２外部電極８０’は実装基板１１０上に配置された第２ランド１３０に、はんだ１４０によって接続されている。図示していないが、第１外部電極も、実装基板上に配置された第１ランドに、はんだによって接続されている。
図８に示すように、第１対向部に相当する第１電極層３０’の平均長さＷ１’と第２電極層５０’の最大長さＷ３’が同じであると、第２電極層５０’に、第１電極層３０’と対向していない領域（第２非対向部）が形成されない。この場合、第２電極層５０’に電気的に接続されるランド等の導体と第１電極層３０’との間で幅方向に回り込む電気力線ｅが生じ、導体損失の原因となってしまう。
図９は、図７に示す半導体装置を実装基板に実装した際の電気力線の様子を模式的に示すＢ－Ｂ線断面図である。
半導体装置１は、第２外部電極８０がはんだ１４０によって第２ランド１３０に接続されることにより、実装基板１１０に実装されている。
図９では、幅方向における第２電極層５０の最大長さＷ３が、幅方向における第１対向部３０ａの平均長さＷ１ａよりも長くなっている。そのため、第２電極層に電気的に接続される第２ランド１３０などの導体と第１電極層３０との間で幅方向に回り込む電気力線ｅを第２電極層５０によって遮蔽することができ、導体損失を抑制することができる。
半導体装置１は、第２外部電極８０がはんだ１４０によって第２ランド１３０に接続されることにより、実装基板１１０に実装されている。
図９では、幅方向における第２電極層５０の最大長さＷ３が、幅方向における第１対向部３０ａの平均長さＷ１ａよりも長くなっている。そのため、第２電極層に電気的に接続される第２ランド１３０などの導体と第１電極層３０との間で幅方向に回り込む電気力線ｅを第２電極層５０によって遮蔽することができ、導体損失を抑制することができる。
続いて、本発明の半導体装置の第１実施形態における、第１電極層及び第２電極層の長さ方向における寸法及び位置について説明する。
図１０は、図３における第１電極層及び第２電極層の長さ方向の長さの関係を説明する平面図である。なお図１０では、第１電極層３０が設けられる位置を破線で示している。
図１０に示すように、第２電極層５０は、第１電極層３０と対向する第２対向部５０ａと、第１電極層３０と対向しない第２非対向部５０ｂとを有している。第２対向部５０ａは第１対向部３０ａと平面視において重なる。
第１電極層３０と対向しない第２非対向部５０ｂが第２電極層５０に設けられていることによって、第２電極層５０と対向する第１電極層３０と、第２電極層５０に電気的に接続されるランドなどの導体との間で生じる電気力線を遮蔽することができ、導体損失を低減させることができる。
なお、第２電極層非形成領域は、第２対向部５０ａの第２端面１０ｄ側の端部５０ｄよりも半導体基板１０の第２端面１０ｄ側の領域、と言い換えることもできる。
図１０に示すように、第２電極層５０は、第１電極層３０と対向する第２対向部５０ａと、第１電極層３０と対向しない第２非対向部５０ｂとを有している。第２対向部５０ａは第１対向部３０ａと平面視において重なる。
第１電極層３０と対向しない第２非対向部５０ｂが第２電極層５０に設けられていることによって、第２電極層５０と対向する第１電極層３０と、第２電極層５０に電気的に接続されるランドなどの導体との間で生じる電気力線を遮蔽することができ、導体損失を低減させることができる。
なお、第２電極層非形成領域は、第２対向部５０ａの第２端面１０ｄ側の端部５０ｄよりも半導体基板１０の第２端面１０ｄ側の領域、と言い換えることもできる。
図１０に示す半導体装置において、長さ方向における、半導体基板１０の第１端面１０ｃから第１電極層３０までの最短距離（図１０中、両矢印Ｌ１で示す長さ）は、半導体基板１０の第１端面１０ｃから第２電極層５０までの最短距離（図１０中、両矢印Ｌ２で示す長さ）よりも長い。長さ方向における第１電極層３０の第１端面１０ｃ側の端部から第２電極層５０の第１端面１０ｃ側の端部までの距離はＬ３で表される。従って、第２電極層５０は、第１電極層３０よりも、半導体基板１０の第１端面１０ｃ側に距離Ｌ３だけ突出している。長さ方向における第２電極層５０の長さ（図１０中、両矢印Ｌ５で示す長さ）は、第２対向部５０ａの長さ（図１０中、両矢印Ｌ４で示す長さ）よりも長い。
本発明の半導体装置の第１実施形態では、長さ方向における半導体基板の第１端面から第１電極層までの最短距離が、長さ方向における半導体基板の第１端面から第２電極層までの最短距離よりも長いことが好ましい。
長さ方向における半導体基板の第１端面から第１電極層までの最短距離が、長さ方向における半導体基板の第１端面から第２電極層までの最短距離よりも長いと、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線のうち、半導体基板の長さ方向に回り込む電気力線を第２電極層によって遮蔽することができ、導体損失を抑制することができる。
長さ方向における半導体基板の第１端面から第１電極層までの最短距離が、長さ方向における半導体基板の第１端面から第２電極層までの最短距離よりも長いと、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線のうち、半導体基板の長さ方向に回り込む電気力線を第２電極層によって遮蔽することができ、導体損失を抑制することができる。
長さ方向に回り込む電気力線の遮蔽の一例について、図１１及び図１２を参照しながら説明する。
図１１は、図６に示す半導体装置を実装基板に実装した際の電気力線の様子を模式的に示すＹ－Ｙ線断面図である。なお、図１１は、図６のＹ－Ｙ線断面図において、半導体基板の第１端面側の周囲を示す図である。
図１１に示す半導体装置１’では、半導体基板１０’の第１端面１０ｃ’から第１電極層３０’までの最短距離Ｌ１’と第１端面１０ｃ’から第２電極層５０’までの最短距離Ｌ２’とが等しい。従って、第１電極層３０’に対して第２電極層５０’は、半導体基板１０’の第１端面１０ｃ’側に突出していない（突出量がゼロ）といえる。そのため、第２電極層５０’に接続される第２ランド１３０と第１電極層３０’との間で長さ方向に回り込む電気力線ｅを第２電極層５０’によって遮蔽することができない。
図１１は、図６に示す半導体装置を実装基板に実装した際の電気力線の様子を模式的に示すＹ－Ｙ線断面図である。なお、図１１は、図６のＹ－Ｙ線断面図において、半導体基板の第１端面側の周囲を示す図である。
図１１に示す半導体装置１’では、半導体基板１０’の第１端面１０ｃ’から第１電極層３０’までの最短距離Ｌ１’と第１端面１０ｃ’から第２電極層５０’までの最短距離Ｌ２’とが等しい。従って、第１電極層３０’に対して第２電極層５０’は、半導体基板１０’の第１端面１０ｃ’側に突出していない（突出量がゼロ）といえる。そのため、第２電極層５０’に接続される第２ランド１３０と第１電極層３０’との間で長さ方向に回り込む電気力線ｅを第２電極層５０’によって遮蔽することができない。
図１２は、図１０に示す半導体装置を実装基板に実装した際の電気力線の様子を模式的に示すＣ－Ｃ線断面図である。なお、図１２は、図１０のＣ－Ｃ線断面図において、半導体基板の第１端面側の周囲を示す図である。
図１２に示す半導体装置１では、第２電極層５０が第１電極層３０よりも第１端面１０ｃ側に距離Ｌ３だけ突出している。第２電極層５０が第１電極層３０よりも第１端面１０ｃ側に突出していると、半導体装置１を実装基板に実装して電圧を印加した際に、第２電極層５０に電気的に接続される第２ランド１３０と第１電極層３０との間で長さ方向に回り込む電気力線を、第２電極層５０によって遮蔽することができるため、導体損失を抑制することができる。
距離Ｌ３は、５μｍ以上、２０μｍ以下であることが好ましい。
図１２に示す半導体装置１では、第２電極層５０が第１電極層３０よりも第１端面１０ｃ側に距離Ｌ３だけ突出している。第２電極層５０が第１電極層３０よりも第１端面１０ｃ側に突出していると、半導体装置１を実装基板に実装して電圧を印加した際に、第２電極層５０に電気的に接続される第２ランド１３０と第１電極層３０との間で長さ方向に回り込む電気力線を、第２電極層５０によって遮蔽することができるため、導体損失を抑制することができる。
距離Ｌ３は、５μｍ以上、２０μｍ以下であることが好ましい。
続いて、本発明の半導体装置の第２実施形態について説明する。
本発明の半導体の第２実施形態では、幅方向における第１非対向部の最大長さが、幅方向における第１対向部の平均長さよりも長くなっている。
幅方向における第１非対向部の最大長さが、幅方向における第１対向部の平均長さよりも長くなっていると、第２電極層と半導体基板との間に生じる電気力線を第１非対向部によって遮蔽する効果が高まり、導体損失を抑制することができる。
幅方向における第１非対向部の最大長さが、幅方向における第１対向部の平均長さよりも長くなっていると、第２電極層と半導体基板との間に生じる電気力線を第１非対向部によって遮蔽する効果が高まり、導体損失を抑制することができる。
図１３は、本発明の半導体装置の第２実施形態の一例を模式的に示す斜視図である。
図１３に示すように、半導体装置２は、半導体基板１１と、回路層９１とを備える。
半導体基板１１は、厚さ方向（Ｔ方向）に相対する第１主面１１ａ及び第２主面１１ｂと、厚さ方向（Ｔ方向）に直交する長さ方向（Ｌ方向）に相対する第１端面１１ｃ及び第２端面１１ｄと、厚さ方向（Ｔ方向）及び長さ方向（Ｌ方向）に直交する幅方向（Ｗ方向）に相対する第１側面１１ｅ及び第２側面１１ｆとを有する。
図１３に示すように、半導体装置２は、半導体基板１１と、回路層９１とを備える。
半導体基板１１は、厚さ方向（Ｔ方向）に相対する第１主面１１ａ及び第２主面１１ｂと、厚さ方向（Ｔ方向）に直交する長さ方向（Ｌ方向）に相対する第１端面１１ｃ及び第２端面１１ｄと、厚さ方向（Ｔ方向）及び長さ方向（Ｌ方向）に直交する幅方向（Ｗ方向）に相対する第１側面１１ｅ及び第２側面１１ｆとを有する。
回路層９１は、半導体基板１１の第１主面１１ａ上に設けられており、半導体基板１１側とは反対側の表面に第１外部電極７１及び第２外部電極８１が露出している。
第１外部電極７１は半導体基板１１の第２端面１１ｄ側に設けられており、第２外部電極８１は半導体基板１１の第１端面１１ｃ側に設けられている。
第１外部電極７１は半導体基板１１の第２端面１１ｄ側に設けられており、第２外部電極８１は半導体基板１１の第１端面１１ｃ側に設けられている。
図１４は、図１３におけるＤ－Ｄ線断面図である。
図１４に示すように、半導体装置２を構成する回路層９１は、半導体基板１１の第１主面１１ａ側に設けられる絶縁層２１と、絶縁層２１上に設けられる第１電極層３１と、第１電極層３１上に設けられる誘電体層４１と、誘電体層４１上に設けられる第２電極層５１と、第１電極層３１に電気的に接続されると共に、回路層９１の半導体基板１１側とは反対側の主面に引き出される第１外部電極７１と、第２電極層５１に電気的に接続されると共に、回路層９１の半導体基板１１側とは反対側の表面に引き出される第２外部電極８１とを備える。
誘電体層４１の表面及び第２電極層５１の一部の表面上には、保護層６１が設けられている。
絶縁層２１は、半導体基板１１の第１主面１１ａと第１電極層３１との間に設けられている。
図１４に示すように、半導体装置２を構成する回路層９１は、半導体基板１１の第１主面１１ａ側に設けられる絶縁層２１と、絶縁層２１上に設けられる第１電極層３１と、第１電極層３１上に設けられる誘電体層４１と、誘電体層４１上に設けられる第２電極層５１と、第１電極層３１に電気的に接続されると共に、回路層９１の半導体基板１１側とは反対側の主面に引き出される第１外部電極７１と、第２電極層５１に電気的に接続されると共に、回路層９１の半導体基板１１側とは反対側の表面に引き出される第２外部電極８１とを備える。
誘電体層４１の表面及び第２電極層５１の一部の表面上には、保護層６１が設けられている。
絶縁層２１は、半導体基板１１の第１主面１１ａと第１電極層３１との間に設けられている。
図１３及び図１４では、半導体基板１１の第１主面１１ａの一部に、回路層９１が形成されていない領域が存在するが、本発明の半導体装置においては、半導体基板の第１主面上の全面に回路層が形成されていてもよい。
本発明の半導体装置の第２実施形態における、半導体基板、第１電極層、第２電極層の形状及び位置関係の一例について、図１５、図１６及び図１７を参照しながら説明する。
図１５は、図１３及び図１４に示す半導体装置における、半導体基板、第１電極層及び第２電極層の位置関係の一例を模式的に示す平面図である。
図１５に示すように、第１電極層３１及び第２電極層５１が半導体基板１１上に設けられている。第１電極層３１と第２電極層５１は、誘電体層（図示しない）を介して対向している。
第１電極層３１は、半導体基板１１の第１端面１１ｃ側に設けられ、幅広部３３よりも相対的に幅の狭い幅狭部３２と、半導体基板１１の第２端面１１ｄ側に設けられ、幅狭部３２よりも相対的に幅の広い幅広部３３とを有している。幅狭部３２と幅広部３３は、長さ方向Ｌに沿って互いに連続している。幅狭部３２は、その長辺が長さ方向Ｌに沿って伸びる略矩形形状であり、幅広部３３は、その長辺が幅方向Ｗに沿って伸びる略矩形形状である。従って、第１電極層３１は、長さ方向Ｌに沿った長辺を有する略矩形形状の幅狭部３２と、幅方向Ｗに沿った長辺を有する略矩形形状の幅広部３３とが、半導体基板１１の第１端面１１ｃから第２端面１１ｄ側に向かう方向に連続している略Ｔ字形状であるといえる。一方、第２電極層５１は、長辺が長さ方向Ｌに沿って伸びる略矩形形状である。
図１５に示すように、第１電極層３１及び第２電極層５１が半導体基板１１上に設けられている。第１電極層３１と第２電極層５１は、誘電体層（図示しない）を介して対向している。
第１電極層３１は、半導体基板１１の第１端面１１ｃ側に設けられ、幅広部３３よりも相対的に幅の狭い幅狭部３２と、半導体基板１１の第２端面１１ｄ側に設けられ、幅狭部３２よりも相対的に幅の広い幅広部３３とを有している。幅狭部３２と幅広部３３は、長さ方向Ｌに沿って互いに連続している。幅狭部３２は、その長辺が長さ方向Ｌに沿って伸びる略矩形形状であり、幅広部３３は、その長辺が幅方向Ｗに沿って伸びる略矩形形状である。従って、第１電極層３１は、長さ方向Ｌに沿った長辺を有する略矩形形状の幅狭部３２と、幅方向Ｗに沿った長辺を有する略矩形形状の幅広部３３とが、半導体基板１１の第１端面１１ｃから第２端面１１ｄ側に向かう方向に連続している略Ｔ字形状であるといえる。一方、第２電極層５１は、長辺が長さ方向Ｌに沿って伸びる略矩形形状である。
幅狭部３２は幅広部３３よりも半導体基板１１の第１端面１１ｃ側に配置されている。これは、幅狭部３２が第２電極層５１と対向する部分であるとともに、第２電極層５１に接続される第２外部電極８１が第１外部電極７１よりも第１端面１１ｃ側に配置されているためである。
幅狭部３２の少なくとも一部は第２電極層５１と対向しているが、第１電極層３１の幅広部３３は第２電極層５１と対向していない。また、第１電極層３１の幅広部３３の第１端面１１ｃ側の端部は、第２電極層５１から離隔された位置に設けられる。すなわち、第１電極層３１の幅狭部３２のうち、第２電極層５１の第２端面１１ｄ側の端部５１ｄよりも第２端面１１ｄ側の部分は、第２電極層５１と対向していない。
長さ方向における、半導体基板１１の第１端面１１ｃから第１電極層３１までの最短距離（図１５中、両矢印Ｌ６で示す長さ）は、半導体基板１１の第１端面１１ｃから第２電極層５１までの最短距離（図１５中、両矢印Ｌ７で示す長さ）よりも長い。長さ方向における第１電極層３１の第１端面１１ｃ側の端部から第２電極層５１の第１端面１１ｃ側の端部までの距離はＬ８で表される。従って、第２電極層５１は、第１電極層３１よりも、半導体基板１１の第１端面１１ｃ側に距離Ｌ８だけ突出している。長さ方向における第２電極層５１の長さ（図１５中、両矢印Ｌ１０で示す長さ）は、第２電極層５１と第１電極層３１とが対向している部分の長さ（図１５中、両矢印Ｌ９で示す長さ）よりも長い。
第２電極層５１が第１電極層３１よりも第１端面１１ｃ側に突出していると、半導体装置２を実装基板に実装して電圧を印加した際に、第２電極層５１に電気的に接続されるランドなどの導体と第１電極層３１との間に生じる電気力線のうち、半導体基板１１の長さ方向に回り込む電気力線の一部を、第２電極層５１によって遮蔽することができるため、導体損失を抑制することができる。
距離Ｌ８は、５μｍ以上、２０μｍ以下であることが好ましい。
第２電極層５１が第１電極層３１よりも第１端面１１ｃ側に突出していると、半導体装置２を実装基板に実装して電圧を印加した際に、第２電極層５１に電気的に接続されるランドなどの導体と第１電極層３１との間に生じる電気力線のうち、半導体基板１１の長さ方向に回り込む電気力線の一部を、第２電極層５１によって遮蔽することができるため、導体損失を抑制することができる。
距離Ｌ８は、５μｍ以上、２０μｍ以下であることが好ましい。
第２電極層５１と第１電極層の幅広部３３の間には、所定の距離Ｌ１１が設けられている。
距離Ｌ１１は、長さ方向における半導体装置１の長さの０％以上、１０％以下であることが好ましい。
距離Ｌ１１が短いほど、第２電極層５１と半導体基板１１の間に生じる電気力線を第１電極層３１によって遮蔽する効果が大きくなる。距離Ｌ１１が半導体基板の長さの１０％を超えると、第２電極層５１と第１電極層３１とが対向する部分のうち半導体基板１１の第２端面１１ｄ側の端部５１ｄから幅広部３３までの領域において第２電極層５１と半導体基板１１の間に生じる電気力線を遮蔽できない領域が生じ、導体損失を充分に抑制できない場合がある。
距離Ｌ１１は、長さ方向における半導体装置１の長さの０％以上、１０％以下であることが好ましい。
距離Ｌ１１が短いほど、第２電極層５１と半導体基板１１の間に生じる電気力線を第１電極層３１によって遮蔽する効果が大きくなる。距離Ｌ１１が半導体基板の長さの１０％を超えると、第２電極層５１と第１電極層３１とが対向する部分のうち半導体基板１１の第２端面１１ｄ側の端部５１ｄから幅広部３３までの領域において第２電極層５１と半導体基板１１の間に生じる電気力線を遮蔽できない領域が生じ、導体損失を充分に抑制できない場合がある。
図１６は、図１５に示した回路層の様子をさらに説明する平面図である。
図１６に示すように、第１電極層３１は第２電極層５１と対向する第１対向部３１ａと、第２電極層５１と対向しない第１非対向部３１ｂとを有している。
幅方向における第１非対向部３１ｂの最大長さ（図１６中、両矢印Ｗ５で示す長さ）は、幅方向における第１対向部３１ａの最大長さ（図１６中、両矢印Ｗ４で示す長さ）よりも長い。なお、第２電極層５１の形状は、幅方向における長さが一定の略矩形形状であるため、第２電極層５１の幅方向における最大長さ（図１６中、両矢印Ｗ６で示す長さ）は、第２電極層５１の幅方向における平均長さに等しい。
幅方向における第１非対向部の最大長さＷ５が、幅方向における第１対向部の最大長さＷ４よりも長いと、第２電極層と半導体基板との間に生じる電気力線を第１非対向部によって遮蔽する効果が高まり、導体損失を抑制することができる。
なお、幅方向における第１対向部３１ａの最大長さは、幅方向における幅狭部３２の最大長さに対応し、幅方向における第１非対向部３１ｂの最大長さは、幅方向における幅広部３３の最大長さに対応している。
図１６に示すように、第１電極層３１は第２電極層５１と対向する第１対向部３１ａと、第２電極層５１と対向しない第１非対向部３１ｂとを有している。
幅方向における第１非対向部３１ｂの最大長さ（図１６中、両矢印Ｗ５で示す長さ）は、幅方向における第１対向部３１ａの最大長さ（図１６中、両矢印Ｗ４で示す長さ）よりも長い。なお、第２電極層５１の形状は、幅方向における長さが一定の略矩形形状であるため、第２電極層５１の幅方向における最大長さ（図１６中、両矢印Ｗ６で示す長さ）は、第２電極層５１の幅方向における平均長さに等しい。
幅方向における第１非対向部の最大長さＷ５が、幅方向における第１対向部の最大長さＷ４よりも長いと、第２電極層と半導体基板との間に生じる電気力線を第１非対向部によって遮蔽する効果が高まり、導体損失を抑制することができる。
なお、幅方向における第１対向部３１ａの最大長さは、幅方向における幅狭部３２の最大長さに対応し、幅方向における第１非対向部３１ｂの最大長さは、幅方向における幅広部３３の最大長さに対応している。
第１電極層３１の幅狭部３２の一部は、第２電極層５１と対向する第１対向部３１ａである。
第１電極層３１の幅狭部３２の第１対向部３１ａに該当しない部分と、幅広部３３の全部とが、第２電極層５１と対向しない第１非対向部３１ｂである。
第１電極層３１の幅狭部３２の第１対向部３１ａに該当しない部分と、幅広部３３の全部とが、第２電極層５１と対向しない第１非対向部３１ｂである。
幅方向における第２電極層５１の平均長さＷ６は、第１対向部３１ａの最大長さＷ４よりも長いことが好ましい。また、幅方向における第２電極層５１の平均長さＷ６は、幅方向における第１非対向部３１ｂの最大長さＷ５よりも短いことが好ましい。
図１７は、図１５に示した回路層の様子をさらに説明する平面図である。
図１７に示すように、第２電極層５１は、第１電極層３１と対向する第２対向部５１ａと、第１電極層３１と対向しない第２非対向部５１ｂとを有している。
第２電極層５１が、第１電極層３１と対向しない第２非対向部５１ｂを有していると、第２電極層５１に電気的に接続されるランドなどの導体と第１電極層３１との間で生じる電気力線を第２電極層５１の第２非対向部５１ｂによって遮蔽することができ、導体損失を抑制することができる。
図１７に示すように、第２電極層５１は、第１電極層３１と対向する第２対向部５１ａと、第１電極層３１と対向しない第２非対向部５１ｂとを有している。
第２電極層５１が、第１電極層３１と対向しない第２非対向部５１ｂを有していると、第２電極層５１に電気的に接続されるランドなどの導体と第１電極層３１との間で生じる電気力線を第２電極層５１の第２非対向部５１ｂによって遮蔽することができ、導体損失を抑制することができる。
本発明の半導体装置の第１実施形態の特徴と第２実施形態の特徴を両方備える半導体装置も、本発明の半導体装置として好ましい。本発明の半導体装置の第１実施形態の特徴と第２実施形態の特徴を両方備える半導体装置を構成する回路層の一例を図１８及び図１９にそれぞれ示す。
図１８は、半導体装置の別の一例の、半導体基板、第１電極層及び第２電極層の位置関係を示す平面図である。
図１８に示す半導体装置３では、半導体基板１２の第１主面１２ａ上に第１電極層３５と第２電極層５１とが対向するように設けられている。半導体基板１２の領域は、第２電極層５１が第１電極層３５と対向する第２対向部５１ａの第２端面１２ｄ側の端部５１ｄよりも半導体基板１２の第２端面１２ｄ側の領域である第２電極層非形成領域１２ｇと、第２電極層非形成領域以外の領域１２ｈに分けられる。
図１８では、第２電極層非形成領域１２ｇに占める第１電極層３５の占める面積の割合Ｐ１が、図１５よりも大きく、８０％以上、１００％以下（図１８では約８２％）となっている。また、第２電極層非形成領域以外の領域１２ｈに占める第１電極層３５の面積の割合は、５％以上、６０％以下（図１８では約１６％）となっている。
さらに、図１８に示すように、第１電極層３５のうち第２電極層５１と対向しない領域（第１非対向部）の幅方向における最大長さＷ８は、第１電極層３５が第２電極層５１と対向する領域（第１対向部）の幅方向における最大長さＷ７よりも長い。加えて、幅方向における第２電極層５１の最大長さＷ９は、第１対向部の幅方向における最大長さＷ７よりも長い。
図１８に示す半導体装置３では、半導体基板１２の第１主面１２ａ上に第１電極層３５と第２電極層５１とが対向するように設けられている。半導体基板１２の領域は、第２電極層５１が第１電極層３５と対向する第２対向部５１ａの第２端面１２ｄ側の端部５１ｄよりも半導体基板１２の第２端面１２ｄ側の領域である第２電極層非形成領域１２ｇと、第２電極層非形成領域以外の領域１２ｈに分けられる。
図１８では、第２電極層非形成領域１２ｇに占める第１電極層３５の占める面積の割合Ｐ１が、図１５よりも大きく、８０％以上、１００％以下（図１８では約８２％）となっている。また、第２電極層非形成領域以外の領域１２ｈに占める第１電極層３５の面積の割合は、５％以上、６０％以下（図１８では約１６％）となっている。
さらに、図１８に示すように、第１電極層３５のうち第２電極層５１と対向しない領域（第１非対向部）の幅方向における最大長さＷ８は、第１電極層３５が第２電極層５１と対向する領域（第１対向部）の幅方向における最大長さＷ７よりも長い。加えて、幅方向における第２電極層５１の最大長さＷ９は、第１対向部の幅方向における最大長さＷ７よりも長い。
図１９は、半導体装置のさらに別の一例の、半導体基板、第１電極層及び第２電極層の位置関係を示す平面図である。
図１９は、半導体基板１３の第１主面１３ａ上に形成された回路層を上面視した際の、半導体基板１３、第１電極層３６及び第２電極層５２の形状及び位置関係を模式的に示す図でもある。
図１９に示す半導体装置４では、半導体基板１３の第１主面１３ａ上に第１電極層３６と第２電極層５２とが対向するように設けられている。半導体基板１３の領域は、第２電極層５２が第１電極層３６と対向する第２対向部５２ａの第２端面１３ｄ側の端部５２ｄよりも半導体基板１３の第２端面１３ｄ側の領域である第２電極層非形成領域１３ｇと、第２電極層非形成領域以外の領域１３ｈに分けられる。
図１９では、第２電極層非形成領域１３ｇに占める第１電極層３６の占める面積の割合Ｐ１が、図１５よりも大きく、８０％以上、１００％以下（図１９では約９６％）となっている。また、第２電極層非形成領域以外の領域１３ｈに占める第１電極層３６の面積の割合は、５％以上、６０％以下（図１９では約６％）となっている。
さらに、図１９に示すように、第１電極層３６のうち第２電極層５２と対向しない領域（第１非対向部）の幅方向における最大長さＷ１１は、第１電極層３６のうち第２電極層５２と対向する領域（第１対向部）の幅方向における最大長さＷ１０よりも長い。加えて、幅方向における第２電極層５２の最大長さＷ１２は、第１対向部の幅方向における最大長さＷ１０よりも長い。
図１９は、半導体基板１３の第１主面１３ａ上に形成された回路層を上面視した際の、半導体基板１３、第１電極層３６及び第２電極層５２の形状及び位置関係を模式的に示す図でもある。
図１９に示す半導体装置４では、半導体基板１３の第１主面１３ａ上に第１電極層３６と第２電極層５２とが対向するように設けられている。半導体基板１３の領域は、第２電極層５２が第１電極層３６と対向する第２対向部５２ａの第２端面１３ｄ側の端部５２ｄよりも半導体基板１３の第２端面１３ｄ側の領域である第２電極層非形成領域１３ｇと、第２電極層非形成領域以外の領域１３ｈに分けられる。
図１９では、第２電極層非形成領域１３ｇに占める第１電極層３６の占める面積の割合Ｐ１が、図１５よりも大きく、８０％以上、１００％以下（図１９では約９６％）となっている。また、第２電極層非形成領域以外の領域１３ｈに占める第１電極層３６の面積の割合は、５％以上、６０％以下（図１９では約６％）となっている。
さらに、図１９に示すように、第１電極層３６のうち第２電極層５２と対向しない領域（第１非対向部）の幅方向における最大長さＷ１１は、第１電極層３６のうち第２電極層５２と対向する領域（第１対向部）の幅方向における最大長さＷ１０よりも長い。加えて、幅方向における第２電極層５２の最大長さＷ１２は、第１対向部の幅方向における最大長さＷ１０よりも長い。
その他、本発明の半導体装置の好ましい形態について説明する。
なお、本発明の半導体装置の第１実施形態と本発明の半導体装置の第２実施形態とを区別しない場合には、単に本発明の半導体装置ともいう。
また、本発明の半導体装置の第１実施形態の好ましい形態と本発明の半導体装置の第２実施形態の好ましい形態を適宜組み合わせたものも、本発明の半導体装置として好ましい。
なお、本発明の半導体装置の第１実施形態と本発明の半導体装置の第２実施形態とを区別しない場合には、単に本発明の半導体装置ともいう。
また、本発明の半導体装置の第１実施形態の好ましい形態と本発明の半導体装置の第２実施形態の好ましい形態を適宜組み合わせたものも、本発明の半導体装置として好ましい。
本発明の半導体装置において、第２電極層非形成領域に占める第１電極層の面積の割合Ｐ１が、第２電極層非形成領域以外の領域に占める第１電極層の面積の割合Ｐ２よりも大きいことが好ましい。
第２電極層非形成領域以外の領域に占める第１電極層の面積の割合Ｐ２は、５％以上、６０％以下であることが好ましい。
割合Ｐ２が５％未満であると、第１電極層と第２電極層とが対向する面積が少なすぎて、充分な静電容量を確保できない場合がある。一方、割合Ｐ２が６０％を超える場合は、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線を、第２電極層が充分に遮蔽できない場合がある。
割合Ｐ２が５％未満であると、第１電極層と第２電極層とが対向する面積が少なすぎて、充分な静電容量を確保できない場合がある。一方、割合Ｐ２が６０％を超える場合は、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線を、第２電極層が充分に遮蔽できない場合がある。
第２電極層の面積のうち、第２非対向部が占める面積の割合は、５０％以上、９０％以下であることが好ましい。第２電極層に電気的に接続されるランドなどの導体と第１電極層との間に生じる電気力線は第２非対向部によって遮蔽することができる。従って、第２電極層の面積のうち第２非対向部が占める面積の割合が５０％以下であると、上記電気力線を充分に遮蔽することができなくなり、導体損失が増加してしまうおそれがある。一方、第２電極層の面積のうち第２非対向部が占める面積の割合が９０％を超えると、第２対向部の面積が少なくなりすぎてしまい、静電容量が低下してしまうおそれがある。
第１電極層に占める第１非対向部の面積の割合は、５０％以上、９０％以下であることが好ましい。第１非対向部は、第１電極層のうち第２電極層と対向していない部分であるから、第１非対向部は、第２電極層と半導体基板との間に生じる電気力線を遮蔽して、導体損失を抑制することができる。従って、第１電極層に占める第１非対向部の面積の割合が上記範囲であると、導体損失を抑制することができる。
本発明の半導体装置において、回路層を上面視した際の、幅方向における第２電極層の最大長さは、幅方向における第１対向部の平均長さよりも長いことが好ましい。
幅方向における第２電極層の最大長さに対する、幅方向における第１対向部の平均長さの割合は、７０％以上、９０％以下であることが好ましい。
上記割合が７０％以上、９０％以下であると、半導体装置を実装基板に実装して電圧を印加した場合において、第２電極層に接続されるランドなどの導体と第１電極層との間で生じる電気力線のうち、半導体基板の幅方向に回り込む電気力線を、第２電極層によって遮蔽する効果を維持しつつ、充分な静電容量を確保することができる。
上記割合が７０％未満の場合、半導体装置が充分な静電容量を確保できない場合がある。一方、上記割合が９０％を超える場合、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間で発生する電気力線の回り込みを第２電極層が充分に遮蔽できない場合がある。
幅方向における第２電極層の最大長さに対する、幅方向における第１対向部の平均長さの割合は、７０％以上、９０％以下であることが好ましい。
上記割合が７０％以上、９０％以下であると、半導体装置を実装基板に実装して電圧を印加した場合において、第２電極層に接続されるランドなどの導体と第１電極層との間で生じる電気力線のうち、半導体基板の幅方向に回り込む電気力線を、第２電極層によって遮蔽する効果を維持しつつ、充分な静電容量を確保することができる。
上記割合が７０％未満の場合、半導体装置が充分な静電容量を確保できない場合がある。一方、上記割合が９０％を超える場合、第２電極層に電気的に接続されるランドなどの導体と第１電極層との間で発生する電気力線の回り込みを第２電極層が充分に遮蔽できない場合がある。
本発明の半導体装置においては、回路層を平面視した際に、半導体基板の第１端面から第１電極層までの最短距離が、第１端面から第２電極層までの最短距離よりも長いことが好ましい。
幅方向における第１対向部の長さは、半導体基板の幅の２０％以上、４０％以下であることが好ましい。
幅方向における第１非対向部の長さは、半導体基板の幅の８０％以上、１００％以下であることが好ましい。
幅方向における第２電極層の長さは、半導体基板の幅の、５０％以上、７０％以下であることが好ましい。
幅方向における第１非対向部の長さは、半導体基板の幅の８０％以上、１００％以下であることが好ましい。
幅方向における第２電極層の長さは、半導体基板の幅の、５０％以上、７０％以下であることが好ましい。
本発明の半導体装置において、第１電極層及び第２電極層の形状は特に限定されず、三角形、四角形、五角形等の多角形、及び円、楕円等の円並びにこれら複数個組み合わせた形状等が挙げられる。
第１電極層の形状としては、略矩形を２つ組み合わせた形状であることが好ましい。第２電極層の形状としては略矩形であることが好ましい。
第１電極層の形状としては、略矩形を２つ組み合わせた形状であることが好ましい。第２電極層の形状としては略矩形であることが好ましい。
略矩形を２つ組み合わせた形状としては、相対的に幅の広い略矩形と相対的に幅の狭い略矩形とが、半導体基板の長さ方向に沿って連続する略Ｔ字形状が挙げられる。略Ｔ字形状を構成する２つの略矩形は、長辺が互いに略直交していてもよい。例えば、長辺が長さ方向に沿って伸びる第１の略矩形と長辺が長さ方向に沿って伸びる第２の略矩形とが長さ方向に連続している形状、長辺が幅方向に沿って伸びる第１の略矩形と長辺が幅方向に沿って伸びる第２の略矩形とが長さ方向に連続している形状、長辺が長さ方向に沿って伸びる第１の略矩形と長辺が幅方向に沿って伸びる第２の略矩形とが長さ方向に連続している形状は、半導体基板の幅方向における略矩形の長さが互いに異なっていれば、略Ｔ字形状に相当する。
第１電極層及び第２電極層の形状の組み合わせとしては、第１電極層が、略Ｔ字形状であり、第２電極層が単一の略矩形であることが好ましい。
第１電極層が、略Ｔ字形状である場合、幅方向の長さが相対的に小さい略矩形（幅狭部）の少なくとも一部が第２電極層と対向するように、かつ、幅方向の長さが相対的に大きい略矩形（幅広部）が第２電極層と対向しないように、第１電極層と第２電極層を配置することが好ましい。
第１電極層が、略Ｔ字形状である場合、幅方向の長さが相対的に小さい略矩形（幅狭部）の少なくとも一部が第２電極層と対向するように、かつ、幅方向の長さが相対的に大きい略矩形（幅広部）が第２電極層と対向しないように、第１電極層と第２電極層を配置することが好ましい。
回路層を上面視した際の、第２外部電極の外形寸法に基づく面積は、第２電極層の外形寸法に基づく面積よりも小さいことが好ましい。第２外部電極の外形寸法に基づく面積が第２電極層の外形寸法に基づく面積よりも小さいと、第２外部電極に電気的に接続されるランドなどの導体と第１電極層との間で生じる電気力線の回り込みが少なくなり、電気力線を第２電極層によって遮蔽しやすくなる。
なお、回路層を平面視した際の第２外部電極の外形寸法とは、第２外部電極を厚さ方向に投影した際の外形形状に基づく寸法である。
なお、回路層を平面視した際の第２外部電極の外形寸法とは、第２外部電極を厚さ方向に投影した際の外形形状に基づく寸法である。
以下、本発明の半導体装置を構成する各構成について説明する。
半導体基板を構成する材料としては、シリコン、ヒ化ガリウム、ガラス等が挙げられる。
半導体基板の電気抵抗率は、１０３Ωｃｍ以上、１０８Ωｃｍ以下であることが好ましい。
半導体基板の電気抵抗率が１０３Ωｃｍ以上であると、導体損失をより抑制することができる。
半導体基板の電気抵抗率が１０３Ωｃｍ以上であると、導体損失をより抑制することができる。
半導体基板の外形寸法は特に限定されないが、長さが２００μｍ以上、６００μｍ以下、厚さが１００μｍ以上、２５０μｍ以下、幅が１００μｍ以上、３００μｍ以下であることが好ましい。
第１電極層を構成する材料としては、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等の金属又はこれらの金属を含む導電体が挙げられる。
また、第１の金属層は、上述した材料からなる２層以上の導電体層を有していてもよい。
また、第１の金属層は、上述した材料からなる２層以上の導電体層を有していてもよい。
第１電極層の厚さは特に限定されないが、０．３μｍ以上、１０μｍ以下であることが好ましく、０．５μｍ以上、３μｍ以下がより好ましい。
誘電体層を構成する材料としては、ＳｉＯ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物や、Ｓｉ３Ｎ４等の窒化物等の、誘電性又は絶縁性を有する材料が挙げられる。
誘電体層の厚さは特に限定されないが、０．０２μｍ以上、２μｍ以下であることが好ましい。
第２電極層を構成する材料としては、第１電極層を構成する材料と同様のものを好適に用いることができる。
第２電極層の厚さは特に限定されないが、０．３μｍ以上、１０μｍ以下であることが好ましく、０．５μｍ以上、５μｍ以下であることがより好ましい。
第２電極層の厚さは特に限定されないが、０．３μｍ以上、１０μｍ以下であることが好ましく、０．５μｍ以上、５μｍ以下であることがより好ましい。
第１外部電極及び第２外部電極を構成する材料としては、Ｃｕ、Ａｌ等が挙げられる。
第１外部電極及び第２外部電極の最表面には、めっき層が形成されていてもよい。
めっき層としては、Ａｕめっき層やＳｎめっき層等が挙げられる。
第１外部電極を構成する材料と第２外部電極を構成する材料は、互いに同じであってもよく、異なっていてもよい。
第１外部電極及び第２外部電極の最表面には、めっき層が形成されていてもよい。
めっき層としては、Ａｕめっき層やＳｎめっき層等が挙げられる。
第１外部電極を構成する材料と第２外部電極を構成する材料は、互いに同じであってもよく、異なっていてもよい。
本発明の半導体装置は、半導体基板の第１主面と第１電極層との間に、絶縁層が設けられていてもよい。
半導体基板の第１主面と第１電極層との間に絶縁層が設けられていると、基板の導体損失をさらに抑制することができる。
半導体基板の第１主面と第１電極層との間に絶縁層が設けられていると、基板の導体損失をさらに抑制することができる。
絶縁層を構成する材料としては、アルミナ等が挙げられる。
絶縁層の厚さは特に限定されないが、０．５μｍ以上、３μｍ以下であることが好ましい。
絶縁層の厚さは特に限定されないが、０．５μｍ以上、３μｍ以下であることが好ましい。
本発明の半導体装置は、誘電体層上及び第２電極層上の一部に、誘電体層及び／又は第２電極層を水分から保護するための保護層が形成されていてもよい。
保護層を構成する材料としては、ポリイミド樹脂や酸化シリコン等が挙げられる。
保護層を構成する材料としては、ポリイミド樹脂や酸化シリコン等が挙げられる。
保護層の厚さは特に限定されないが、１μｍ以上、２０μｍ以下であることが好ましい。
回路層全体の厚さは、３０μｍ以上、７０μｍ以下であることが好ましい。
［半導体装置の製造方法］
本発明の半導体装置は、例えば、半導体基板の表面に、回路層を構成する第１電極層、誘電体層、第２電極層、第１外部電極及び第２外部電極をフォトリソグラフィ等によって順次形成する方法によって製造することができる。このとき、第１電極層が、第２電極層と対向する第１対向部及び第２電極層と対向しない第１非対向部を有し、第２電極層が、第１電極層と対向する第２対向部及び第１電極層と対向しない第２非対向部を有する形状とする。
さらに、第１外部電極を第２外部電極よりも半導体基板の第２端面側に配置し、第１電極層の重心を第２電極層の重心よりも半導体基板の第２端面側に配置した上で、第２電極層の第２端面側の端部よりも第２端面側の領域に占める第１電極層の面積の割合を８０％以上、１００％以下とすることで本発明の半導体装置の第１実施形態を製造することができる。
一方、幅方向における第１非対向部の最大長さを第１対向部の平均長さよりも長くすることで本発明の半導体装置の第２実施形態を製造することができる。
本発明の半導体装置は、例えば、半導体基板の表面に、回路層を構成する第１電極層、誘電体層、第２電極層、第１外部電極及び第２外部電極をフォトリソグラフィ等によって順次形成する方法によって製造することができる。このとき、第１電極層が、第２電極層と対向する第１対向部及び第２電極層と対向しない第１非対向部を有し、第２電極層が、第１電極層と対向する第２対向部及び第１電極層と対向しない第２非対向部を有する形状とする。
さらに、第１外部電極を第２外部電極よりも半導体基板の第２端面側に配置し、第１電極層の重心を第２電極層の重心よりも半導体基板の第２端面側に配置した上で、第２電極層の第２端面側の端部よりも第２端面側の領域に占める第１電極層の面積の割合を８０％以上、１００％以下とすることで本発明の半導体装置の第１実施形態を製造することができる。
一方、幅方向における第１非対向部の最大長さを第１対向部の平均長さよりも長くすることで本発明の半導体装置の第２実施形態を製造することができる。
［モジュール］
本発明のモジュールは、本発明の半導体装置と、上記第１外部電極と電気的に接続された第１ランドと、上記第２外部電極と電気的に接続された第２ランドと、を備えることを特徴とする。
本発明のモジュールは、本発明の半導体装置を備えているため、導体損失が小さい。
本発明のモジュールは、本発明の半導体装置と、上記第１外部電極と電気的に接続された第１ランドと、上記第２外部電極と電気的に接続された第２ランドと、を備えることを特徴とする。
本発明のモジュールは、本発明の半導体装置を備えているため、導体損失が小さい。
図２０は、本発明のモジュールの一例を模式的に示す断面図である。
図２０に示すように、モジュール１００は、半導体装置１と、半導体装置１の第１外部電極７０と電気的に接続された第１ランド１２０と、半導体装置１の第２外部電極８０と電気的に接続された第２ランド１３０とを備える。第１外部電極７０と第１ランド１２０、及び、第２外部電極８０と第２ランド１３０は、互いにはんだ１４０によって接続されている。第１ランド１２０及び第２ランド１３０は実装基板１１０上に固定されている。従って、モジュール１００では、半導体装置１が、第１ランド１２０及び第２ランド１３０を介して実装基板１１０に実装されている。
図２０に示すように、モジュール１００は、半導体装置１と、半導体装置１の第１外部電極７０と電気的に接続された第１ランド１２０と、半導体装置１の第２外部電極８０と電気的に接続された第２ランド１３０とを備える。第１外部電極７０と第１ランド１２０、及び、第２外部電極８０と第２ランド１３０は、互いにはんだ１４０によって接続されている。第１ランド１２０及び第２ランド１３０は実装基板１１０上に固定されている。従って、モジュール１００では、半導体装置１が、第１ランド１２０及び第２ランド１３０を介して実装基板１１０に実装されている。
本発明のモジュールにおいて、第１ランドと第２ランドの間に交流電流が印加されることが好ましい。
電極間の電位が入れ替わるたびに電気力線が発生する。従って、第１ランドと第２ランドとの間に交流電流が印加される場合、導体損失が大きくなりやすい。本発明のモジュールは、本発明の半導体装置を備えているため、第１ランドと第２ランドとの間に交流電流が印加されるような、導体損失が大きくなりやすい条件での使用に適している。
電極間の電位が入れ替わるたびに電気力線が発生する。従って、第１ランドと第２ランドとの間に交流電流が印加される場合、導体損失が大きくなりやすい。本発明のモジュールは、本発明の半導体装置を備えているため、第１ランドと第２ランドとの間に交流電流が印加されるような、導体損失が大きくなりやすい条件での使用に適している。
１、２、３、４ 半導体装置
１０、１１、１２、１３ 半導体基板
１０ａ、１１ａ、１２ａ、１３ａ 第１主面
１０ｂ、１１ｂ 第２主面
１０ｃ 第１端面
１０ｄ、１１ｄ、１２ｄ、１３ｄ 第２端面
１０ｅ、１１ｅ 第１側面
１０ｆ、１１ｆ 第２側面
１０ｇ、１２ｇ、１３ｇ 第２電極層非形成領域
１０ｈ、１２ｈ、１３ｈ 第２電極層非形成領域以外の領域
２０、２１ 絶縁層
３０、３１、３５、３６ 第１電極層
３０ａ、３１ａ 第１対向部
３０ｂ、３１ｂ 第１非対向部
３２ 第１電極層の幅狭部
３３ 第１電極層の幅広部
４０、４１ 誘電体層
５０、５１、５２ 第２電極層
５０ａ、５１ａ、５２ａ 第２対向部
５０ｂ 第２非対向部
５０ｄ、５１ｄ、５２ｄ 第２電極層の第２端面側の端部
６０、６１ 保護層
７０、７１ 第１外部電極
８０、８１ 第２外部電極
９０、９１ 回路層
１００ モジュール
１１０ 実装基板
１２０ 第１ランド
１３０ 第２ランド
１４０ はんだ
ｅ 電気力線
ｇ３ 第１電極層の重心
ｇ５ 第２電極層の重心
Ｌ１、Ｌ６ 長さ方向における第１端面から第１電極層までの最短距離
Ｌ２、Ｌ７ 長さ方向における第１端面から第２電極層までの最短距離
Ｌ３、Ｌ８ 長さ方向における第１電極層の第１端面側の端部から第２電極層の第１端面側の端部までの距離
Ｌ４、Ｌ９ 長さ方向における第２対向部の長さ
Ｌ５、Ｌ１０ 長さ方向における第２電極層の長さ
Ｌ１１ 長さ方向における第１電極層の幅広部と第２電極層との最短距離
Ｗ１、Ｗ４、Ｗ７、Ｗ１０ 幅方向における第１対向部の最大長さ
Ｗ１ａ 幅方向における第１対向部の平均長さ
Ｗ２、Ｗ５、Ｗ８、Ｗ１１ 幅方向における第１非対向部の最大長さ
Ｗ３、Ｗ６、Ｗ９、Ｗ１２ 幅方向における第２電極層の最大長さ
１’ 半導体装置
１０’ 半導体基板
１０ａ’ 第１主面
１０ｂ’ 第２主面
１０ｃ’ 第１端面
１０ｄ’ 第２端面
１０ｅ’ 第１側面
１０ｆ’ 第２側面
１０ｇ’ 第２電極層非形成領域
１０ｈ’ 第２電極層非形成領域以外の領域
２０’ 絶縁層
３０’ 第１電極層
４０’ 誘電体層
５０’ 第２電極層
５０ｄ’ 第２電極層の第２端面側の端部
６０’ 保護層
８０’ 第２外部電極
９０’ 回路層
Ｗ１’ 幅方向における第１対向部の最大長さ
Ｗ２’ 幅方向における第１非対向部の最大長さ
Ｗ３’ 幅方向における第２電極層の最大長さ
Ｌ１’ 長さ方向における第１端面から第１電極層までの最短距離
Ｌ２’ 長さ方向における第１端面から第２電極層までの最短距離
１０、１１、１２、１３ 半導体基板
１０ａ、１１ａ、１２ａ、１３ａ 第１主面
１０ｂ、１１ｂ 第２主面
１０ｃ 第１端面
１０ｄ、１１ｄ、１２ｄ、１３ｄ 第２端面
１０ｅ、１１ｅ 第１側面
１０ｆ、１１ｆ 第２側面
１０ｇ、１２ｇ、１３ｇ 第２電極層非形成領域
１０ｈ、１２ｈ、１３ｈ 第２電極層非形成領域以外の領域
２０、２１ 絶縁層
３０、３１、３５、３６ 第１電極層
３０ａ、３１ａ 第１対向部
３０ｂ、３１ｂ 第１非対向部
３２ 第１電極層の幅狭部
３３ 第１電極層の幅広部
４０、４１ 誘電体層
５０、５１、５２ 第２電極層
５０ａ、５１ａ、５２ａ 第２対向部
５０ｂ 第２非対向部
５０ｄ、５１ｄ、５２ｄ 第２電極層の第２端面側の端部
６０、６１ 保護層
７０、７１ 第１外部電極
８０、８１ 第２外部電極
９０、９１ 回路層
１００ モジュール
１１０ 実装基板
１２０ 第１ランド
１３０ 第２ランド
１４０ はんだ
ｅ 電気力線
ｇ３ 第１電極層の重心
ｇ５ 第２電極層の重心
Ｌ１、Ｌ６ 長さ方向における第１端面から第１電極層までの最短距離
Ｌ２、Ｌ７ 長さ方向における第１端面から第２電極層までの最短距離
Ｌ３、Ｌ８ 長さ方向における第１電極層の第１端面側の端部から第２電極層の第１端面側の端部までの距離
Ｌ４、Ｌ９ 長さ方向における第２対向部の長さ
Ｌ５、Ｌ１０ 長さ方向における第２電極層の長さ
Ｌ１１ 長さ方向における第１電極層の幅広部と第２電極層との最短距離
Ｗ１、Ｗ４、Ｗ７、Ｗ１０ 幅方向における第１対向部の最大長さ
Ｗ１ａ 幅方向における第１対向部の平均長さ
Ｗ２、Ｗ５、Ｗ８、Ｗ１１ 幅方向における第１非対向部の最大長さ
Ｗ３、Ｗ６、Ｗ９、Ｗ１２ 幅方向における第２電極層の最大長さ
１’ 半導体装置
１０’ 半導体基板
１０ａ’ 第１主面
１０ｂ’ 第２主面
１０ｃ’ 第１端面
１０ｄ’ 第２端面
１０ｅ’ 第１側面
１０ｆ’ 第２側面
１０ｇ’ 第２電極層非形成領域
１０ｈ’ 第２電極層非形成領域以外の領域
２０’ 絶縁層
３０’ 第１電極層
４０’ 誘電体層
５０’ 第２電極層
５０ｄ’ 第２電極層の第２端面側の端部
６０’ 保護層
８０’ 第２外部電極
９０’ 回路層
Ｗ１’ 幅方向における第１対向部の最大長さ
Ｗ２’ 幅方向における第１非対向部の最大長さ
Ｗ３’ 幅方向における第２電極層の最大長さ
Ｌ１’ 長さ方向における第１端面から第１電極層までの最短距離
Ｌ２’ 長さ方向における第１端面から第２電極層までの最短距離
Claims (16)
- 厚さ方向に相対する第１主面及び第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、前記半導体基板の前記第１主面に設けられた回路層とを備えた半導体装置であって、
前記回路層は、前記半導体基板側に設けられた第１電極層と、前記第１電極層上に設けられた誘電体層と、前記誘電体層上に設けられた第２電極層と、前記第１電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第１外部電極と、前記第２電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、
前記回路層を上面視した際に、前記第１電極層は、前記厚さ方向において前記第２電極層と対向する第１対向部と、前記第２電極層と対向しない第１非対向部とを有し、前記第２電極層は、前記厚さ方向において前記第１電極層と対向する第２対向部と、前記第１電極層と対向しない第２非対向部とを有し、前記第１外部電極は、前記第２外部電極よりも前記半導体基板の前記第２端面側に配置されており、前記第１電極層の重心は、前記第２電極層の重心よりも前記第２端面側に配置されており、前記半導体基板の領域のうち前記第２対向部の前記第２端面側の端部よりも前記第２端面側の領域である第２電極層非形成領域に占める前記第１電極層の面積の割合Ｐ１が、８０％以上、１００％以下であり、
前記回路層を上面視した際に、前記第１電極層の形状が、相対的に幅の狭い幅狭部と相対的に幅の広い幅広部とを有する形状であり、前記第２電極層の形状が、略矩形形状であり、
前記幅狭部の少なくとも一部が前記第１対向部であることを特徴とする半導体装置。 - 厚さ方向に相対する第１主面及び第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、前記半導体基板の前記第１主面に設けられた回路層とを備えた半導体装置であって、
前記回路層は、前記半導体基板側に設けられた第１電極層と、前記第１電極層上に設けられた誘電体層と、前記誘電体層上に設けられた第２電極層と、前記第１電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第１外部電極と、前記第２電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、
前記回路層を上面視した際に、前記第１電極層は、前記厚さ方向において前記第２電極層と対向する第１対向部と、前記第２電極層と対向しない第１非対向部とを有し、前記第２電極層は、前記厚さ方向において前記第１電極層と対向する第２対向部と、前記第１電極層と対向しない第２非対向部とを有し、前記幅方向における前記第１非対向部の最大長さは、前記幅方向における前記第１対向部の平均長さよりも長く、
前記回路層を上面視した際に、前記第１電極層の形状が、相対的に幅の狭い幅狭部と相対的に幅の広い幅広部とを有する形状であり、前記第２電極層の形状が、略矩形形状であり、
前記幅狭部の少なくとも一部が前記第１対向部であることを特徴とする半導体装置。 - 前記回路層を上面視した際に、前記第１外部電極は、前記第２外部電極よりも前記半導体基板の前記第２端面側に配置されており、前記第１電極層の重心は、前記第２電極層の重心よりも前記第２端面側に配置されており、前記半導体基板の領域のうち前記第２対向部の前記第２端面側の端部よりも前記第２端面側の領域である第２電極層非形成領域に占める前記第１電極層の面積の割合Ｐ１が、８０％以上、１００％以下である、請求項２に記載の半導体装置。
- 前記回路層を上面視した際に、前記面積の割合Ｐ１が、前記半導体基板の領域のうち前記第２電極層非形成領域以外の領域に占める前記第１電極層の面積の割合Ｐ２よりも大きい、請求項１又は３に記載の半導体装置。
- 前記Ｐ２は、５％以上、６０％以下である、請求項４に記載の半導体装置。
- 前記回路層を上面視した際の、前記幅方向における前記第１非対向部の最大長さは、前記幅方向における前記第１対向部の最大長さよりも長い、請求項１～５のいずれか１項に記載の半導体装置。
- 前記回路層を上面視した際の、前記幅方向における前記第１非対向部の平均長さは、前記幅方向における前記第２電極層の最大長さよりも長い、請求項１～６のいずれか１項に記載の半導体装置。
- 前記回路層を上面視した際の、前記幅方向における前記第２電極層の最大長さは、前記幅方向における前記第１対向部の平均長さよりも長い、請求項７に記載の半導体装置。
- 前記回路層を上面視した際に、前記長さ方向における、前記半導体基板の前記第１端面から前記第１電極層までの最短距離が、前記半導体基板の前記第１端面から前記第２電極層までの最短距離よりも長い、請求項１～３のいずれか１項に記載の半導体装置。
- 前記半導体基板の前記第１主面と前記第１電極層との間には、絶縁層が設けられている、請求項１～９のいずれか１項に記載の半導体装置。
- 前記半導体基板の電気抵抗率が、１０３Ωｃｍ以上である請求項１～１０のいずれか１項に記載の半導体装置。
- 請求項１～１１のいずれか１項に記載の半導体装置と、
前記第１外部電極と電気的に接続された第１ランドと、
前記第２外部電極と電気的に接続された第２ランドと、を備えることを特徴とするモジュール。 - 前記第１ランドと前記第２ランドとの間に交流電流が印加される請求項１２に記載のモジュール。
- 厚さ方向に相対する第１主面及び第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、前記半導体基板の前記第１主面に設けられた回路層とを備えた半導体装置であって、
前記回路層は、前記半導体基板側に設けられた第１電極層と、前記第１電極層上に設けられた誘電体層と、前記誘電体層上に設けられた第２電極層と、前記第１電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第１外部電極と、前記第２電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、
前記回路層を上面視した際に、前記第１電極層は、前記厚さ方向において前記第２電極層と対向する第１対向部と、前記第２電極層と対向しない第１非対向部とを有し、前記第２電極層は、前記厚さ方向において前記第１電極層と対向する第２対向部と、前記第１電極層と対向しない第２非対向部とを有し、前記第１外部電極は、前記第２外部電極よりも前記半導体基板の前記第２端面側に配置されており、前記第１電極層の重心は、前記第２電極層の重心よりも前記第２端面側に配置されており、前記半導体基板の領域のうち前記第２対向部の前記第２端面側の端部よりも前記第２端面側の領域である第２電極層非形成領域に占める前記第１電極層の面積の割合Ｐ １ が、８０％以上、１００％以下であり、
前記回路層を上面視した際の、前記幅方向における前記第１非対向部の平均長さは、前記幅方向における前記第２電極層の最大長さよりも長いことを特徴とする半導体装置。 - 厚さ方向に相対する第１主面及び第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、前記半導体基板の前記第１主面に設けられた回路層とを備えた半導体装置であって、
前記回路層は、前記半導体基板側に設けられた第１電極層と、前記第１電極層上に設けられた誘電体層と、前記誘電体層上に設けられた第２電極層と、前記第１電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第１外部電極と、前記第２電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、
前記回路層を上面視した際に、前記第１電極層は、前記厚さ方向において前記第２電極層と対向する第１対向部と、前記第２電極層と対向しない第１非対向部とを有し、前記第２電極層は、前記厚さ方向において前記第１電極層と対向する第２対向部と、前記第１電極層と対向しない第２非対向部とを有し、前記幅方向における前記第１非対向部の最大長さは、前記幅方向における前記第１対向部の平均長さよりも長く、
前記回路層を上面視した際の、前記幅方向における前記第１非対向部の平均長さは、前記幅方向における前記第２電極層の最大長さよりも長いことを特徴とする半導体装置。 - 前記回路層を上面視した際の、前記幅方向における前記第２電極層の最大長さは、前記幅方向における前記第１対向部の平均長さよりも長い、請求項１４又は１５に記載の半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020081367 | 2020-05-01 | ||
| JP2020081367 | 2020-05-01 | ||
| PCT/JP2021/016915 WO2021221087A1 (ja) | 2020-05-01 | 2021-04-28 | 半導体装置及びモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2021221087A1 JPWO2021221087A1 (ja) | 2021-11-04 |
| JP7420230B2 true JP7420230B2 (ja) | 2024-01-23 |
Family
ID=78331972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022518105A Active JP7420230B2 (ja) | 2020-05-01 | 2021-04-28 | 半導体装置及びモジュール |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230054863A1 (ja) |
| JP (1) | JP7420230B2 (ja) |
| CN (1) | CN115485839A (ja) |
| WO (1) | WO2021221087A1 (ja) |
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| WO2014050322A1 (ja) | 2012-09-27 | 2014-04-03 | ローム株式会社 | チップ部品およびその製造方法 |
| JP2017228638A (ja) | 2016-06-22 | 2017-12-28 | 株式会社村田製作所 | キャパシタ |
| WO2018083973A1 (ja) | 2016-11-02 | 2018-05-11 | 株式会社村田製作所 | キャパシタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5768782B2 (ja) * | 2012-08-10 | 2015-08-26 | 株式会社村田製作所 | 実装基板のランド構造および実装基板の振動音低減方法 |
-
2021
- 2021-04-28 WO PCT/JP2021/016915 patent/WO2021221087A1/ja active Application Filing
- 2021-04-28 JP JP2022518105A patent/JP7420230B2/ja active Active
- 2021-04-28 CN CN202180031790.8A patent/CN115485839A/zh active Pending
-
2022
- 2022-10-11 US US18/045,530 patent/US20230054863A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506283A (ja) | 1998-03-04 | 2002-02-26 | エイブイエックス コーポレイション | 超小型キャパシタアレイ |
| JP2008516441A (ja) | 2004-10-05 | 2008-05-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイス及びその使用 |
| WO2014050322A1 (ja) | 2012-09-27 | 2014-04-03 | ローム株式会社 | チップ部品およびその製造方法 |
| JP2017228638A (ja) | 2016-06-22 | 2017-12-28 | 株式会社村田製作所 | キャパシタ |
| WO2018083973A1 (ja) | 2016-11-02 | 2018-05-11 | 株式会社村田製作所 | キャパシタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20230054863A1 (en) | 2023-02-23 |
| JPWO2021221087A1 (ja) | 2021-11-04 |
| WO2021221087A1 (ja) | 2021-11-04 |
| CN115485839A (zh) | 2022-12-16 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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