WO2021149687A1 - 半導体装置及びモジュール - Google Patents

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真臣 原田
武史 香川
弘 松原
永純 安達
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株式会社村田製作所
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    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery

Definitions

  • the present invention relates to semiconductor devices and modules.
  • MIM Metal Insulator Metal
  • the MIM capacitor is a capacitor having a parallel plate type structure in which a dielectric is sandwiched between a lower electrode and an upper electrode.
  • Patent Document 1 one electrode, a dielectric layer, and the other electrode are laminated in this order on a substrate, and the first insulating layer covering the other electrode is one of the upper surfaces of the other electrode.
  • a first opening for exposing the portion is formed, and a second opening for exposing a part of the upper surface of the other electrode is formed in the second insulating layer covering the first insulating layer.
  • a dielectric capacitor is disclosed in which the opening size of the opening of 2 is formed to be larger than the opening size of the first opening, and the surface of the recess is coated with a conductive hydrogen barrier layer.
  • Patent Document 2 describes a first metal film formed on one surface of a support substrate, a dielectric thin film having a high dielectric constant formed on the first metal film, and a first formed on the dielectric thin film.
  • a capacitive element is disclosed which is composed of two metal films and whose end portion of the second metal film is located away from the first metal film of the dielectric thin film. Further, Patent Document 2 discloses that a step portion is provided on the support substrate in order to avoid stress concentration during heat treatment.
  • Patent Document 2 discloses that a step portion is provided on the support substrate in order to avoid stress concentration during heat treatment.
  • the capacitive element described in Patent Document 2 has a problem that surface mounting is not easy because the back side of the support substrate and the second metal film do not exist on the same plane.
  • An object of the present invention is to provide a semiconductor device and a module capable of reducing conductor loss due to resistance of a semiconductor substrate.
  • the semiconductor device of the present invention has a first main surface and a second main surface facing each other in the thickness direction, a first end surface and a second end surface facing each other in the length direction orthogonal to the thickness direction, and the thickness direction.
  • a semiconductor device including a semiconductor substrate having a first side surface and a second side surface opposite to each other in the width direction orthogonal to the length direction, and a circuit layer provided on the first main surface of the semiconductor substrate.
  • the circuit layer includes a first electrode layer provided on the semiconductor substrate side, a dielectric layer provided on the first electrode layer, and a second electrode layer provided on the dielectric layer.
  • the first external electrode is electrically connected to the first electrode layer, and the first external electrode is drawn out to the surface of the circuit layer opposite to the semiconductor substrate, and is electrically connected to the second electrode layer.
  • a second external electrode is provided on the surface of the circuit layer opposite to the semiconductor substrate, and the semiconductor substrate covers a first end region in which the circuit layer is not provided on the semiconductor substrate.
  • the first main surface of the semiconductor substrate other than the first main surface of the semiconductor substrate is located on the first end surface side, which is the end surface of the second external electrode side in the length direction.
  • An exposed first exposed portion is provided between the semiconductor substrate and the first end surface, and the first exposed portion is formed by cutting the semiconductor substrate in a direction parallel to the thickness direction and the length direction of the semiconductor substrate.
  • the area of the first region which is the region on the first main surface side, is smaller than the area of the second region, which is the region on the second main surface side.
  • the module of the present invention is electrically connected to the semiconductor device of the present invention, the first land electrically connected to the first external electrode, the second external electrode, and from the circuit layer. It is also characterized in that it is provided with a second land that is provided so as to project outward.
  • the present invention it is possible to provide a semiconductor device and a module capable of reducing conductor loss due to resistance of a semiconductor substrate.
  • FIG. 1 is a perspective view schematically showing an example of the semiconductor device of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG.
  • FIG. 3 is a cross-sectional view schematically showing another example of the semiconductor device of the present invention.
  • FIG. 4 is a cross-sectional view schematically showing still another example of the semiconductor device of the present invention.
  • FIG. 5 is a cross-sectional view schematically showing still another example of the semiconductor device of the present invention.
  • FIG. 6 is a cross-sectional view schematically showing an example of a circuit layer constituting the semiconductor device of the present invention.
  • FIG. 7 is a perspective view schematically showing still another example of the semiconductor device of the present invention.
  • FIG. 1 is a perspective view schematically showing an example of the semiconductor device of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG.
  • FIG. 3 is a cross-sectional view schematically showing another example of the semiconductor device of
  • FIG. 8 is a cross-sectional view taken along the line BB in FIG. 9A, 9B and 9C are process diagrams schematically showing an example of the method for manufacturing the semiconductor device of the present invention.
  • 10A, 10B and 10C are process diagrams schematically showing another example of the method for manufacturing a semiconductor device of the present invention.
  • 11A, 11B and 11C are process diagrams schematically showing still another example of the method for manufacturing a semiconductor device of the present invention.
  • 12A, 12B and 12C are process diagrams schematically showing still another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing an example of the module of the present invention.
  • the present invention is not limited to the following configurations, and can be appropriately modified and applied without changing the gist of the present invention. It should be noted that a combination of two or more preferable configurations of the present invention described below is also the present invention.
  • the semiconductor device of the present invention has a first main surface and a second main surface facing each other in the thickness direction, a first end surface and a second end surface facing each other in the length direction orthogonal to the thickness direction, and the thickness direction.
  • a semiconductor device including a semiconductor substrate having a first side surface and a second side surface opposite to each other in the width direction orthogonal to the length direction, and a circuit layer provided on the first main surface of the semiconductor substrate.
  • the circuit layer includes a first electrode layer provided on the semiconductor substrate side, a dielectric layer provided on the first electrode layer, and a second electrode layer provided on the dielectric layer.
  • the first external electrode is electrically connected to the first electrode layer and is drawn out to the surface of the circuit layer opposite to the semiconductor substrate, and is electrically connected to the second electrode layer.
  • a second external electrode is provided on the surface of the circuit layer opposite to the semiconductor substrate, and the semiconductor substrate covers a first end region in which the circuit layer is not provided on the semiconductor substrate.
  • the first main surface of the semiconductor substrate other than the first main surface of the semiconductor substrate is located on the first end surface side, which is the end surface of the second external electrode side in the length direction.
  • An exposed first exposed portion is provided between the semiconductor substrate and the first end surface, and the first exposed portion is formed by cutting the semiconductor substrate in a direction parallel to the thickness direction and the length direction of the semiconductor substrate.
  • the area of the first region which is the region on the first main surface side, is smaller than the area of the second region, which is the region on the second main surface side.
  • FIG. 1 is a perspective view schematically showing an example of the semiconductor device of the present invention
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG.
  • the semiconductor device 1 includes a semiconductor substrate 10 and a circuit layer 90.
  • the semiconductor substrate 10 has a first main surface 10a and a second main surface 10b facing the thickness direction (T direction) and a first surface facing the length direction (L direction) orthogonal to the thickness direction (T direction). It has an end surface 10c and a second end surface 10d, and a first side surface 10e and a second side surface 10f facing the width direction (W direction) orthogonal to the thickness direction (T direction) and the length direction (L direction).
  • the first main surface 10a, the second main surface 10b, the first end surface 10c, the second end surface 10d, the first side surface 10e, and the second side surface 10f constituting the semiconductor substrate 10 do not have to be smooth surfaces, and irregularities are formed. It may have been.
  • the first main surface 10a and the second main surface 10b facing each other in the thickness direction (T direction) may be substantially parallel to each other. Therefore, it is not necessary that the first main surface 10a and the second main surface 10b are exactly orthogonal to each other in the thickness direction.
  • the first end surface 10c and the second end surface 10d facing each other in the length direction (L direction) may be substantially parallel to each other.
  • first end surface 10c and the second end surface 10d are exactly orthogonal to each other in the length direction.
  • the first side surface 10e and the second side surface 10f facing each other in the width direction (W direction) may be substantially parallel to each other. Therefore, the first side surface 10e and the second side surface 10f do not have to be exactly orthogonal to each other in the width direction. Therefore, with respect to the semiconductor substrate constituting the semiconductor device of the present invention, the first main surface 10a and the second main surface 10b, the first end surface 10c and the second end surface 20d, the first side surface 10e and the second side surface It is not necessary that 10f and 10f are exactly orthogonal to each other.
  • the cross section of the semiconductor device 1 or the semiconductor substrate 10 parallel to the length direction (L direction) and the thickness direction (T direction) is referred to as an LT cross section.
  • a cross section of the semiconductor device 1 or the semiconductor substrate 10 parallel to the width direction (W direction) and the thickness direction (T direction) is referred to as a WT cross section.
  • a cross section of the semiconductor device 1 or the semiconductor substrate 10 parallel to the length direction (L direction) and the width direction (W direction) is referred to as an LW cross section.
  • the circuit layer 90 is provided on the first main surface 10a of the semiconductor substrate 10, and the first external electrode 70 and the second external electrode 80 are exposed on the surface opposite to the semiconductor substrate 10 side.
  • the first external electrode 70 is provided on the second end surface 10d side of the semiconductor substrate 10, and the second external electrode 80 is provided on the first end surface 10c side of the semiconductor substrate 10.
  • an insulating layer 20 is provided on the first main surface 10a of the semiconductor substrate 10 constituting the semiconductor device 1, and a circuit layer 90 is provided on the insulating layer 20.
  • the circuit layer 90 includes a first electrode layer 30 provided on the insulating layer 20, a dielectric layer 40 provided on the first electrode layer 30, a second electrode layer 50 provided on the dielectric layer 40, and a second electrode layer 90.
  • it is also electrically connected to the first external electrode 70 and the second electrode layer 50, which are drawn out to the surface of the circuit layer 90 opposite to the semiconductor substrate 10 side.
  • a second external electrode 80 is provided on the surface of the circuit layer 90 opposite to the semiconductor substrate 10 side.
  • a protective layer 60 is provided on the surface of the dielectric layer 40 and a part of the surface of the second electrode layer 50.
  • the insulating layer 20 is provided between the first main surface 10a of the semiconductor substrate 10 and the first electrode layer 30.
  • the circuit layer 90 is provided over the entire first main surface 10a of the semiconductor substrate 10, but there is a region on the first main surface 10a of the semiconductor substrate 10 where the circuit layer 90 is not provided. May be good.
  • the semiconductor substrate 10 has a first end region 11 and a second end region 12 in which the circuit layer 90 is not provided on the semiconductor substrate 10.
  • the first end region 11 is arranged on the first end surface 10c side, which is the end surface of the semiconductor substrate 10 on the second external electrode 80 side, and the second end portion is on the second end surface 10d side, which is the end surface on the first external electrode 70 side.
  • Area 12 is arranged.
  • the first end region 11 refers to a region from the end 90c on the first end surface 10c side of the circuit layer 90 to the first end surface 10c of the semiconductor substrate 10.
  • the second end region 12 refers to a region from the end 90d on the second end surface 10d side of the circuit layer 90 to the second end surface 10d.
  • a first exposed portion 13 is provided in the first end region region 11.
  • the first exposed portion 13 is a portion other than the first main surface 10a of the semiconductor substrate 10 that is exposed between the first main surface 10a and the first end surface 10c.
  • the first end area 11 is divided into two by a dividing line that divides the semiconductor substrate 10 in the portion where the circuit layer 90 is provided on the first main surface 10a into two with the center in the thickness direction as a boundary.
  • the area S 1 of the first region 11a is a region of the first main surface 10a side
  • the area S 2 of the second region 11b is a region of the second main surface 10b side small.
  • the semiconductor substrate 10 has a shape in which the ridges of the first main surface 10a and the first end surface 10c are chamfered when the semiconductor substrate 10 is assumed to be a rectangular parallelepiped.
  • the electric power line generated by the potential difference between the land electrically connected to the second electrode layer and the first electrode layer constituting the circuit layer is a semiconductor substrate. Therefore, conductor loss occurs due to the resistance of the semiconductor substrate.
  • the semiconductor substrate 10 has the above-mentioned shape, the volume of the lines of electric force passing through the semiconductor substrate 10 is reduced, and the conductor loss due to the resistance of the semiconductor substrate can be reduced.
  • a second exposed portion 14 is provided in the second end region 12.
  • the second exposed portion 14 is a portion where the semiconductor substrate 10 other than the first main surface 10a is exposed between the first main surface 10a and the second end surface 10d.
  • the second end area 12 is divided into two by a dividing line that divides the semiconductor substrate 10 in the portion where the circuit layer 90 is provided on the first main surface 10a into two with the center in the thickness direction as a boundary.
  • the area S 3 of the third region 12a is a region of the first main surface 10a side
  • the area S 4 of the fourth region 12b is a region of the second main surface 10b side small.
  • the second exposed portion 14 in FIG. 2 has no effect of reducing the conductor loss. Therefore, the second exposed portion may not be provided in the second end region. However, from the viewpoint of adjusting the weight balance of the semiconductor device and reducing the manufacturing cost, it is preferable that the second exposed portion is provided in the second end region. Further, it is preferable that the shape of the first exposed portion and the shape of the second exposed portion are substantially line-symmetrical.
  • the distance in the length direction from the virtual line 10c'obtained by extending the first end surface 10c to the first exposed portion 13 is the distance from the first main surface 10a to the second main surface. It is a gradient shape that changes linearly toward 10b.
  • the second exposed portion 14 has a shape substantially line-symmetrical with the first exposed portion 13.
  • the angle ⁇ 1 formed by the virtual line 10c'obtained by extending the first end surface 10c and the first exposed portion 13 is 35.3 °.
  • the angle ⁇ 1 formed by the virtual line 10c'obtained by extending the first end surface 10c and the first exposed portion 13 is not particularly limited, but is preferably 4 ° or more and 36 ° or less.
  • the ratio of the maximum thickness of the first exposed portion 13 to the thickness of the semiconductor substrate 10 is preferably 30% or more and 70% or less. If the ratio of the maximum thickness of the first exposed portion to the thickness of the semiconductor substrate is less than 30%, the conductor loss may not be sufficiently reduced. On the other hand, when the ratio of the maximum thickness of the first exposed portion to the thickness of the semiconductor substrate exceeds 70%, chipping may easily occur in which the semiconductor device is damaged by the impact.
  • the first exposed portion refers to a portion where a portion other than the first main surface of the semiconductor substrate is exposed between the first main surface and the first end surface.
  • the maximum thickness of the first exposed portion is the maximum height of the first exposed portion when the semiconductor substrate is viewed from the first end surface, and is the height of the semiconductor substrate when the semiconductor substrate is viewed from the first end surface side. From the above, the height of the first end face (length in the height direction) is subtracted.
  • the maximum length of the distance in the length direction from the virtual line obtained by extending the first end surface to the first exposed portion is preferably 5 ⁇ m or more and 20 ⁇ m or less.
  • the shape of the first exposed portion is not limited to the above-mentioned shape. Another example of the shape of the first exposed portion will be described with reference to FIGS. 3, 4, and 5.
  • FIG. 3 is a cross-sectional view schematically showing another example of the semiconductor device of the present invention.
  • the semiconductor device 2 has a first end region 11 in which the circuit layer 90 is not formed on the first main surface 10a of the semiconductor substrate 10.
  • a first exposed portion 13a is formed in the first end region 11.
  • the change ⁇ d 1 in the length direction from the virtual line 10c'obtained by extending 10c to the first exposed portion 13a extends the first end surface 10c in the region 13a 2 on the second main surface 10b side. It is smaller than the change ⁇ d 2 of the distance in the length direction from the obtained virtual line 10c'to the first exposed portion 13a.
  • FIG. 4 is a cross-sectional view schematically showing still another example of the semiconductor device of the present invention.
  • the semiconductor device 3 has a first end region 11 in which the circuit layer 90 is not formed on the semiconductor substrate 10.
  • a first exposed portion 13b is formed in the first end region region 11.
  • the semiconductor device 3 is provided on the first main surface 10a side, and has a region 13b 1 in which the distance in the length direction from the virtual line 10c'obtained by extending the first end surface 10c to the first exposed portion 13b does not change. It has a region 13b 2 provided on the second main surface 10b side and in which the distance in the length direction from the virtual line 10c'obtained by extending the first end surface 10c to the first exposed portion 13b changes.
  • FIG. 5 is a cross-sectional view schematically showing still another example of the semiconductor device of the present invention.
  • the semiconductor device 4 has a first end region 11 in which the circuit layer 90 is not formed on the semiconductor substrate 10.
  • a first exposed portion 13c is formed in the first end region 11.
  • the semiconductor device 4 is provided on the first main surface 10a side, and the distance in the length direction from the virtual line 10c'obtained by extending the first end surface 10c to the first exposed portion 13c changes linearly.
  • the distance in the length direction from the virtual line 10c'provided on the side of the region 13c 1 and the second main surface 10b and obtained by extending the first end surface 10c to the first exposed portion 13c is the first main surface 10a. It has a region 13c 2 that changes non-linearly from the second main surface 10b.
  • FIGS. 1, 2, 3, 4, and 5 describe an example in which a region in which the first exposed portion is not formed does not exist in the first end region, the semiconductor of the present invention is described. In the device, there may be a region in which the first exposed portion is not formed in a part of the first end region.
  • the distance in the length direction from the virtual line extending the first end surface of the semiconductor substrate to the first electrode layer is from the virtual line to the second electrode layer. It is preferably longer than the distance in the length direction.
  • FIG. 6 is a cross-sectional view schematically showing an example of a circuit layer constituting the semiconductor device of the present invention.
  • the distance L 1 in the longitudinal direction from the virtual line 10c 'obtained by extending the first end surface 10c of the semiconductor substrate 10 to the first electrode layer 30, extending the first end surface 10c It is longer than the distance L 2 from virtually line 10c 'obtained in the length direction up to the second electrode layer 50.
  • L 1 is longer than L 2
  • the semiconductor device 5 is mounted on a substrate and a voltage is applied, it occurs between a conductor such as a land connected to the second external electrode 80 and the first electrode layer 30. Since the electric power line can be shielded by the second electrode layer 50, conductor loss can be suppressed.
  • the difference between the distance L 1 and the distance L 2 is not particularly limited, but is preferably 5 ⁇ m or more and 200 ⁇ m or less. If the distance L 3 is less than 5 ⁇ m, the second electrode layer may not be able to sufficiently shield the electric lines of force generated from the first electrode layer with respect to a conductor such as a land connected to the second external electrode. .. On the other hand, if the distance L 3 exceeds 200 ⁇ m, the region where the first electrode layer and the second electrode layer face each other becomes narrow, and the semiconductor device may not exhibit a desired capacitance.
  • the semiconductor substrate has a first side region on the first side surface side where no circuit layer is provided on the semiconductor substrate, and the first side region includes a semiconductor. It is preferable that an exposed third exposed portion is provided between the first main surface and the first side surface other than the first main surface of the substrate.
  • the WT cross section when the first side area is divided into two in the thickness direction by a dividing line that divides the semiconductor substrate in the portion where the circuit layer is provided on the first main surface into two with the center in the thickness direction as a boundary.
  • the area of the fifth region, which is the region on the first main surface side is smaller than the area of the sixth region, which is the region on the second main surface side.
  • the semiconductor substrate has a second side region on the second side surface where no circuit layer is provided on the semiconductor substrate, and the second side region includes a second side region. It is preferable that an exposed fourth exposed portion is provided between the first main surface and the second side surface other than the first main surface of the semiconductor substrate.
  • the WT cross section when the semiconductor substrate in the portion where the circuit layer is provided on the first main surface is divided into two in the thickness direction by a dividing line that divides the semiconductor substrate into two with the center in the thickness direction as a boundary.
  • the area of the seventh region, which is the region on the first main surface side is smaller than the area of the eighth region, which is the region on the second main surface side.
  • the shape of the third exposed portion and the shape of the fourth exposed portion are substantially line-symmetrical.
  • FIG. 7 is a perspective view schematically showing still another example of the semiconductor device of the present invention
  • FIG. 8 is a cross-sectional view taken along the line BB in FIG.
  • the semiconductor substrate 10 constituting the semiconductor device 6 has a first side region 15 and a second side region 16 in which the circuit layer 90 is not provided on the semiconductor substrate 10.
  • the first side region 15 is arranged on the first side surface 10e side of the semiconductor substrate 10, and the second side region 16 is arranged on the second side surface 10f side.
  • the first side region 15 refers to a region from the end 90e on the first side surface 10e side of the circuit layer 90 to the first side surface 10e of the semiconductor substrate 10.
  • the second side region 16 refers to a region from the end 90f on the second side surface 10f side of the circuit layer 90 to the second side surface 10f.
  • a third exposed portion 17 is provided in the first side region region 15.
  • the third exposed portion 17 is a portion where the semiconductor substrate 10 other than the first main surface 10a is exposed between the first main surface 10a and the first side surface 10e.
  • the first side area 15 is divided into two by a dividing line that divides the semiconductor substrate 10 in the portion where the circuit layer 90 is provided on the first main surface 10a into two with the center in the thickness direction as a boundary.
  • the area S 5 of the fifth region 15a is a region of the first main surface 10a side
  • the area S 6 of the sixth region 15b is a region of the second main surface 10b side small. That is, the semiconductor substrate 10 has a shape in which the ridges of the first main surface 10a and the first side surface 10e are chamfered when the semiconductor substrate 10 is assumed to be a rectangular parallelepiped.
  • a fourth exposed portion 18 is provided in the second side region 16.
  • the fourth exposed portion 18 is a portion where the semiconductor substrate 10 other than the first main surface 10a is exposed between the first main surface 10a and the second side surface 10f.
  • the fourth exposed portion 18 has a shape substantially line-symmetrical with the third exposed portion 17.
  • the second side area 16 is divided into two by a dividing line that divides the semiconductor substrate 10 in the portion where the circuit layer 90 is provided on the first main surface 10a into two with the center in the thickness direction as a boundary.
  • the area S 7 of the seventh region 16a is a region of the first main surface 10a side
  • the area S 8 of the eighth region 16b is a region of the second main surface 10b side small. That is, the semiconductor substrate 10 has a shape in which the ridges of the first main surface 10a and the second side surface 10f are chamfered when the semiconductor substrate 10 is assumed to be a rectangular parallelepiped.
  • the semiconductor device 6 When the semiconductor device 6 is mounted on a land and a voltage is applied, it is generated by the potential difference between the land on the side electrically connected to the second electrode layer 50 and the first electrode layer 30 constituting the circuit layer 90. Since the electric power line passes through the semiconductor substrate 10, conductor loss occurs due to the resistance of the semiconductor substrate. However, when the semiconductor substrate 10 has the above-mentioned shape, the volume of the lines of electric force passing through the semiconductor substrate 10 is reduced, and the conductor loss due to the resistance of the semiconductor substrate 10 can be reduced.
  • the semiconductor substrate 10 when the semiconductor substrate 10 is assumed to be a rectangular parallelepiped, the entire ridgeline portion of the first side surface 10e and the first main surface 10a of the semiconductor substrate 10 and the second side surface 10f and the first main surface 10a A third exposed portion 17 and a fourth exposed portion 18 are provided over the entire ridge line portion, respectively.
  • the electric lines of force that cause the conductor loss are generated between the land connected to the second external electrode 80 and the first electrode layer 30, the position far from the land connected to the second external electrode 80
  • the third exposed portion 17 and the fourth exposed portion 18 may not be provided around the first external electrode 70.
  • the angle ⁇ 2 formed by the virtual line 10e'obtained by extending the first side surface 10e and the third exposed portion 17 is not particularly limited, but is preferably 4 ° or more and 36 ° or less.
  • Examples of the material constituting the semiconductor substrate include silicon and the like.
  • the external dimensions of the semiconductor substrate are not particularly limited, but the length is preferably 200 ⁇ m or more and 600 ⁇ m or less, the thickness is 50 ⁇ m or more and 100 ⁇ m or less, and the width is 100 ⁇ m or more and 300 ⁇ m or less.
  • the material constituting the first electrode layer examples include metals such as Cu, Ag, Au, Al, Ni, Cr, and Ti, or conductors containing these metals. Further, the first metal layer may have two or more conductor layers made of the above-mentioned materials.
  • the thickness of the first electrode layer is not particularly limited, but is preferably 0.3 ⁇ m or more and 10 ⁇ m or less, and more preferably 0.5 ⁇ m or more and 3 ⁇ m or less.
  • Materials constituting the dielectric layer include oxides such as SiO 2 , Al 2 O 3 , HfO 2 , Ta 2 O 5 , ZrO 2 , and nitrides such as Si 3 N 4 , which have dielectric or insulating properties. Materials having the above can be mentioned.
  • the thickness of the dielectric layer is not particularly limited, but is preferably 0.02 ⁇ m or more and 2 ⁇ m or less.
  • the same material as the material constituting the first electrode layer can be preferably used.
  • the thickness of the second electrode layer is not particularly limited, but is preferably 0.3 ⁇ m or more and 10 ⁇ m or less, and more preferably 0.5 ⁇ m or more and 5 ⁇ m or less.
  • Examples of the material constituting the first external electrode and the second external electrode include Cu and Al.
  • a plating layer may be formed on the outermost surfaces of the first external electrode and the second external electrode.
  • Examples of the plating layer include an Au plating layer and a Sn plating layer.
  • the material constituting the first external electrode and the material constituting the second external electrode may be the same as each other or may be different from each other.
  • an insulating layer may be provided between the first main surface of the semiconductor substrate and the first electrode layer.
  • an insulating layer is provided between the first main surface of the semiconductor substrate and the first electrode layer, the current flowing from the first electrode layer to the semiconductor substrate can be suppressed.
  • the material constituting the insulating layer a material having higher electrical insulation property than the semiconductor substrate is preferable, and for example, oxides such as SiO 2 , Al 2 O 3 , HfO 2 , Ta 2 O 5 , ZrO 2 and Si 3 are used. nitrides of N 4 and the like.
  • the thickness of the insulating layer is not particularly limited, but is preferably 0.5 ⁇ m or more and 3 ⁇ m or less.
  • a protective layer for protecting the dielectric layer and / or the second electrode layer from moisture may be formed on a part of the dielectric layer and the second electrode layer.
  • the material constituting the protective layer include SiO 2 , Si 3 N 4 and the like.
  • the thickness of the protective layer is not particularly limited, but is preferably 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the entire circuit layer is preferably 5 ⁇ m or more and 30 ⁇ m or less.
  • a circuit layer is formed on the surface (first main surface) of the semiconductor wafer by photolithography or the like, and then the semiconductor wafer is formed by dicing. Examples thereof include a method of cutting and individualizing.
  • FIG. 9A, 9B and 9C are process diagrams schematically showing an example of the method for manufacturing the semiconductor device of the present invention.
  • a plurality of regions to be circuit layers 90 are formed on the surface of the semiconductor wafer 150.
  • anisotropic etching is performed on the region of the semiconductor wafer 150 where the circuit layer 90 is not formed.
  • a groove 112 is formed in a region of the semiconductor wafer 150 where the circuit layer 90 is not formed.
  • the groove 112 formed by anisotropic etching is inclined at a predetermined angle with respect to the surface (the surface serving as the first main surface) of the semiconductor wafer 150.
  • the groove 112 formed by anisotropic etching can be separated into individual pieces by cutting with a dicer or the like to obtain the semiconductor device 1.
  • the grooves 112 formed by anisotropic etching serve as the first exposed portion 13 and the second exposed portion 14 in the semiconductor device 1. Further, the surfaces of the semiconductor wafer 150 exposed by being cut by the dicer become the first end surface 10c and the second end surface 10d of the semiconductor substrate 10.
  • Examples of the anisotropic etching method include a method of immersing the semiconductor wafer in an alkaline solution such as NaOH when the material of the semiconductor wafer is Si and the surface on which the circuit layer is formed is a Si (100) surface.
  • an alkaline solution such as NaOH when the material of the semiconductor wafer is Si and the surface on which the circuit layer is formed is a Si (100) surface.
  • the Si (100) surface can be etched to form a groove along the Si (111) surface.
  • the Si (111) plane is inclined by 54.7 ° with respect to the Si (100) plane. Therefore, the angle ⁇ 1 formed by the groove formed by the anisotropic etching and the virtual line obtained by extending the first end surface 10c is 35.3 °.
  • FIG. 10A, 10B and 10C are process diagrams schematically showing another example of the method for manufacturing a semiconductor device of the present invention.
  • a plurality of regions to be circuit layers 90 are formed on the surface of the semiconductor wafer 150.
  • isotropic etching is performed on the region of the semiconductor wafer 150 where the circuit layer 90 is not formed.
  • a groove 114 is formed in a region of the semiconductor wafer 150 where the circuit layer 90 is not formed.
  • the individualized semiconductor device 2 can be obtained by cutting the groove 114 formed by isotropic etching with a dicer or the like.
  • the groove 114 formed by isotropic etching serves as the first exposed portion 13a in the semiconductor device 2. Further, the surfaces of the semiconductor wafer 150 exposed by being cut by the dicer become the first end surface 10c and the second end surface 10d of the semiconductor substrate 10.
  • Isotropic etching can be performed by, for example, a mixed acid of hydrofluoric acid and nitric acid.
  • FIG. 11A, 11B and 11C are process diagrams schematically showing still another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 11A first, a plurality of regions to be circuit layers 90 are formed on the surface of the semiconductor wafer 150.
  • FIG. 11B the first dicing using the blade to a depth of 30 to 70% of the thickness of the semiconductor wafer 150 with respect to the region where the circuit layer 90 of the semiconductor wafer 150 is not formed.
  • the individualized semiconductor device 3 can be obtained by performing the second dicing using a blade having a width narrower than that used in the first dicing.
  • the groove formed by the first dicing becomes the first exposed portion 13b in the semiconductor device 3.
  • the surfaces of the semiconductor wafer 150 exposed by the second dicing become the first end surface 10c and the second end surface 10d of the semiconductor substrate 10.
  • FIG. 12A, 12B and 12C are process diagrams schematically showing still another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 12A first, a plurality of regions to be circuit layers 90 are formed on the surface of the semiconductor wafer 150.
  • FIG. 12B the first dicing using the blade to a depth of 30 to 70% of the thickness of the semiconductor wafer 150 with respect to the region where the circuit layer 90 of the semiconductor wafer 150 is not formed.
  • the tapered groove 118 can be formed by dicing with a tapered blade such as a bevel blade or two blades arranged in a V shape.
  • the individualized semiconductor device 4 can be obtained by performing the second dicing using a blade having a width narrower than that used in the first dicing.
  • the groove formed by the first dicing becomes the first exposed portion 13c in the semiconductor device 4.
  • the surfaces of the semiconductor substrate 10 exposed by the second dicing become the first end surface 10c and the second end surface 10d of the semiconductor substrate 10.
  • the module of the present invention is electrically connected to the semiconductor device of the present invention, a first land electrically connected to the first external electrode, and the second external electrode, and is outside the circuit layer. It is characterized in that it is provided with a second land that is provided so as to project from the surface.
  • the module of the present invention includes the semiconductor device of the present invention, even if the second land electrically connected to the second external electrode projects outward from the circuit layer, the first Since the volume of the semiconductor substrate through which the electric power line generated from the electrode layer toward the second land passes is reduced, the conductor loss due to the resistance of the semiconductor substrate can be reduced.
  • FIG. 13 is a cross-sectional view schematically showing an example of the module of the present invention.
  • the module 100 is electrically connected to the semiconductor device 1, the first land 120 electrically connected to the first external electrode 70 of the semiconductor device 1, and the second external electrode 80 of the semiconductor device 1.
  • a second land 130 connected to is provided.
  • the first external electrode 70 and the first land 120, and the second external electrode 80 and the second land 130 are connected to each other by solder 140.
  • the second land 130 is provided so as to project outward from the circuit layer 90.
  • the first land 120 and the second land 130 are fixed on the substrate 110, respectively.
  • the total of the maximum thickness Ta of the first exposed portion 13 and the shortest distance Tb from the semiconductor substrate 10 to the second land 130 is preferably 35 ⁇ m or more and 235 ⁇ m or less.
  • the total of the maximum thickness Ta of the first exposed portion 13 and the shortest distance Tb from the semiconductor substrate 10 to the second land 130 is 35 ⁇ m or more and 235 ⁇ m or less, the effect of reducing the conductor loss is surely exhibited.
  • the maximum thickness Ta of the first exposed portion 13 is preferably 15 ⁇ m or more and 175 ⁇ m or less.
  • the shortest distance Tb from the semiconductor substrate 10 to the second land 130 is preferably 20 ⁇ m or more and 60 ⁇ m or less.
  • an alternating current is applied between the first land and the second land.
  • the conductor loss that occurs between the land connected to the second external electrode and the first electrode layer each time the current direction changes. , It occurs repeatedly every time the current direction changes.
  • the conductor loss that occurs every time the current direction changes can be reduced, so that the conductor loss can be reduced particularly when an alternating current is applied.
  • Examples of the materials constituting the first land and the second land include copper and gold.
  • a mold resin such as an epoxy resin is arranged between the second land and the semiconductor substrate. Since the mold resin has a higher relative permittivity than air, if the mold resin is arranged between the second land and the semiconductor substrate, the conductor loss generated between the second land and the semiconductor device becomes large. .. Since the conductor loss can be suppressed by using the module of the present invention, it is possible to suppress an increase in the conductor loss even when the mold resin is arranged between the second land and the semiconductor substrate.

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Abstract

厚さ方向に相対する第１主面及び第２主面と、厚さ方向に直交する長さ方向に相対する第１端面及び第２端面とを有する半導体基板と、半導体基板の第１主面に設けられた回路層とを備えた半導体装置であって、半導体基板は、半導体基板上に回路層が設けられていない第１端部領域を、長さ方向における第２外部電極側の端面である第１端面側に有し、第１端部領域には、半導体基板の第１主面以外が第１主面と第１端面の間に露出した第１露出部が設けられており、半導体基板の厚さ方向及び長さ方向に平行な方向において半導体基板を切断した切断面において、第１主面上に回路層が設けられている部分における半導体基板を厚さ方向の中央を境に２分割する分割線によって第１端部領域を厚さ方向に２分割した際に、第１主面側の領域である第１領域の面積が、第２主面側の領域である第２領域の面積よりも小さい、ことを特徴とする半導体装置。

Description

半導体装置及びモジュール
　本発明は、半導体装置及びモジュールに関する。
　半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、誘電体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
　例えば、特許文献１には、基板上に一方の電極と誘電体層と他方の電極とがこの順に積層され、他方の電極上を被覆する第１の絶縁層には他方の電極の上面の一部を露出する第１の開口部が形成され、第１の絶縁層上を被覆する第２の絶縁層には他方の電極の上面の一部を露出する第２の開口部が形成され、第２の開口部の開口寸法が第１の開口部の開口寸法よりも大きく形成され、凹部の表面が導電性水素バリア層で被覆されている誘電体キャパシタが開示されている。
　特許文献２には、支持基板の一表面に形成した第１の金属膜とこの第１の金属膜の上に形成した高誘電率を有する誘電体薄膜とこの誘電体薄膜の上に形成した第２の金属膜とからなり、かつ第２の金属膜の端部が誘電体薄膜の第１の金属膜から離れた位置にある容量素子が開示されている。また特許文献２には、熱処理時の応力集中を避けるために、支持基板に段差部を設けることが開示されている。
特開２００８－２５２０１１号公報 特開平０６－１４０２７５号公報
　しかしながら、特許文献１に記載された誘電体キャパシタを基板に実装して電圧を印加した場合に、基板が導体であると、基板上に設けられたランドと下地電極との間で電界が発生し、基板が上記電界の抵抗となって導体損失が生じてしまうという問題があった。
　また、特許文献２は、熱処理時の応力集中を避けるために、支持基板に段差部を設けることを開示している。しかしながら、特許文献２に記載された容量素子は、支持基板の裏側と第２の金属膜とが同一平面上に存在しないため、表面実装が容易でないという問題があった。
　本発明は、半導体基板の抵抗による導体損失を低減することのできる半導体装置及びモジュールを提供することを目的とする。
　本発明の半導体装置は、厚さ方向に相対する第１主面及び第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、上記半導体基板の上記第１主面に設けられた回路層とを備えた半導体装置であって、上記回路層は、上記半導体基板側に設けられた第１電極層と、上記第１電極層上に設けられた誘電体層と、上記誘電体層上に設けられた第２電極層と、上記第１電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第１外部電極と、上記第２電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、上記半導体基板は、上記半導体基板上に上記回路層が設けられていない第１端部領域を、上記長さ方向における上記第２外部電極側の端面である上記第１端面側に有し、上記第１端部領域には、上記半導体基板の上記第１主面以外が上記第１主面と上記第１端面の間に露出した第１露出部が設けられており、上記半導体基板の上記厚さ方向及び上記長さ方向に平行な方向において上記半導体基板を切断した切断面において、上記第１主面上に上記回路層が設けられている部分における上記半導体基板を厚さ方向の中央を境に２分割する分割線によって上記第１端部領域を厚さ方向に２分割した際に、上記第１主面側の領域である第１領域の面積が、上記第２主面側の領域である第２領域の面積よりも小さい、ことを特徴とする。
　また、本発明のモジュールは、本発明の半導体装置と、上記第１外部電極と電気的に接続された第１ランドと、上記第２外部電極と電気的に接続されると共に、上記回路層よりも外側に突出して設けられた第２ランドと、を備えることを特徴とする。
　本発明によれば、半導体基板の抵抗による導体損失を低減することのできる半導体装置及びモジュールを提供することができる。
図１は、本発明の半導体装置の一例を模式的に示す斜視図である。 図２は、図１におけるＡ－Ａ線断面図である。 図３は、本発明の半導体装置の別の一例を模式的に示す断面図である。 図４は、本発明の半導体装置のさらに別の一例を模式的に示す断面図である。 図５は、本発明の半導体装置のさらに別の一例を模式的に示す断面図である。 図６は、本発明の半導体装置を構成する回路層の一例を模式的に示す断面図である。 図７は、本発明の半導体装置のさらに別の一例を模式的に示す斜視図である。 図８は、図７におけるＢ－Ｂ線断面図である。 図９Ａ、図９Ｂ及び図９Ｃは、本発明の半導体装置の製造方法の一例を模式的に示す工程図である。 図１０Ａ、図１０Ｂ及び図１０Ｃは、本発明の半導体装置の製造方法の別の一例を模式的に示す工程図である。 図１１Ａ、図１１Ｂ及び図１１Ｃは、本発明の半導体装置の製造方法のさらに別の一例を模式的に示す工程図である。 図１２Ａ、図１２Ｂ及び図１２Ｃは、本発明の半導体装置の製造方法のさらに別の一例を模式的に示す工程図である。 図１３は、本発明のモジュールの一例を模式的に示す断面図である。
　以下、本発明の半導体装置及びモジュールについて説明する。
　しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の好ましい構成を２つ以上組み合わせたものもまた本発明である。
［半導体装置］
　本発明の半導体装置は、厚さ方向に相対する第１主面及び第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、上記半導体基板の上記第１主面に設けられた回路層とを備えた半導体装置であって、上記回路層は、上記半導体基板側に設けられた第１電極層と、上記第１電極層上に設けられた誘電体層と、上記誘電体層上に設けられた第２電極層と、上記第１電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第１外部電極と、上記第２電極層に電気的に接続されると共に、上記回路層の上記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、上記半導体基板は、上記半導体基板上に上記回路層が設けられていない第１端部領域を、上記長さ方向における上記第２外部電極側の端面である上記第１端面側に有し、上記第１端部領域には、上記半導体基板の上記第１主面以外が上記第１主面と上記第１端面の間に露出した第１露出部が設けられており、上記半導体基板の上記厚さ方向及び上記長さ方向に平行な方向において上記半導体基板を切断した切断面において、上記第１主面上に上記回路層が設けられている部分における上記半導体基板を厚さ方向の中央を境に２分割する分割線によって上記第１端部領域を厚さ方向に２分割した際に、上記第１主面側の領域である第１領域の面積が、上記第２主面側の領域である第２領域の面積よりも小さい、ことを特徴とする。
　本発明の半導体装置の一例について、図１及び図２を用いて説明する。
　図１は、本発明の半導体装置の一例を模式的に示す斜視図であり、図２は、図１におけるＡ－Ａ線断面図である。
　図１に示すように、半導体装置１は、半導体基板１０と、回路層９０とを備える。
　半導体基板１０は、厚さ方向（Ｔ方向）に相対する第１主面１０ａ及び第２主面１０ｂと、厚さ方向（Ｔ方向）に直交する長さ方向（Ｌ方向）に相対する第１端面１０ｃ及び第２端面１０ｄと、厚さ方向（Ｔ方向）及び長さ方向（Ｌ方向）に直交する幅方向（Ｗ方向）に相対する第１側面１０ｅ及び第２側面１０ｆとを有する。
　半導体基板１０を構成する第１主面１０ａ、第２主面１０ｂ、第１端面１０ｃ、第２端面１０ｄ、第１側面１０ｅ及び第２側面１０ｆは平滑な面である必要はなく、凹凸が形成されていてもよい。
　厚さ方向（Ｔ方向）に相対する第１主面１０ａ及び第２主面１０ｂは互いに略平行であればよい。従って、第１主面１０ａ及び第２主面１０ｂが厚さ方向に厳密に直交している必要はない。
　長さ方向（Ｌ方向）に相対する第１端面１０ｃ及び第２端面１０ｄは互いに略平行であればよい。従って、第１端面１０ｃ及び第２端面１０ｄが、長さ方向に厳密に直交している必要はない。
　幅方向（Ｗ方向）に相対する第１側面１０ｅ及び第２側面１０ｆは互いに略平行であればよい。従って、第１側面１０ｅ及び第２側面１０ｆが、幅方向に厳密に直交している必要はない。
　従って、本発明の半導体装置を構成する半導体基板について、第１の主面１０ａと第２の主面１０ｂ、第１の端面１０ｃと第２の端面２０ｄ、第１の側面１０ｅと第２の側面１０ｆとが、それぞれ厳密に直交している必要はない。
　本明細書においては、長さ方向（Ｌ方向）及び厚さ方向（Ｔ方向）に平行な半導体装置１又は半導体基板１０の断面をＬＴ断面という。また、幅方向（Ｗ方向）及び厚さ方向（Ｔ方向）に平行な半導体装置１又は半導体基板１０の断面をＷＴ断面という。また、長さ方向（Ｌ方向）及び幅方向（Ｗ方向）に平行な半導体装置１又は半導体基板１０の断面をＬＷ断面という。
　回路層９０は、半導体基板１０の第１主面１０ａ上に設けられており、半導体基板１０側とは反対側の表面に第１外部電極７０及び第２外部電極８０が露出している。
　第１外部電極７０は半導体基板１０の第２端面１０ｄ側に設けられており、第２外部電極８０は半導体基板１０の第１端面１０ｃ側に設けられている。
　図２に示すように、半導体装置１を構成する半導体基板１０の第１主面１０ａには絶縁層２０が設けられており、絶縁層２０上には回路層９０が設けられている。回路層９０は、絶縁層２０上に設けられる第１電極層３０と、第１電極層３０上に設けられる誘電体層４０と、誘電体層４０上に設けられる第２電極層５０と、第１電極層３０に電気的に接続されると共に、回路層９０の半導体基板１０側とは反対側の表面に引き出される第１外部電極７０と、第２電極層５０に電気的に接続されると共に、回路層９０の半導体基板１０側とは反対側の表面に引き出される第２外部電極８０とを備える。
　誘電体層４０の表面及び第２電極層５０の一部の表面上には、保護層６０が設けられている。
　絶縁層２０は、半導体基板１０の第１主面１０ａと第１電極層３０との間に設けられている。
　なお図２では、半導体基板１０の第１主面１０ａの全域に回路層９０が設けられているが、半導体基板１０の第１主面１０ａ上に回路層９０が設けられていない領域があってもよい。
　さらに、半導体基板１０は、半導体基板１０上に回路層９０が設けられていない第１端部領域１１及び第２端部領域１２を有する。半導体基板１０の第２外部電極８０側の端面である第１端面１０ｃ側に第１端部領域１１が配置され、第１外部電極７０側の端面である第２端面１０ｄ側に第２端部領域１２が配置されている。
　第１端部領域１１は、回路層９０の第１端面１０ｃ側の端部９０ｃから半導体基板１０の第１端面１０ｃまでの領域を指す。また、第２端部領域１２は、回路層９０の第２端面１０ｄ側の端部９０ｄから第２端面１０ｄまでの領域を指す。
　第１端部領域１１には、第１露出部１３が設けられている。
　第１露出部１３は、半導体基板１０の第１主面１０ａ以外が、第１主面１０ａと第１端面１０ｃの間に露出する部分である。
　第１端部領域１１では、第１主面１０ａ上に回路層９０が設けられている部分における半導体基板１０を厚さ方向の中央を境に２分割する分割線によって第１端部領域１１を厚さ方向に２分割した際に、第１主面１０ａ側の領域である第１領域１１ａの面積Ｓ１が、第２主面１０ｂ側の領域である第２領域１１ｂの面積Ｓ２よりも小さい。
　すなわち、半導体基板１０は、半導体基板１０を直方体と仮定した場合の第１主面１０ａと第１端面１０ｃとの稜線部に、面取りが施されたような形状となっている。
　半導体装置をランド上に実装して電圧を印加した場合に、第２電極層に電気的に接続されたランドと、回路層を構成する第１電極層との電位差によって生じる電気力線が半導体基板を通過するので、半導体基板の抵抗による導体損失が生じる。しかし、半導体基板１０が上記のような形状であると、電気力線が半導体基板１０を通過する体積が減少し、半導体基板の抵抗による導体損失を低減することができる。
　第２端部領域１２には、第２露出部１４が設けられている。
　第２露出部１４は、半導体基板１０の第１主面１０ａ以外が、第１主面１０ａと第２端面１０ｄの間に露出する部分である。
　第２端部領域１２では、第１主面１０ａ上に回路層９０が設けられている部分における半導体基板１０を厚さ方向の中央を境に２分割する分割線によって第２端部領域１２を厚さ方向に２分割した際に、第１主面１０ａ側の領域である第３領域１２ａの面積Ｓ３が、第２主面１０ｂ側の領域である第４領域１２ｂの面積Ｓ４よりも小さい。
　なお、半導体装置を基板に実装した際に、第１電極層と、該第１電極層と電気的に接続されているランドとの間には電位差が生じない。従って、図２における第２露出部１４には、導体損失を低減させる効果がない。そのため、第２端部領域には、第２露出部が設けられていなくてもよい。ただし、半導体装置の重量バランスを調整する観点や、製造コストを低減させる観点からは、第２端部領域に第２露出部が設けられていることが好ましい。さらに、第１露出部の形状と第２露出部の形状とが略線対称となっていることが好ましい。
　図２において、第１露出部１３は、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３までの長さ方向における距離が、第１主面１０ａから第２主面１０ｂに向かって線形に変化している勾配形状である。
　第２露出部１４は、第１露出部１３と略線対称の形状である。
　図２では、第１端面１０ｃを延長して得られる仮想線１０ｃ’と第１露出部１３とのなす角θ１が３５．３°となっている。
　第１端面１０ｃを延長して得られる仮想線１０ｃ’と第１露出部１３とのなす角θ１は特に限定されないが、４°以上、３６°以下であることが好ましい。
　半導体基板１０の厚さに対する第１露出部１３の最大厚さの割合は、３０％以上、７０％以下であることが好ましい。
　半導体基板の厚さに対する第１露出部の最大厚さの割合が３０％未満の場合、導体損失を充分に低減できない場合がある。一方、半導体基板の厚さに対する第１露出部の最大厚さの割合が７０％を超える場合、衝撃によって半導体装置が損傷するチッピングが生じやすくなる場合がある。
　なお、第１露出部とは、半導体基板の第１主面以外の部分が第１主面と第１端面の間に露出している部分を指す。また、第１露出部の最大厚さとは、半導体基板を第１端面から見た場合の第１露出部の最大高さであり、半導体基板を第１端面側から見た時の半導体基板の高さから、第１端面の高さ（高さ方向の長さ）を引いたものである。
　半導体基板のＬＴ断面において、第１端面を延長して得られる仮想線から第１露出部までの長さ方向における距離の最大長さは、５μｍ以上、２０μｍ以下であることが好ましい。
　本発明の半導体装置において、第１露出部の形状は、上述した形状に限定されるものではない。第１露出部の形状の他の一例について、図３、図４及び図５を用いて説明する。
　図３は、本発明の半導体装置の別の一例を模式的に示す断面図である。
　半導体装置２は、半導体基板１０の第１主面１０ａ上に回路層９０が形成されていない第１端部領域１１を有する。第１端部領域１１には、第１露出部１３ａが形成されている。
　半導体装置２では、第１露出部１３ａの厚さが最大となる部分で第１露出部１３ａを厚さ方向に２分割した際の、第１主面１０ａ側の領域１３ａ１における、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３ａまでの長さ方向における距離の変化Δｄ１が、第２主面１０ｂ側の領域１３ａ２における、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３ａまでの長さ方向における距離の変化Δｄ２よりも小さい。
　図４は、本発明の半導体装置のさらに別の一例を模式的に示す断面図である。
　半導体装置３は、半導体基板１０上に回路層９０が形成されていない第１端部領域１１を有する。第１端部領域１１には、第１露出部１３ｂが形成されている。
　半導体装置３は、第１主面１０ａ側に設けられて、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３ｂまでの長さ方向における距離が変化しない領域１３ｂ１と、第２主面１０ｂ側に設けられて、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３ｂまでの長さ方向における距離が変化する領域１３ｂ２とを有する。
　図５は、本発明の半導体装置のさらに別の一例を模式的に示す断面図である。
　半導体装置４は、半導体基板１０上に回路層９０が形成されていない第１端部領域１１を有する。第１端部領域１１には、第１露出部１３ｃが形成されている。
　半導体装置４は、第１主面１０ａ側に設けられて、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３ｃまでの長さ方向における距離が線形で変化している領域１３ｃ１と、第２主面１０ｂ側に設けられて、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１露出部１３ｃまでの長さ方向における距離が、第１主面１０ａから第２主面１０ｂに向かって非線形に変化している領域１３ｃ２とを有する。
　なお、図１、図２、図３、図４及び図５には、第１端部領域に第１露出部が形成されていない領域が存在しない例を記載しているが、本発明の半導体装置においては、第１端部領域の一部に第１露出部が形成されていない領域が存在してもよい。
　本発明の半導体装置の一実施例においては、ＬＴ断面において、半導体基板の第１端面を延長した仮想線から第１電極層までの長さ方向における距離が、仮想線から第２電極層までの長さ方向における距離よりも長いことが好ましい。
　図６は、本発明の半導体装置を構成する回路層の一例を模式的に示す断面図である。
　図６に示す半導体装置５では、半導体基板１０の第１端面１０ｃを延長して得られる仮想線１０ｃ’から第１電極層３０までの長さ方向における距離Ｌ１が、第１端面１０ｃを延長して得られる仮想線１０ｃ’から第２電極層５０までの長さ方向における距離Ｌ２よりも長くなっている。
　Ｌ１がＬ２よりも長いと、半導体装置５を基板に実装して電圧を印加した際に、第２外部電極８０と接続されるランド等の導体と第１電極層３０との間に生じる電気力線を第２電極層５０によって遮蔽することができるため、導体損失を抑制することができる。
　距離Ｌ１と距離Ｌ２の差（距離Ｌ３）は特に限定されないが、５μｍ以上、２００μｍ以下であることが好ましい。
　上記距離Ｌ３が５μｍ未満であると、第２外部電極と接続されるランド等の導体に対して第１電極層から発生する電気力線を、第２電極層が充分に遮蔽できない場合がある。一方、上記距離Ｌ３が２００μｍを超えると、第１電極層と第２電極層とが対向する領域が狭くなり、半導体装置が所望の静電容量を発揮できない場合がある。
　本発明の半導体装置の一実施形態では、半導体基板が、半導体基板上に回路層が設けられていない第１側部領域を第１側面側に有し、上記第１側部領域には、半導体基板の第１主面以外が、第１主面と第１側面の間に露出した第３露出部が設けられていることが好ましい。
　ＷＴ断面において、第１主面上に回路層が設けられている部分における半導体基板を厚さ方向の中央を境に２分割する分割線によって第１側部領域を厚さ方向に２分割した際に、第１主面側の領域である第５領域の面積が、第２主面側の領域である第６領域の面積よりも小さいことが好ましい。
　また、本発明の半導体装置の一実施形態では、半導体基板が、半導体基板上に回路層が設けられていない第２側部領域を第２側面側に有し、上記第２側部領域には、半導体基板の第１主面以外が、第１主面と第２側面の間に露出した第４露出部が設けられていることが好ましい。
　ＷＴ断面において、第１主面上に回路層が設けられている部分における半導体基板を厚さ方向の中央を境に２分割する分割線によって第２側部領域を厚さ方向に２分割した際に、第１主面側の領域である第７領域の面積が、第２主面側の領域である第８領域の面積よりも小さいことが好ましい。
　さらに、第３露出部の形状と第４露出部の形状とが略線対称となっていることが好ましい。
　図７は、本発明の半導体装置のさらに別の一例を模式的に示す斜視図であり、図８は、図７におけるＢ－Ｂ線断面図である。
　図７及び図８に示すように、半導体装置６を構成する半導体基板１０は、半導体基板１０上に回路層９０が設けられていない第１側部領域１５及び第２側部領域１６を有する。半導体基板１０の第１側面１０ｅ側に第１側部領域１５が配置され、第２側面１０ｆ側に第２側部領域１６が配置されている。
　第１側部領域１５は、回路層９０の第１側面１０ｅ側の端部９０ｅから半導体基板１０の第１側面１０ｅまでの領域を指す。また、第２側部領域１６は、回路層９０の第２側面１０ｆ側の端部９０ｆから第２側面１０ｆまでの領域を指す。
　第１側部領域１５には、第３露出部１７が設けられている。
　第３露出部１７は、半導体基板１０の第１主面１０ａ以外が、第１主面１０ａと第１側面１０ｅの間に露出する部分である。
　第１側部領域１５では、第１主面１０ａ上に回路層９０が設けられている部分における半導体基板１０を厚さ方向の中央を境に２分割する分割線によって第１側部領域１５を厚さ方向に２分割した際に、第１主面１０ａ側の領域である第５領域１５ａの面積Ｓ５が、第２主面１０ｂ側の領域である第６領域１５ｂの面積Ｓ６よりも小さい。
　すなわち、半導体基板１０は、半導体基板１０を直方体と仮定した場合の第１主面１０ａと第１側面１０ｅとの稜線部に、面取りが施されたような形状となっている。
　第２側部領域１６には、第４露出部１８が設けられている。
　第４露出部１８は、半導体基板１０の第１主面１０ａ以外が、第１主面１０ａと第２側面１０ｆの間に露出する部分である。
　第４露出部１８は、第３露出部１７と略線対称の形状である。
　第２側部領域１６では、第１主面１０ａ上に回路層９０が設けられている部分における半導体基板１０を厚さ方向の中央を境に２分割する分割線によって第２側部領域１６を厚さ方向に２分割した際に、第１主面１０ａ側の領域である第７領域１６ａの面積Ｓ７が、第２主面１０ｂ側の領域である第８領域１６ｂの面積Ｓ８よりも小さい。
　すなわち、半導体基板１０は、半導体基板１０を直方体と仮定した場合の第１主面１０ａと第２側面１０ｆとの稜線部に、面取りが施されたような形状となっている。
　半導体装置６をランド上に実装して電圧を印加した場合に、第２電極層５０に電気的に接続された側のランドと、回路層９０を構成する第１電極層３０との電位差によって生じる電気力線が、半導体基板１０を通過するので、半導体基板の抵抗による導体損失が生じる。しかし、半導体基板１０が上記のような形状であると、電気力線が半導体基板１０を通過する体積が減少し、半導体基板１０の抵抗による導体損失を低減することができる。
　なお、図７では、半導体基板１０を直方体と仮定した場合の、半導体基板１０の第１側面１０ｅと第１主面１０ａの稜線部の全域、及び、第２側面１０ｆと第１主面１０ａの稜線部の全域に、それぞれ、第３露出部１７及び第４露出部１８が設けられている。ここで、導体損失の原因となる電気力線は、第２外部電極８０に接続されるランドと第１電極層３０との間で生じるため、第２外部電極８０に接続されるランドから遠い位置、例えば、第１外部電極７０の周囲には、第３露出部１７及び第４露出部１８が設けられていなくてもよい。
　第１側面１０ｅを延長して得られる仮想線１０ｅ’と第３露出部１７とのなす角θ２は特に限定されないが、４°以上、３６°以下であることが好ましい。
　以下、本発明の半導体装置を構成する各構成について説明する。
　半導体基板を構成する材料としては、シリコン等が挙げられる。
　半導体基板の電気抵抗率は、１０－５Ωｃｍ以上、１０５Ωｃｍ以下であることが好ましい。
　半導体基板の外形寸法は特に限定されないが、長さが２００μｍ以上、６００μｍ以下、厚さが５０μｍ以上、１００μｍ以下、幅が１００μｍ以上、３００μｍ以下であることが好ましい。
　第１電極層を構成する材料としては、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等の金属又はこれらの金属を含む導電体が挙げられる。
　また、第１の金属層は、上述した材料からなる２層以上の導電体層を有していてもよい。
　第１電極層の厚さは特に限定されないが、０．３μｍ以上、１０μｍ以下であることが好ましく、０．５μｍ以上、３μｍ以下がより好ましい。
　誘電体層を構成する材料としては、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物や、Ｓｉ３Ｎ４等の窒化物等の、誘電性又は絶縁性を有する材料が挙げられる。
　誘電体層の厚さは特に限定されないが、０．０２μｍ以上、２μｍ以下であることが好ましい。
　第２電極層を構成する材料としては、第１電極層を構成する材料と同様のものを好適に用いることができる。
　第２電極層の厚さは特に限定されないが、０．３μｍ以上、１０μｍ以下であることが好ましく、０．５μｍ以上、５μｍ以下であることがより好ましい。
　第１外部電極及び第２外部電極を構成する材料としては、Ｃｕ、Ａｌ等が挙げられる。
　第１外部電極及び第２外部電極の最表面には、めっき層が形成されていてもよい。
　めっき層としては、Ａｕめっき層やＳｎめっき層等が挙げられる。
　第１外部電極を構成する材料と第２外部電極を構成する材料は、互いに同じであってもよく、異なっていてもよい。
　本発明の半導体装置は、半導体基板の第１主面と第１電極層との間に、絶縁層が設けられていてもよい。
　半導体基板の第１主面と第１電極層との間に絶縁層が設けられていると、第１電極層から半導体基板へ流れる電流を抑制することができる。
　絶縁層を構成する材料としては、半導体基板よりも電気絶縁性が高い材料が好ましく、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物や、Ｓｉ３Ｎ４等の窒化物等が挙げられる。
　絶縁層の厚さは特に限定されないが、０．５μｍ以上、３μｍ以下であることが好ましい。
　本発明の半導体装置は、誘電体層上及び第２電極層上の一部に、誘電体層及び／又は第２電極層を水分から保護するための保護層が形成されていてもよい。
　保護層を構成する材料としては、ＳｉＯ２、Ｓｉ３Ｎ４等が挙げられる。
　保護層の厚さは特に限定されないが、０．５μｍ以上、５μｍ以下であることが好ましい。
　回路層全体の厚さは、５μｍ以上、３０μｍ以下であることが好ましい。
［半導体装置の製造方法］
　本発明の半導体装置を製造する方法としては、例えば、半導体基板の第１主面上に回路層が設けられた半導体装置に対して、半導体基板の、長さ方向の第２外部電極側の端面（本発明の半導体装置においては、第１端面）と第１主面との稜線部に対して、面取り処理を施す方法が挙げられる。このとき、第１主面上に形成された回路層の一部と、該誘電体層の半導体基板側に必要に応じて配置されている絶縁層とを、半導体装置の機能を阻害しない範囲において取り除いてもよい。
　一方、本発明の半導体装置を一度に大量に製造する方法としては、例えば、半導体ウェハの表面（第１主面となる面）にフォトリソグラフィ等によって回路層を形成した後、ダイシングによって半導体ウェハを切断し、個片化する方法が挙げられる。
　図９Ａ、図９Ｂ及び図９Ｃは、本発明の半導体装置の製造方法の一例を模式的に示す工程図である。
　図９Ａに示すように、まず、半導体ウェハ１５０の表面に、回路層９０となる領域を複数個形成する。
　続いて、図９Ｂに示すように、半導体ウェハ１５０の回路層９０が形成されていない領域に対して、異方性エッチングを行う。異方性エッチングを行うことにより、半導体ウェハ１５０の回路層９０が形成されていない領域に溝１１２が形成される。異方性エッチングにより形成された溝１１２は、半導体ウェハ１５０の表面（第１主面となる面）に対して所定の角度で傾斜している。
　最後に、図９Ｃに示すように、異方性エッチングにより形成された溝１１２をダイサー等で切断することによって個片化し、半導体装置１を得ることができる。異方性エッチングにより形成された溝１１２が、半導体装置１における第１露出部１３及び第２露出部１４となる。また、ダイサーで切断されることにより露出する半導体ウェハ１５０の表面が、半導体基板１０の第１端面１０ｃ及び第２端面１０ｄとなる。
　異方性エッチングの方法としては、例えば、半導体ウェハの材質がＳｉで、回路層が形成されている面がＳｉ（１００）面の場合、ＮａＯＨのようなアルカリ溶液に浸漬する方法が挙げられる。
　アルカリ溶液に半導体基板を浸漬することで、Ｓｉ（１００）面をエッチングして、Ｓｉ（１１１）面に沿った溝を形成することができる。Ｓｉ（１１１）面はＳｉ（１００）面に対して５４．７°傾斜している。従って、異方性エッチングにより形成された溝と第１端面１０ｃを延長して得られる仮想線とのなす角θ１は、３５．３°となる。
　図１０Ａ、図１０Ｂ及び図１０Ｃは、本発明の半導体装置の製造方法の別の一例を模式的に示す工程図である。
　図１０Ａに示すように、まず、半導体ウェハ１５０の表面に、回路層９０となる領域を複数個形成する。
　続いて、図１０Ｂに示すように、半導体ウェハ１５０の回路層９０が形成されていない領域に対して、等方性エッチングを行う。等方性エッチングを行うことにより、半導体ウェハ１５０の回路層９０が形成されていない領域に溝１１４が形成される。
　最後に、図１０Ｃに示すように、等方性エッチングにより形成された溝１１４をダイサー等で切断することによって、個片化された半導体装置２を得ることができる。
　等方性エッチングにより形成された溝１１４が、半導体装置２における第１露出部１３ａとなる。また、ダイサーで切断されることにより露出する半導体ウェハ１５０の表面が、半導体基板１０の第１端面１０ｃ及び第２端面１０ｄとなる。
　等方性エッチングは、例えばフッ酸と硝酸の混酸により行うことができる。
　図１１Ａ、図１１Ｂ及び図１１Ｃは、本発明の半導体装置の製造方法のさらに別の一例を模式的に示す工程図である。
　図１１Ａに示すように、まず、半導体ウェハ１５０の表面に、回路層９０となる領域を複数個形成する。
　続いて、図１１Ｂに示すように、半導体ウェハ１５０の回路層９０が形成されていない領域に対して、半導体ウェハ１５０の厚さの３０～７０％の深さまで、ブレードを用いて１回目のダイシングを行い、溝１１６を形成する。
　最後に、図１１Ｃに示すように、１回目のダイシングで用いたブレードよりも幅の狭いブレードを用いて２回目のダイシングを行うことにより、個片化された半導体装置３を得ることができる。
　１回目のダイシングにより形成された溝が、半導体装置３における第１露出部１３ｂとなる。また、２回目のダイシングによって露出する半導体ウェハ１５０の表面が、半導体基板１０の第１端面１０ｃ及び第２端面１０ｄとなる。
　図１２Ａ、図１２Ｂ及び図１２Ｃは、本発明の半導体装置の製造方法のさらに別の一例を模式的に示す工程図である。
　図１２Ａに示すように、まず、半導体ウェハ１５０の表面に、回路層９０となる領域を複数個形成する。
　続いて、図１２Ｂに示すように、半導体ウェハ１５０の回路層９０が形成されていない領域に対して、半導体ウェハ１５０の厚さの３０～７０％の深さまで、ブレードを用いて１回目のダイシングを行い、先細り形状の溝１１８を形成する。先細り形状の溝１１８は、ベベルブレード等の先細り形状のブレードやＶ字状に配置された２枚のブレード等によってダイシングを行うことで形成することができる。
　最後に、図１２Ｃに示すように、１回目のダイシングで用いたブレードよりも幅の狭いブレードを用いて２回目のダイシングを行うことにより、個片化された半導体装置４を得ることができる。
　１回目のダイシングにより形成された溝が、半導体装置４における第１露出部１３ｃとなる。また、２回目のダイシングによって露出する半導体基板１０の表面が、半導体基板１０の第１端面１０ｃ及び第２端面１０ｄとなる。
［モジュール］
　本発明のモジュールは、本発明の半導体装置と、上記第１外部電極と電気的に接続された第１ランドと、上記第２外部電極と電気的に接続されると共に、上記回路層よりも外側に突出して設けられた第２ランドと、を備えることを特徴とする。
　本発明のモジュールは、本発明の半導体装置を備えているため、第２外部電極と電気的に接続される第２ランドが、回路層よりも外側に突出していた場合であっても、第１電極層から第２ランドに向かって生じる電気力線が通過する半導体基板の体積が小さくなるため、半導体基板の抵抗による導体損失を低減することができる。
　図１３は、本発明のモジュールの一例を模式的に示す断面図である。
　図１３に示すように、モジュール１００は、半導体装置１と、半導体装置１の第１外部電極７０と電気的に接続された第１ランド１２０と、半導体装置１の第２外部電極８０と電気的に接続された第２ランド１３０とを備える。第１外部電極７０と第１ランド１２０、及び、第２外部電極８０と第２ランド１３０は、互いにはんだ１４０によって接続されている。
　第２ランド１３０は、回路層９０よりも外側に突出して設けられている。第１ランド１２０及び第２ランド１３０はそれぞれ、基板１１０上に固定されている。
　第１露出部１３の最大厚みＴａと、半導体基板１０から第２ランド１３０までの最短距離Ｔｂとの合計は、３５μｍ以上、２３５μｍ以下であることが好ましい。
　半導体基板１０から第２ランド１３０までの最短距離Ｔｂが長いほど、半導体基板１０と第２ランド１３０との間で発生する電気力線が弱まるため、第１露出部１３の最大厚みＴａを短くすることができる。第１露出部１３の最大厚みＴａと、半導体基板１０から第２ランド１３０までの最短距離Ｔｂの合計が３５μｍ以上、２３５μｍ以下であると、導体損失を低減する効果が確実に発揮される。
　第１露出部１３の最大厚みＴａは、１５μｍ以上、１７５μｍ以下であることが好ましい。
　半導体基板１０から第２ランド１３０までの最短距離Ｔｂは、２０μｍ以上、６０μｍ以下であることが好ましい。
　本発明のモジュールでは、第１ランドと第２ランドとの間に交流電流が印加されることが好ましい。
　第１ランドと第２ランドとの間に交流電流が印加される場合、電流方向が変化する毎に、第２の外部電極に接続されるランドと第１電極層との間で生じる導体損失が、電流方向が変化する毎に繰り返し発生する。これに対して、本発明のモジュールでは、電流方向が変化する度に生じる導体損失を低減させることができるため、交流電流が印加される場合に特に導体損失を低減することができる。
　第１ランド及び第２ランドを構成する材料は、銅、金等が挙げられる。
　本発明のモジュールでは、第２ランドと半導体基板との間にエポキシ樹脂等のモールド樹脂が配置されていることが好ましい。
　モールド樹脂は、空気よりも比誘電率が高いため、第２ランドと半導体基板との間にモールド樹脂が配置されると、第２ランドと半導体装置との間で生じる導体損失が大きくなってしまう。本発明のモジュールを用いると導体損失を抑制することができるため、第２ランドと半導体基板との間にモールド樹脂が配置される場合であっても、導体損失の増大を抑制することができる。
　１、２、３、４、５、６　半導体装置
　１０　半導体基板
　１０ａ　第１主面
　１０ｂ　第２主面
　１０ｃ　第１端面
　１０ｃ’　第１端面を延長して得られる仮想線
　１０ｄ　第２端面
　１０ｅ　第１側面
　１０ｅ’　第１側面を延長して得られる仮想線
　１０ｆ　第２側面
　１１　第１端部領域
　１１ａ　第１領域
　１１ｂ　第２領域
　１２　第２端部領域
　１２ａ　第３領域
　１２ｂ　第４領域
　１３、１３ａ、１３ｂ、１３ｃ　第１露出部
　１３ａ１　第１露出部を厚さ方向に２分割した際の第１主面側の領域
　１３ａ２　第１露出部を厚さ方向に２分割した際の第２主面側の領域
　１３ｂ１　仮想線から第１露出部までの長さ方向における距離が変化しない領域
　１３ｂ２　仮想線から第１露出部までの長さ方向における距離が変化する領域
　１３ｃ１　仮想線から第１露出部までの長さ方向における距離が線形で変化している領域
　１３ｃ２　仮想線から第１露出部までの長さ方向における距離が非線形で変化している領域
　１４　第２露出部
　１５　第１側部領域
　１５ａ　第５領域
　１５ｂ　第６領域
　１６　第２側部領域
　１６ａ　第７領域
　１６ｂ　第８領域
　１７　第３露出部
　１８　第４露出部
　２０　絶縁層
　３０　第１電極層
　４０　誘電体層
　５０　第２電極層
　６０　保護層
　７０　第１外部電極
　８０　第２外部電極
　９０　回路層
　９０ｃ　回路層の第１端面側の端部
　９０ｄ　回路層の第２端面側の端部
　９０ｅ　回路層の第１側面側の端部
　９０ｆ　回路層の第２側面側の端部
　１００　モジュール
　１１０　基板
　１１２　異方性エッチングにより形成された溝
　１１４　等方性エッチングにより形成された溝
　１１６、１１８　ブレードにより形成された溝
　１２０　第１ランド
　１３０　第２ランド
　１４０　はんだ
　１５０　半導体ウェハ
　Ｓ１　第１領域の面積
　Ｓ２　第２領域の面積
　Ｓ３　第３領域の面積
　Ｓ４　第４領域の面積
　Ｓ５　第５領域の面積
　Ｓ６　第６領域の面積
　Ｓ７　第７領域の面積
　Ｓ８　第８領域の面積
　Ｔａ　第１露出部の最大厚み
　Ｔｂ　半導体基板から第２ランドまでの最短距離
　θ１　第１端面を延長して得られる仮想線と第１露出部とのなす角
　θ２　第１側面を延長して得られる仮想線と第３露出部とのなす角
　Δｄ１、Δｄ２　仮想線から第１露出部までの長さ方向における距離の変化

Claims (18)

  1. 　厚さ方向に相対する第１主面及び第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有する半導体基板と、
    　前記半導体基板の前記第１主面に設けられた回路層とを備えた半導体装置であって、
    　前記回路層は、前記半導体基板側に設けられた第１電極層と、前記第１電極層上に設けられた誘電体層と、前記誘電体層上に設けられた第２電極層と、前記第１電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第１外部電極と、前記第２電極層に電気的に接続されると共に、前記回路層の前記半導体基板とは反対側の表面に引き出される第２外部電極と、を備え、
    　前記半導体基板は、前記半導体基板上に前記回路層が設けられていない第１端部領域を、前記長さ方向における前記第２外部電極側の端面である前記第１端面側に有し、
    　前記第１端部領域には、前記半導体基板の前記第１主面以外が前記第１主面と前記第１端面の間に露出した第１露出部が設けられており、
    　前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１主面上に前記回路層が設けられている部分における前記半導体基板を厚さ方向の中央を境に２分割する分割線によって前記第１端部領域を厚さ方向に２分割した際に、前記第１主面側の領域である第１領域の面積が、前記第２主面側の領域である第２領域の面積よりも小さい、ことを特徴とする半導体装置。
  2. 　前記第１露出部は、前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離が、前記第１主面から前記第２主面に向かって線形に変化している勾配形状である、請求項１に記載の半導体装置。
  3. 　前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１端面を延長して得られる仮想線と前記第１露出部とのなす角は、４°以上３６°以下である請求項２に記載の半導体装置。
  4. 　前記第１露出部は、前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離が、前記第１主面から前記第２主面に向かって非線形に変化している形状であり、
    　前記第１露出部の厚さが最大となる部分で前記第１露出部を前記厚さ方向に２分割した際の、前記第１主面側の領域における、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離の変化が、前記第２主面側の領域における、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離の変化よりも小さい、請求項１に記載の半導体装置。
  5. 　前記第１露出部は、前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１主面側に設けられて、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離が変化しない領域と、前記第２主面側に設けられて、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離が変化する領域とを有する形状である、請求項１に記載の半導体装置。
  6. 　前記第１露出部は、前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１主面側に設けられて、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離が線形で変化している領域と、前記第２主面側に設けられて、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離が非線形で変化している領域とを有する形状である、請求項１に記載の半導体装置。
  7. 　前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記半導体基板の厚さに対する前記第１露出部の最大厚さの割合は、３０％以上、７０％以下である、請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１端面を延長して得られる仮想線から前記第１露出部までの前記長さ方向における距離の最大長さが５μｍ以上、２０μｍ以下である、請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記半導体基板は、前記第１主面上に前記回路層が設けられていない第２端部領域を、前記長さ方向における前記第１外部電極側の端面である前記第２端面側に有し、
    　前記第２端部領域には、前記半導体基板の前記第１主面以外が前記第１主面と前記第２端面の間に露出した第２露出部が設けられており、
    　前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１主面上に前記回路層が設けられている部分における前記半導体基板を厚さ方向の中央を境に２分割する分割線によって前記第２端部領域を厚さ方向に２分割した際に、前記第１主面側の領域である第３領域の面積が、前記第２主面側の領域である第４領域の面積よりも小さい、請求項１～８のいずれか１項に記載の半導体装置。
  10. 　前記半導体基板の前記厚さ方向及び前記長さ方向に平行な方向において前記半導体基板を切断した切断面において、前記第１露出部の形状と前記第２露出部の形状とが略線対称となっている、請求項９に記載の半導体装置。
  11. 　前記半導体基板は、前記第１主面上に前記回路層が設けられていない第１側部領域を前記第１側面側に有し、
    　前記第１側部領域には、前記半導体基板の前記第１主面以外が前記第１主面と前記第１側面の間に露出した第３露出部が設けられており、
    　前記半導体基板の前記厚さ方向及び前記幅方向に平行な方向において前記半導体基板を切断した切断面において、前記第１主面上に前記回路層が設けられている部分における前記半導体基板を厚さ方向の中央を境に２分割する分割線によって前記第１側部領域を厚さ方向に２分割した際に、前記第１主面側の領域である第５領域の面積が、前記第２主面側の領域である第６領域の面積よりも小さい、請求項１～１０のいずれか１項に記載の半導体装置。
  12. 　前記半導体基板は、前記第１主面上に前記回路層が設けられていない第２側部領域を前記第２側面側に有し、
    　前記第２側部領域には、前記半導体基板の前記第１主面以外が前記第１主面と前記第２側面の間に露出した第４露出部が設けられており、
    　前記半導体基板の前記厚さ方向及び前記幅方向に平行な方向において前記半導体基板を切断した切断面において、前記第１主面上に前記回路層が設けられている部分における前記半導体基板を厚さ方向の中央を境に２分割する分割線によって前記第２側部領域を厚さ方向に２分割した際に、前記第１主面側の領域である第７領域の面積が、前記第２主面側の領域である第８領域の面積よりも小さい、請求項１１に記載の半導体装置。
  13. 　前記半導体基板の前記厚さ方向及び前記幅方向に平行な方向において前記半導体基板を切断した切断面において、前記第３露出部の形状と前記第４露出部の形状とが略線対称となっている、請求項１２に記載の半導体装置。
  14. 　前記半導体基板の前記第１主面と前記回路層との間には、絶縁層が設けられている請求項１～１３のいずれか１項に記載の半導体装置。
  15. 　請求項１～１４のいずれか１項に記載の半導体装置と、
    　前記第１外部電極と電気的に接続された第１ランドと、
    　前記第２外部電極と電気的に接続されると共に、前記回路層よりも外側に突出して設けられた第２ランドと、を備えることを特徴とするモジュール。
  16. 　前記第１ランドと前記第２ランドとの間に交流電流が印加される、請求項１５に記載のモジュール。
  17. 　前記第２ランドと前記半導体基板との間にはモールド樹脂が配置されている、請求項１５又は１６に記載のモジュール。
  18. 　前記第１露出部の最大厚みと前記半導体基板から前記第２ランドまでの最短距離の合計が、３５μｍ以上、２３５μｍ以下である請求項１５～１７のいずれか１項に記載のモジュール。
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