WO2017026233A1 - コンデンサ - Google Patents

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WO2017026233A1
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capacitor
dielectric layer
terminal electrode
porous substrate
conductive porous
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服部　和生
徳之 井上
洋昌 佐伯
健介 青木
伊藤　賢
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株式会社村田製作所
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    • H01G9/15—Solid electrolytic capacitors

Definitions

  • the present invention relates to a capacitor.
  • a capacitor having a smaller size, a large capacity, and a low equivalent series resistance (ESR) has been demanded.
  • ESR equivalent series resistance
  • a conductive polymer capacitor using a porous metal foil for the anode and a conductive polymer for the cathode is known, and generally has a higher capacitance. If obtained, the dielectric layer is made thinner.
  • a capacitor having a thin dielectric layer in order to increase the capacitance has a low withstand voltage and is relatively easily broken.
  • Patent Document 1 a multilayer capacitor in which a dielectric layer and an electrode layer are stacked is known.
  • Patent Document 1 the multilayer capacitor described in Patent Document 1 produces hysteresis characteristics when a ferroelectric is used, and thus is not necessarily suitable for increasing the capacity.
  • An object of the present invention is to provide a capacitor that satisfies all the requirements of small size, high capacitance, low ESR, non-polarity, fail-safe (that is, series structure), and one-piece.
  • the present inventors have formed a dielectric layer on a conductive porous substrate, and formed two or more upper electrodes on the dielectric layer. It has been found that a capacitor that satisfies all the requirements of capacitance, low ESR, non-polarity, fail-safe (ie, series structure) and monolithic can be provided.
  • At least two capacitance forming portions composed of a dielectric layer formed on the porous portion and an upper electrode formed on the dielectric layer are electrically connected in series.
  • a capacitor is provided in which all of the at least two capacitance forming portions are formed on one conductive porous substrate.
  • a dielectric layer is formed on a conductive porous substrate, and at least two upper electrodes are formed thereon, that is, two or more capacitance forming portions are formed.
  • FIG. 1 is a schematic perspective view of a capacitor 1a according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line xx of the capacitor 1a shown in FIG.
  • FIG. 3 is a cross-sectional view schematically showing the porous structure of the capacitor 1a shown in FIG.
  • FIG. 4 is a schematic perspective view of the capacitor 1b according to the embodiment of the present invention.
  • FIG. 5 is a schematic sectional view taken along line xx of the capacitor 1b shown in FIG.
  • FIG. 6 is a schematic perspective view of the capacitor 1c in one embodiment of the present invention.
  • FIG. 7 is a schematic sectional view taken along line xx of the capacitor 1c shown in FIG. FIG.
  • FIG. 8 is a schematic perspective view of the capacitor 1d according to one embodiment of the present invention.
  • FIG. 9 is a schematic sectional view taken along line xx of the capacitor 1d shown in FIG.
  • FIG. 10 is a schematic perspective view of the capacitor 1e according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view along line xx of the capacitor 1e shown in FIG.
  • FIG. 12 is a schematic perspective view showing the configuration of the capacitor 1e shown in FIG. 10 excluding the terminal electrode and the protection part.
  • FIG. 13 is a schematic perspective view of the capacitor 1f according to one embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view along line xx of capacitor 1f shown in FIG. FIG.
  • FIG. 15 is a schematic perspective view showing an aspect in which a plurality of capacitors 1f shown in FIG. 13 are connected.
  • 16A to 16D are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 1.
  • FIG. FIGS. 16E to 16H are schematic cross-sectional views for explaining the manufacture of the capacitor of the first embodiment.
  • 17A to 17C are schematic cross-sectional views for explaining the manufacture of the capacitor of the second embodiment.
  • 17D to 17F are schematic cross-sectional views for explaining the manufacture of the capacitor according to the second embodiment.
  • 18A to 18C are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 3.
  • FIG. 18 (d) to 18 (f) are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 3.
  • FIGS. 18 (g) to 18 (i) are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 3.
  • FIG. FIGS. 19A to 19C are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 4.
  • FIGS. 19D to 19F are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 4.
  • FIGS. 19G to 19H are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 4.
  • FIGS. 20A to 20C are schematic cross-sectional views for explaining the manufacture of the capacitor of the fifth embodiment.
  • 20D to 20F are schematic cross-sectional views for explaining the manufacture of the capacitor of the fifth embodiment.
  • 20 (g) to 20 (h) are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 5.
  • FIG. 19A to 19C are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 4.
  • FIGS. 19D to 19F are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 4.
  • FIG. 20 (i) to 20 (k) are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 5.
  • FIG. 21A to 21C are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 6.
  • FIG. 21D to 21E are schematic cross-sectional views for explaining the manufacture of the capacitor of Example 6.
  • FIG. 22 is a schematic perspective view for explaining the collective substrate cutting step according to the sixth embodiment.
  • FIG. 1 is a schematic perspective view of a capacitor 1a according to an embodiment of the present invention
  • FIG. 2 is a schematic cross-sectional view
  • FIG. 3 is a schematic cross-sectional view of a porous portion.
  • the capacitor 1a of this embodiment has a substantially rectangular parallelepiped shape as shown in FIG. 1 and FIG. 2, and is roughly located on the conductive porous substrate 2 and the conductive porous substrate 2.
  • the dielectric layer 4 has a first upper electrode 6 and a second upper electrode 8 located on the dielectric layer 4.
  • a first terminal electrode 10 is formed on the first upper electrode 6, and a second terminal electrode 12 is formed on the second upper electrode 8. These are covered with the protective layer 14 so that only the upper surfaces of the first terminal electrode 10 and the second terminal electrode 12 are exposed.
  • the conductive porous substrate 2, the dielectric layer 4, and the first upper electrode 6 constitute a first capacitance forming portion.
  • the conductive porous substrate 2, the dielectric layer 4, and the second upper electrode 8 constitute a second capacitance forming portion. That is, the first capacitance forming portion and the second capacitance forming portion are formed on one main surface of one conductive porous substrate 2, and these are electrically connected by the conductive porous substrate 2. Are connected in series. By applying a voltage between the first terminal electrode 10 and the second terminal electrode 12, charges can be accumulated in the dielectric layer 4.
  • the electroconductive porous base material 2 has a porous part in one main surface (upper main surface in FIG. 2), it is not shown in FIG. 2 for simplicity. A schematic cross-sectional view of the porous portion is shown in FIG.
  • This type of capacitor is advantageous in terms of low profile because all terminals are present on one surface. Moreover, it is advantageous when the capacitor is used by being embedded in a substrate.
  • FIG. 4 is a schematic perspective view of a capacitor 1b according to another embodiment of the present invention
  • FIG. 5 is a schematic cross-sectional view thereof.
  • the capacitor 1b of the present embodiment has a substantially rectangular parallelepiped shape as shown in FIGS. 4 and 5, and is roughly one of the main conductive porous substrate 22 and the main conductive porous substrate 22.
  • a second dielectric layer 24 having a first dielectric layer 24 located on the surface and a first upper electrode 26 located on the first dielectric layer 24 and located on another main surface of the conductive porous substrate 22. It has a dielectric layer 28 and a second upper electrode 30 located on the second dielectric layer 28.
  • a first terminal electrode 32 is formed on the first upper electrode 26, and a second terminal electrode 34 is formed on the second upper electrode 30.
  • the conductive porous substrate 22, the first dielectric layer 24, and the first upper electrode 26 constitute a first capacitance forming part.
  • the conductive porous substrate 22, the second dielectric layer 28, and the second upper electrode 30 constitute a second capacitance forming part. That is, the first capacitance forming portion and the second capacitance forming portion are formed on another main surface of one conductive porous substrate 22, and these are electrically connected by the conductive porous substrate 22. Are connected in series.
  • one electrostatic capacity forming portion can be formed on the entire main surface of the conductive porous substrate. Therefore, the electrostatic capacity forming portion can be enlarged, and a larger electrostatic capacity can be formed. This is advantageous in that a capacity can be obtained.
  • FIG. 6 is a schematic perspective view of a capacitor 1c according to still another embodiment of the present invention
  • FIG. 7 is a schematic cross-sectional view thereof.
  • the capacitor 1c of the present embodiment has a substantially rectangular parallelepiped shape as shown in FIGS. 6 and 7, and is roughly a conductive porous base material 42 and one main porous conductive base material 42.
  • the second dielectric layer 44 has a first dielectric layer 44 located on the surface and a first upper electrode 46 located on the first dielectric layer 44, and is located on another main surface of the conductive porous substrate 42.
  • a dielectric layer 48 and a second upper electrode 50 located on the second dielectric layer 48 are included.
  • a first terminal electrode 52 is formed on the first upper electrode 46, and a second terminal electrode 54 is formed on the second upper electrode 50.
  • the first terminal electrode 52 extends to one end (left end in FIG. 7) of the capacitor and is formed to cover the end face.
  • the second terminal electrode 54 extends to another end (right end in FIG. 7) of the capacitor and is formed to cover another end face.
  • the first terminal electrode 52 and the second terminal electrode 54 are electrically separated from the conductive porous substrate 42 by the protective layer 56.
  • the first terminal electrode 52 and the second terminal electrode 54 are also electrically separated from each other by the protective layer 56.
  • the terminal electrode portion is covered with another metal layer 58.
  • the conductive porous substrate 42, the first dielectric layer 44, and the first upper electrode 46 constitute a first capacitance forming portion.
  • the conductive porous substrate 42, the second dielectric layer 48, and the second upper electrode 50 constitute a second capacitance forming part. That is, the first capacitance forming portion and the second capacitance forming portion are formed on another main surface of one conductive porous substrate 42, and these are electrically connected by the conductive porous substrate 42. Are connected in series.
  • the capacitor having such an aspect can be easily mounted on the surface since the first terminal electrode and the second terminal electrode are present at both ends in addition to being able to obtain a larger capacitance like the capacitor 1b. This is advantageous.
  • FIG. 8 is a schematic perspective view of a capacitor 1d according to still another embodiment of the present invention
  • FIG. 9 is a schematic cross-sectional view thereof.
  • the capacitor 1d of the present embodiment has a substantially rectangular parallelepiped shape as shown in FIGS. 8 and 9, and is roughly located on the conductive porous substrate 61 and the conductive porous substrate 61.
  • the dielectric layer 62 includes a first upper electrode 63 and a second upper electrode 64 located on the dielectric layer 62.
  • a first terminal electrode 65 is formed on the first upper electrode 63, and a second terminal electrode 66 is formed on the second upper electrode 64.
  • a third terminal electrode 67 is formed on the main surface of the conductive porous substrate 61 that does not have a dielectric layer.
  • the conductive porous substrate 61, the dielectric layer 62, and the first upper electrode 63 constitute a first capacitance forming portion.
  • the conductive porous substrate 61, the dielectric layer 62, and the second upper electrode 64 constitute a second capacitance forming part. That is, the first capacitance forming portion and the second capacitance forming portion are formed on one main surface of one conductive porous substrate 2, and these are electrically connected by the conductive porous substrate 61. Are connected in series.
  • the capacitor of this aspect is advantageous in that common mode noise can be suppressed by connecting the third terminal electrode to the ground.
  • FIG. 10 is a schematic perspective view of a capacitor 1e according to still another embodiment of the present invention
  • FIG. 11 is a schematic cross-sectional view thereof
  • FIG. 12 is a schematic perspective view of a configuration excluding the terminal electrode and the protection portion.
  • the capacitor 1e of the present embodiment includes a plurality of capacitance forming portions and a terminal electrode directly drawn from the plurality of conductive porous substrates on one conductive porous substrate 71. (Also referred to as “third terminal electrode” in this embodiment).
  • the capacitor 1e of this embodiment schematically includes a conductive porous substrate 71, a dielectric layer 72 positioned on the conductive porous substrate 71, and a first upper electrode 73 positioned on the dielectric layer 72. And a second upper electrode 74.
  • a first terminal electrode 75 is formed on the first upper electrode 73
  • a second terminal electrode 76 is formed on the second upper electrode 74.
  • a third terminal electrode 77 directly connected to the conductive porous substrate 71 is formed on the conductive porous substrate 71.
  • the conductive porous substrate 71, the dielectric layer 72, and the first upper electrode 73 constitute a first capacitance forming part.
  • the conductive porous substrate 71, the dielectric layer 72, and the second upper electrode 74 constitute a second capacitance forming part.
  • One main surface of the conductive porous substrate 71 has a plurality of sections (or regions) defined by a rectangular lattice, and the first capacitance forming portion and the second capacitance are included in the sections. Either a forming part or a third terminal electrode is provided.
  • the first capacitance forming section or the second capacitance forming section and the third terminal electrode 77 are alternately arranged, that is, all the sections adjacent to the section having the capacitance forming section are the third.
  • All the compartments including the terminal electrode and adjacent to the compartment provided with the third terminal electrode include the first capacitance forming portion or the second capacitance forming portion.
  • a voltage between the first terminal electrode 75 and the second terminal electrode 76 charges can be accumulated in the dielectric layer 72.
  • positioning of a 1st electrostatic capacity formation part and a 2nd electrostatic capacity formation part is not limited to the example to show in figure, Arbitrary electrostatic capacity formation parts are made into a 1st electrostatic capacity formation part or a 2nd electrostatic capacity formation part. It can be a capacity forming portion.
  • the capacitor 1e is used so that two capacitance forming portions (first capacitance forming portion or second capacitance forming portion) are electrically connected in series. That is, one of the first capacitance forming portion and the second capacitance forming portion is connected to the positive electrode, and the other is connected to the negative electrode.
  • the present invention is not limited to this, and only an arbitrary terminal may be exposed.
  • all the third terminal electrodes may be covered with a protective layer or the like and not exposed. Further, only one first terminal electrode and one second terminal electrode may be exposed.
  • the capacitor of this aspect has a plurality of terminals, thereby reducing the equivalent series resistance (ESR) and equivalent series inductance (ESL) of the entire capacitor. This is advantageous in that it can be reduced.
  • FIG. 13 is a schematic perspective view of a capacitor 1f according to still another embodiment of the present invention
  • FIG. 14 is a schematic cross-sectional view thereof.
  • the capacitor 1 f of the present embodiment schematically includes a conductive porous substrate 81, a first dielectric layer 82 positioned on the conductive porous substrate 81, and a first Two dielectric layers 83, and a first upper electrode 84 and a second upper electrode 85 positioned on the first dielectric layer 82 and the second dielectric layer 83, respectively.
  • a first terminal electrode 86 is formed on the first upper electrode 84
  • a second terminal electrode 87 is formed on the second upper electrode 85.
  • the conductive porous substrate 81 has a high porosity portion 88 having a relatively high porosity and a low porosity portion 89 having a relatively low porosity on one main surface side (main surface on the upper side of the drawing).
  • the conductive porous substrate 81 has a support portion 90 on the other main surface (main surface on the lower side in the drawing) side. That is, the high porosity portion 88 and the low porosity portion 89 constitute one main surface of the conductive porous substrate 81, and the support portion 90 constitutes the other main surface of the conductive porous substrate 81.
  • a third terminal electrode 91 is formed on the support portion 90 of the conductive porous substrate 81.
  • An insulating portion 92 exists between the low porosity portion 89 and the dielectric layers 82 and 83 at the end portion of the capacitor 1 f of the present embodiment.
  • the conductive porous substrate 81, the first dielectric layer 82, and the first upper electrode 84 constitute a first capacitance forming portion.
  • the conductive porous substrate 81, the second dielectric layer 83, and the second upper electrode 85 constitute a second capacitance forming part. That is, the first capacitance forming portion and the second capacitance forming portion are formed on one main surface of one conductive porous substrate 81.
  • the first upper electrode 84 and the first terminal electrode 86, and the second upper electrode 85 and the second terminal electrode 87 are electrically separated by a groove portion (half cut portion) 93.
  • the first capacitance forming portion and the second capacitance forming portion are electrically connected in series by the conductive porous substrate 81.
  • the conductive porous substrate 81 By applying a voltage between the first terminal electrode 86 and the second terminal electrode 87, charges can be accumulated in the first dielectric layer 82 and the second dielectric layer 83.
  • the capacitor of this aspect has a plurality of terminals, thereby reducing the equivalent series resistance (ESR) and equivalent series inductance (ESL) of the entire capacitor. This is advantageous in that it can be reduced. Further, since the first terminal electrode and the second terminal electrode are present on one surface, it is advantageous in that surface mounting is easy.
  • ESR equivalent series resistance
  • ESL equivalent series inductance
  • the capacitor 1f has two capacitance forming portions, but is not limited to this mode.
  • the capacitor of the present invention may have a mode in which four capacitors 1f are gathered as shown in FIG. By adopting a shape in which a plurality of capacitors 1f exist in this way, it is possible to cancel the generated magnetic field, reduce the inductance, and improve the high-frequency performance.
  • the half cut part may be filled with an insulating material.
  • the insulating material is not particularly limited, and examples thereof include an insulating glass material, an insulating ceramic material, and an insulating resin material.
  • the insulating material is preferably an insulating resin material, specifically an epoxy resin, a polyimide resin, or a fluororesin, and more preferably an epoxy resin.
  • the capacitor 1f has the third terminal electrode 91, it may be replaced with an insulating resin.
  • the insulating resin can be an epoxy resin, a polyimide resin, or a fluororesin, and more preferably an epoxy resin.
  • the conductive porous substrate has a porous portion, and the material and configuration thereof are not limited as long as the surface is conductive.
  • the conductive porous substrate may be a porous metal substrate formed from a conductive metal, or a non-conductive material such as a porous silica material, a porous carbon material, a porous ceramic sintered material.
  • a conductive layer may be formed on the surface of a body or the like.
  • the conductive porous substrate is a porous metal substrate.
  • the metal constituting the porous metal substrate examples include aluminum, tantalum, nickel, copper, titanium, niobium and iron metals, and alloys such as stainless steel and duralumin.
  • the porous metal substrate is an aluminum porous substrate.
  • the conductive porous substrate may have porosity only on one main surface, or may have porosity on two main surfaces, depending on the desired capacitor structure. Further, the position of the porous portion, the number of installation, the size, the shape, etc. are not particularly limited.
  • the porosity in the porous portion of the conductive porous substrate is preferably 20% or more, more preferably 30% or more, still more preferably 50% or more, and more preferably 60% or more.
  • the porosity of the porous portion may be preferably 90% or less, more preferably 80% or less.
  • porosity refers to the proportion of voids in the conductive porous substrate at a predetermined location.
  • the porosity can be measured as follows.
  • the voids in the porous portion can be finally filled with a dielectric layer and an upper electrode in the process of manufacturing a capacitor.
  • the “porosity” does not take into account the material filled in this way.
  • the filled portion is also calculated as a void.
  • the conductive porous substrate is processed by a FIB (Focused Ion Beam) microsampling method into a thin sample having a thickness of 60 nm or less.
  • a porous part is not specifically limited, Preferably it is 30 times or more and 10,000 times or less, More preferably, they are 50 times or more and 5,000 times or less, for example, 300 times or more and 600 times or less.
  • the area expansion ratio means a surface area per unit projected area. The surface area per unit projected area can be determined from the amount of nitrogen adsorbed at the liquid nitrogen temperature using a BET specific surface area measuring device.
  • the area expansion ratio can also be obtained by the following method.
  • An STEM (scanning transmission electron microscope) image of the cross section of the sample (cross section obtained by cutting in the thickness direction) is taken over the entire thickness (height) T direction with a width X (if multiple shots cannot be taken at once, a plurality of Images may be concatenated).
  • the total path length L (total length of the pore surface) of the pore surface of the obtained cross section of width X height T is measured.
  • the total path length of the pore surface in the regular quadrangular prism region with the cross section having the width X height T as one side surface and the porous substrate surface as one bottom surface is LX.
  • the conductive porous substrate has a porous portion (hereinafter also referred to as “high porosity portion”) and a low porosity portion like the capacitor 1f.
  • the low porosity portion is a region having a lower porosity than the high porosity portion.
  • the low porosity portion may not have pores.
  • the porosity of the low porosity portion is preferably 60% or less of the porosity of the high porosity portion, and the porosity of 50% or less of the porosity of the high porosity portion. More preferably, it is a rate.
  • the porosity of the low porosity portion is preferably 20% or less, and more preferably 10% or less. Further, the porosity of the low porosity portion may be 0%.
  • the low porosity portion contributes to improvement of the mechanical strength of the capacitor.
  • the low porosity part is not an essential element.
  • size, a shape, etc. are not specifically limited.
  • a dielectric layer (first dielectric layer or second dielectric layer) is formed on the conductive porous substrate, specifically, on the porous portion.
  • the shape of the dielectric layer is not particularly limited, and can be various shapes depending on the purpose.
  • the dielectric layer 4 may be formed on one main surface of the conductive porous substrate 2.
  • the dielectric layers 24 and 28 may be formed on both main surfaces of the conductive porous substrate 22.
  • the dielectric layer 72 may be formed only on a part of the conductive porous substrate.
  • the material for forming the dielectric layer is not particularly limited as long as it is insulative, but preferably, AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ), AlTiO x , SiTiO x , HfO.
  • the thickness of the dielectric layer is not particularly limited, but is preferably 5 nm to 100 nm, for example, and more preferably 10 nm to 50 nm.
  • the thickness of the dielectric layer is not particularly limited, but is preferably 5 nm to 100 nm, for example, and more preferably 10 nm to 50 nm.
  • the dielectric layer is preferably formed by a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) etc.
  • a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) etc.
  • CVD method or the ALD method is more preferable, and the ALD method is particularly preferable.
  • an upper electrode (first upper electrode or second upper electrode) is formed on the dielectric layer.
  • the material constituting the upper electrode is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru, Pd , Ta and alloys thereof such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, and TaN, metal oxynitrides, and conductive polymers (eg, PEDOT (poly (3,4- Ethylenedioxythiophene)), polypyrrole, polyaniline) and the like.
  • TiN or TiON is preferable, and TiN is more preferable.
  • the thickness of the upper electrode is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the upper electrode to 3 nm or more, the resistance of the upper electrode itself can be reduced.
  • the upper electrode is not particularly limited, but can be formed by, for example, an ALD method, a chemical vapor deposition (CVD) method, plating, bias sputtering, a Sol-Gel method, or a conductive polymer filling method.
  • the base material is a porous base material, it is possible to form a more uniform and dense film up to the fine pores. Therefore, the upper electrode is preferably formed by the ALD method.
  • a conductive film is formed by the ALD method, and a conductive material, preferably a material having a lower electrical resistance, is formed thereon by the ALD method or other methods.
  • the pores may be filled with.
  • a terminal electrode (first terminal electrode or second terminal electrode) is formed on the upper electrode.
  • the terminal electrode (third terminal electrode) directly connected to the conductive porous substrate is formed on the conductive porous substrate.
  • the material constituting the terminal electrode is not particularly limited, and examples thereof include metals such as Ag, Pd, Ni, Cu, Sn, Au, and Pb, and alloys thereof.
  • the materials constituting the first to third terminal electrodes may be the same or different.
  • the method for forming the terminal electrode is not particularly limited, and for example, electrolytic plating, electroless plating, CVD, vapor deposition, sputtering, baking of conductive paste, or the like can be used, and electrolytic plating or electroless plating is preferable.
  • an insulating portion may be provided at the end of the capacitor. By installing the insulating portion, it is possible to prevent a short circuit (short circuit) between the upper electrode and the conductive porous base material installed thereon.
  • the insulating portion is present on the entire low porosity portion, but is not limited thereto, and may be present only on a part of the low porosity portion. Over the high porosity part.
  • the insulating portion is located between the low porosity portion and the dielectric layer, but is not limited to this.
  • the insulation part should just be located between an electroconductive porous base material and an upper electrode, for example, may be located between a dielectric material layer and an upper electrode.
  • the material for forming the insulating portion is not particularly limited as long as it is insulative, but a resin having heat resistance is preferable when the ALD method is used later.
  • a resin having heat resistance is preferable when the ALD method is used later.
  • the insulating material forming the insulating portion various glass materials, ceramic materials, polyimide resins, and fluorine resins are preferable.
  • the thickness of the insulating part is not particularly limited, but it may be 1 ⁇ m or more from the viewpoint of more reliably preventing end face discharge and short-circuiting between the electrodes when individualizing each part. For example, it may be 5 ⁇ m or more or 10 ⁇ m or more. Further, from the viewpoint of reducing the height of the capacitor, the thickness is preferably 100 ⁇ m or less, and may be, for example, 50 ⁇ m or less or 20 ⁇ m or less.
  • the protection part is formed so that only the upper surface is exposed.
  • the material constituting the protective part is not particularly limited as long as it is insulating, and may be an insulating inorganic material such as insulating ceramic, glass, or an insulating organic material such as resin.
  • the method for forming the protective part is not particularly limited, and a dispenser, plating, laminating, CVD, vapor deposition, sputtering, screen printing, inkjet, or the like can be used.
  • the other metal layer may be a single layer or a plurality of layers. By forming the other metal layer, solder erosion can be suppressed or soldering can be improved.
  • Examples of the material constituting the other metal layer include metals such as Ag, Pd, Ni, Cu, Sn, Au, and Pb, and alloys thereof.
  • the method for forming the other metal layer is not particularly limited, and for example, electrolytic plating, electroless plating, CVD method, vapor deposition, sputtering, baking of conductive paste, and the like can be used, and electrolytic plating or electroless plating is preferable.
  • Sn and Ni layers can be formed.
  • the capacitor of the present invention has no polarity.
  • such a capacitor can increase the capacitance and decrease the ESR even though it has no polarity.
  • the plurality of capacitance forming portions are electrically connected in series, even when the dielectric layer of one capacitance forming portion is broken, the entire capacitor element is prevented from being short-circuited. be able to.
  • the capacitor of the present invention has been described above with respect to the capacitors 1a, 1b, 1c, 1d, 1e, and 1f of the above embodiment, but the present invention is not limited to this, and various modifications can be made.
  • the capacitor of the present invention has layers other than the layers shown in the above embodiments between each layer, for example, between the conductive porous substrate and the dielectric layer, or between the dielectric layer and the upper electrode. May be.
  • the terminal electrode is formed on the conductive porous substrate or the upper electrode, but these are not essential elements and may be omitted.
  • the first capacitance forming portion or the second capacitance forming portion and the third terminal electrode are alternately present.
  • the present invention is not limited thereto, and the first capacitance forming portion or the second electrostatic capacitance forming portion is not limited thereto.
  • the capacitance forming part and the third terminal electrode may be present in any section.
  • the capacitor according to the present invention has two or more capacitance forming portions, and these are electrically connected in series, so that both high capacitance and low ESR can be achieved while fail-safe. Meet the conditions. Furthermore, the capacitor of the present invention has a high withstand voltage because the capacitance forming portions are electrically connected in series. Further, the capacitor of the present invention has no polarity and can connect any electrode (in the above embodiment, the first terminal electrode or the second terminal electrode) to the negative electrode side or the positive electrode side. Therefore, when connecting the capacitor of the present invention to an electronic component such as a circuit, it is not necessary to check the polarity, and the mounting operation is simplified. Moreover, problems such as capacitor failure and circuit short-circuit due to reverse polarity mounting do not occur.
  • condenser 1a The aluminum etching foil 101 which has a porous part was prepared as an electroconductive porous base material (FIG. 16 (a)).
  • an AlOx layer 102 as a dielectric layer was formed with a thickness of 20 nm on the entire main surface of one of the conductive porous substrates by ALD (FIG. 16B).
  • a mask 103 is formed on the dielectric layer 102 by screen-printing a polyimide resin (FIG. 16C), and then a TiN layer 104 as an upper electrode is formed on the entire substrate surface by ALD. And a thickness of 20 nm (FIG. 16D).
  • the mask 103 was removed (FIG.
  • Example 2 Manufacture of the capacitor
  • the aluminum etching foil 201 which has a porous part in both main surfaces was prepared (FIG.17 (a)).
  • an ALD method is used to form an AlOx layer 202 as a dielectric layer with a thickness of 20 nm on both main surfaces of the aluminum etching foil (FIG. 17B), and then a TiN layer 203 as an upper electrode is formed. And a thickness of 20 nm (FIG. 17C).
  • a copper layer 204 as a terminal electrode was formed on the upper electrode 203 by plating (FIG. 17D).
  • the substrate is cut with a laser to divide each element (FIG. 17 (e)), and a glass layer 205 as a protective layer is formed around the element (FIG. 17 (f)).
  • the capacitor of Example 2 having the structure shown in FIG.
  • Example 3 Manufacture of the capacitor
  • the aluminum etching foil 301 which has a porous part in both main surfaces was prepared (FIG.18 (a)).
  • an AlOx layer 302 as a dielectric layer is formed with a thickness of 20 nm on both main surfaces of the aluminum etching foil 301 by the ALD method (FIG. 18B), and then a TiN layer 303 as an upper electrode.
  • a copper layer 304 as an extraction electrode was formed on the upper electrode 303 by plating (FIG. 18D).
  • the substrate was cut with a laser and cut into each element (FIG.
  • Example 18E a glass layer 305 as a protective layer was formed around the element (FIG. 18F).
  • a part of the protective layer 305 was removed (FIG. 18G), and a plating resist 306 was formed on a part of the protective layer 305 (FIG. 18H).
  • a copper layer 307 as a terminal electrode is formed on the extraction electrode 304 and the protective layer 305 by electroless plating (FIG. 18I), and a structure similar to the structure shown in FIGS.
  • the capacitor of Example 3 was obtained (this example has a plating resist).
  • Example 4 Manufacture of the capacitor
  • the aluminum etching foil 401 which has a porous part was prepared (FIG.19 (a)).
  • an ALD method was used to form an AlOx layer 402 as a dielectric layer with a thickness of 20 nm on one entire main surface of the conductive porous substrate (FIG. 19B).
  • a mask 403 is formed on the dielectric layer 402 by screen printing a polyimide resin (FIG. 19C), and then a TiN layer 404 as an upper electrode is formed on the entire upper surface of the substrate by ALD. And 20 nm in thickness (FIG. 19D).
  • a copper layer 405 as a terminal electrode was formed on the upper electrode 404 and on the back surface of the conductive porous substrate 401 by plating (FIG. 19E).
  • the mask 403 is removed (FIG. 19F), the substrate is cut with a laser and cut into each element (FIG. 19G), and a glass layer 406 as a protective layer is formed (FIG. 19). (H)), a capacitor of Example 4 having the structure shown in FIGS. 8 and 9 was obtained.
  • Example 5 Manufacture of the capacitor
  • the aluminum etching foil 501 which has a porous part was prepared as an electroconductive porous base material (FIG. 20 (a)).
  • a mask 502 is formed on the aluminum etching foil 501 by screen-printing a polyimide resin (FIG. 20B), and then an AlOx layer 503 as a dielectric layer is formed on the entire upper surface of the substrate by ALD. Was formed with a thickness of 20 nm (FIG. 20C).
  • a glass layer 504 as a protective layer was formed (FIG.
  • a TiN layer 505 as an upper electrode was formed with a thickness of 20 nm on the entire upper surface of the substrate by ALD (see FIG. e)).
  • a copper layer 506 as a first terminal electrode or a second terminal electrode was formed by plating (FIG. 20 (f)), and the mask 502 was removed (FIG. 20 (g)).
  • the central part of the TiN layer 505 and the copper layer 506 on the protective layer 504 was removed by laser (FIG. 20 (h)), and a copper layer 507 as a third terminal electrode was formed by plating (17 (i )).
  • the substrate is cut with a laser and cut into each element (FIG. 20 (j)) to form a glass layer 508 as a protective layer (FIG. 20 (k)), as shown in FIG. 10 and FIG.
  • a capacitor of Example 5 having a simple structure was obtained.
  • Example 6 Manufacture of capacitor 1f
  • thickness is 50 ⁇ m
  • porous part (high porosity part) 602 is formed only on one side
  • support part 603 is provided on the other side
  • surface expansion rate is about 200 times.
  • a commercially available aluminum edge foil for aluminum electrolytic capacitors was prepared.
  • a part of the porous portion 602 was treated on the conductive porous substrate 601 by laser irradiation to form a low porosity portion 604 and a groove portion 605 (FIG. 21A).
  • polyimide resin was applied in the groove portion 605 with an air dispenser to form an insulating portion 606 (FIG. 21B).
  • an AlOx layer as a dielectric layer 607 was formed with a thickness of 20 nm by the ALD method.
  • a TiN film as an upper electrode 608 was formed with a thickness of 20 nm by ALD (FIG. 21C).
  • the lower surface of the conductive porous substrate was subjected to zincate treatment, and a nickel plating layer was formed by electroless plating.
  • copper plating layers as the first terminal electrode 609 and the second terminal electrode 610 were formed on the upper and lower surfaces of the conductive porous substrate by electroless plating, respectively (FIG. 21D). As a result, an aggregate substrate having a large number of capacitance forming portions was obtained.
  • the central part of the insulating part 606 filled in the groove part 605 of the collective substrate was cut (FIG. 21E).
  • the horizontal direction is all full cut (completely cut; full cut portion 612), and the vertical direction is full cut and half cut (not completely cut, leaving a part of the conductive porous substrate; half cut Part 613) were carried out alternately (see FIG. 22).
  • the half cut part should just cut the upper electrode 608 (and the 1st terminal electrode 609 located on it).
  • the capacitor of Example 5 having the structure as shown in FIGS. 13 and 14 was obtained.
  • the capacitor of the present invention is safe, has a high capacitance, has a low ESR, and has no polarity, it can be suitably used for various electronic devices.
  • second dielectric layer 84: first upper electrode; 85: second upper electrode; 86: first terminal electrode; 87 ... second terminal electrode; 88 ... high porosity portion; 89 ... low porosity portion; DESCRIPTION OF SYMBOLS 90 ... Support part; 91 ... 3rd terminal electrode; 92 ... Insulation part; 93 ... Groove part 101 ... Aluminum etching foil; 102 ... Dielectric layer (AlOx layer); 103 ... Mask; 104 ... Upper electrode (TiN layer); 105 ... Terminal electrode (copper layer); 106 ... Protective layer (glass layer) 201 ... Aluminum etching foil; 202 ... Dielectric layer (AlOx layer); 203 ...
  • Dielectric layer AlOx layer

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Abstract

本発明は、多孔部を有する導電性多孔基材と、多孔部上に形成された誘電体層と誘電体層上に形成された上部電極とから構成される少なくとも２つの静電容量形成部が、電気的に直列に接続されており、上記少なくとも２つの静電容量形成部のすべてが、一の導電性多孔基材上に形成されているコンデンサを提供する。

Description

コンデンサ
　本発明は、コンデンサに関する。
　近年、電子機器の高性能化や小型化に伴って、より小型大容量で、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）が低いコンデンサが求められている。小型大容量かつ低ＥＳＲであるコンデンサとしては、陽極に多孔金属箔を用い、陰極に導電性高分子を用いた導電性高分子コンデンサが知られており、一般的に、より高い静電容量を得る場合には、誘電体層はより薄く形成されている。
　一方、長期間の使用やサージの流入などによってコンデンサの誘電体層が破壊されると、コンデンサが使用されている回路がショートする恐れがある。とりわけ静電容量を増やすために誘電体層を薄くしたコンデンサは、耐電圧が低く、比較的破壊されやすい状態にある。
　そこでフェールセーフの観点から、複数のコンデンサを直列に接続することにより、一つのコンデンサの誘電体層が破壊された場合であっても、回路がショートしないようにする方法が知られている。複数のコンデンサが直列に接続された素子として、誘電体層と電極層とを積層した積層コンデンサが知られている（特許文献１）。しかしながら、特許文献１に記載のような積層コンデンサは、強誘電体を用いた場合にヒステリシス特性を生じるため、必ずしも大容量化に適さない場合がある。
特開平７－１３５１２４号公報 特開２００１－２０３４５５号公報
　小型、高静電容量、低ＥＳＲおよびフェールセーフを満たすコンデンサを得るために、導電性高分子コンデンサを複数個直列に接続することが考えられる。さらに、このように複数個のコンデンサが直列に接続された構造を有する１つの素子を得たい場合、特許文献２のように、基材上に静電容量形成部を２つ以上形成し、それぞれの静電容量形成部の上面を端子電極とすることが考えられる。しかしながら、この構成では一方の静電容量形成部には逆電圧が掛かることになり、導電性高分子コンデンサには極性があるため、上記のような構成は適しておらず、十分な耐電圧を得ることができないという問題が生じる。
　本発明の目的は、小型、高静電容量、低ＥＳＲ、無極性、フェールセーフ（即ち、直列構造）および一体物のすべての条件を満たすコンデンサを提供することにある。
　本発明者らは、上記問題を解消すべく鋭意検討した結果、導電性多孔基材上に誘電体層を形成し、その上に２つ以上の上部電極を形成することにより、小型、高静電容量、低ＥＳＲ、無極性、フェールセーフ（即ち、直列構造）および一体物のすべての条件を満たすコンデンサを提供できることを見出した。
　本発明の要旨によれば、多孔部上に形成された誘電体層と
　誘電体層上に形成された上部電極と
から構成される少なくとも２つの静電容量形成部が、電気的に直列に接続されており、
　上記少なくとも２つの静電容量形成部のすべてが、一の導電性多孔基材上に形成されているコンデンサが提供される。
　本発明によれば、導電性多孔基材上に誘電体層を形成し、その上に少なくとも２つの上部電極を形成することにより、即ち、静電容量形成部を２つ以上形成し、これらを電気的に直列に接続することにより、高静電容量および低ＥＳＲを両立しながら、極性がなく、フェールセーフの条件を満たすコンデンサを提供することができる。
図１は、本発明の一の実施形態におけるコンデンサ１ａの概略斜視図である。 図２は、図１に示すコンデンサ１ａのｘ－ｘ線に沿った概略断面図である。 図３は、図１に示すコンデンサ１ａの多孔構造を模式的に示す断面図である。 図４は、本発明の一の実施形態におけるコンデンサ１ｂの概略斜視図である。 図５は、図４に示すコンデンサ１ｂのｘ－ｘ線に沿った概略断面図である。 図６は、本発明の一の実施形態におけるコンデンサ１ｃの概略斜視図である。 図７は、図６に示すコンデンサ１ｃのｘ－ｘ線に沿った概略断面図である。 図８は、本発明の一の実施形態におけるコンデンサ１ｄの概略斜視図である。 図９は、図８に示すコンデンサ１ｄのｘ－ｘ線に沿った概略断面図である。 図１０は、本発明の一の実施形態におけるコンデンサ１ｅの概略斜視図である。 図１１は、図１０に示すコンデンサ１ｅのｘ－ｘ線に沿った概略断面図である。 図１２は、図１０に示すコンデンサ１ｅにおける、端子電極および保護部を除いた構成を示す概略斜視図である。 図１３は、本発明の一の実施形態におけるコンデンサ１ｆの概略斜視図である。 図１４は、図１３に示すコンデンサ１ｆのｘ－ｘ線に沿った概略断面図である。 図１５は、図１３に示すコンデンサ１ｆが複数連結した態様を示す概略斜視図である。 図１６（ａ）～（ｄ）は、実施例１のコンデンサの製造を説明するための概略断面図である。 図１６（ｅ）～（ｈ）は、実施例１のコンデンサの製造を説明するための概略断面図である。 図１７（ａ）～（ｃ）は、実施例２のコンデンサの製造を説明するための概略断面図である。 図１７（ｄ）～（ｆ）は、実施例２のコンデンサの製造を説明するための概略断面図である。 図１８（ａ）～（ｃ）は、実施例３のコンデンサの製造を説明するための概略断面図である。 図１８（ｄ）～（ｆ）は、実施例３のコンデンサの製造を説明するための概略断面図である。 図１８（ｇ）～（ｉ）は、実施例３のコンデンサの製造を説明するための概略断面図である。 図１９（ａ）～（ｃ）は、実施例４のコンデンサの製造を説明するための概略断面図である。 図１９（ｄ）～（ｆ）は、実施例４のコンデンサの製造を説明するための概略断面図である。 図１９（ｇ）～（ｈ）は、実施例４のコンデンサの製造を説明するための概略断面図である。 図２０（ａ）～（ｃ）は、実施例５のコンデンサの製造を説明するための概略断面図である。 図２０（ｄ）～（ｆ）は、実施例５のコンデンサの製造を説明するための概略断面図である。 図２０（ｇ）～（ｈ）は、実施例５のコンデンサの製造を説明するための概略断面図である。 図２０（ｉ）～（ｋ）は、実施例５のコンデンサの製造を説明するための概略断面図である。 図２１（ａ）～（ｃ）は、実施例６のコンデンサの製造を説明するための概略断面図である。 図２１（ｄ）～（ｅ）は、実施例６のコンデンサの製造を説明するための概略断面図である。 図２２は、実施例６の集合基板の切断工程を説明するための概略斜視図である。
　以下、本発明のコンデンサについて、図面を参照しながら詳細に説明する。但し、本実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
　本発明の一の実施形態のコンデンサ１ａの概略斜視図を図１に、概略断面図を図２に、多孔部の概略断面図を図３に示す。本実施形態のコンデンサ１ａは、図１および図２に示されるように略直方体形状を有しており、概略的には、導電性多孔基材２と、導電性多孔基材２上に位置する誘電体層４と、誘電体層４上に位置する第１上部電極６および第２上部電極８とを有する。第１上部電極６上には、第１端子電極１０が形成され、第２上部電極８上には、第２端子電極１２が形成されている。これらは、第１端子電極１０および第２端子電極１２の上面のみが露出するように、保護層１４により覆われている。導電性多孔基材２、誘電体層４および第１上部電極６は、第１静電容量形成部を構成する。導電性多孔基材２、誘電体層４および第２上部電極８は、第２静電容量形成部を構成する。即ち、第１静電容量形成部および第２静電容量形成部は、１つの導電性多孔基材２の一の主表面上に形成されており、これらは導電性多孔基材２により、電気的に直列に接続されている。第１端子電極１０および第２端子電極１２間に電圧を印加することにより、誘電体層４に電荷を蓄積することができる。尚、導電性多孔基材２は、一の主表面（図２において上側の主表面）に多孔部を有するが簡単のために図２には示していない。多孔部の概略断面図は、図３に示す。
　このような態様のコンデンサは、１つの面に全ての端子が存在するので、低背化の点で有利である。また、コンデンサを基板に埋め込んで使用する場合等に有利である。
　本発明の別の実施形態のコンデンサ１ｂの概略斜視図を図４に、概略断面図を図５に示す。本実施形態のコンデンサ１ｂは、図４および図５に示されるように略直方体形状を有しており、概略的には、導電性多孔基材２２と、導電性多孔基材２２の一の主表面上に位置する第１誘電体層２４と、第１誘電体層２４上に位置する第１上部電極２６とを有し、導電性多孔基材２２の別の主表面上に位置する第２誘電体層２８と、第２誘電体層２８上に位置する第２上部電極３０とを有する。第１上部電極２６上には、第１端子電極３２が形成され、第２上部電極３０上には、第２端子電極３４が形成されている。これらは、第１端子電極３２および第２端子電極３４の上面のみが露出するように、保護層３６により覆われている。導電性多孔基材２２、第１誘電体層２４および第１上部電極２６は、第１静電容量形成部を構成する。導電性多孔基材２２、第２誘電体層２８および第２上部電極３０は、第２静電容量形成部を構成する。即ち、第１静電容量形成部および第２静電容量形成部は、１つの導電性多孔基材２２の別の主表面上に形成されており、これらは導電性多孔基材２２により、電気的に直列に接続されている。第１端子電極３２および第２端子電極３４間に電圧を印加することにより、第１誘電体層２４および第２誘電体層２８に電荷を蓄積することができる。
　このような態様のコンデンサは、導電性多孔基材の各主表面全体に１つの静電容量形成部を形成することができるので、静電容量形成部を大きくすることができ、より大きな静電容量を得ることができる点で有利である。
　本発明のさらに別の実施形態のコンデンサ１ｃの概略斜視図を図６に、概略断面図を図７に示す。本実施形態のコンデンサ１ｃは、図６および図７に示されるように略直方体形状を有しており、概略的には、導電性多孔基材４２と、導電性多孔基材４２の一の主表面上に位置する第１誘電体層４４と、第１誘電体層４４上に位置する第１上部電極４６とを有し、導電性多孔基材４２の別の主表面上に位置する第２誘電体層４８と、第２誘電体層４８上に位置する第２上部電極５０とを有する。第１上部電極４６上には、第１端子電極５２が形成され、第２上部電極５０上には、第２端子電極５４が形成されている。第１端子電極５２は、コンデンサの一の端部（図７において左側端部）にまで延在し、端面を覆うように形成されている。第２端子電極５４は、コンデンサの別の端部（図７において右側端部）にまで延在し、別の端面を覆うように形成されている。端部において、第１端子電極５２および第２端子電極５４と、導電性多孔基材４２とは、保護層５６により電気的に離隔されている。また、第１端子電極５２および第２端子電極５４も、保護層５６により互いに電気的に離隔されている。両端部において、端子電極部分は、他の金属層５８により覆われている。導電性多孔基材４２、第１誘電体層４４および第１上部電極４６は、第１静電容量形成部を構成する。導電性多孔基材４２、第２誘電体層４８および第２上部電極５０は、第２静電容量形成部を構成する。即ち、第１静電容量形成部および第２静電容量形成部は、１つの導電性多孔基材４２の別の主表面上に形成されており、これらは導電性多孔基材４２により、電気的に直列に接続されている。第１端子電極５２および第２端子電極５４間に電圧を印加することにより、第１誘電体層４４および第２誘電体層４８に電荷を蓄積することができる。
　このような態様のコンデンサは、コンデンサ１ｂのように、より大きな静電容量を得ることができることに加え、第１端子電極および第２端子電極が両端に存在することから、表面実装が容易である点で有利である。
　本発明のさらに別の実施形態のコンデンサ１ｄの概略斜視図を図８に、概略断面図を図９に示す。本実施形態のコンデンサ１ｄは、図８および図９に示されるように略直方体形状を有しており、概略的には、導電性多孔基材６１と、導電性多孔基材６１上に位置する誘電体層６２と、誘電体層６２上に位置する第１上部電極６３および第２上部電極６４とを有する。第１上部電極６３上には、第１端子電極６５が形成され、第２上部電極６４上には、第２端子電極６６が形成されている。導電性多孔基材６１の誘電体層を有しない主表面上には、第３端子電極６７が形成されている。これらは、第１端子電極６５、第２端子電極６６および第３端子電極６７の上面のみが露出するように、保護層６８により覆われている。導電性多孔基材６１、誘電体層６２および第１上部電極６３は、第１静電容量形成部を構成する。導電性多孔基材６１、誘電体層６２および第２上部電極６４は、第２静電容量形成部を構成する。即ち、第１静電容量形成部および第２静電容量形成部は、１つの導電性多孔基材２の一の主表面上に形成されており、これらは導電性多孔基材６１により、電気的に直列に接続されている。第１端子電極６５および第２端子電極６６間に電圧を印加することにより、誘電体層６２に電荷を蓄積することができる。
　このような態様のコンデンサは、第３端子電極が存在するので、これをグランドに接続することにより、コモンモードノイズを抑制することができる点で有利である。
　本発明のさらに別の実施形態のコンデンサ１ｅの概略斜視図を図１０に、概略断面図を図１１に示し、端子電極および保護部を除いた構成の概略斜視図を図１２に示す。本実施形態のコンデンサ１ｅは、図１０～１２に示されるように、１つの導電性多孔基材７１上に複数の静電容量形成部および複数の導電性多孔基材から直接引き出された端子電極（この態様において、「第３端子電極」ともいう）を有する。本実施形態のコンデンサ１ｅは、概略的には、導電性多孔基材７１と、導電性多孔基材７１上に位置する誘電体層７２と、誘電体層７２上に位置する第１上部電極７３および第２上部電極７４とを有する。第１上部電極７３上には、第１端子電極７５が形成され、第２上部電極７４上には、第２端子電極７６が形成されている。また、導電性多孔基材７１上には、導電性多孔基材７１に直接接続された第３端子電極７７が形成されている。これらは、第１端子電極７５、第２端子電極７６および第３端子電極７７の上面のみが露出するように、保護層７８により覆われている。導電性多孔基材７１、誘電体層７２および第１上部電極７３は、第１静電容量形成部を構成する。導電性多孔基材７１、誘電体層７２および第２上部電極７４は、第２静電容量形成部を構成する。導電性多孔基材７１の一の主表面は、矩形格子により規定される複数の区画（または領域）を有しており、その区画内に、第１静電容量形成部、第２静電容量形成部または第３端子電極のいずれかを備える。第１静電容量形成部もしくは第２静電容量形成部と第３端子電極７７は、交互に配置されており、即ち、静電容量形成部を備えた区画に隣接するすべての区画は第３端子電極を備え、第３端子電極を備えた区画に隣接するすべての区画は第１静電容量形成部または第２静電容量形成部を備える。第１端子電極７５および第２端子電極７６間に電圧を印加することにより、誘電体層７２に電荷を蓄積することができる。尚、第１静電容量形成部および第２静電容量形成部の配置は、図示する例に限定されず、任意の静電容量形成部を、第１静電容量形成部または第２静電容量形成部とすることができる。
　コンデンサ１ｅは、２つの静電容量形成部（第１静電容量形成部または第２静電容量形成部）が、電気的に直列に接続されるように用いられる。即ち、第１静電容量形成部または第２静電容量形成部の一方が正極に正続され、他方が負極に接続される。
　コンデンサ１ｅは、すべての端子がコンデンサ表面に露出しているが、これに限定されず、任意の端子のみが露出していてもよい。例えば、すべての第３端子電極は、保護層等に覆われ、露出していなくてもよい。また、１つの第１端子電極および１つの第２端子電極のみが露出していてもよい。
　このような態様のコンデンサは、コンデンサ１ｄのように、コモンモードノイズを抑制することができることに加え、端子が複数あることで、コンデンサ全体の等価直列抵抗（ＥＳＲ）および等価直列インダクタンス（ＥＳＬ）を低減することができる点で有利である。
　本発明のさらに別の実施形態のコンデンサ１ｆの概略斜視図を図１３に、概略断面図を図１４に示す。本実施形態のコンデンサ１ｆは、図１３および図１４に示されるように、概略的には、導電性多孔基材８１と、導電性多孔基材８１上に位置する第１誘電体層８２および第２誘電体層８３と、第１誘電体層８２および第２誘電体層８３上にそれぞれ位置する第１上部電極８４および第２上部電極８５とを有する。第１上部電極８４上には、第１端子電極８６が形成され、第２上部電極８５上には、第２端子電極８７が形成されている。導電性多孔基材８１は、一方の主面側（図面上側の主面）に相対的に空隙率が高い高空隙率部８８と、相対的に空隙率が低い低空隙率部８９を有する。導電性多孔基材８１は、他方の主面（図面下側の主面）側に支持部９０を有する。即ち、高空隙率部８８および低空隙率部８９は導電性多孔基材８１の一方の主面を構成し、支持部９０は導電性多孔基材８１の他方の主面を構成する。導電性多孔基材８１の支持部９０上には、第３端子電極９１が形成されている。本実施形態のコンデンサ１ｆの末端部において、低空隙率部８９と誘電体層８２および８３の間には絶縁部９２が存在する。導電性多孔基材８１、第１誘電体層８２および第１上部電極８４は、第１静電容量形成部を構成する。導電性多孔基材８１、第２誘電体層８３および第２上部電極８５は、第２静電容量形成部を構成する。即ち、第１静電容量形成部および第２静電容量形成部は、１つの導電性多孔基材８１の一の主表面上に形成されている。第１上部電極８４および第１端子電極８６と、第２上部電極８５および第２端子電極８７とは、溝部（ハーフカット部）９３により電気的に離隔されている。第１静電容量形成部と第２静電容量形成部とは導電性多孔基材８１により、電気的に直列に接続されている。第１端子電極８６および第２端子電極８７間に電圧を印加することにより、第１誘電体層８２および第２誘電体層８３に電荷を蓄積することができる。
　このような態様のコンデンサは、コンデンサ１ｅのように、コモンモードノイズを抑制することができることに加え、端子が複数あることで、コンデンサ全体の等価直列抵抗（ＥＳＲ）および等価直列インダクタンス（ＥＳＬ）を低減することができる点で有利である。また、第１端子電極および第２端子電極が一方の面に存在することから、表面実装が容易である点で有利である。
　コンデンサ１ｆは、静電容量形成部が２つであるが、この態様に限定されない。例えば、本発明のコンデンサは、図１５に示すようなコンデンサ１ｆが４つ集まった態様であってもよい。このように複数のコンデンサ１ｆが存在する形状とすることにより、発生磁界を相殺し、低インダクタンス化し、高周波性能を向上させることが可能になる。
　また、ハーフカット部は、絶縁性材料により充填されていてもよい。絶縁性材料としては、特に限定されないが、例えば絶縁性ガラス材料、絶縁性セラミック材料、絶縁性樹脂材料が挙げられる。絶縁性材料は、好ましくは絶縁性樹脂材料であり、具体的にはエポキシ樹脂、ポリイミド樹脂またはフッ素樹脂であり得、より好ましくはエポキシ樹脂である。ハーフカット部を絶縁性材料により充填することにより、コンデンサの強度が向上し、故障率を低減させることができる。
　さらに、コンデンサ１ｆは、第３端子電極９１を有するが、これを絶縁性樹脂に置き換えてもよい。絶縁性樹脂は、具体的にはエポキシ樹脂、ポリイミド樹脂またはフッ素樹脂であり得、より好ましくはエポキシ樹脂である。第３端子電極を絶縁性樹脂を絶縁性樹脂に置き換えることにより、静電容量形成部のマウント衝撃のよる影響を低減させ、故障率を低減させることができる。
　上記実施形態のコンデンサにおいて、導電性多孔基材は、多孔部を有し、表面が導電性であれば、その材料および構成は限定されない。例えば、導電性多孔基材は、導電性金属から形成された多孔質金属基材であってもよく、あるいは、非導電性材料、例えば多孔質シリカ材料、多孔質炭素材料、多孔質セラミック焼結体等の表面に、導電性の層を形成したものであってもよい。多孔基材を用いることにより、基材の表面積が増大し、即ち、基材と誘電体層の接触面積を大きくすることができ、より大きな静電容量を得ることができる。
　好ましい態様において、導電性多孔基材は、多孔質金属基材である。
　上記多孔質金属基材を構成する金属としては、例えば、アルミニウム、タンタル、ニッケル、銅、チタン、ニオブおよび鉄の金属、ならびにステンレス、ジュラルミン等の合金等が挙げられる。好ましくは、多孔質金属基材は、アルミニウム多孔基材である。
　上記導電性多孔基材は、所望のコンデンサ構造に応じて、一方の主面にのみ多孔を有していてもよく、または２つの主面に多孔を有していてもよい。また、多孔部の存在位置、設置数、大きさ、形状等は、特に限定されない。
　導電性多孔基材の多孔部における空隙率は、好ましくは２０％以上、より好ましくは３０％以上、さらに好ましくは５０％以上、より好ましくは６０％以上であり得る。空隙率を大きくすることにより、コンデンサの静電容量をより大きくすることができる。また、機械的強度を高める観点からは、多孔部の空隙率は、好ましくは９０％以下、より好ましくは８０％以下であり得る。
　本明細書において、「空隙率」とは、所定の箇所の導電性多孔基材において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記多孔部の空隙は、コンデンサを作製するプロセスにおいて、最終的に誘電体層および上部電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
　導電性多孔基材を、ＦＩＢ（集束イオンビーム：Focused Ion Beam）マイクロサンプリング法で加工し６０ｎｍ以下の厚みの薄片試料に加工する。この薄片試料の所定の領域（３μｍ×３μｍ）を、ＳＴＥＭ（走査透過型電子顕微鏡：Scanning Transmission Electron Microscope）－ＥＤＳ（エネルギー分散型Ｘ線分析：Energy dispersive X-ray spectrometry）マッピング分析で測定する。マッピング測定視野内において、導電性多孔基材の金属が存在する面積を求める。そして、下記等式から空隙率を計算することができる。この測定を任意の場所３箇所で行い、測定値の平均値を空隙率とする。
　　　空隙率（％）＝（（測定面積－基材の金属が存在する面積）／測定面積）×１００
　多孔部は、特に限定されないが、好ましくは３０倍以上１０，０００倍以下、より好ましくは５０倍以上５，０００倍以下、例えば３００倍以上６００倍以下の拡面率を有する。ここに、拡面率とは、単位投影面積あたりの表面積を意味する。単位投影面積あたりの表面積は、ＢＥＴ比表面積測定装置を用いて、液体窒素温度における窒素の吸着量から求めることができる。
　また、拡面率は、次の方法でも求めることができる。試料の断面（厚み方向にカットして得られる断面）のＳＴＥＭ（走査透過型電子顕微鏡）画像を、幅Ｘで厚み（高さ）Ｔ方向全体にわたって撮影する（一度に撮影できない場合は、複数の画像を連結してもよい）。得られた幅Ｘ高さＴの断面の細孔表面の総経路長Ｌ（細孔表面の合計の長さ）を測定する。ここで、上記幅Ｘ高さＴの断面を一の側面とし、多孔基材表面を一の底面とする正四角柱領域における細孔表面の総経路長は、ＬＸとなる。また、この正四角柱の底面積はＸ２となる。従って、拡面率は、ＬＸ／Ｘ２＝Ｌ／Ｘとして求めることができる。
　一の態様において、導電性多孔基材は、コンデンサ１ｆのように、多孔部（以下、「高空隙率部」ともいう）および低空隙率部を有する。
　低空隙率部は、高空隙率部よりも空隙率が小さい領域である。尚、低空隙率部は、細孔が存在しなくてもよい。低空隙率部の空隙率は、機械的強度を高める観点から、高空隙率部の空隙率の６０％以下の空隙率であることが好ましく、高空隙率部の空隙率の５０％以下の空隙率であることがより好ましい。例えば、低空隙率部の空隙率は、２０％以下であることが好ましく、１０％以下であることがより好ましい。また、低空隙率部の空隙率は、０％であってもよい。低空隙率部は、コンデンサの機械的強度の向上に寄与する。
　尚、低空隙率部は必須の要素ではない。低空隙率部を設ける場合、その存在位置、設置数、大きさ、形状等は特に限定されない。
　上記実施形態のコンデンサにおいて、導電性多孔基材上、詳細には多孔部上には、誘電体層（第１誘電体層または第２誘電体層）が形成されている。誘電体層の形状は特に限定されず、目的に応じて種々の形状とすることができる。例えば、コンデンサ１ａのように、誘電体層４は、導電性多孔基材２の１つの主表面上に形成されていてもよい。また、コンデンサ１ｂのように、誘電体層２４および２８は、導電性多孔基材２２の両主表面上に形成されていてもよい。また、コンデンサ１ｅのように、誘電体層７２は、導電性多孔基材上の一部にのみ形成されていてもよい。
　上記誘電体層を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましく、ＡｌＯｘ（代表的には、Ａｌ２Ｏ３）がより好ましい。尚、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。
　上記誘電体層の厚みは、特に限定されないが、例えば５ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを５ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流をより小さくすることができる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることができる。
　上記誘電体層は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等により形成される。特に、基材が多孔基材である場合には、細孔の細部にまでより均質で緻密な膜を形成できることから、ＣＶＤ法またはＡＬＤ法がより好ましく、ＡＬＤ法が特に好ましい。このように気相法、等にＡＬＤ法を用いることにより、誘電体層の絶縁性をより高めることができ、また、コンデンサの静電容量をより大きくすることができる。
　上記実施形態のコンデンサにおいて、上記誘電体層上には、上部電極（第１上部電極または第２上部電極）が形成されている。
　上記上部電極を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮまたはＴｉＯＮが好ましく、ＴｉＮがより好ましい。
　上部電極の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。上部電極の厚みを３ｎｍ以上とすることにより、上部電極自体の抵抗を小さくすることができる。
　上部電極は、特に限定されないが、例えばＡＬＤ法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で形成することができる。基材が多孔基材である場合には、細孔の細部にまでより均質で緻密な膜を形成できることから、好ましくは、上部電極はＡＬＤ法により形成される。
　一の態様において、基材が多孔基材である場合には、ＡＬＤ法で導電性膜を形成し、その上からＡＬＤ法または他の手法により、導電性物質、好ましくはより電気抵抗の小さな物質で細孔を充填してもよい。このような構成とすることにより、効率的により高い静電容量密度およびより低いＥＳＲを得ることができる。
　上記実施形態のコンデンサにおいて、上部電極上には、端子電極（第１端子電極または第２端子電極）が形成されている。
　また、上記実施形態のコンデンサ１ｄおよびコンデンサ１ｅにおいては、導電性多孔基材上に、導電性多孔基材に直接接続されている端子電極（第３端子電極）が形成されている。
　上記の端子電極を構成する材料は、特に限定されないが、例えば、Ａｇ、Ｐｄ、Ｎｉ、Ｃｕ、Ｓｎ、Ａｕ、Ｐｂ等の金属およびこれらの合金などが挙げられる。第１～第３端子電極を構成する材料は、同じであってもよく、異なっていてもよい。端子電極の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ法、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっきまたは無電解めっきが好ましい。
　一の態様において（例えば、コンデンサ１ｆにおいて）、コンデンサの末端部等に、絶縁部を設けてもよい。絶縁部を設置することにより、その上に設置される上部電極と導電性多孔基材間での短絡（ショート）を防止することができる。
　尚、コンデンサ１ｆにおいては、絶縁部は、低空隙率部上の全体に存在するが、これに限定されず、低空隙率部の一部のみに存在してもよく、また、低空隙率部を超えて、高空隙率部上にまで存在してもよい。
　また、コンデンサ１ｆにおいては、絶縁部は、低空隙率部と誘電体層の間に位置しているが、これに限定されない。絶縁部は、導電性多孔基材と上部電極の間に位置していればよく、例えば誘電体層と上部電極の間に位置していてもよい。
　絶縁部を形成する材料は、絶縁性であれば特に限定されないが、後にＡＬＤ法を利用する場合、耐熱性を有する樹脂が好ましい。絶縁部を形成する絶縁性材料としては、各種ガラス材料、セラミック材料、ポリイミド系樹脂、フッ素系樹脂が好ましい。
　絶縁部の厚みは、特に限定されないが、端面放電をより確実に防止することと、各部品に個片化加工する際に電極間が短絡することを防止する観点から、１μｍ以上であることが好ましく、例えば５μｍ以上または１０μｍ以上であり得る。また、コンデンサの低背化の観点からは、１００μｍ以下であることが好ましく、例えば５０μｍ以下または２０μｍ以下であり得る。
　上記実施形態のコンデンサにおいて、第１～第３端子電極の上面（即ち、端子電極において、導電性多孔基材側の面と対向する面）を除いて、即ち、第１～第３端子電極の上面のみが露出するように、保護部が形成されている。
　保護部を構成する材料は、絶縁性であれば特に限定されず、絶縁性の無機材料、例えば絶縁性セラミック、ガラス等、または絶縁性の有機材料、例えば樹脂であり得る。
　保護部の形成方法は、特に限定されないが、ディスペンサ、めっき、ラミネート、ＣＶＤ法、蒸着、スパッタ、スクリーン印刷、インクジェット等を用いることができる。
　第１端子電極、第２端子電極および第３端子電極上には、めっき等の他の金属層が形成されていてもよい。他の金属層は、単層であっても複数の層であってもよい。他の金属層を形成することにより、はんだ食われを抑制し、またはんだ付きを向上させることができる。
　他の金属層を構成する材料は、Ａｇ、Ｐｄ、Ｎｉ、Ｃｕ、Ｓｎ、Ａｕ、Ｐｂ等の金属およびこれらの合金などが挙げられる。他の金属層の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ法、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっきまたは無電解めっきが好ましい。例えば、ＳｎおよびＮｉの層を形成することができる。
　本発明のコンデンサは、極性を有しない。また、このようなコンデンサは、極性を有しないにもかかわらず、静電容量を高くし、かつ、ＥＳＲを低くすることができる。また、複数の静電容量形成部が電気的に直列に接続されているので、１つの静電容量形成部の誘電体層が破壊された場合にも、コンデンサ素子全体がショートすることを防止することができる。
　以上、本発明のコンデンサを、上記実施形態のコンデンサ１ａ、１ｂ、１ｃ、１ｄ、１ｅおよび１ｆについて説明したが、本発明はこれに限定されるものではなく、種々の改変が可能である。
　例えば、本発明のコンデンサは、各層の間、例えば、導電性多孔基材と誘電体層の間、または誘電体層と上部電極の間に、上記実施形態に示した層以外の層が存在してもよい。
　また、上記したコンデンサは、導電性多孔基材または上部電極上に端子電極が形成されているが、これらは必須の要素ではなく、省略してもよい。
　さらに、コンデンサ１ｅでは、第１静電容量形成部または第２静電容量形成部と第３端子電極が交互に存在するが、それに限定されず、第１静電容量形成部または第２静電容量形成部および第３端子電極は、任意の区画に存在してもよい。
　上記したように本発明のコンデンサは、静電容量形成部を２つ以上形成し、これらが電気的に直列に接続されているので、高静電容量および低ＥＳＲを両立しながら、フェールセーフの条件を満たす。さらに、本発明のコンデンサは、静電容量形成部が電気的に直列に接続されているので、高い耐電圧を有する。また、本発明のコンデンサは、極性がなく、任意の電極（上記実施形態においては、第１端子電極または第２端子電極）を負極側または正極側に接続することができる。従って、本発明のコンデンサを回路等の電子部品に接続する際に、極性を確認する必要がなく、取り付け作業が簡便になる。また、極性を逆にして取り付けることによる、コンデンサの故障、回路の短絡などの問題も生じることがない。
　実施例１
・コンデンサ１ａの製造
　導電性多孔基材として、多孔部を有するアルミニウムエッチング箔１０１を準備した（図１６（ａ））。
　次に、ＡＬＤ法にて、導電性多孔基材の一方の主表面全体に誘電体層としてのＡｌＯｘ層１０２を、厚み２０ｎｍで形成した（図１６（ｂ））。
　次に、誘電体層１０２上に、ポリイミド樹脂をスクリーン印刷することでマスク１０３を形成し（図１６（ｃ））、次いで、ＡＬＤ法にて、基板表面全体に上部電極としてのＴｉＮ層１０４を、厚み２０ｎｍで形成した（図１６（ｄ））。
　次に、マスク１０３を除去し（図１６（ｅ））、上部電極１０４上に、めっき処理により端子電極としての銅層１０５を形成した（図１６（ｆ））。
　最後に、レーザーで基板を切断して各素子に切り分けて（図１６（ｇ））、ＣＶＤ法により保護層としてのガラス層１０６を形成して、図１および図２に示す構造を有する実施例１のコンデンサを得た。
　実施例２
・コンデンサ１ｂの製造
　導電性多孔基材として、両主表面に多孔部を有するアルミニウムエッチング箔２０１を準備した（図１７（ａ））。
　次に、ＡＬＤ法にて、アルミニウムエッチング箔の両主表面全体に誘電体層としてのＡｌＯｘ層２０２を、厚み２０ｎｍで形成し（図１７（ｂ））、次いで、上部電極としてのＴｉＮ層２０３を、厚み２０ｎｍで形成した（図１７（ｃ））。次に、上部電極２０３上に、めっき処理により端子電極としての銅層２０４を形成した（図１７（ｄ））。
　最後に、レーザーで基板を切断して各素子に切り分けて（図１７（ｅ））、素子の周囲に保護層としてのガラス層２０５を形成して（図１７（ｆ））、図４および図５に示す構造を有する実施例２のコンデンサを得た。
　実施例３
・コンデンサ１ｃの製造
　導電性多孔基材として、両主表面に多孔部を有するアルミニウムエッチング箔３０１を準備した（図１８（ａ））。
　次に、ＡＬＤ法にて、アルミニウムエッチング箔３０１の両主表面全体に誘電体層としてのＡｌＯｘ層３０２を、厚み２０ｎｍで形成し（図１８（ｂ））、次いで、上部電極としてのＴｉＮ層３０３を、厚み２０ｎｍで形成した（図１８（ｃ））。次に、上部電極３０３上に、めっき処理により引き出し電極としての銅層３０４を形成した（図１８（ｄ））。
　次いで、レーザーで基板を切断して各素子に切り分けて（図１８（ｅ））、素子の周囲に保護層としてのガラス層３０５を形成した（図１８（ｆ））。
　次いで、保護層３０５の一部を除去し（図１８（ｇ））、さらに保護層３０５の一部上にめっきレジスト３０６を形成した（図１８（ｈ））。
　最後に、引き出し電極３０４および保護層３０５上に、無電解めっき処理により端子電極としての銅層３０７を形成して（図１８（ｉ））、図６および図７に示す構造と類似する構造を有する実施例３のコンデンサを得た（本実施例は、めっきレジストを有する）。
　実施例４
・コンデンサ１ｄの製造
　導電性多孔基材として、多孔部を有するアルミニウムエッチング箔４０１を準備した（図１９（ａ））。
　次に、ＡＬＤ法にて、導電性多孔基材の一方の主表面全体に誘電体層としてのＡｌＯｘ層４０２を、厚み２０ｎｍで形成した（図１９（ｂ））。
　次に、誘電体層４０２上に、ポリイミド樹脂をスクリーン印刷することでマスク４０３を形成し（図１９（ｃ））、次いで、ＡＬＤ法にて、基板上面全体に上部電極としてのＴｉＮ層４０４を、厚み２０ｎｍで形成した（図１９（ｄ））。
　次に、上部電極４０４上、および導電性多孔基材４０１の裏面に、めっき処理により端子電極としての銅層４０５を形成した（図１９（ｅ））。
　最後に、マスク４０３を除去し（図１９（ｆ））、レーザーで基板を切断して各素子に切り分けて（図１９（ｇ））、保護層としてのガラス層４０６を形成して（図１９（ｈ））、図８および図９に示す構造を有する実施例４のコンデンサを得た。
　実施例５
・コンデンサ１ｅの製造
　導電性多孔基材として、多孔部を有するアルミニウムエッチング箔５０１を準備した（図２０（ａ））。
　次に、アルミニウムエッチング箔５０１上に、ポリイミド樹脂をスクリーン印刷することでマスク５０２を形成し（図２０（ｂ））、次いで、ＡＬＤ法にて、基板上面全体に誘電体層としてのＡｌＯｘ層５０３を、厚み２０ｎｍで形成した（図２０（ｃ））。
　次に、保護層としてのガラス層５０４を形成し（図２０（ｄ））、次いで、ＡＬＤ法にて、基板上面全体に上部電極としてのＴｉＮ層５０５を、厚み２０ｎｍで形成した（図２０（ｅ））。
　次に、めっき処理により第１端子電極または第２端子電極としての銅層５０６を形成し（図２０（ｆ））、マスク５０２を除去した（図２０（ｇ））。
　次に、保護層５０４上のＴｉＮ層５０５および銅層５０６の中央部をレーザーで除去し（図２０（ｈ））、めっき処理により第３端子電極としての銅層５０７を形成した（１７（ｉ））。
　最後に、レーザーで基板を切断して各素子に切り分けて（図２０（ｊ））、保護層としてのガラス層５０８を形成して（図２０（ｋ））、図１０および図１１に示すような構造を有する実施例５のコンデンサを得た。
　実施例６
・コンデンサ１ｆの製造
　導電性多孔基材６０１として、厚み５０μｍ、片側の面にのみ多孔部（高空隙率部）６０２が形成され、他方の面に支持部６０３を有する、拡面率約２００倍の市販のアルミ電解コンデンサ用アルミニウムエッヂド箔を準備した。かかる導電性多孔基材６０１に、レーザー照射により多孔部６０２の一部を処理して、低空隙率部６０４および溝部６０５を形成した（図２１（ａ））。
　次に、溝部６０５内に、ポリイミド樹脂をエア式ディスペンサにて塗布し、絶縁部６０６を形成した（図２１（ｂ））。
　次に、ＡＬＤ法により、誘電体層６０７としてのＡｌＯｘ層を、厚み２０ｎｍで形成した。次に、ＡＬＤ法により、上部電極６０８としてのＴｉＮ膜を、厚み２０ｎｍで形成した（図２１（ｃ））。次いで、導電性多孔基材の下面を、ジンケート処理し、無電解めっきによりニッケルめっき層を形成した。次いで、無電解めっきにより、導電性多孔基材の上下面に、それぞれ、第１端子電極６０９および第２端子電極６１０としての銅めっき層を形成した（図２１（ｄ））。これにより多数の静電容量形成部を有する集合基板が得られた。
　次に、集合基板の溝部６０５内に充填された絶縁部６０６の中心部をカットした（図２１（ｅ））。この際、横方向は全てフルカット（完全に切断；フルカット部６１２）し、縦方向は、フルカットとハーフカット（完全に切断せず、導電性多孔基材の一部を残す；ハーフカット部６１３）を交互に実施した（図２２参照）。尚、ハーフカット部は、上部電極６０８（およびその上に位置する第１端子電極６０９）がカットできていればよい。上記により、図１３および図１４に示すような構造を有する実施例５のコンデンサを得た。
　本発明のコンデンサは、安全で、高静電容量を有し、ＥＳＲが低く、極性を有しないので、種々の電子機器に好適に用いられる。
　１ａ，１ｂ，１ｃ，１ｄ，１ｅ…コンデンサ；　２…導電性多孔基材；
　４…誘電体層；　６…第１上部電極；　８…第２上部電極；
　１０…第１端子電極；　１２…第２端子電極；　１４…保護層；
　２２…導電性多孔基材；　２４…第１誘電体層；　２６…第１上部電極；
　２８…第２誘電体層；　３０…第２上部電極；　３２…第１端子電極；
　３４…第２端子電極；　３６…保護層；
　４２…導電性多孔基材；　４４…第１誘電体層；　４６…第１上部電極；
　４８…第２誘電体層；　５０…第２上部電極；　５２…第１端子電極；
　５４…第２端子電極；　５６…保護層；　５８…他の金属層；
　６１…導電性多孔基材；　６２…誘電体層；　６３…第１上部電極；
　６４…第２上部電極；　６５…第１端子電極；　６６…第２端子電極；
　６７…第３端子電極；　６８…保護層；
　７１…導電性多孔基材；　７２…誘電体層；　７３…第１上部電極；
　７４…第２上部電極；　７５…第１端子電極；　７６…第２端子電極；
　７７…第３端子電極；　７８…保護層；
　８１…導電性多孔基材；　８２…第１誘電体層；　８３…第２誘電体層；
　８４…第１上部電極；　８５…第２上部電極；　８６…第１端子電極；
　８７…第２端子電極；　８８…高空隙率部；　８９…低空隙率部；
　９０…支持部；　９１…第３端子電極；　９２…絶縁部；　９３…溝部
　１０１…アルミニウムエッチング箔；　１０２…誘電体層（ＡｌＯｘ層）；
　１０３…マスク；　１０４…上部電極（ＴｉＮ層）；
　１０５…端子電極（銅層）；　１０６…保護層（ガラス層）
　２０１…アルミニウムエッチング箔；　２０２…誘電体層（ＡｌＯｘ層）；
　２０３…上部電極（ＴｉＮ層）；２０４…端子電極（銅層）；
　２０５…保護層（ガラス層）；
　３０１…アルミニウムエッチング箔；　３０２…誘電体層（ＡｌＯｘ層）；
　３０３…上部電極（ＴｉＮ層）；　３０４…引き出し電極（銅層）；
　３０５…保護層（ガラス層）；　３０６…めっきレジスト；
　３０７…端子電極（銅層）；
　４０１…アルミニウムエッチング箔；　４０２…誘電体層（ＡｌＯｘ層）；
　４０３…マスク；　４０４…上部電極（ＴｉＮ層）；
　４０５…端子電極（銅層）；　４０６…保護層（ガラス層）
　５０１…アルミニウムエッチング箔；　５０２…マスク；
　５０３…誘電体層（ＡｌＯｘ層）；　５０４…保護層（ガラス層）
　５０５…上部電極（ＴｉＮ層）；　５０６…端子電極（銅層）；
　５０７…端子電極（銅層）；５０８…保護層（ガラス層）
　６０１…導電性多孔基材；　６０２…多孔部（高空隙率部）；
　６０３…支持部；　６０４…低空隙率部　６０５…溝部；　６０６…絶縁部；
　６０７…誘電体層；　６０８…上部電極　６０９…第１端子電極；
　６１０…第２端子電極；　６１１…集合基板；
　６１２…フルカット部；　６１３…ハーフカット部

Claims (8)

  1. 　多孔部を有する導電性多孔基材と、
    　多孔部上に形成された誘電体層と
    　誘電体層上に形成された上部電極と
    から構成される少なくとも２つの静電容量形成部が、電気的に直列に接続されており、
    　上記少なくとも２つの静電容量形成部のすべてが、一の導電性多孔基材上に形成されているコンデンサ。
  2. 　導電性多孔基材の一の主表面上に、すべての静電容量形成部を有することを特徴とする、請求項１に記載のコンデンサ。
  3. 　隣接する静電容量形成部が、溝部により離隔されていることを特徴とする、請求項２に記載のコンデンサ。
  4. 　導電性多孔基材の両主表面上に、静電容量形成部を有することを特徴とする、請求項１に記載のコンデンサ。
  5. 　２つの静電容量形成部を有することを特徴とする、請求項１～４のいずれか１項に記載のコンデンサ。
  6. 　導電性多孔基材から直接引き出された端子電極を備えることを特徴とする、請求項１～５のいずれか１項に記載のコンデンサ。
  7. 　導電性多孔基材の主表面が、矩形格子により規定される複数の区画を有しており、
    　各区画は、多孔部と、多孔部上に形成された誘電体層と、誘電体層上に形成された上部電極とから構成される静電容量形成部、または導電性多孔基材から直接引き出された端子電極のいずれかを備え、
    　静電容量形成部を備えた区画に隣接するすべての区画が、前記端子電極を備え、
    　前記端子電極を備えた区画に隣接するすべての区画が、静電容量形成部を備えること
    を特徴とする、請求項１に記載のコンデンサ。
  8. 　導電性多孔基材から直接引き出された端子電極が、コンデンサ表面に露出していないことを特徴とする、請求項７に記載のコンデンサ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167456A1 (ja) * 2018-02-28 2019-09-06 Tdk株式会社 薄膜キャパシタおよびその製造方法
JP2020072192A (ja) * 2018-10-31 2020-05-07 Tdk株式会社 薄膜キャパシタ
WO2021079565A1 (ja) * 2019-10-24 2021-04-29 株式会社村田製作所 複合キャパシタ
JPWO2021193616A1 (ja) * 2020-03-24 2021-09-30
WO2022004018A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2023157426A1 (ja) * 2022-02-16 2023-08-24 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2023157427A1 (ja) * 2022-02-16 2023-08-24 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6583591B1 (ja) * 2018-07-11 2019-10-02 株式会社村田製作所 容量素子
JP7226303B2 (ja) * 2019-12-26 2023-02-21 株式会社デンソー 制御装置
CA3170474A1 (en) * 2020-02-06 2021-08-12 Mehdi SHAFIEI Modified metal foil capacitors and methods for making same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151911A (ja) * 1984-07-13 1986-03-14 スプラグ・エレクトリツク・カンパニ− 改良された固体電解コンデンサおよびその製造法
JPH01127231U (ja) * 1988-02-23 1989-08-31
JPH1074668A (ja) * 1996-08-30 1998-03-17 Rohm Co Ltd アレイ型固体電解コンデンサの構造及びその製造方法
JP2001203455A (ja) * 1999-11-12 2001-07-27 Matsushita Electric Ind Co Ltd コンデンサ搭載金属箔およびその製造方法、ならびに回路基板およびその製造方法
JP2008078299A (ja) * 2006-09-20 2008-04-03 Fujitsu Ltd キャパシタ、その製造方法、および電子基板
JP2009295634A (ja) * 2008-06-02 2009-12-17 Nippon Chemicon Corp 固体電解コンデンサ
JP2009295645A (ja) * 2008-06-02 2009-12-17 Nippon Chemicon Corp 固体電解コンデンサ
JP2012517717A (ja) * 2009-02-12 2012-08-02 ラオール・コンサルティング・エルエルシー 焼結ナノ細孔電気キャパシタ、電気化学キャパシタおよびバッテリーならびにその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3045419B2 (ja) * 1991-11-08 2000-05-29 ローム株式会社 誘電体膜コンデンサ
JPH07135124A (ja) 1993-11-09 1995-05-23 Kyocera Corp 積層型セラミックコンデンサ
JPH10199755A (ja) * 1997-01-15 1998-07-31 Omron Corp 薄膜コンデンサ
JP2000299247A (ja) * 1999-04-13 2000-10-24 Hokuriku Electric Ind Co Ltd チップコンデンサ
US6525921B1 (en) * 1999-11-12 2003-02-25 Matsushita Electric Industrial Co., Ltd Capacitor-mounted metal foil and a method for producing the same, and a circuit board and a method for producing the same
JP2003045739A (ja) * 2001-07-12 2003-02-14 Ind Technol Res Inst 積層式マイクロ構造大容量コンデンサ
JP2004273825A (ja) * 2003-03-10 2004-09-30 Fujitsu Ltd 薄膜キャパシタ素子、その製造方法及び電子装置
KR100779263B1 (ko) * 2007-02-06 2007-11-27 오영주 무극성 금속 전해 커패시터 및 그의 제조방법
US8159811B2 (en) * 2007-10-19 2012-04-17 Oh Young Joo Metal capacitor and manufacturing method thereof
US20100123993A1 (en) 2008-02-13 2010-05-20 Herzel Laor Atomic layer deposition process for manufacture of battery electrodes, capacitors, resistors, and catalyzers
JP5665617B2 (ja) * 2011-03-17 2015-02-04 太陽誘電株式会社 コンデンサ構成用ユニット及びコンデンサ
US20120281338A1 (en) * 2011-05-05 2012-11-08 Inpaq Technology Co., Ltd. Aluminum electrolytic capacitor and method of manfacturing the same
DE102014200869B4 (de) * 2013-11-22 2018-09-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter Kondensator und Verfahren zum Herstellen desselben und dessen Verwendung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151911A (ja) * 1984-07-13 1986-03-14 スプラグ・エレクトリツク・カンパニ− 改良された固体電解コンデンサおよびその製造法
JPH01127231U (ja) * 1988-02-23 1989-08-31
JPH1074668A (ja) * 1996-08-30 1998-03-17 Rohm Co Ltd アレイ型固体電解コンデンサの構造及びその製造方法
JP2001203455A (ja) * 1999-11-12 2001-07-27 Matsushita Electric Ind Co Ltd コンデンサ搭載金属箔およびその製造方法、ならびに回路基板およびその製造方法
JP2008078299A (ja) * 2006-09-20 2008-04-03 Fujitsu Ltd キャパシタ、その製造方法、および電子基板
JP2009295634A (ja) * 2008-06-02 2009-12-17 Nippon Chemicon Corp 固体電解コンデンサ
JP2009295645A (ja) * 2008-06-02 2009-12-17 Nippon Chemicon Corp 固体電解コンデンサ
JP2012517717A (ja) * 2009-02-12 2012-08-02 ラオール・コンサルティング・エルエルシー 焼結ナノ細孔電気キャパシタ、電気化学キャパシタおよびバッテリーならびにその製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2019167456A1 (ja) * 2018-02-28 2021-02-25 Tdk株式会社 薄膜キャパシタおよびその製造方法
WO2019167456A1 (ja) * 2018-02-28 2019-09-06 Tdk株式会社 薄膜キャパシタおよびその製造方法
JP7192399B2 (ja) 2018-10-31 2022-12-20 Tdk株式会社 薄膜キャパシタ
JP2020072192A (ja) * 2018-10-31 2020-05-07 Tdk株式会社 薄膜キャパシタ
WO2021079565A1 (ja) * 2019-10-24 2021-04-29 株式会社村田製作所 複合キャパシタ
JPWO2021079565A1 (ja) * 2019-10-24 2021-04-29
US11955291B2 (en) 2019-10-24 2024-04-09 Murata Manufacturing Co., Ltd. Composite capacitor
JP7248143B2 (ja) 2019-10-24 2023-03-29 株式会社村田製作所 複合キャパシタ
JPWO2021193616A1 (ja) * 2020-03-24 2021-09-30
JP7251690B2 (ja) 2020-03-24 2023-04-04 株式会社村田製作所 コンデンサ
WO2022004018A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2022004013A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2022004019A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
WO2022004015A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
WO2022004017A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
KR20220116559A (ko) * 2020-06-29 2022-08-23 티디케이가부시기가이샤 박막 캐패시터 및 그 제조 방법 및 박막 캐패시터를 구비하는 전자 회로 기판
KR20220121869A (ko) * 2020-06-29 2022-09-01 티디케이가부시기가이샤 박막 캐패시터 및 이것을 구비하는 전자 회로 기판
WO2022004020A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
WO2022004014A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
WO2022004021A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
WO2022004016A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
KR102654266B1 (ko) * 2020-06-29 2024-04-04 티디케이가부시기가이샤 박막 캐패시터 및 이것을 구비하는 전자 회로 기판
KR102642386B1 (ko) * 2020-06-29 2024-02-29 티디케이가부시기가이샤 박막 캐패시터 및 그 제조 방법 및 박막 캐패시터를 구비하는 전자 회로 기판
WO2023157427A1 (ja) * 2022-02-16 2023-08-24 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
WO2023157426A1 (ja) * 2022-02-16 2023-08-24 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板

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