KR100779263B1 - 무극성 금속 전해 커패시터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 기존 알루미늄 전해콘덴서의 전해액과 고체 전해질 대신에 금속재질을 적용하여 전기 전도도를 크게 개선시킨 무극성 금속 전해 커패시터 및 그의 제조방법에 관한 것으로, 그 중 본 발명의 무극성 금속 전해 커패시터(10)는 양면에 각각 다수개의 홈(11a)이 배열되어 형성되는 금속포일(11)과, 금속포일(11)에 배열되어 형성되는 다수개의 홈(11a)에 형성되는 금속산화막(12)과, 금속산화막(12)에 형성되는 시드전극층(13)과, 다수개의 홈(11a)이 채워지도록 시드전극층(13)에 형성되는 메인전극층(14)과, 메인전극층(14)에 설치되는 리드단자(15)와, 리드단자(15)가 외부로 돌출되며 금속포일(11)과 금속산화막(12)과 시드전극층(13)과 메인전극층(14)이 밀봉되도록 설치되는 몰딩부재(16)로 구성됨을 특징으로 한다.
무극성, 금속, 전해, 적층, 커패시터, 포일

Description

무극성 금속 전해 커패시터 및 그의 제조방법{Metal electrolytic capacitor and method manufacturing thereof}
도 1은 본 발명의 무극성 금속 전해 커패시터의 단면도,
도 2는 본 발명의 무극성 적층 금속 전해 커패시터의 단면도,
도 3a 내지 도 3G는 본 발명의 무극성 금속 전해 커패시터 및 무극성 적층 금속 전해 커패시터의 제조방법을 나타낸 도.
* 도면의 주요 부분에 대한 부호 설명 *
10: 무극성 금속 전해 커패시터 11: 금속포일
12: 금속산화막 13: 시드전극층
14: 메인전극층 15: 리드단자
16: 몰딩부재 17: 도전성 접착층
100: 무극성 적층 금속 전해 커패시터
본 발명은 무극성 금속 전해 커패시터 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 전해질로 금속재질을 적용하여 전기 전도도를 크게 개선시킨 무극성 금속 전해 커패시터 및 그의 제조방법에 관한 것이다.
전원의 평활회로나 저주파 바이패스로 알루미늄 전해 커패시터(aluminum electrolytic capacitor)가 사용되며, 이러한 알루미늄 전해 커패시터의 제조방법을 개략적으로 설명하면 다음과 같다.
먼저, 알루미늄박의 표면적을 넓혀 정전용량을 크게 하기 위해 알루미늄박(aluminum foil)의 표면을 에칭(etching)하는 공정을 실시한다. 에칭공정이 완료되면 알루미늄박에 유전체를 형성시키는 화성(forming)공정을 실시하여 알루미늄 전해커패시터 조립에 사용되는 음극과 양극용 알루미늄박을 제조하게 된다. 에칭과 화성공정이 완료된 알루미늄박과 전해지를 제품의 길이에 따라 필요치수의 폭 만큼 자르는 재단(slit)공정을 실시한다. 재단이 완료되면 알루미늄박에 인출단자인 알루미늄 리드봉을 접합시키는 스티치(stitch)공정을 실시한다.
알루미늄박과 전해지의 재단이 완료되면 양극 알루미늄박과 음극 알루미늄박 사이에 전해지를 삽입한 후 원통형으로 감아서 풀어지지 않도록 테이프로 접착시키는 권취(winding)공정을 실시한다. 권취공정이 완료되면 권취된 소자를 알루미늄 케이스에 삽입한 후 전해액을 주입하고 전해액의 주입이 완료되면 알루미늄 케이스와 봉구재로 봉입하는 함침(impregnation) 및 봉입(curling)공정을 실시한다. 봉입공정이 완료되면 유전체 손상을 복구하는 에이징(aging) 공정을 실시하여 알루미늄 전해 커패시터의 조립을 완료하게 된다.
최근 전자기기의 디지털화 및 소형화의 진전으로 종래의 알루미늄 전해 커패시터를 적용하는 경우에 다음과 같은 문제점이 있다.
알루미늄 전해 커패시터는 전해질로 전해액이 사용됨으로 인해 전기 전도도가 낮아 고주파 영역에서의 장수명화에 한계가 있고, 신뢰성 개선, 고주파수특성, 저손실화(저 ESR(Effective Series Resistance), 임피던스(impedance)화)에 한계가 있으며, 리플발열이 높아 발연, 발화라는 안전성 및 내환경성에 한계가 있다.
본 발명의 목적은 전술한 문제점을 해결하기 위한 것으로, 전해질로 금속재질을 적용하여 전기 전도도를 종래에 전해질을 전해액이나 유기반도체를 사용하는 것에 비해 10,000 ∼ 1,000,000배 개선시킨 무극성 금속 전해 커패시터와 이를 이용한 무극성 적층 금속 전해 커패시터 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 전해질로 금속재질을 사용함으로써 소형화, 저손실화, 리플발열 저감, 장수명화, 내열안정성, 비발연, 비발화 및 내환경성을 개선시킬 수 있는 무극성 금속 전해 커패시터와 이를 이용한 무극성 적층 금속 전해 커패시터 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 전해질로 금속재질을 사용함으로써 직렬 적층이 용이하여 기존 알루미늄 전해 커패시터 구조로는 불가능한 고전압용 무극성 금속 전해 커패시터와 이를 이용한 무극성 적층 금속 전해 커패시터 및 그의 제조방법을 제공함에 있다.
본 발명의 무극성 금속 전해 커패시터는 양면에 각각 다수개의 홈이 배열되어 형성되는 금속포일(metal foil)과; 금속포일에 배열되어 형성되는 다수개의 홈 에 형성되는 금속산화막과; 금속산화막에 형성되는 시드전극층(seed electrode layer)과; 다수개의 홈이 채워지도록 시드전극층에 형성되는 메인전극층(main electrode layer)과; 메인전극층에 설치되는 리드단자(lead terminal)와; 리드단자가 외부로 돌출되며 금속포일과 금속산화막과 시드전극층과 메인전극층이 밀봉되도록 설치되는 몰딩부재로 구비됨을 특징으로 한다.
본 발명의 무극성 금속 전해 커패시터의 제조방법은 DC 식각(Direct Current etching) 방법을 이용하여 금속포일의 양면에 각각 다수개의 홈이 배열되도록 형성하는 식각공정과; 금속포일에 다수개의 홈이 형성되면 양극산화방법을 이용하여 금속포일에 금속산화막(metal oxide)을 형성하는 화성(forming)공정과; 금속산화막이 형성되면 CVD 방법을 이용하여 금속산화막에 침투되도록 시드전극층을 형성하는 공정과; 시드전극층이 형성되면 전해 도금방법을 이용하여 시드전극층을 매개로 금속포일에 형성된 다수개의 홈이 매몰되도록 메인전극층을 형성하는 공정과; 메인전극층이 형성되면 각각의 메인전극층에 리드단자를 형성하는 공정과; 리드단자가 형성되면 리드단자가 외부로 돌출되도록 금속포일을 밀봉시키는 몰딩 공정으로 구비됨을 특징으로 한다.
(제1실시예)
본 발명의 제1실시예를 첨부된 도면을 이용하여 설명하면 다음과 같다.
도 1은 본 발명의 무극성 금속 전해 커패시터의 단면도이다.
도시된 바와 같이 본 발명의 무극성 금속 전해 커패시터(10)는 양면에 각각 다수개의 홈(11a)이 배열되어 형성되는 금속포일(11)과, 금속포일(11)에 배열되어 형성되는 다수개의 홈(11a)에 형성되는 금속산화막(12)과, 금속산화막(12)에 형성되는 시드전극층(13)과, 다수개의 홈(11a)이 채워지도록 시드전극층(13)에 형성되는 메인전극층(14)과, 메인전극층(14)에 설치되는 리드단자(15)와, 리드단자(15)가 외부로 돌출되며 금속포일(11)과 금속산화막(12)과 시드전극층(13)과 메인전극층(14)이 밀봉되도록 설치되는 몰딩부재(16)로 구성된다.
본 발명의 무극성 금속 전해 커패시터(10)의 구성을 보다 상세히 설명하면 다음과 같다.
도 1에 도시된 바와 같이 무극성 금속 전해 커패시터(10)는 금속포일(11), 금속산화막(12), 시드전극층(13), 메인전극층(14), 리드단자(15) 및 몰딩부재(16)로 구성되며, 각각의 구성을 순차적으로 설명하면 다음과 같다.
금속포일(11)은 양면에 금속포일(11)의 표면적을 증가시키기 위해 각각 다수개의 홈(11a)이 배열되어 형성되며, 알루미늄(Al) 재질이 사용되다. 금속포일(11)에 형성되는 다수개의 홈(11a: 도 3b에 도시됨)의 폭(a,b: 도 3b에 도시됨)은 각각 0.1 내지 5㎛이며, 높이(c: 도 3b에 도시됨)는 각각 10 내지 100㎛이다. 홈(11a)의 폭(a,b)은 바람직하게는 1㎛이며 홈(11a)의 높이(c)는 바람직하게 40㎛로 형성된다.
금속산화막(12)은 금속포일(11)에 배열되어 형성되는 다수개의 홈(11a)에 형성되며, 금속산화막(12)은 알루미나(Al2O3) 재질로 형성된다. 금속포일(11)이 알루미늄(Al)이 적용되는 경우에 알루미늄(Al)의 표면을 산화시켜 형성하게 된다.
시드전극층(12)은 도 1에서 작은 원형으로 배열된 부분으로 금속산화막(12) 위에 형성되며, 금속산화막(12)에 침투되도록 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나를 적용하여 형성시킨다.
메인전극층(14)은 다수개의 홈(11a)이 채워지도록 시드전극층(13)에 형성되며, 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용된다. 메인전극층(14)에는 또한 리드단자(15)를 설치하기 전에 도전성 접착층(17)이 더 구비되어 형성된다. 도전성 접착층(17)은 솔더 페이스트(solder paste)나 전해 또는 무전해 도금방법 등을 이용하여 형성되며 리드단자(15)의 접착시 접착력과 접착작업을 개선하기 위해 구비된다.
리드단자(15)는 메인전극층(14)에 설치된다. 도 1에는 리드단자(15)가 도전성 접착층(17)에 설치된 것으로 도시하고 있으나, 도전성 접착층(17)이 구비되지 않은 경우에 메인전극층(14)에 고압력에 의한 기계적인 힘으로 설치하게 된다.
몰딩부재(16)는 EMC(Epoxy Molding Compound) 몰딩재질이 사용되며, 메인전극층(14)이나 도전성 접착층(17)에 리드단자(15)가 설치되면 리드단자(15)가 외부로 돌출된 상태에서 금속포일(11)과 금속산화막(12)과 시드전극층(13)과 메인전극층(14)이 밀봉되도록 설치된다. 몰딩부재(16)로 몰딩시 몰딩부재(16)는 도 1에 도시된 것과 같이 판형으로 몰딩할 수 있으며 또한, 원통형(도시 않음)으로 몰딩할 수 있다. 원통형으로 몰딩시 금속포일은 종래의 알루미늄 전해콘덴서와 같이 권취된 상태로 몰딩된다.
(제2실시예)
본 발명의 제2실시예를 첨부된 도면을 이용하여 설명하면 다음과 같다.
도 2는 본 발명의 무극성 적층 금속 전해 커패시터의 단면도이다. 도시된 바와 같이 본 발명의 무극성 적층 금속 전해 커패시터(100)는 양측면에 각각 다수개의 홈(11a)이 배열되어 형성되는 금속포일(11)과, 금속포일(11)에 배열되어 형성되는 다수개의 홈(11a)에 형성되는 금속산화막(12)과, 금속산화막(12)에 형성되는 시드전극층(13)과, 다수개의 홈(11a)이 채워지도록 시드전극층(13)에 형성되는 메인전극층(14)으로 이루어지는 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)과; 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n) 중 제1금속전해포일(10a)과 제n금속전해포일(10n)의 각각의 외측에 위치되는 메인전극층(14)에 각각 설치되는 리드단자(15)와; 리드단자(15)가 외부로 돌출되며 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)이 밀봉되도록 설치되는 몰딩부재(16)로 구성된다.
본 발명의 무극성 적층 금속 전해 커패시터의 구성을 보다 상세히 설명하면 다음과 같다.
본 발명의 무극성 적층 금속 전해 커패시터는 크게 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n), 리드단자(15) 및 몰딩부재(16)로 구성되며, 각각의 구성을 순차적으로 설명하면 다음과 같다.
다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)은 각각 금속포일(11), 금속산화막(12), 시드전극층(13) 및 메인전극층(14)으로 이루어지며, 각각은 본 발명의 제1실시예에 따른 무극성 금속 전해 커패시터(10)의 구성과 동일함으로 개략적으로 설명하면 다음과 같다.
금속포일(11)은 양측면에 각각 다수개의 홈(11a)이 배열되어 형성되며 재질은 알루미늄(Al) 재질이 사용된다. 금속포일(11)에 배열되어 형성되는 다수개의 홈(11a)에는 금속산화막(12)이 형성되며 그 재질은 알루미나(Al2O3)가 사용된다. 금속산화막(12)에는 시드전극층(13)이 형성되며, 시드전극층(13)에 다수개의 홈(11a)이 채워지도록 메인전극층(14)이 형성된다. 여기서, 시드전극층(13)과 메인전극층(14)은 각각 알루미늄(Al), 구리(Cu), 아연(Zn) 은(Ag) 및 금(Au) 중 어느 하나가 사용되며, 메인전극층(14)에는 또한 도전성 접착층(17)이 더 구비되어 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 적층하거나 리드단자(15)를 설치시 접착력을 개선할 수 있으며, 도전성 접착층(17)은 솔더 페이스트, 무전해도금 또는 전해도금방법을 적용하여 형성된다.
무극성 적층 금속 전해 커패시터(100)는 고전압 소용량에 사용하기 위해 직렬 적층형으로 구성할 수 있다. 무극성 적층 금속 전해 커패시터(100)를 직렬형으로 적층하는 경우에 리드단자(15)는 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n) 중 제1금속전해포일(10a)과 제n금속전해포일(10n)의 각각의 외측에 위치되는 메인전극층(14)에 설치된다. 리드단자(15)의 설치시 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)에 도전성 접착층(17)이 구비되지 않은 경우에 리드단자(15)는 메인전극층(14)에 직접 설치되며, 도전성 접착층(17)이 구비되는 경우에는 도전성 접착층(17)에 설치된다. 여기서, 도전성 접착층(17)이 구비되지 않은 경우에 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)은 각각 고 압력에 의한 기계적인 힘에 의해 적층하게 된다.
무극성 적층 금속 전해 커패시터(100)는 저전압 대용량에 사용하기 위해 병렬 적층형으로 구성할 수 있다. 무극성 적층 금속 전해 커패시터(100)를 병렬 적층형으로 적층하는 경우에 리드단자(15)는 도 2에 점선으로 도시된 것과 같이 설치된다. 즉, 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n) 중 다수개의 홀수번째 금속전해포일(10a,...,10n-1)의 각각의 메인전극층(14)의 일측으로 인출되도록 설치되며 다수개의 짝수번째 금속전해포일(10b,...,10n)의 각각의 메인전극층(14)의 타측으로 인출되도록 설치할 수 있다.
리드단자(15)가 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)에 설치되면 몰딩부재(16)를 설치하게 된다. 몰딩부재(16)는 리드단자(15)가 외부로 돌출되도록 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)이 밀봉되도록 설치된다. 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 밀봉시 도 2에 도시된 것과 같이 판형이나 원통형(도시 않음) 중 어느 하나의 형상으로 몰딩하며, 원통형으로 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 몰딩시 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 권취한 후 몰딩하게 된다.
이러한 구성을 갖는 본 발명의 제1 및 제2실시예에 따른 무극성 금속 전해 커패시터(10)와 무극성 적층 금속 전해 커패시터(100)의 제조방법을 첨부된 도면을 이용하여 설명하면 다음과 같다.
먼저, 도 3a 내지 도 3f를 이용하여 본 발명의 제1실시예에 따른 무극성 금속 전해 커패시터(10)의 제조방법을 설명하면 다음과 같다.
금속포일(10)의 표면적을 증가시키기 위해 도 3a에 도시된 금속포일(11)을 전기화학적인 방법인 DC(Direct Current) 식각 방법을 이용하여 재질이 알루미늄이 사용되는 금속포일(11)의 양면에 각각 다수개의 홈(11a)이 배열되도록 도 3b와 같이 형성하는 식각공정을 실시한다. 금속포일(11)에 다수개의 홈(11a)이 형성되면 도 3c에 도시된 것과 같이 양극산화방법을 이용하여 금속포일(11)에 재질이 알루미나(Al2O3)인 금속산화막(12)을 형성하는 화성공정을 실시한다. 양극산화시 커패시터의 정격전압이 6.3 내지 500V의 140 내지 160% 전압이 되도록 양극산화 처리한다.
금속산화막(12)이 형성되면 도 3d 및 도 3e에 도시된 것과 같이 CVD(Chemical Vapor Deposition), 열증착(thermal evaporation) 또는 분자층 성장방법 중 어느 하나를 이용하여 금속산화막(12)에 침투되어 성장될 수 있도록 시드전극층(13)을 형성하는 공정을 실시한다. 여기서, 분자층 성장방법으로는 MOCVD(Metal Organic CVD)를 사용한다.
시드전극층(13)이 형성되면 도 3f에 도시된 바와 같이 무전해 도금방법이나 전해도금(AC;교류, DC;직류)을 이용하여 시드전극층(13)을 매개로 금속포일(11)에 형성된 다수개의 홈(11a)이 매몰되도록 메인전극층(14)을 형성하는 공정을 실시한다. 이와 같이 메인전극층(14)이나 시드전극층(13)의 재질은 각각 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용될 수 있다. 또한, 메인전극층(14)을 형성하는 공정에서 메인전극층(14)이 형성되면 메인전극층(14)에 도전성 접착층(15)을 형성하는 공정을 더 구비할 수 있다. 도전성 접착층(15)은 리드단자(15)의 접착력을 개선시키기 위해 구비되며, 솔더 페이스트, 무전해도금 또는 전해도금방법을 적용하여 형성된다.
메인전극층(14)이 형성되면 도 1에 도시된 것과 같이 각각의 메인전극층(14)에 리드단자(15)를 형성하는 공정을 실시하고, 리드단자(15)가 형성되면 리드단자(15)가 외부로 돌출되도록 금속포일(11)을 밀봉시키는 몰딩 공정을 실시하여 무극성 금속 전해 커패시터(10)를 제조하게 된다. 금속포일(11)을 밀봉시 판형이나 원형으로 몰딩할 수 있다.
무극성 금속 전해 커패시터(10)와 같이 본 발명의 제2실시예에 따른 무극성 적층 금속 전해 커패시터(100)의 제조방법을 설명하면 다음과 같다.
무극성 적층 금속 전해 커패시터(100)의 제조방법은 금속포일(11)을 DC 식각 방법을 이용하여 재질이 알루미늄이 사용되는 금속포일(11)의 양면에 각각 다수개의 홈(11a)이 배열되도록 형성하는 식각공정에서 시드전극층(13)을 매개로 금속포일(11)에 형성된 다수개의 홈(11a)이 매몰되도록 메인전극층(14)을 형성하는 공정까지는 본 발명의 제1실시예에 따른 무극성 금속 전해 커패시터의 제조과정과 동일함으로 생략한다.
도 3a 내지 도 3f에 도시된 것과 같은 과정을 통해 메인전극층(14)이 형성되면 메인전극층(14)이 형성된 금속포일(11)을 절단하여 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 형성하는 공정을 실시한다. 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)이 형성되면 도 3g에 도시된 바와 같이 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 고압으로 압착하여 금속전해포일 적층체(100a)를 형성하는 과정을 실시한다.
금속전해포일 적층체(100a)의 형성시 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)은 식각공정 내지 메인전극층(14)을 형성하는 공정을 반복하여 형성하거나, 메인전극층(14)이 형성된 금속포일(10)을 절단하여 형성된 다수개의 금속전해포일(10a,10b,...,10n)과 식각공정 내지 메인전극층(14)을 형성하는 공정을 반복하여 형성된 다수개의 금속전해포일(10a,10b,...,10n)을 이용하여 형성할 수 있다.
금속전해포일 적층체(100a)가 형성되면 도 2에 도시된 것과 같이 금속전해포일 적층체(100a) 중 제1금속전해포일(10a)과 제n금속전해포일(100n)의 각각의 외측에 위치되는 메인전극층(14)에 리드단자(15)를 형성하는 공정을 실시한다. 리드단자(15)를 제1금속전해포일(10a)과 제n금속전해포일(100n)의 각각의 외측에 위치되는 메인전극층(14)에 형성하는 경우는 직렬 적층형으로 무극성 적층 금속 전해 커패시터(100)를 고전압 소용량 구조로 사용할 수 있다.
무극성 적층 금속 전해 커패시터(100)를 저전압 대용량 구조로 사용하는 경우에 병렬 적측형으로 적층하기 위해 리드단자(15)를 형성하는 공정에서 리드단자(15)를 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n) 중 다수개의 홀수번째 금속전해포일(10a,...,10n-1)의 각각의 메인전극층(14)의 일측으로 인출되도록 형성되며, 다수개의 짝수번째 금속전해포일(10b,...,10n)의 각각의 메인전극층(14)의 타측으로 인출되도록 형성할 수 있다.
직렬이나 병렬 적층형으로 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 적층시 무극성 금속 전해 커패시터(10)의 제조방법과 같이 도전성 접착층(17)을 이용하여 리드단자(15)와 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)의 접착력과 접착작업을 용이하게 할 수 있으며, 도전성 접착층(17)은 솔더 페이스트, 무전해도금 또는 전해도금방법을 적용하여 형성된다. 도전성 접착층(17)이 구비되지 않은 경우에 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)은 고압력에 의한 기계적인 힘으로 압착하여 적층하게 된다.
다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)이 도전성 접착층(17)이나 기계적인 힘에 의해 직렬 적층형이나 병렬 적층형으로 적층되면 리드단자(15)가 외부로 돌출되도록 금속전해포일 적층체(100a)를 밀봉시키는 몰딩 공정을 실시하여 무극성 적층 금속 전해 커패시터(100)를 제조과정을 완료하게 된다. 몰딩 공정에서 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)의 몰딩시 다수개의 제1 내지 제n금속전해포일(10a,10b,...,10n)을 판형이나 원통형으로 몰딩할 수 있다.
이상에 설명한 바와 같이 본 발명의 무극성 금속 전해 커패시터는 전해질로 금속재질을 적용함으로써 종래의 전해질로 전해액이나 유기반도체를 사용하는 것에 비해 전기 전도도를 10,000 ∼ 1,000,000배 개선시킬 수 있고, 직렬 적층하여 고전압화가 가능하며, 무극성으로 조립시 방향성이 없어 안전성이 높으며, 소형화, 저손실화(저ESR, 저임피던스화), 내열안정성, 비발연, 비발화 및 내환경성을 개선시 킬 수 있는 이점을 제공한다.

Claims (36)

  1. 양면에 각각 다수개의 홈이 배열되어 형성되는 금속포일과;
    상기 금속포일에 배열되어 형성되는 다수개의 홈에 형성되는 금속산화막과;
    상기 금속산화막에 형성되는 시드전극층과,
    상기 다수개의 홈이 채워지도록 상기 시드전극층에 형성되는 메인전극층과;
    상기 메인전극층에 설치되는 리드단자와;
    상기 리드단자가 외부로 돌출되며 상기 금속포일과 상기 금속산화막과 상기 시드전극층과 상기 메인전극층이 밀봉되도록 설치되는 몰딩부재로 구비됨을 특징으로 하는 무극성 금속 전해 커패시터.
  2. 제 1 항에 있어서, 상기 금속포일에 형성되는 다수개의 홈의 폭은 각각 0.1 내지 5㎛임을 특징으로 하는 무극성 금속 전해 커패시터.
  3. 제 1 항에 있어서, 상기 금속포일에 형성되는 다수개의 홈의 높이는 각각 10 내지 100㎛임을 특징으로 하는 무극성 금속 전해 커패시터.
  4. 제 1 항에 있어서, 상기 금속포일은 알루미늄이 사용됨을 특징으로 하는 무극성 금속 전해 커패시터.
  5. 제 1 항에 있어서, 상기 금속산화막은 알루미나(Al2O3)임을 특징으로 하는 무극성 금속 전해 커패시터.
  6. 제 1 항에 있어서, 상기 시드전극층은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 금속 전해 커패시터.
  7. 제 1 항에 있어서, 상기 메인전극층은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 금속 전해 커패시터.
  8. 제 1 항에 있어서, 상기 메인전극층은 도전성 접착층이 더 구비됨을 특징으로 하는 무극성 금속 전해 커패시터.
  9. 제 1 항에 있어서, 상기 몰딩부재는 상기 메인전극층이 형성된 상기 금속포일을 판형과 원통형 중 어느 하나의 형상으로 몰딩하며, 원통형으로 금속포일을 몰딩시 금속포일을 권취한 후 몰딩함을 특징으로 하는 무극성 금속 전해 커패시터.
  10. 양측면에 각각 다수개의 홈이 배열되어 형성되는 금속포일과, 상기 금속포일 에 배열되어 형성되는 다수개의 홈에 형성되는 금속산화막과, 상기 금속산화막에 형성되는 시드전극층과, 상기 다수개의 홈이 채워지도록 상기 시드전극층에 형성되는 메인전극층으로 이루어지는 다수개의 제1 내지 제n금속전해포일과;
    상기 다수개의 제1 내지 제n금속전해포일 중 제1금속전해포일과 제n금속전해포일의 각각의 외측에 위치되는 메인전극층에 각각 설치되는 리드단자와;
    상기 리드단자가 외부로 돌출되며 상기 다수개의 제1 내지 제n금속전해포일이 밀봉되도록 설치되는 몰딩부재로 구비됨을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  11. 제 10 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일의 각각의 금속포일은 알루미늄이 사용됨을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  12. 제 10 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일의 각각의 금속산화막은 알루미나(Al2O3)임을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  13. 제 10 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일의 각각의 시드전극층은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  14. 제 10 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일의 각각의 메인전극층은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  15. 제 10 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일 사이에는 각각 도전성 접착층이 더 구비됨을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  16. 제 10 항에 있어서, 상기 리드단자는 상기 다수개의 제1 내지 제n금속전해포일 중 다수개의 홀수번째 금속전해포일의 각각의 메인전극층의 일측으로 인출되도록 설치되며 다수개의 짝수번째 금속전해포일의 각각의 메인전극층의 타측으로 인출되도록 설치됨을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  17. 제 10 항에 있어서, 상기 몰딩부재는 상기 다수개의 제1 내지 제n금속전해포일을 판형과 원통형 중 어느 하나의 형상으로 몰딩하며, 원통형으로 다수개의 제1 내지 제n금속전해포일을 몰딩시 다수개의 제1 내지 제n금속전해포일을 권취한 후 몰딩함을 특징으로 하는 무극성 적층 금속 전해 커패시터.
  18. DC 식각 방법을 이용하여 금속포일의 양면에 각각 다수개의 홈이 배열되도록 형성하는 식각공정과;
    상기 금속포일에 다수개의 홈이 형성되면 양극산화방법을 이용하여 금속포일 에 금속산화막을 형성하는 화성공정과;
    상기 금속산화막이 형성되면 CVD 방법을 이용하여 금속산화막에 침투도록 시드전극층을 형성하는 공정과;
    상기 시드전극층이 형성되면 전해 도금방법을 이용하여 시드전극층을 매개로 상기 금속포일에 형성된 다수개의 홈이 매몰되도록 메인전극층을 형성하는 공정과;
    상기 메인전극층이 형성되면 각각의 메인전극층에 리드단자를 형성하는 공정과;
    상기 리드단자가 형성되면 상기 리드단자가 외부로 돌출되도록 상기 금속포일을 밀봉시키는 몰딩 공정으로 구비됨을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  19. 제 18 항에 있어서, 상기 식각공정에서 금속포일의 재질은 알루미늄이 사용됨을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  20. 제 18 항에 있어서, 상기 화성공정에서 금속산화막의 재질은 알루미나(Al2O3)임을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  21. 제 18 항에 있어서, 상기 시드전극층을 형성하는 공정에서 시드전극층은 열증착방법이나 분자층 성장방법을 적용할 수 있음을 특징으로 하는 무극성 금속 전 해 커패시터 제조방법.
  22. 제 18 항에 있어서, 상기 시드전극층을 형성하는 공정에서 시드전극층의 재질은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  23. 제 18 항에 있어서, 상기 메인전극층을 형성하는 공정에서 메인전극층은 전해도금방법으로 형성할 수 있음을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  24. 제 18 항에 있어서, 상기 메인전극층을 형성하는 공정에서 메인전극층의 재질은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  25. 제 18 항에 있어서, 상기 메인전극층을 형성하는 공정에서 리드단자의 접착력을 개선하기 위해 메인전극층이 형성되면 메인전극층에 도전성 접착층을 형성하는 공정이 더 구비되며, 도전성 접착층은 솔더 페이스트, 무전해도금 또는 전해도금방법을 적용함을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  26. 제 18 항에 있어서, 상기 몰딩 공정은 상기 메인전극층이 형성된 상기 금속포일을 판형과 원통형 중 어느 하나의 형상으로 몰딩하며, 원통형으로 금속포일을 몰딩시 금속포일을 권취한 후 몰딩함을 특징으로 하는 무극성 금속 전해 커패시터 제조방법.
  27. DC 식각 방법을 이용하여 금속포일의 양면에 각각 다수개의 홈이 배열되도록 형성하는 식각공정과;
    상기 금속포일에 다수개의 홈이 형성되면 양극산화방법을 이용하여 금속포일에 금속산화막을 형성하는 화성공정과;
    상기 금속산화막이 형성되면 CVD 방법을 이용하여 금속산화막에 침투되도록 시드전극층을 형성하는 공정과;
    상기 시드전극층이 형성되면 전해 도금방법을 이용하여 시드전극층을 매개로 상기 금속포일에 형성된 다수개의 홈이 매몰되도록 메인전극층을 형성하는 공정과;
    상기 메인전극층이 형성된 상기 금속포일을 절단하여 다수개의 제1 내지 제n금속전해포일을 형성하는 공정과;
    상기 다수개의 제1 내지 제n금속전해포일이 형성되면 상기 다수개의 제1 내지 제n금속전해포일을 고압으로 압착하여 금속전해포일 적층체를 형성하는 과정과;
    상기 금속전해포일 적층체가 형성되면 금속전해포일 적층체 중 제1금속전해포일과 제n금속전해포일의 각각의 외측에 위치되는 메인전극층에 리드단자를 형성하는 공정과;
    상기 리드단자가 형성되면 상기 리드단자가 외부로 돌출되도록 상기 금속전해포일 적층체를 밀봉시키는 몰딩 공정으로 구비됨을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  28. 제 27 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일의 각각의 금속포일은 알루미늄이 사용됨을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  29. 제 27 항에 있어서, 상기 다수개의 제1 내지 제n금속전해포일을 형성하는 공정에서 다수개의 제1 내지 제n금속전해포일은 상기 식각공정 내지 상기 메인전극층을 형성하는 공정을 반복하여 형성하거나, 상기 메인전극층이 형성된 상기 금속포일을 절단하여 형성된 다수개의 금속전해포일과 상기 식각공정 내지 상기 메인전극층을 형성하는 공정을 반복하여 형성된 다수개의 금속전해포일을 이용하여 형성됨을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  30. 제 27 항에 있어서, 상기 화성공정에서 금속산화막의 재질은 알루미나(Al2O3)임을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  31. 제 27 항에 있어서, 상기 시드전극층을 형성하는 공정에서 시드전극층의 재질은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  32. 제 27 항에 있어서, 상기 메인전극층을 형성하는 공정에서 메인전극층은 전해도금방법을 이용하여 형성될 수 있음을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  33. 제 27 항에 있어서, 상기 메인전극층을 형성하는 공정에서 메인전극층의 재질은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag) 및 금(Au) 중 어느 하나가 사용됨을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  34. 제 27 항에 있어서, 상기 메인전극층을 형성하는 공정은 리드단자와 다수개의 제1 내지 제n금속전해포일의 적층시 접착력을 개선하기 위해 메인전극층에 도전성 접착층을 형성하는 공정이 더 구비되며, 도전성 접착층은 솔더 페이스트, 무전해도금 또는 전해도금방법을 적용함을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  35. 제 27 항에 있어서, 상기 리드단자를 형성하는 공정에서 리드단자는 상기 다수개의 제1 내지 제n금속전해포일 중 다수개의 홀수번째 금속전해포일의 각각의 메인전극층의 일측으로 인출되도록 형성되며, 다수개의 짝수번째 금속전해포일의 각각의 메인전극층의 타측으로 인출되도록 형성할 수 있음을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
  36. 제 27 항에 있어서, 상기 몰딩 공정은 상기 다수개의 제1 내지 제n금속전해포일을 판형과 원통형 중 어느 하나의 형상으로 몰딩하며, 원통형으로 다수개의 제1 내지 제n금속전해포일을 몰딩시 다수개의 제1 내지 제n금속전해포일을 권취한 후 몰딩함을 특징으로 하는 무극성 적층 금속 전해 커패시터 제조방법.
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