KR100942121B1 - 금속 커패시터 - Google Patents
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Abstract
본 발명은 전기 전도도를 크게 개선시킨 금속 커패시터 및 그의 제조방법에 관한 것으로, 본 발명의 금속 커패시터는 일면에 다수개의 홈(11a)이 형성된 금속부재(11)와, 금속부재(11)에 형성되는 금속산화막(12)과, 다수개의 홈(11a)이 채워지도록 금속산화막(12)에 형성되는 매립전극부재(13)와, 매립전극부재(13)와 금속산화막(12)에 형성되어 금속부재(11)와 매립전극부재(13)를 절연시키는 절연막(14)으로 구비됨을 특징으로 한다.
금속, 커패시터, 적층, 산화막, 전극
Description
본 발명은 금속 커패시터에 관한 것으로, 더욱 상세하게는 전기 전도도를 크게 개선시킨 금속 커패시터에 관한 것이다.
전원회로에서 출력되는 전원을 일정한 값이 되도록 평활시키거나 저주파 바이패스로 알루미늄 전해 커패시터(aluminum electrolytic capacitor)가 사용되며, 이를 제조하는 방법을 개략적으로 설명하면 다음과 같다.
알루미늄박의 표면적을 넓혀 정전용량을 크게 하기 위해 알루미늄박(aluminum foil)의 표면을 식각(etching)하는 과정을 실시한다. 식각이 완료되면 알루미늄박에 유전체를 형성시키는 화성(forming)과정을 실시한다. 식각이나 화성과정을 통해 각각 음극과 양극 알루미늄박이 제조되면 알루미늄박과 전해지를 제품의 길이에 따라 필요치수의 폭 만큼 자르는 재단(slit)과정을 실시한다. 재단이 완료되면 알루미늄박에 인출단자인 알루미늄 리드봉을 접합시키는 스티치(stitch)과정을 실시한다.
알루미늄박과 전해지의 재단이 완료되면 양극 알루미늄박과 음극 알루미늄박 사이에 전해지를 삽입한 후 원통형으로 감아서 풀어지지 않도록 테이프로 접착시키는 권취(winding)과정을 실시한다. 권취과정이 완료되면 이를 알루미늄 케이스에 삽입한 후 전해액을 주입하는 함침(impregnation)을 실시한다. 전해액의 주입이 완료되면 알루미늄 케이스를 봉구재로 봉입하는 봉입(curling)과정을 실시한다. 봉입과정이 완료되면 유전체 손상을 복구하는 에이징(aging) 과정을 실시하여 알루미늄 전해 커패시터의 조립을 완료하게 된다.
종래의 알루미늄 전해 커패시터를 적용하는 경우에 최근 전자기기의 디지털 및 소형화의 진전으로 다음과 같은 문제점이 있다.
알루미늄 전해 커패시터는 전해질로 전해액이 사용되므로 전기 전도도가 낮아 고주파 영역에서의 수명이 짧아지는 한계가 있고, 신뢰성 개선, 고주파수특성, 저손실화, 저 ESR(Equivalent Series Resistance), 저 임피던스(impedance)화에 한계가 있으며, 리플발열이 높아 발연, 발화라는 안전성 및 내환경성에 한계가 있다.
본 발명의 목적은 전술한 문제점을 해결하기 위한 것으로, 전해질로 금속재질을 적용하여 전기 전도도를 종래에 전해질을 전해액이나 유기반도체를 사용하는 것에 비해 10,000 ∼ 1,000,000배 개선시킨 금속 커패시터를 제공함에 있다.
본 발명의 다른 목적은 전해질로 금속재질을 사용함으로써 소형화, 저손실화, 저ESR, 저임피던스화, 리플발열 저감, 장수명화, 내열안정성, 비발연, 비발화 및 내환경성을 개선시킬 수 있는 금속 커패시터를 제공함에 있다.
본 발명의 금속 커패시터는 일면에 다수개의 홈을 형성한 금속부재와, 상기 금속부재에 형성되는 금속산화막과, 상기 다수개의 홈이 채워지도록 상기 금속산화막에 형성되는 매립전극부재와, 상기 매립전극부재와 상기 금속산화막에 형성되어 금속부재와 매립전극부재를 절연시키는 절연막으로 이루어지는 다수개의 단층 금속 커패시턴스부재중 홀수 번째의 단층 금속 커패시턴스부재의 매립전극부재와 짝수 번째의 단층 금속 커패시턴스부재의 매립전극부재가 서로 접하도록 병렬 적층되는 다수개의 제1병렬적층체와, 일면에 다수개의 홈을 형성한 금속부재와, 상기 금속부재에 형성되는 금속산화막과, 상기 다수개의 홈이 채워지도록 상기 금속산화막에 형성되는 매립전극부재와, 상기 매립전극부재와 상기 금속산화막에 형성되어 금속부재와 매립전극부재를 절연시키는 절연막으로 이루어지는 다수개의 단층 금속 커패시턴스부재중 홀수 번째의 단층 금속 커패시턴스부재의 금속부재와 짝수 번째의 단층 금속 커패시턴스부재의 금속부재가 서로 접하도록 병렬 적층되는 다수개의 제2병렬적층체와, 상기 다수개의 제1병렬적층체중 첫 번째로 위치한 제1병렬적층체의 홀수 번째의 단층 금속 커패시턴스부재의 금속부재와 상기 다수개의 제2병렬적층체중 마지막 번째로 위치한 제2병렬적층체의 짝수 번째의 단층 금속 커패시턴스부재의 금속부재에 각각 연결되는 다수개의 제1외부전극으로 구성되며,
상기 제1병렬적층체의 짝수 번째의 단층 금속 커패시턴스부재의 금속부재와 상기 제2병렬적층체의 홀수 번째의 단층 금속 커패시턴스부재의 매립전극부재가 각각 서로 접하도록 상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체를 각각 적층하여 직/병렬 적층되며,
상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체는 각각 하나는 애노드 전극이고 나머지 하나는 캐소드 전극인 다수개의 제2외부전극이 연결되며, 상기 다수개의 제2외부전극 중 하나는 상기 다수개의 제2병렬적층체의 다수개의 단층 금속커패시턴스부재의 서로 접하는 금속부재에 연결되고 나머지 하나는 상기 다수개의 제1병렬적층체의 다수개의 단층 금속커패시턴스부재의 서로 접하는 매립전극부재에 연결됨을 특징으로 한다.
상기 제1병렬적층체의 짝수 번째의 단층 금속 커패시턴스부재의 금속부재와 상기 제2병렬적층체의 홀수 번째의 단층 금속 커패시턴스부재의 매립전극부재가 각각 서로 접하도록 상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체를 각각 적층하여 직/병렬 적층되며,
상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체는 각각 하나는 애노드 전극이고 나머지 하나는 캐소드 전극인 다수개의 제2외부전극이 연결되며, 상기 다수개의 제2외부전극 중 하나는 상기 다수개의 제2병렬적층체의 다수개의 단층 금속커패시턴스부재의 서로 접하는 금속부재에 연결되고 나머지 하나는 상기 다수개의 제1병렬적층체의 다수개의 단층 금속커패시턴스부재의 서로 접하는 매립전극부재에 연결됨을 특징으로 한다.
본 발명의 금속 커패시터의 제조방법은 금속부재의 타면에 수지필름을 이용하여 마스킹(masking)하는 과정과, 금속부재의 타면이 마스킹되면 DC(Direct Current) 식각방법을 이용하여 금속부재의 일면에 각각 다수개의 홈이 배열되도록 형성하는 식각과정과, 금속부재에 다수개의 홈이 형성되면 양극산화방법을 이용하여 금속부재에 금속산화막을 형성하는 화성과정과, 금속산화막이 형성되면 전해 도금이나 무전해 도금방법을 이용하여 금속부재에 형성된 다수개의 홈이 채워지도록 매립전극부재를 형성하는 과정과, 매립전극부재가 형성되면 CVD(Chemical Vapor Deposition) 방법을 이용하여 매립전극부재와 금속산화막에 절연막을 형성하는 과정으로 구성됨을 특징으로 한다.
본 발명의 금속 커패시터는 전해질로 금속재질을 적용함으로써 종래의 전해질로 전해액이나 유기반도체를 사용하는 것에 비해 전기 전도도를 10,000 ∼ 1,000,000배 개선시킬 수 있고, 직렬 적층하여 고전압화가 가능하며, 극성의 방향 성이 없어 안전성이 높으며, 소형화, 저손실화, 저ESR, 저임피던스화, 내열안정성, 비발연, 비발화 및 내환경성을 개선시킬 수 있는 이점을 제공한다.
(제1실시예)
본 발명의 금속 커패시터의 제1실시예를 첨부된 도면을 이용하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 금속 커패시터를 나타낸 도이다. 도 1a 내지 도 1e중 도 1a는 본 발명의 제1실시예에 따른 금속 커패시터의 평면도이며, 도 1b 내지 도 1e는 도 1a에 도시된 금속 커패시터의 A1-A2선 측단면도이다.
도 1a 내지 도 1e에 도시된 바와 같이 본 발명의 금속 커패시터(10)는 금속부재(11), 금속산화막(12), 매립전극부재(13) 및 절연막(14)으로 구성되며, 각 구성을 설명하면 다음과 같다.
금속부재(11)는 일면에 다수개의 홈(11a)이 형성되며, 금속산화막(12)은 금속부재(11)에 형성된다. 매립전극부재(13)는 다수개의 홈(11a)이 채워지도록 금속산화막(12)에 형성되며, 절연막(14)은 매립전극부재(13)와 금속산화막(12)에 형성되어 금속부재(11)와 매립전극부재(13)를 절연시킨다.
본 발명의 제1실시예에 따른 금속 커패시터(10)의 각 구성을 보다 상세하게 설명하면 다음과 같다.
금속부재(11)는 포일이나 판 형상으로 이루어지며, 그 재질은 알루미늄(Al), 니오븀(Nb), 탄탈(Ta), 지르코늄(Zr) 및 티탄늄(Ti)중 하나가 적용된다. 금속산화막(12)은 도 1c 내지 도 1e에서와 같이 금속부재(11)의 전면에 형성되거나 도 1e에서와 같이 금속부재(11)에서 다수개의 홈(11a)이 형성된 일면에 형성된다. 금속부재(11)의 전면 또는 일면에만 형성되는 금속산화막(12)의 재질은 알루미나(Al2O3), 산화 니오븀(Nb2O5), 니오브 일산화물(NbO), 산화 탄탈(Ta2O5), 산화 지르코늄(ZrO2) 및 산화 티탄늄(TiO2)중 하나가 적용된다.
매립전극부재(13)는 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag), 니켈(Ni), 주석(Sn), 인듐(In), 팔라듐(Pd), 백금(Pt), 코발트(Co), 루테늄(Ru) 및 금(Au)중 하나가 적용된다. 금속부재(11)와 매립전극부재(13)는 또한 각각 도 1d에서와 같이 다수개의 제1외부전극(21)이나 도 1e에서와 같이 다수개의 제2외부전극(22)이 더 구비되어 연결된다. 다수개의 제1외부전극(21)은 금속부재(11)와 매립전극부재(13)에 각각 연결되어 본 발명의 금속 커패시터(10)를 극성에 관계없이 사용할 수 있도록 한다. 다수개의 제2외부전극(22)은 다수개의 제1외부전극(21)과는 다르게 하나는 애노드(anode) 전극이고 나머지 하나는 캐소드(cathode) 전극으로 금속부재(11)와 매립전극부재(13)에 각각 연결되어 본 발명의 금속 커패시터(10)를 극성을 갖도록 한다. 금속부재(11)와 매립전극부재(13)중 하나에 연결되는 제2외부전극(22)이 애노드 전극이면 나머지 하나의 제2외부전극(22)의 캐소드 전극이 된다. 반대로, 금속부재(11)와 매립전극부재(13)중 하나에 연결되는 제2외부전극(22)이 캐소드 전극이면 나머지 하나의 제2외부전극(22)의 애노드 전극이 된다.
금속산화막(12)과 매립전극부재(13) 사이에는 금속부재(11)에 형성된 다수개의 홈(11a)에 매립전극부재(13)가 매립되어 형성되도록 하기 위해 도 1d에서와 같이 시드전극막(15)이 더 구비된다. 시드전극막(15)은 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag), 니켈(Ni), 주석(Sn), 인듐(In), 팔라듐(Pd), 백금(Pt), 코발트(Co), 루테늄(Ru) 및 금(Au)중 하나가 적용된다. 이러한 시드전극막(15)은 매립전극부재(13)가 금속부재(11)의 다수개의 홈(11a)에 용이하게 매립되어 금속산화막(12)과 보다 견고한 접착력을 갖도록 하기 위해 구비된다.
절연막(14)은 매립전극부재(13)의 측면을 감싸도록 매립전극부재(13)와 금속산화막(12)에 형성되어 금속부재(11)와 매립전극부재(13)를 전기적으로 연결되지 않도록 절연시킨다. 몰딩부재(31)는 금속부재(11)를 EMC(Epoxy Molding Compound)와 같은 몰딩재질로 밀봉시키기 위해 구비된다. 금속부재(11)를 몰딩 시 몰딩부재(31)는 판형과 원통형중 하나의 형상으로 몰딩시킨다. 판형으로 몰딩 시 몰딩부재(31)는 금속부재(11)를 칩(chip)이나 표면실장형으로 패키지(package)되며, 원통형으로 몰딩하는 경우에 몰딩부재(31)는 금속부재(11)를 권취한 후 밀봉시켜 리드 타입(lead type)으로 패키지된다.
도 1a 내지 도 1e에 도시된 본 발명의 금속 커패시터(10)의 다른 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2c는 도 1a에 도시된 금속 커패시터의 다른 실시예를 나타낸 도이다. 도 2a 내지 도 2c중 도 2a는 금속 커패시터의 평면도이며, 도 2b 및 도 2c는 도 2a에 도시된 금속 커패시터의 B1-B2선 측단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이 본 발명의 금속 커패시터(10)의 다른 실시예는 금속부재(11)에 형성된 다수개의 홈(11a)은 도 1a에서와 같이 원형 홈이나 사각형 홈(11b)등과 같이 다각형 홈으로 형성된다. 다수개의 사각형 홈(11b)이 형성되는 금속부재(11)는 도 2b 및 도 2c에서와 같이 전극인출부(m)가 구비되어 형성된다. 전극인출부(m)는 도 1b에 도시된 금속부재(11)에서 전극인출부(m)만큼 연장되도록 금속부재(11)를 형성한 것으로, 전극인출부(m)는 제1외부전극(21)이나 제2외부전극(22)을 금속부재(11)에 보다 용이하게 연결할 수 있도록 제공한다. 전극인출부(m)가 형성되는 금속부재(11)는 도 1b에서와 같이 금속산화막(12)이 전면에 형성되거나 다수개의 사각형 홈(11b)이 형성된 일면에만 형성된다.
도 1a 내지 도 1e에 도시된 본 발명의 금속 커패시터(10)의 또 다른 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3c는 도 1a에 도시된 금속 커패시터의 또 다른 실시예를 나타낸 도이다. 도 3a 내지 도 3c중 도 3a는 금속 커패시터의 평면도이며, 도 3b 및 도 3c는 도 3a에 도시된 금속 커패시터의 C1-C2선 측단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이 본 발명의 금속 커패시터(10)의 또 다른 실시예는 금속부재(11)에 형성된 다수개의 홈(11a)은 도 1a에 도시된 원형 홈이나 육각형 홈(11c)등과 같이 다각형 홈으로 형성된다. 다수개의 육각형 홈(11c)이 형성되는 금속부재(11)는 도 3b 및 도 3c에서와 같이 전극인출부(m)가 하나 이상 더 구비되어 형성된다. 도 3b 및 도 3c에 도시된 금속부재(11)는 두개의 전극인출부(m)가 형성되며, 각각에 제1외부전극(21)이나 제2외부전극(22)이 연결되어 본 발 명의 금속 커패시터(10)를 2단자나 3단자를 갖는 금속 커패시터(10)로 구성할 수 있도록 제공한다. 2단자나 3단자로 금속 커패시터(10)를 구성할 수 있도록 하나 이상의 전극인출부(m)가 형성된 금속부재(11)에 형성된 금속산화막(12)은 전극인출부(m)를 포함하여 전면 또는 다수개의 육각형 홈(11c)이 형성된 일면에 형성된다.
(제2실시예)
본 발명의 제2실시예에 따른 금속 커패시터를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 금속 커패시터를 나타낸 도이다.
도 4a 내지 도 4d에서와 같이 본 발명의 제2실시예에 따른 금속 커패시터(110,120,130,140)들은 각각 다수개의 단층 금속커패시턴스부재(10a)로 구성된다. 다수개의 단층 금속커패시턴스부재(10a)는 도 4a 내지 도 4d에 도시된 바와 같이 각각 금속부재(11), 금속산화막(12), 매립전극부재(13) 및 절연막(14)으로 이루어지며, 각각은 도 1a 내지 도 1e에 도시된 본 발명의 제1실시예에 따른 금속 커패시터(10)를 구성하는 금속부재(11), 금속산화막(12), 매립전극부재(13) 및 절연막(14)과 동일하므로 상세한 설명은 생략한다.
다수개의 단층 금속커패시턴스부재(10a)로 구성되는 본 발명의 제2실시예에 따른 금속 커패시터(110,120,130,140)들을 도 4a 내지 도 4d를 참조하여 순차적으로 설명하면 다음과 같다.
도 4a에서와 같이 본 발명의 제2실시예에 따른 금속 커패시터(110)는 다수개 의 단층 금속커패시턴스부재(10a)와 다수개의 제1외부전극(21)으로 구성된다.
다수개의 단층 금속커패시턴스부재(10a)는 도 4a에서와 같이 각각 금속부재(11), 금속산화막(12), 매립전극부재(13) 및 절연막(14)으로 이루어지며, 서로 매립전극부재(13)가 접하도록 적층되어 병렬 적층된다. 병렬 적층된 다수개의 단층 금속커패시턴스부재(10a)의 금속산화막(12)은 금속부재(11)의 전면에 형성된다. 다수개의 제1외부전극(21)은 도 4a에서와 같이 다수개의 단층 금속커패시턴스부재(10a)의 금속부재(11)에 각각 연결되어 금속 커패시터(110)를 극성에 관계없이 사용할 수 있도록 한다.
다수개의 단층 금속커패시턴스부재(10a)가 병렬 적층되는 금속 커패시터(110)는 도 4a에서와 같이 점선으로 도시된 다수개의 제2외부전극(22)이 연결된다. 다수개의 제2외부전극(22)은 하나가 애노드 전극이고 나머지 하나는 캐소드 전극으로 금속 커패시터(110)를 극성을 갖도록 연결된다. 이러한 다수개의 제2외부전극(22)중 하나는 다수개의 단층 금속커패시턴스부재(10a)의 금속부재(11)에 연결되고 나머지 하는 서로 접하는 매립전극부재(13)에 연결된다.
병렬 적층되는 다수개의 단층 금속커패시턴스부재(10a)의 사이에는 접착력을 개선하기 위한 도전성 접착부재(16)가 더 구비되어 설치되며, 도전성 접착부재(16)는 도전성 솔더 페이스트(solder paste)등과 같은 접착제가 적용된다. 도전성 접착부재(16)로 접착되는 다수개의 단층 금속커패시턴스부재(10a)는 몰딩부재(31)가 더 구비된다. 몰딩부재(31)는 다수개의 단층 금속커패시턴스부재(10a)를 판형과 원통형중 하나의 형상으로 몰딩시키고, 원통형으로 몰딩 시 다수개의 단층 금속커패시 턴스부재(10a)를 권취한 후 밀봉시킨다.
도 4b에서와 같이 본 발명의 제2실시예의 다른 실시예의 금속 커패시터(120)는 다수개의 단층 금속커패시턴스부재(10a)와 다수개의 제1외부전극(21)으로 구성된다. 도 4b에 도시된 금속 커패시터(120)는 도 4a 도시된 금속 커패시터(110)와 동일한 구성을 가지므로 상세한 설명은 생략한다. 다만 도 4a에 도시된 금속 커패시터(110)와의 상이한 점은 다수개의 단층 금속커패시턴스부재(10a)를 적층 시 각각의 금속부재(11)가 서로 접하도록 적층되어 병렬 적층된다. 금속부재(11)가 서로 접하도록 병렬 적층되므로 인해 다수개의 제1외부전극(21)은 다수개의 단층 금속커패시턴스부재(10a)의 매립전극부재(13)에 각각 연결된다. 또한 다수개의 제2외부전극(22)을 연결하는 경우에 도 4b에서 점선으로 도시된 것과 같이 하나는 다수개의 단층 금속커패시턴스부재(10a)의 매립전극부재(13)에 연결되고, 나머지 하나는 서로 접하는 금속부재(11)에 연결된다.
도 4c에서와 같이 본 발명의 제2실시예의 또 다른 실시예에 따른 금속 커패시터(130)는 다수개의 제1병렬적층체(110a), 다수개의 제2병렬적층체(120a) 및 다수개의 제1외부전극(21)으로 구성된다.
다수개의 제1병렬적층체(110a)는 다수개의 단층 금속 커패시턴스부재(10a)중 홀수 번째의 단층 금속 커패시턴스부재(10a)의 매립전극부재(13)와 짝수 번째의 단층 금속 커패시턴스부재(10a)의 매립전극부재(13)가 서로 접하도록 병렬 적층된다. 다수개의 제2병렬적층체(120a)는 다수개의 단층 금속 커패시턴스부재(10a)중 홀수 번째의 단층 금속 커패시턴스부재(10a)의 금속부재(11)와 짝수 번째의 단층 금속 커패시턴스부재(10a)의 금속부재(11)가 서로 접하도록 병렬 적층된다.
상기 구성을 갖는 다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층체(120a)는 각각 제1병렬적층체(110a)의 짝수 번째의 단층 금속 커패시턴스부재(10a)의 금속부재(11)와 제2병렬적층체(120a)의 홀수 번째의 단층 금속 커패시턴스부재(10a)의 매립전극부재(13)가 각각 서로 접하도록 다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층체(120a)를 각각 적층되어 직/병렬 적층된다. 즉, 다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층체(120a)는 각각 병렬로 적층된 상태에서 제1병렬적층체(110a)와 제2병렬적층체(120a)를 순차적으로 직렬로 적층하여 금속 커패시터(130)를 직/병렬로 적층되도록 구성한다.
다수개의 제1외부전극(21)은 다수개의 제1병렬적층체(110a)중 첫 번째 위치한 제1병렬적층체(110a)의 홀수 번째의 단층 금속 커패시턴스부재(10a)의 금속부재(11)와 다수개의 제2병렬적층체(120a)중 마지막 번째 위치한 제2병렬적층체(120a)의 짝수 번째의 단층 금속 커패시턴스부재(10a)의 금속부재(11)에 각각 연결된다. 여기서, 홀수 번째, 짝수 번째, 첫 번째 및 마지막 번째라는 용어의 기준은 도 4c에서 가장 하측에 위치한 제1병렬적층체(110a)를 기준으로 적용된다. 예를 들어, 도 4c에서와 같이 가장 하측에 위치한 제1병렬적층체(110a)는 첫 번째 위치한다고 하며, 첫 번째 위치한 제1병렬적층체(110a)중 하측에 위치한 단층 금속 커패시턴스부재(10a)를 홀수 번째 위치한다고 가정하였다.
제1외부전극(21)이 연결되는 다수개의 제1병렬적층체(110a) 및 다수개의 제2병렬적층체(120a)는 각각 도 4c에 점선으로 도시된 다수개의 제2외부전극(22)으로 연결되며, 다수개의 제2외부전극(22)중 하나는 애노드 전극이고 나머지 하나는 캐소드 전극이다. 이러한 다수개의 제2외부전극(22)중 하나는 다수개의 제1병렬적층체(110a)의 다수개의 단층 금속커패시턴스부재(10a)의 금속부재(11)에 연결되고 나머지 하나는 서로 접하는 매립전극부재(13)에 연결된다. 제1외부전극(21)이 연결되는 다수개의 제2병렬적층체(120a)는 각각 도 4d에 점선으로 도시된 다수개의 제2외부전극(22)이 연결되며, 다수개의 제2외부전극(22)중 하나는 다수개의 제2병렬적층체(120a)의 다수개의 단층 금속커패시턴스부재(10a)의 매립전극부재(13)에 연결되고 나머지 하나는 서로 접하는 금속부재(11)에 연결된다.
다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층체(120a)에 각각 다수개의 제2외부전극(22)을 각각 연결시켜 구성하므로써 도 4c에 도시된 금속 커패시터(130)는 다수개의 제1병렬적층체(110a)나 다수개의 제2병렬적층체(120a)를 각각 하나의 커패시터 소자로 적용할 수 있도록 구성할 수 있다. 도 4c에 도시된 금속 커패시터(130)는 또한, 다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층체(120a) 사이에는 각각 도전성 접착부재(16)가 더 구비된다. 도전성 접착부재(16)가 더 구비되는 다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층체(120a)는 각각 구비되는 다수개의 단층 금속커패시턴스부재(10a)의 금속산화막(12)은 금속부재(11)의 전면에 형성된다.
도 4d에서와 같이 본 발명의 제2실시예의 또 다른 실시예에 따른 금속 커패시터(140)는 다수개의 단층 금속커패시턴스부재(10a)와 다수개의 제1외부전극(21)으로 구성된다.
다수개의 단층 금속커패시턴스부재(10a)는 도 4d에서와 같이 각각의 금속부재(11)와 매립전극부재(13)가 서로 접하도록 적층되어 직렬 적층되며, 다수개의 제1외부전극(21)은 다수개의 단층 금속커패시턴스부재(10a)중 첫 번째와 마지막 번째의 단층 금속커패시턴스부재(10a)의 금속부재(11)에 각각 연결된다.
다수개의 제1외부전극(21)이 연결되는 다수개의 단층 금속커패시턴스부재(10a)는 다수개의 제2외부전극(22)이 연결되며, 다수개의 제2외부전극(22)중 하나는 애노드 전극이고 나머지 하나는 캐소드 전극이다. 이러한 다수개의 제2외부전극(22)중 하나는 다수개의 단층 금속커패시턴스부재(10a)중 첫 번째 단층 금속 커패시턴스부재(10a)의 금속부재(11)에 연결되고 나머지 하나는 마지막 번째 단층 금속 커패시턴스부재(10a)의 매립전극부재(13)에 연결된다. 이와 같이 다수개의 단층 금속커패시턴스부재(10a)가 직렬 적층되는 금속 커패시터(140)를 구성하는 다수개의 단층 금속커패시턴스부재(10a)의 금속산화막(12)은 금속부재(11)의 전면에 형성된다.
(제3실시예)
도 5a 내지 도 5d는 본 발명의 제3실시예에 따른 금속 커패시터를 나타낸 도이다.
도 5a 내지 도 5d에 도시된 바와 같이 금속 커패시터(210,220,230,240)들은 각각 도 4a 내지 도 4d에서와 같이 본 발명의 제2실시예에 따른 금속 커패시터(110,120,130,140)와 동일한 구성을 갖는다. 특히, 도 5c에 도시된 금속 커패시터(230)는 도 4c에 도시된 다수개의 제1병렬적층체(110a)와 다수개의 제2병렬적층 체(120a)와 같이 제1병렬적층체(210a)와 다수개의 제2병렬적층체(220a)를 서로 직렬로 적층하여 구성한다.
본 발명의 제2실시예에 따른 금속 커패시터(110,120,130,140)와 동일한 구성을 갖는 본 발명의 제3실시예에 따른 금속 커패시터(210,220,230,240)들은 각각을 구성하는 단층 금속커패시턴스부재(10a)의 금속산화막(12)이 도 4a 내지 도 4d에서와 같이 본 발명의 제2실시예에 따른 금속 커패시터(110,120,130,140)들은 단층 금속커패시턴스부재(10a)의 금속산화막(12)과 다르게 형성된다. 즉, 도 4a 내지 도 4d에서와 같이 본 발명의 제2실시예에 따른 금속 커패시터(110,120,130,140)들은 금속산화막(12)이 금속부재(11)의 전면에 형성되는 반면에, 도 5a 내지 도 5d에 도시된 바와 같이 금속 커패시터(210,220,230,240)들은 금속부재(11)의 표면에서 다수개의 홈(11a)이 형성된 일면에 형성된다.
금속부재(11)의 표면에서 다수개의 홈(11a)이 형성된 일면에만 금속산화막(12)을 형성하므로써 본 발명의 제3실시예에 따른 금속 커패시터(210,220,230,240)들은 각각 다수개의 단층 금속커패시턴스부재(10a)를 적층 시 금속산화막(12)으로 인한 기생 커패시턴스등과 같은 노이즈(noise) 성분을 줄일 수 있게 된다.
상기 구성을 갖는 본 발명의 금속 커패시터의 제조방법에 대해 첨부된 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
금속부재(11)의 일면만을 식각하여 다수개의 홈(11a)을 형성하기 위해 타면을 수지필름(도시 않음)을 이용하여 마스킹(masking)한다. 마스킹 과정은 금속부 재(11)의 타면을 수지계열의 수지필름을 접착시켜 마스킹하는 방법 이외에 감광액을 도포한 후 베이킹(baking)하여 금속부재(11)의 타면을 마스킹한다. 금속부재(11)의 타면을 마스킹하는 과정에서 도 2b 나 도 3b에서와 같이 금속부재(11)에 전극인출부(m)를 형성하는 경우에 전극인출부(m)만큼 금속부재(11)의 일면을 마스킹 한다.
금속부재(11)의 타면이 마스킹되면 도 1b에서와 같이 DC 식각방법을 이용하여 금속부재(11)의 일면에 다수개의 홈(11a)이 배열되도록 형성한다. DC 식각방법을 이용하는 식각과정에서 다수개의 홈(11a)은 도 1a에서와 같이 원형 홈으로 형성되거나 도 2a나 도 3a에서와 같이 사각형 홈(11b)또는 육각형 홈(11c)과 같은 다각형 홈으로 형성한다. 이러한 다양한 형상으로 다수개의 홈(11a)을 원통형 홈으로 형성 시 지름은 1㎚ 내지 100㎛가 되도록 형성되며, 식각방법은 DC 식각방법 이외에 AC(Alternate Current) 식각이나 습식 식각을 이용하여 형성한다.
금속부재(11)에 다수개의 홈(11a)이 형성되면 도 1c에서와 같이 양극산화방법을 이용하여 금속부재(11)에 금속산화막(12)을 형성한다. 금속산화막(12)을 형성하는 화성과정은 도 1c, 도 2b 또는 도 3b에서와 같이 금속부재(11)의 전면에 형성하거나 도 1e, 도 2c 또는 도 3c에서와 같이 일면에만 형성한다.
금속산화막(12)이 형성되면 도 1c에서와 같이 전해 도금이나 무전해 도금방법을 이용하여 다수개의 시드전극막을 매개로 금속부재(11)에 형성된 다수개의 홈(11a)이 채워지도록 매립전극부재(13)를 형성한다. 매립전극부재(13)를 형성하는 과정을 통해 매립전극부재(13)가 형성되면 도 1c에서와 같이 CVD 방법을 이용하여 매립전극부재(13)와 금속산화막(12)에 절연막(14)을 형성한다. 매립전극부재(13)를 형성하는 과정과 금속산화막(12)을 형성하는 화성과정 사이에는 매립전극부재(13)를 다수개의 홈(11a)에 보다 용이하게 매립되도록 형성하기 위해 시드전극막(15)을 형성하는 과정이 더 구비되며, 시드전극막(15)의 형성은 CVD 방법, MOCVD(Metal Organic Chemical Vapor Deposition) 방법 및 MBE(Molecular Beam Epitaxy)방법중 하나가 적용된다.
절연막(14)이 형성되면 도 1d에서와 같이 금속부재(11)나 매립전극부재(13)에 다수개의 제1외부전극(21)을 연결한다. 이러한 전극 형성과정에서 다수개의 제1외부전극(21)은 도 1e에서와 같이 다수개의 제2외부전극(22)으로 연결된다. 다수개의 제2외부전극(22)은 각각 금속부재(11)와 매립전극부재(13)에 연결되며, 다수개의 제2외부전극(22)중 하나가 애노드 전극이면 나머지 하나는 캐소드 전극이 된다. 이러한 전극 형성과정과 절연막(14)을 형성하는 과정사이에는 도 1e에서와 같이 다수개의 제1외부전극(21)이나 다수개의 제2외부전극(22)을 금속부재(11)나 매립전극부재(13)에 보다 용이하게 연결할 수 있도록 도전성 접착부재(16)를 형성하는 과정이 더 구비된다. 이러한 도전성 접착부재(16)의 형성은 금속 접착제, 솔더 페이스트, 무전해 도금 및 전해 도금중 하나가 적용된다.
다수개의 제1외부전극(21)이나 다수개의 제2외부전극(22)이 연결되면 도 1e에서와 같이 제1외부전극(21)이나 제2외부전극(22)이 외부로 노출되도록 금속부재(11)를 밀봉부재로 밀봉시킨다. 금속부재(11)를 밀봉부재로 밀봉시키는 과정은 금속부재(11)를 밀봉 시 몰딩재질이나 내부가 빈 커버부재로 밀봉시켜 금속 커패시 터(10)를 제조한다.
본 발명의 금속 커패시터는 전원회로의 평활회로, 노이즈 필터나 바이패스 커패시터 등에 적용할 수 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 금속 커패시터를 나타낸 도,
도 2a 내지 도 2c는 도 1a에 도시된 금속 커패시터의 다른 실시예를 나타낸 도,
도 3a 내지 도 3c는 도 1a에 도시된 금속 커패시터의 또 다른 실시예를 나타낸 도,
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 금속 커패시터를 나타낸 도,
도 5a 내지 도 5d는 본 발명의 제3실시예에 따른 금속 커패시터를 나타낸 도.
* 도면의 주요 부분에 대한 부호 설명 *
10,110,120,130,140,210,220,230,240: 금속 커패시터
10a: 단층 금속커패시턴스부재 11: 금속부재
11a: 홈 12: 금속산화막
13: 매립전극부재 14: 절연막
15: 시드전극막 21: 제1외부전극
22: 제2외부전극 31: 몰딩부재
110a,210a: 제1병렬 적층체 120a,220a: 제2병렬 적층체
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- 일면에 다수개의 홈을 형성한 금속부재와, 상기 금속부재에 형성되는 금속산화막과, 상기 다수개의 홈이 채워지도록 상기 금속산화막에 형성되는 매립전극부재와, 상기 매립전극부재와 상기 금속산화막에 형성되어 금속부재와 매립전극부재를 절연시키는 절연막으로 이루어지는 다수개의 단층 금속 커패시턴스부재중 홀수 번째의 단층 금속 커패시턴스부재의 매립전극부재와 짝수 번째의 단층 금속 커패시턴스부재의 매립전극부재가 서로 접하도록 병렬 적층되는 다수개의 제1병렬적층체와,일면에 다수개의 홈을 형성한 금속부재와, 상기 금속부재에 형성되는 금속산화막과, 상기 다수개의 홈이 채워지도록 상기 금속산화막에 형성되는 매립전극부재와, 상기 매립전극부재와 상기 금속산화막에 형성되어 금속부재와 매립전극부재를 절연시키는 절연막으로 이루어지는 다수개의 단층 금속 커패시턴스부재중 홀수 번째의 단층 금속 커패시턴스부재의 금속부재와 짝수 번째의 단층 금속 커패시턴스부재의 금속부재가 서로 접하도록 병렬 적층되는 다수개의 제2병렬적층체와,상기 다수개의 제1병렬적층체중 첫 번째로 위치한 제1병렬적층체의 홀수 번째의 단층 금속 커패시턴스부재의 금속부재와 상기 다수개의 제2병렬적층체중 마지막 번째로 위치한 제2병렬적층체의 짝수 번째의 단층 금속 커패시턴스부재의 금속부재에 각각 연결되는 다수개의 제1외부전극으로 구성되며,상기 제1병렬적층체의 짝수 번째의 단층 금속 커패시턴스부재의 금속부재와 상기 제2병렬적층체의 홀수 번째의 단층 금속 커패시턴스부재의 매립전극부재가 각각 서로 접하도록 상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체를 각각 적층하여 직/병렬 적층되며,상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체는 각각 하나는 애노드 전극이고 나머지 하나는 캐소드 전극인 다수개의 제2외부전극이 연결되며,상기 다수개의 제2외부전극 중 하나는 상기 다수개의 제2병렬적층체의 다수개의 단층 금속커패시턴스부재의 서로 접하는 금속부재에 연결되고 나머지 하나는 상기 다수개의 제1병렬적층체의 다수개의 단층 금속커패시턴스부재의 서로 접하는 매립전극부재에 연결됨을 특징으로 하는 금속 커패시터.
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- 제18항에 있어서, 상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체 사이에는 각각 도전성 접착부재가 더 구비되어 설치됨을 특징으로 하는 금속 커패시터.
- 제18항에 있어서, 상기 다수개의 제1병렬적층체와 상기 다수개의 제2병렬적층체에 각각 구비되는 다수개의 단층 금속커패시턴스부재의 금속산화막은 금속부재의 전면에 형성되거나 다수개의 홈이 형성된 일면에 형성됨을 특징으로 하는 금속 커패시터.
- 일면에 다수개의 홈을 형성한 금속부재와, 상기 금속부재에 형성되는 금속산화막과, 상기 다수개의 홈이 채워지도록 상기 금속산화막에 형성되는 매립전극부재와, 상기 매립전극부재와 상기 금속산화막에 형성되어 금속부재와 매립전극부재를 절연시키는 절연막으로 이루어지는 다수개의 단층 금속커패시턴스부재와;상기 다수개의 단층 금속커패시턴스부재중 첫 번째와 마지막 번째의 단층 금속커패시턴스부재의 금속부재에 각각 연결되는 다수개의 제1외부전극으로 구성되며,상기 다수개의 단층 금속커패시턴스부재는 각각의 금속부재와 매립전극부재가 서로 접하도록 적층되어 직렬 적층되며,상기 다수개의 단층 금속커패시턴스부재는 하나는 애노드 전극이고 나머지 하나는 캐소드 전극인 다수개의 제2외부전극이 연결되며,상기 다수개의 제2외부전극중 하나는 다수개의 단층 금속커패시턴스부재중 첫 번째 단층 금속 커패시턴스부재의 금속부재에 연결되고 나머지 하나는 마지막 번째 단층 금속 커패시턴스부재의 매립전극부재에 연결됨을 특징으로 하는 금속 커패시터.
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