KR100958460B1 - 금속 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 전해질로 금속재질을 적용하여 전기 전도도를 크게 개선시킨 금속 커패시터 및 그의 제조방법에 관한 것으로, 본 발명의 금속 커패시터는 홈형성부와 제1 및 제2전극인출부를 갖는 단자증가형 금속부재와, 금속산화층과, 금속산화층에 각각 형성되는 다수개의 시드전극층과, 다수개의 홈이 채워지도록 홈형성부에 형성된 다수개의 시드전극층에 각각 형성되는 다수개의 메인전극층과; 제1 및 제2전극인출부가 외부로 노출되도록 다수개의 메인전극층과 단자증가형 금속부재에 형성되는 절연층과; 제1 및 제2전극인출부와 직교되도록 상기 다수개의 메인전극층과 상기 절연층에 형성되어 다수개의 메인전극층을 연결하는 다수개의 도전성 연결층과; 제1 및 제2전극인출부에 선택적으로 연결되는 제1리드단자와; 메인전극층에 연결되는 제2리드단자와; 제1 및 제2리드단자가 연결된 단자증가형 금속부재를 제1 및 제2리드단자가 외부로 노출되도록 밀봉시키는 밀봉부재로 구성됨을 특징으로 한다.
비관통, 단자, 금속, 부재, 커패시터
Description
본 발명은 금속 커패시터 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 전해질로 금속재질을 적용하여 전기 전도도를 크게 개선시킨 금속 커패시터 및 그의 제조방법에 관한 것이다.
전원회로에서 출력되는 전원을 일정한 값이 되도록 평활시키거나 저주파 바이패스로 사용되는 알루미늄 전해 커패시터(aluminum electrolytic capacitor)의 제조방법을 개략적으로 설명하면 다음과 같다.
먼저, 알루미늄박의 표면적을 넓혀 정전용량을 크게 하기 위해 알루미늄박(aluminum foil)의 표면을 식각(etching)하는 과정을 실시한다. 식각과정이 완료되면 알루미늄박에 유전체를 형성시키는 화성(forming)과정을 실시한다. 식각과 화성과정을 통해 각각 음극과 양극 알루미늄박이 제조되면 알루미늄박과 전해지를 제품의 길이에 따라 필요치수의 폭 만큼 자르는 재단(slit)과정을 실시한다. 재단이 완료되면 알루미늄박에 인출단자인 알루미늄 리드봉을 접합시키는 스티치(stitch)과정을 실시한다.
알루미늄박과 전해지의 재단이 완료되면 양극 알루미늄박과 음극 알루미늄박 사이에 전해지를 삽입한 후 원통형으로 감아서 풀어지지 않도록 테이프로 접착시키는 권취(winding)과정을 실시한다. 권취과정이 완료되면 권취된 소자를 알루미늄 케이스에 삽입한 후 전해액을 주입하는 함침(impregnation)을 실시한다. 전해액의 주입이 완료되면 알루미늄 케이스를 봉구재로 봉입하는 봉입(curling)과정을 실시한다. 봉입과정이 완료되면 유전체 손상을 복구하는 에이징(aging) 과정을 실시하여 알루미늄 전해 커패시터의 조립을 완료하게 된다.
최근 전자기기의 디지털화 및 소형화의 진전으로 고주파수에서 낮은 임피던스를 갖는 커패시터를 요구하고 있어 상기와 같이 제조되는 종래 알루미늄 전해 커패시터를 개선하기 위해 기능성 적층형 알루미늄 고체 커패시터나 기능성 탄탈 커패시터가 적용되고 있으나 다음과 같은 문제점이 있다.
종래의 기능성 적층형 알루미늄 고체 커패시터 또는 기능성 탄탈 커패시터는 전해질로 폴리피롤(polypyrrole)이나 폴리싸이오펜(polythiophene)등의 도전성 고분자 화합물이 사용되므로 인해 내열성, 내전압(50V 이상)의 한계가 있다. 또한, 그라파이트(graphite)와 같은 페이스트를 차례로 도포하여 음극을 형성하므로서 커패시터의 두꺼워져 적층 수에 한계가 있으며, 층간 접촉저항이 발생하여 임피던스 특성을 악화시킨다.
본 발명의 목적은 전술한 문제점을 해결하기 위한 것으로, 전해질로 금속재 질을 적용하여 전기 전도도를 종래에 전해질을 전해액이나 유기반도체를 사용하는 것에 비해 10,000 ∼ 1,000,000배 개선시킨 금속 커패시터와 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 전해질로 금속재질을 사용함으로써 소형화, 저손실화, 리플발열 저감, 장수명화, 내열안정성, 비발연, 비발화 및 내환경성을 개선시킬 수 있는 금속 커패시터 및 그의 제조방법을 제공함에 있다.
본 발명의 금속 커패시터는 다수개의 홈이 배열되어 형성되는 홈형성부와, 상기 홈형성부에 각각 형성되는 제1 및 제2전극인출부를 갖는 단자증가형 금속부재와; 상기 단자증가형 금속부재에 형성되는 금속산화층과; 상기 단자증가형 금속부재의 홈형성부의 양면에 형성된 금속산화층에 각각 형성되는 다수개의 시드전극층과; 상기 단자증가형 금속부재의 홈형성부에 형성되는 다수개의 홈이 채워지도록 홈형성부에 형성된 다수개의 시드전극층에 각각 형성되는 다수개의 메인전극층과; 상기 단자증가형 금속부재의 제1 및 제2전극인출부가 외부로 노출되도록 다수개의 메인전극층과 단자증가형 금속부재에 형성되는 절연층과; 상기 단자증가형 금속부재의 제1 및 제2전극인출부와 직교되도록 상기 다수개의 메인전극층과 상기 절연층에 형성되어 상기 다수개의 메인전극층을 연결하는 다수개의 도전성 연결층과; 상기 다수개의 메인전극층 중 하나에 형성되는 도전성 접착층과; 상기 단자증가형 금속부재의 제1 및 제2전극인출부에 각각 연결되는 제1리드단자와; 상기 다수개의 메인전극층 중 하나에 상기 도전성 접착층으로 연결되는 제2리드단자와; 상기 제1 및 제2리드단자가 연결된 단자증가형 금속부재를 제1 및 제2리드단자가 외부로 노출되도록 밀봉시키는 밀봉부재로 구성되며, 상기 단자증가형 금속부재는 양면에 각각 다수개의 홈이 배열되어 형성되는 홈형성부와 상기 홈형성부의 일측과 타측에 각각 형성되는 제1 및 제2전극인출부가 일체로 형성되며, 상기 절연층은 제1 및 제2전극인출부가 외부로 노출되도록 단자증가형 금속부재의 측면을 따라 형성되는 것을 특징으로 한다.
본 발명의 금속 커패시터의 제조방법은 DC(Direct current) 식각 방법을 이용하여 부재의 양면에 각각 다수개의 홈이 배열되는 홈형성부를 형성하여 일측과 타측에 제1 및 제2전극인출부가 일체로 형성되는 단자증가형 금속부재를 형성하는 과정과; 상기 단자증가형 금속부재에 홈형성부와 제1 및 제2전극인출부가 일체로 형성되면 양극산화방법을 이용하여 단자증가형 금속부재에 금속산화층을 형성하는 화성과정과; 상기 금속산화층이 형성되면 전해 도금이나 무전해 도금방법을 이용하여 금속산화층에 침투되도록 상기 홈형성부에 다수개의 시드전극층을 형성하는 과정과; 상기 다수개의 시드전극층이 형성되면 전해 도금이나 무전해 도금방법을 이용하여 다수개의 시드전극층을 매개로 상기 단자증가형 금속부재의 홈형성부에 형성된 다수개의 홈이 매몰되도록 다수개의 메인전극층을 형성하는 과정과; 상기 다수개의 메인전극층이 형성되면 CVD 방법을 이용하여 상기 단자증가형 금속부재의 제1 및 제2전극인출부가 외부로 노출되도록 상기 다수개의 메인전극층과 단자증가형 금속부재에 절연층을 형성하는 과정과; 상기 절연층이 형성되면 단자증가형 금속부재의 제1 및 제2전극인출부와 직교되도록 상기 다수개의 메인전극층과 상기 절연층에 다수개의 메인전극층을 연결하는 도전성 연결층을 형성하는 과정과; 상기 도전성 연결층이 형성되면 상기 단자증가형 금속부재의 상기 메인전극층에 제2리드단자를 연결시키고 상기 제1 및 제2전극인출부에 각각 제1리드단자를 연결시키는 과정과; 상기 제1 및 제2리드단자가 연결되면 단자증가형 금속부재의 제1 및 제2리드단자가 외부로 노출되도록 상기 단자증가형 금속부재를 밀봉부재로 밀봉시키는 과정으로 구성되며, 상기 절연층을 형성하는 과정에서 절연층이 제1 및 제2전극인출부가 외부로 노출되도록 단자증가형 금속부재의 측면을 따라 형성되는 것을 특징으로 한다.
본 발명의 금속 커패시터는 전해질로 금속재질을 적용함으로써 종래의 전해질로 전해액이나 유기반도체를 사용하는 것에 비해 전기 전도도를 10,000 ∼ 1,000,000배 개선시킬 수 있고, 직렬 적층하여 고전압화가 가능하며, 무극성으로 조립 시 방향성이 없어 안전성이 높으며, 소형화, 저손실화, 저ESR(Equivalent Series Resistance), 저임피이던스(impedance)화, 내열안정성, 비발연, 비발화 및 내환경성을 개선시킬 수 있는 이점을 제공한다.
(실시예1)
본 발명의 제1실시예에 따른 금속 커패시터의 구성을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명의 제1실시예에 따른 금속 커패시터의 사시도이고, 도 2는 도 1에 도시된 금속 커패시터의 A1-A2선 전단면도이며, 도 3은 도 1에 도시된 금속 커패시터의 B1-B2선 전단면도이다. 도시된 바와 같이 본 발명의 금속 커패시터(10)는 단자증가형 금속부재(11), 금속산화층(12), 다수개의 시드전극층(13), 다수개의 메인전극층(14), 절연층(15), 다수개의 도전성 연결층(16), 제1리드단자(21), 제2리드단자(22) 및 밀봉부재(30)로 구성되며, 각각의 구성을 순차적으로 설명하면 다음과 같다.
단자증가형 금속부재(11)는 도 4b에 도시된 바와 같이 양면에 각각 다수개의 홈(11d)이 배열되어 형성되는 홈형성부(11a)와, 홈형성부(11a)의 일측과 타측에 각 각 제1 및 제2전극인출부(11b,11c)를 갖도록 형성되어 단자수를 증가시켜 3단자의 전극을 연결할 수 있도록 하며, 홈형성부(11a)에 형성되는 다수개의 홈(11d)은 원형이나 다각형으로 형성된다. 다수개의 홈(11d)이 형성되는 단자증가형 금속부재(11)는 홈형성부(11a)와 제1 및 제2전극인출부(11b,11c)가 일체로 형성되며, 알루미늄(Al), 니오븀(Nb), 탄탈(Ta), 티탄늄(Ti) 및 지르코늄(Zr)중 하나가 적용된다.
금속산화층(12)은 단자증가형 금속부재(11)의 표면에 형성되며, 알루미나(Al2O3), 산화 니오븀(Nb2O5), 일산화 니오븀(NbO), 산화 탄탈(Ta2O5), 산화 티탄늄(TiO2) 및 산화 지르코늄(ZrO2)중 하나가 적용된다. 금속산화층(12)은 단자증가형 금속부재(11)의 상/하 양면과 측면(11e)에 형성된다.
다수개의 시드전극층(13)은 단자증가형 금속부재(11)의 홈형성부(11a)의 양면에 형성된 금속산화층(12)에 각각 형성되며, 다수개의 메인전극층(14)은 단자증가형 금속부재(11)의 홈형성부(11a)에 형성되는 다수개의 홈(11d)이 채워지도록 홈형성부(11a)의 양면에 형성된 시드전극층(13)에 각각 형성된다.
절연층(15)은 단자증가형 금속부재(11)의 제1 및 제2전극인출부(11b,11c)가 외부로 노출되도록 단자증가형 금속부재(11)의 측면(11e)을 따라 다수개의 메인전극층(14)과 단자증가형 금속부재(11)에 형성된다. 즉, 절연층(15)은 단자증가형 금속부재(11)의 제1 및 제2전극인출부(11b,11c)를 제외한 나머지 측면(11e)에 형성된다.
다수개의 도전성 연결층(16)은 단자증가형 금속부재(11)의 제1 및 제2전극인출부(11b,11c)와 직교되도록 다수개의 메인전극층(14)과 절연층(15)에 형성되어 다수개의 메인전극층(14)을 연결한다. 다수개의 메인전극층(14)을 연결하기 위해 다수개의 도전성 연결층(16)은 서로 대향되도록 형성되는 제1 및 제2전극인출부(11b,11c)와 직교되도록 다수개의 메인전극층(14)과 절연층(15)에 형성되어 다수개의 메인전극층(14)이 서로 전기적으로 연결되도록 한다. 도전성 연결층(16)에 의해 전기적으로 연결되는 다수개의 메인전극층(14), 시드전극층(13) 및 도전성 연결층(16)은 각각 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag), 니켈(Ni), 주석(Sn), 인듐(In), 팔라듐(Pd), 백금(Pt), 코발트(Co), 루테늄(Ru) 및 금(Au)중 하나가 적용된다.
제1리드단자(21)는 단자증가형 금속부재(11)의 제1 및 제2전극인출부(11b,11c)에 선택적으로 연결된다. 예를 들어 제1리드단자(21)는 단자증가형 금속부재(11)의 제1전극인출부(11b)에 연결하거나 단자증가형 금속부재(11)의 제2전극인출부(11c)에 연결할 수 있다. 제2리드단자(22)는 단자증가형 금속부재(11)의 메인전극층(14)에 연결하여 무극성을 갖는 금속 커패시터(10)를 구성하게 된다.
다수개의 메인전극층(14)중 하나에 연결되는 제2리드단자(22)는 접착력을 개선시키기 위해 도전성 접착층(17)이 더 구비되며, 도전성 접착층(17)은 다수개의 메인전극층(14)중 제2리드단자(22)가 연결되는 메인전극층(14)에 설치된다. 밀봉부재(30)는 제1 및 제2리드단자(21,22)가 연결된 단자증가형 금속부재(11)를 제1 및 제2리드단자(21,22)가 외부로 노출되도록 밀봉시키기 위해 설치되며, 몰딩재질이나 내부가 빈 커버부재가 적용된다.
상기 구성을 갖는 본 발명의 제1실시예에 따른 금속 커패시터(10)의 제조방법을 첨부된 도면을 이용하여 설명하면 다음과 같다.
본 발명의 제1실시예에 따른 금속 커패시터(10)의 제조방법은 먼저 도 4a에 도시된 금속재질의 막이나 포일(foil)과 같은 부재(1)가 준비되면 DC 식각 방법을 이용하여 부재(1)의 양면에 각각 다수개의 홈(11d)이 배열되는 홈형성부(11a)를 형성하여 일측과 타측에 제1 및 제2전극인출부(11b,11c)가 일체로 형성되는 단자증가형 금속부재를 형성한다. 단자증가형 금속부재(11)에 형성되는 제1 및 제2전극인출부(11b,11c)는 각각 제1리드단자(21)를 선택적으로 연결시켜 유극성을 갖는 금속 커패시터를 구성하는 경우에 3단자를 갖도록 구성하기 위함이나 무극성인 경우에도 2단자를 갖는 금속 커패시터로도 구성할 수 있도록 하기 위함이다. 이러한 단자증가형 금속부재(11)의 홈형성부(11a)에 형성되는 다수개의 홈(11d)은 원형이나 다각형으로 형성되고, 지름이 1㎚ 내지 100㎛가 되도록 형성되며, 깊이는 속부재(11)의 두께가 1이라고 하는 경우에 0.5 이하가 되도록 형성된다. 예를 들어 금속부재(11)의 두께가 300㎛라면 150㎛ 이하가 되도록 형성된다.
단자증가형 금속부재(11)에 홈형성부(11a)와 제1 및 제2전극인출부(11b,11c)가 일체로 형성되면 도 4c에 도시된 바와 같이 양극산화방법을 이용하여 단자증가형 금속부재(11)에 금속산화층(12)을 형성하는 화성과정을 실시한다. 금속산화층(12)이 형성되면 도 4d에 도시된 것과 같이 전해 도금이나 무전해 도금방법을 이용하여 금속산화층(12)에 침투되도록 홈형성부(11a)에 다수개의 시드전극층(13)을 형성한다. 다수개의 시드전극층(13)이 형성되면 도 4e에 도시된 것과 같이 전해 도금이나 무전해 도금방법을 이용하여 다수개의 시드전극층(13)을 매개로 단자증가형 금속부재(11)의 홈형성부(11a)에 형성된 다수개의 홈(11d)이 매몰되도록 다수개의 메인전극층(14)을 형성한다.
다수개의 메인전극층(14)이 형성되면 도 4f에 도시된 바와 같이 CVD 방법을 이용하여 단자증가형 금속부재(11)의 제1 및 제2전극인출부(11b,11c)가 외부로 노출되도록 단자증가형 금속부재(11)의 측면(11e: 도 1에 도시됨)을 따라 다수개의 메인전극층(14)과 단자증가형 금속부재(11)의 측면(11e)에 절연층(15)을 형성하여 비관통형 금속부재(10a)를 형성한다. 절연층(15)이 형성되면 도 4g에 도시된 바와 같이 단자증가형 금속부재(11)의 제1 및 제2전극인출부(11b,11c)와 직교되는 방향의 단자증가형 금속부재(11)의 측면(11e)에 다수개의 메인전극층(14)을 연결하는 도전성 연결층(16)을 형성한다.
도전성 연결층(16)이 형성되면 도 3에 도시된 바와 같이 단자증가형 금속부재(11)의 메인전극층(14)에 제2리드단자(22)를 연결시키고 제1 및 제2전극인출부(11b,11c)에 각각 제1리드단자(21)를 선택적으로 연결시킨다. 예를 들어, 1 및 제2전극인출부(11b,11c)에 각각 제1리드단자(21)를 선택적으로 연결시켜 유극성을 갖는 금속 커패시터를 구성하는 경우에 3단자를 갖도록 구성할 수 있으나, 무극성인 경우에도 2단자를 갖는 금속 커패시터로도 구성할 수 있다.
도전성 연결층(16)을 형성하는 과정과 제1 및 제2리드단자(21,22)를 연결시키는 과정 사이에는 제1 및 제2리드단자(21,22)의 접착력을 개선하기 위해 제2리드 단자(22)가 연결되는 메인전극층(14)에 도전성 접착층(17)을 형성하며, 도전성 접착층(17)은 금속 접착제이나 솔더 페이스트를 도포하는 방법, 전해 도금방법 및 무전해 도금방법중 하나가 적용된다.
제1 및 제2리드단자(21,22)가 연결되면 도 3에 도시된 바와 같이 단자증가형 금속부재(11)의 제1 및 제2리드단자(21,22)가 외부로 노출되도록 단자증가형 금속부재(11)를 밀봉부재(30)로 밀봉시키며, 단자증가형 금속부재(11)를 밀봉부재(30)로 밀봉시키는 과정은 단자증가형 금속부재(11)를 밀봉 시 몰딩재질이나 내부가 빈 커버부재로 밀봉한다.
(실시예2)
본 발명의 제1실시예에 따른 금속 커패시터(10)를 구성하는 비관통형 금속부재(10a)를 이용한 무극성을 갖는 금속 커패시터(110)를 첨부된 도면을 이용하여 설명하면 다음과 같다.
본 발명의 제2실시예에 따른 금속 커패시터(110)는 도 5에 도시된 바와 같이 다수개의 비관통형 금속부재(10a), 도전성 접착층(17), 제3리드단자(23), 제4리드단자(24) 및 밀봉부재(30)로 구성되며, 각각의 구성을 순차적으로 설명하면 다음과 같다.
다수개의 비관통형 금속부재(10a)는 각각 단자증가형 금속부재(11), 금속산화층(12), 다수개의 시드전극층(13), 다수개의 메인전극층(14), 절연층(15) 및 다수개의 도전성 연결층(16)으로 이루어지며, 각각의 구성은 금속 커패시터(10)와 동일하므로 상세한 설명을 생략하였다. 이러한 구성을 갖는 다수개의 비관통형 금속 부재(10a)는 각각 순차적으로 적층된다. 도전성 접착층(17)은 다수개의 비관통형 금속부재(10a)의 메인전극층(14) 사이에 각각 설치되어 다수개의 비관통형 금속부재(10a)를 접착시킨다.
제3리드단자(23)는 적층된 다수개의 비관통형 금속부재(10a)중 홀수번째 위치한 다수개의 비관통형 전해부재(10a)의 제1전극인출부(11b)에 각각 연결된다. 즉, 도 5에 도시된 바와 같이 적층된 다수개의 비관통형 금속부재(10a)중 가장 상측에 위치한 비관통형 금속부재(10a)가 첫 번째 비관통형 금속부재(10a)라 하고, 그 하측에 위치한 비관통형 금속부재(10a)를 두 번째 위치한다고 가정하면 제3리드단자(23)는 첫 번째나 세 번째와 같은 홀수번째 위치한 비관통형 금속부재(10a)의 제1전극인출부(11b)에 각각 연결된다. 반대로, 제4리드단자(24)는 적층된 다수개의 비관통형 금속부재(10a)중 짝수번째 위치한 비관통형 금속부재(10a)의 제2전극인출부(11c)에 각각 연결시켜 무극성을 갖는 금속 커패시터(110)를 구성한다. 즉, 동일한 극성을 갖는 금속산화층(12)이 형성되는 단자증가형 금속부재(11)의 제1전극인출부(11b) 및 제2전극인출부(11c)에 각각 제3리드단자(23) 및 제4리드단자(24)가 연결되므로 인해 금속 커패시터(110)는 무극성을 갖도록 구성된다.
밀봉부재(30)는 제3 및 제4리드단자(23,24)가 연결된 다수개의 비관통형 금속부재(10a)를 제3 및 제4리드단자(23,24)가 외부로 노출되도록 밀봉시켜 무극성을 갖는 금속 커패시터(110)를 구성하여 내부에 적층된 다수개의 비관통형 금속부재(10a)를 보호하게 된다.
(실시예3)
본 발명의 제1실시예에 따른 금속 커패시터(10)를 구성하는 비관통형 금속부재(10a)를 이용한 본 발명의 제3실시예에 따른 금속 커패시터(120)를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 6에 도시된 바와 같이 본 발명의 제3실시예에 따른 금속 커패시터(120)는 3단자를 갖는 금속 커패시터(120)로 다수개의 비관통형 금속부재(10a), 도전성 접착층(17), 제1극성 리드단자(25), 제2극성 리드단자(26) 및 제3극성 리드단자(27)로 구성되며, 각각의 구성을 순차적으로 설명하면 다음과 같다.
다수개의 비관통형 금속부재(10a)는 단자증가형 금속부재(11), 금속산화층(12), 다수개의 시드전극층(13), 다수개의 메인전극층(14), 절연층(15) 및 다수개의 도전성 연결층(16)으로 이루어지며, 각각의 구성은 금속 커패시터(10)와 동일하므로 상세한 설명을 생략하였다. 이러한 구성을 갖는 다수개의 비관통형 금속부재(10a)는 각각 순차적으로 적층되며, 도전성 접착층(17)은 다수개의 비관통형 금속부재(10a)의 메인전극층(14) 사이에 각각 설치되어 다수개의 비관통형 금속부재(10a)를 접착시킨다.
제1극성 리드단자(25)는 적층된 다수개의 비관통형 금속부재(10a)의 제1전극인출부(11b)에 각각 연결되며, 제2극성 리드단자(26)는 비관통형 금속부재(10a)중 하나의 메인전극층(14)에 연결된다. 즉, 도 6에 도시된 바와 같이 제2극성 리드단자(26)는 적층된 다수개의 비관통형 금속부재(10a)중 가장 하측에 위치한 다수개의 메인전극층(14)중 하측에 위치한 메인전극층(14)에 연결된다. 메인전극층(14)에 연결되는 제2극성 리드단자(26)의 접착력을 개선하기 위해 다수개의 비관통형 금속부 재(10a)중 하나의 메인전극층(14)에 도전성 접착층(17)이 형성된다.
제3극성 리드단자(27)는 적층된 다수개의 비관통형 금속부재(10a)의 제2전극인출부(11c)에 각각 연결되어 금속 커패시터(120)를 3단자로 구성할 수 있다. 3단자로 이루어지는 제1 내지 제극성 리드단자(25,26,27)중 제1극성 리드단자(25)와 제3극성 리드단자(27)는 각각 양극박으로 작용하도록 금속산화층(12)이 형성된 단자증가형 금속부재(11)의 제1전극인출부(11b) 및 제2전극인출부(11c)에 각각 연결되므로 인해 애노드(anode) 전극으로 사용되며, 제2극성 리드단자(26)는 음극박으로 작용하도록 금속산화층(12)을 형성하지 않은 메인전극층(14)에 연결되므로 인해 캐소드(cathode) 전극으로 사용되어 금속 커패시터(120)가 유극성을 갖도록 구성된다.
제1전극인출부(11b) 및 제2전극인출부(11c)가 구비되는 단자증가형 금속부재(11)는 음극박으로 작용하도록 적용할 수 있다. 금속부재(11)가 음극박으로 작용하는 경우에 메인전극층(14)은 양극박으로 작용한다. 따라서, 제1극성 리드단자(25)와 제3극성 리드단자(27)는 제2극성 리드단자(26)가 캐소드 전극으로 적용되는 경우에 각각 애노드 전극으로 적용되며, 제2극성 리드단자(26)가 애노드 전극으로 적용되는 경우에 각각 캐소드전극으로 적용된다. 또한, 제2극성 리드단자(26)는 제1극성 리드단자(25)와 제3극성 리드단자(27)가 각각 캐소드 전극으로 적용되는 경우에 애노드 전극으로 적용되며, 제1극성 리드단자(25)와 제3극성 리드단자(27)가 각각 애노드 전극으로 적용되는 경우에 캐소드전극으로 적용된다.
밀봉부재(30)는 제1 내지 제3극성 리드단자(25,26,27)가 연결된 다수개의 비 관통형 금속부재(10a)를 제1 내지 제3극성 리드단자(25,26,27)가 외부로 노출되도록 밀봉시켜 적층된 다수개의 비관통형 금속부재(10a)보호할 수 있도록 한다. 이와 같이 본 발명의 비관통형 금속커패시터는 금속재질을 사용하므로써 고전압이 가능해지고, 내열안전성, 내환경성을 개선시킬 수 있으므로 음극 형성이 필요 없어 커패시터의 얇게 제조할 수 있으며, 층간 접촉저항이 발생되지 않아 임피던스 특성을 개선시킬 수 있게 된다.
본 발명의 금속 커패시터는 전원회로의 평활회로, 노이즈 필터나 바이패스 커패시터등에 적용할 수 있다.
도 1은 본 발명의 제1실시예에 따른 금속 커패시터의 사시도,
도 2는 도 1에 도시된 금속 커패시터의 A1-A2선 전단면도,
도 3은 도 1에 도시된 금속 커패시터의 B1-B2선 전단면도,
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 금속 커패시터의 제조과정을 나타낸 도,
도 5는 본 발명의 제2실시예에 따른 금속 커패시터의 단면도,
도 6은 본 발명의 제3실시예에 따른 금속 커패시터의 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
10,110,120: 금속 커패시터 10a: 비관통형 금속부재
11: 단자증가형 금속부재 11a: 홈형성부
11b: 제1전극인출부 11c: 제2전극인출부
12: 금속산화층 13: 시드전극층
14: 메인전극층 15: 절연층
16: 도전성 연결층 17: 도전성 접착층
Claims (17)
- 다수개의 홈이 배열되어 형성되는 홈형성부와, 상기 홈형성부에 각각 형성되는 제1 및 제2전극인출부를 갖는 단자증가형 금속부재와;상기 단자증가형 금속부재에 형성되는 금속산화층과;상기 단자증가형 금속부재의 홈형성부의 양면에 형성된 금속산화층에 각각 형성되는 다수개의 시드전극층과;상기 단자증가형 금속부재의 홈형성부에 형성되는 다수개의 홈이 채워지도록 홈형성부에 형성된 다수개의 시드전극층에 각각 형성되는 다수개의 메인전극층과;상기 단자증가형 금속부재의 제1 및 제2전극인출부가 외부로 노출되도록 다수개의 메인전극층과 단자증가형 금속부재에 형성되는 절연층과;상기 단자증가형 금속부재의 제1 및 제2전극인출부와 직교되도록 상기 다수개의 메인전극층과 상기 절연층에 형성되어 상기 다수개의 메인전극층을 연결하는 다수개의 도전성 연결층과;상기 다수개의 메인전극층 중 하나에 형성되는 도전성 접착층과;상기 단자증가형 금속부재의 제1 및 제2전극인출부에 각각 연결되는 제1리드단자와;상기 다수개의 메인전극층 중 하나에 상기 도전성 접착층으로 연결되는 제2리드단자와;상기 제1 및 제2리드단자가 연결된 단자증가형 금속부재를 제1 및 제2리드단자가 외부로 노출되도록 밀봉시키는 밀봉부재로 구성되며,상기 단자증가형 금속부재는 양면에 각각 다수개의 홈이 배열되어 형성되는 홈형성부와 상기 홈형성부의 일측과 타측에 각각 형성되는 제1 및 제2전극인출부가 일체로 형성되며, 상기 절연층은 제1 및 제2전극인출부가 외부로 노출되도록 단자증가형 금속부재의 측면을 따라 형성되는 것을 특징으로 하는 금속 커패시터.
- 삭제
- 제1항에 있어서, 상기 단자증가형 금속부재는 알루미늄(Al), 니오븀(Nb), 탄탈(Ta), 티탄늄(Ti) 및 지르코늄(Zr)중 하나가 적용됨을 특징으로 하는 금속 커패시터.
- 제1항에 있어서, 상기 단자증가형 금속부재의 홈형성부에 형성되는 다수개의 홈은 원형이나 다각형으로 형성됨을 특징으로 하는 금속 커패시터.
- 제1항에 있어서, 상기 금속산화층은 알루미나(Al2O3), 산화 니오븀(Nb2O5), 일산화 니오븀(NbO), 산화 탄탈(Ta2O5), 산화 티탄늄(TiO2) 및 산화 지르코늄(ZrO2)중 하나가 적용됨을 특징으로 하는 금속 커패시터.
- 제1항에 있어서, 상기 시드전극층과 상기 메인전극층과 상기 도전성 연결층은 각각 알루미늄(Al), 구리(Cu), 아연(Zn), 은(Ag), 니켈(Ni), 주석(Sn), 인듐(In), 팔라듐(Pd), 백금(Pt), 코발트(Co), 루테늄(Ru) 및 금(Au)중 하나가 적용 됨을 특징으로 하는 금속 커패시터.
- 삭제
- 제1항에 있어서, 상기 밀봉부재는 몰딩재질이나 내부가 빈 커버부재가 적용됨을 특징으로 하는 금속 커패시터.
- 삭제
- 다수개의 홈이 배열되어 형성되는 홈형성부와, 상기 홈형성부에 각각 형성되는 제1 및 제2전극인출부를 갖는 단자증가형 금속부재와, 상기 단자증가형 금속부재에 형성되는 금속산화층과, 상기 단자증가형 금속부재의 홈형성부의 양면에 형성된 금속산화층에 각각 형성되는 다수개의 시드전극층과, 상기 단자증가형 금속부재의 홈형성부에 형성되는 다수개의 홈이 채워지도록 홈형성부에 형성된 시드전극층에 각각 형성되는 다수개의 메인전극층과, 상기 단자증가형 금속부재의 제1 및 제2전극인출부가 외부로 노출되도록 다수개의 메인전극층과 단자증가형 금속부재에 형성되는 절연층과, 상기 단자증가형 금속부재의 제1 및 제2전극인출부와 직교되도록 상기 다수개의 메인전극층과 상기 절연층에 형성되어 상기 다수개의 메인전극층을 연결하는 다수개의 도전성 연결층으로 이루어지며, 각각 순차적으로 적층되는 다수개의 비관통형 금속부재와;상기 다수개의 비관통형 금속부재의 메인전극층 사이에 각각 설치되어 다수개의 비관통형 금속부재를 접착시키는 도전성 접착층과;상기 적층된 다수개의 비관통형 금속부재의 제1전극인출부에 각각 연결되는 제1극성 리드단자와;상기 비관통형 금속부재중 하나의 메인전극층에 연결되는 제2극성 리드단자와;상기 적층된 다수개의 비관통형 금속부재의 제2전극인출부에 각각 연결되는 제3극성 리드단자와;상기 제1극성 리드단자와 제2극성 리드단자와 제3극성 리드단자가 연결된 다수개의 비관통형 금속부재를 제1극성 리드단자와 제2극성 리드단자와 제3극성 리드단자가 외부로 노출되도록 밀봉시키는 밀봉부재로 구성되며,상기 비관통형 금속부재의 단자증가형 금속부재는 양면에 각각 다수개의 홈이 배열되어 형성되는 홈형성부와 상기 홈형성부의 일측과 타측에 각각 형성되는 제1 및 제2전극인출부가 일체로 형성되며, 상기 비관통형 금속부재의 절연층은 제1 및 제2전극인출부가 외부로 노출되도록 단자증가형 금속부재의 측면을 따라 형성되며,상기 제1극성 리드단자와 상기 제3극성 리드단자는 각각 상기 제2극성 리드단자가 캐소드 전극으로 적용되는 경우에 애노드 전극으로 적용되는 것을 특징으로 하는 금속 커패시터.
- 삭제
- 제10항에 있어서, 상기 제2극성 리드단자는 상기 제1극성 리드단자와 상기 제3극성 리드단자가 각각 캐소드 전극으로 적용되는 경우에 애노드 전극으로 적용되며, 제1극성 리드단자와 상기 제3극성 리드단자가 각각 애노드 전극으로 적용되 는 경우에 캐소드전극으로 적용됨을 특징으로 하는 금속 커패시터.
- 제10항에 있어서, 상기 제2극성 리드단자가 연결되는 다수개의 비관통형 금속부재중 하나의 메인전극층에는 도전성 접착층이 더 구비됨을 특징으로 하는 금속 커패시터.
- DC 식각 방법을 이용하여 부재의 양면에 각각 다수개의 홈이 배열되는 홈형성부를 형성하여 일측과 타측에 제1 및 제2전극인출부가 일체로 형성되는 단자증가형 금속부재를 형성하는 과정과;상기 단자증가형 금속부재에 홈형성부와 제1 및 제2전극인출부가 일체로 형성되면 양극산화방법을 이용하여 단자증가형 금속부재에 금속산화층을 형성하는 화성과정과;상기 금속산화층이 형성되면 전해 도금이나 무전해 도금방법을 이용하여 금속산화층에 침투되도록 상기 홈형성부에 다수개의 시드전극층을 형성하는 과정과;상기 다수개의 시드전극층이 형성되면 전해 도금이나 무전해 도금방법을 이용하여 다수개의 시드전극층을 매개로 상기 단자증가형 금속부재의 홈형성부에 형성된 다수개의 홈이 매몰되도록 다수개의 메인전극층을 형성하는 과정과;상기 다수개의 메인전극층이 형성되면 CVD 방법을 이용하여 상기 단자증가형 금속부재의 제1 및 제2전극인출부가 외부로 노출되도록 상기 다수개의 메인전극층과 단자증가형 금속부재에 절연층을 형성하는 과정과;상기 절연층이 형성되면 단자증가형 금속부재의 제1 및 제2전극인출부와 직교되도록 상기 다수개의 메인전극층과 상기 절연층에 다수개의 메인전극층을 연결하는 도전성 연결층을 형성하는 과정과;상기 도전성 연결층이 형성되면 상기 단자증가형 금속부재의 상기 메인전극층에 제2리드단자를 연결시키고 상기 제1 및 제2전극인출부에 각각 제1리드단자를 연결시키는 과정과;상기 제1 및 제2리드단자가 연결되면 단자증가형 금속부재의 제1 및 제2리드단자가 외부로 노출되도록 상기 단자증가형 금속부재를 밀봉부재로 밀봉시키는 과정으로 구성되며,상기 절연층을 형성하는 과정에서 절연층이 제1 및 제2전극인출부가 외부로 노출되도록 단자증가형 금속부재의 측면을 따라 형성되는 것을 특징으로 하는 금속 커패시터의 제조방법.
- 제14항에 있어서, 상기 홈형성부와 홈형성부의 일측과 타측에 제1 및 제2전극인출부를 일체로 형성하는 과정에서 홈형성부에 형성되는 다수개의 홈은 원형이나 다각형으로 형성되며, 각각의 지름은 1㎚ 내지 100㎛가 되도록 형성됨을 특징으로 하는 금속 커패시터의 제조방법.
- 제14항에 있어서, 상기 도전성 연결층을 형성하는 과정과 상기 제1 및 제2리드단자를 연결시키는 과정 사이에는 제1 및 제2리드단자의 접착력을 개선하기 위해 제2리드단자가 연결되는 메인전극층에 도전성 접착층을 형성하는 과정이 더 구비되며, 상기 도전성 접착층의 형성은 금속 접착제이나 솔더 페이스트를 도포하는 방법, 전해 도금방법 및 무전해 도금방법중 하나가 적용됨을 특징으로 하는 금속 커 패시터의 제조방법.
- 제14항에 있어서, 상기 단자증가형 금속부재를 밀봉부재로 밀봉시키는 과정은 단자증가형 금속부재를 밀봉 시 몰딩재질이나 내부가 빈 커버부재로 밀봉됨을 특징으로 하는 금속 커패시터의 제조방법.
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