CN110326073B - 电容器 - Google Patents

电容器 Download PDF

Info

Publication number
CN110326073B
CN110326073B CN201880013711.9A CN201880013711A CN110326073B CN 110326073 B CN110326073 B CN 110326073B CN 201880013711 A CN201880013711 A CN 201880013711A CN 110326073 B CN110326073 B CN 110326073B
Authority
CN
China
Prior art keywords
electrode
capacitor
capacitor layer
main surface
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880013711.9A
Other languages
English (en)
Other versions
CN110326073A (zh
Inventor
村濑康裕
芦峰智行
中川博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of CN110326073A publication Critical patent/CN110326073A/zh
Application granted granted Critical
Publication of CN110326073B publication Critical patent/CN110326073B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/236—Terminals leading through the housing, i.e. lead-through
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05019—Shape in side view being a non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ceramic Capacitors (AREA)

Abstract

电容器(100)具备第一电容器层(101)以及第二电容器层(103)，该第一电容器层(101)具有：设置具有沟槽部的第一沟槽结构(125)的第一基板(110)、第一电极(115)、以及设置在包括第一沟槽结构(125)的沟槽部(126)的区域的第二电极(119)，该第二电容器层(103)具有：第二基板(130)、第三电极(139)、以及第四电极(135)，第一电容器层(101)与第二电容器层(103)被配置为第二电极(119)与第三电极(139)相互相对且电连接。

Description

电容器
技术领域
本发明涉及电容器。
背景技术
随着电子设备的微细化、高功能化，搭载于基板的电子部件的高密度的集成化被不断要求。在电容器中，为了在使专用面积维持或者缩小的同时实现大电容化，例如研究了专利文献1那样的形成在槽内的电容器亦即沟槽电容器的构成。
在专利文献1公开了具备基板、配置在基板的上方并形成细孔绝缘矩阵的金属层、以及形成在该金属层上且该细孔绝缘矩阵的内侧的金属－绝缘体－金属型电容的改进型电容的结构。另外，在专利文献1中，公开了使两个金属－绝缘体－金属型电容的沟槽面朝上加以连接的构成。据此，使两个电容的电极连接为电容并联连接，能够使每个单位面积的电容值增加。
这样的作为有源元件的电容为了构成具有各种功能的模块，例如与Si－IGBT那样的有源元件等一起被安装在电路基板上。此时，例如为了得到元件的电连接而使用引线接合、焊料等。例如在功率模块中，引线接合使用铝的粗电线、铝带、铜电线。
专利文献1：日本特表2016－535441号公报
然而，若对具有沟槽结构那样的电容进行引线接合或球焊等，则有由于接合时的压力，而在沟槽结构产生裂缝，引起可靠性劣化的可能性。另一方面，若将焊盘区域设置为避开沟槽结构，则电容形成部的面积减少，电容密度降低。特别是在利用能够合适地使用于与功率模块所使用的高耐压电容器的接合的铜电线、铝粗电线等在接合时需要较强的压力的部件的接合的情况下，由于较强的压力而沟槽结构损伤，电特性、可靠性的劣化变得显著。
发明内容
本发明是鉴于这样的情况而完成的，目的在于提供能够实现电特性、可靠性的劣化的抑制的电容器。
本发明的一方式所涉及的电容器具备第一电容器层和第二电容器层，第一电容器层具有：第一基板，具有相互对置的第一主面以及第二主面，在第二主面设置具有沟槽部的第一沟槽结构；第一电极，设置在第一基板的第一主面侧；以及第二电极，设置在第一基板的第二主面侧的包括第一沟槽结构的沟槽部的区域，第二电容器层具有：第二基板，具有相互对置的第三主面以及第四主面；第三电极，设置在第二基板的第三主面侧；以及第四电极，设置在第二基板的第四主面侧，第一电容器层与第二电容器层被配置为将第二电极和第三电极相互相对且电连接。
本发明的另一方式所涉及的电容器是具备第一电容器层、第二电容器层、以及位于第一电容器层和第二电容器层之间的至少一个中间电容器层，第一电容器层具备：第一基板，具有相互对置的第一主面以及第二主面，在第二主面设置具有沟槽部的第一沟槽结构；第一电极，设置在第一基板的第一主面侧；以及第二电极，设置在第一基板的第二主面侧的包括第一沟槽结构的沟槽部的区域，第二电容器层具备：第二基板，具有相互对置的第三主面以及第四主面，在第三主面设置具有沟槽部的第二沟槽结构；第三电极，设置在第二基板的第三主面侧的包括第二沟槽结构的沟槽部的区域；以及第四电极，设置在第二基板的第四主面侧，中间电容器层具备：第三基板，具有相互对置的第五主面以及第六主面，在第五主面设置具有沟槽部的第三沟槽结构，在第六主面设置具有沟槽部的第四沟槽结构；第五电极，设置在第三基板的第五主面侧的包括第三沟槽结构的沟槽部的区域；以及第六电极，设置在第三基板的第六主面侧的包括第四沟槽结构的沟槽部的区域，第一电容器层与中间电容器层被配置为将第一沟槽结构与第三沟槽结构相互相对，第二电容器层与中间电容器层被配置为将第二沟槽结构与第四沟槽结构相互相对。
根据本发明，能够提供能够实现电特性、抑制可靠性的劣化的电容器。例如，在对电容器进行引线接合的情况下，在进行引线接合的面不存在沟槽结构，所以即使在利用接合时需要较强的压力的部件加以接合的情况下，也没有较强的压力所引起的沟槽结构的损伤，能够实现电特性、抑制可靠性的劣化。
附图说明
图1是示意地表示安装了本发明的第一实施方式所涉及的电容器的电子设备的剖视图。
图2是示意地表示第一实施方式所涉及的电容器的构成的剖视图。
图3是示意地表示第一实施方式所涉及的电容器的第一电容器层的构成的剖视图。
图4是示意地表示第一实施方式所涉及的电容器的第一电容器层的构成的俯视图。
图5是示意地表示第二实施方式所涉及的电容器的第一电容器层的构成的俯视图。
图6是示意地表示第三实施方式所涉及的电容器的第一电容器层的构成的俯视图。
图7是示意地表示第四实施方式所涉及的电容器的第一电容器层的构成的剖视图。
图8是示意地表示第四实施方式所涉及的电容器的第一电容器层的构成的俯视图。
图9是示意地表示第五实施方式所涉及的电容器的第一电容器层的构成的俯视图。
图10是示意地表示第六实施方式所涉及的电容器的第一电容器层的构成的俯视图。
图11是示意地表示第七实施方式所涉及的电容器的构成的剖视图。
具体实施方式
以下，对本发明的实施方式进行说明。在以下的附图的记载中，以相同或者相似的附图标记表示相同或者相似的构成要素。对同样的构成省略说明。附图是例示，各部的尺寸、形状是示意的尺寸、形状，不应该理解为将本申请发明的技术范围限定于该实施方式。
在以下的说明中，第一方向X、第二方向Y、以及第三方向Z例如是相互正交的方向，但只要是相互交叉的方向则并不特别限定，也可以是相互以直角以外的角度交叉的方向。此外，在本申请说明书中，主面是与根据第一方向X以及第二方向Y确定的面(以下，称为XY面。)平行的面。
＜第一实施方式＞
参照图1～图4，对本发明的第一实施方式所涉及的电容器100的构成进行说明。此时，图1是示意地表示安装了本发明的第一实施方式所涉及的电容器的电子设备的剖视图。图2是示意地表示第一实施方式所涉及的电容器的构成的剖视图。图3是示意地表示第一实施方式所涉及的电容器的第一电容器层的构成的剖视图。图4是示意地表示第一实施方式所涉及的电容器的第一电容器层的构成的俯视图。
电子设备1具备基座部件20、电容器100、以及电子部件30。电容器100被配置在基座部件20上，通过接合部件21与基座部件20电连接。电子部件30与电容器100并排地被配置在基座部件20上，通过接合部件22与基座部件20电连接。电容器100以及电子部件30在与基座部件20对置的一侧的相反侧，相互通过电线40接合。电容器100与电线40的接合点41并不特别限定位置。
电容器100具备沿第三方向Z重叠的第一电容器层101以及第二电容器层103。第一电容器层101与第二电容器层103相比位于接近基座部件20的一侧。
首先，对第一电容器层101的结构进行说明。第一电容器层101具备第一基板110、第一电极115、第一介电膜112、第二介电膜117、第二电极119、以及保护绝缘膜123。
第一基板110具备沿第三方向Z相互对置的第一主面110A以及第二主面110B。第一主面110A位于与基座部件20对置的一侧，形成为平面状。第二主面110B位于与第二电容器层103对置的一侧，在中央部形成第一沟槽结构125。第一基板110例如具有硅基板111。
硅基板111形成第一主面110A。硅基板111由Si(硅)类的材料形成。例如，通过具有导电性的n型Si或者p型Si形成硅基板111。在硅基板111具有导电性的情况下，硅基板111能够兼具后述的第一电极115的功能。例如，硅基板111的厚度为680μm左右。
第一基板110的材料并不限定于硅基板111，例如也可以通过由硅氧化物构成的绝缘性基板、或者硅类以外的导电性基板等形成。另外，第一基板110并不限定于单层结构，也可以是双层以上的多层结构。
第一沟槽结构125具有针对硅基板111沿第三方向Z形成的至少一个槽(沟槽部126)。在图3所示的例子中，第一沟槽结构125具有在第一方向X排列的四个沟槽部126、和位于沟槽部126之间的三个区域128。沟槽部126的数目并不限定于上述的数目，也可以在五个以上，也可以在三个以下。另外，如图4所示，例如沿着第二方向Y形成沟槽部126。此外，第一沟槽结构125的沟槽部126的形状、配置并不特别限定，例如，也可以为了进一步提高每个单位面积的电容密度，而在从第二主面110B的法线方向俯视时在第一方向X以及第二方向Y矩阵地排列圆柱状的沟槽部。
第一介电膜112覆盖硅基板111的第二电极119侧的表面，使第二主面110B成形。例如通过具有绝缘性的硅氧化物(例如，SiO2)形成第一介电膜112。通过热氧化等方法使硅基板111氧化来形成第一介电膜112。该第一介电膜112在第二电极119存在的区域实现与第二介电膜117一起作为电容器的电介质的功能。例如，第一介电膜112的厚度为0.3μm左右。
第一介电膜112沿着第一沟槽结构125配置，也形成在沟槽部126的内部。例如，通过对硅基板111进行干式蚀刻来形成第一沟槽结构125的沟槽部126。如图3所示，沟槽部126的第三方向Z上的深度D1例如在10μm以上50μm以下。沟槽部126的第一方向X的宽度W2例如为5μm左右，沟槽部126间的区域128的第一方向X的宽度W3例如为3μm左右。
第二介电膜117设置在第二主面110B上(第一介电膜112的与第二电容器层103对置的一侧)以及第一沟槽结构125的沟槽部126内，且设置在第一基板110与第二电极119之间。在从第二主面110B的法线方向(第三方向Z的正方向侧)俯视时第二介电膜117延伸至第一沟槽结构125的外侧。从第一沟槽结构125的端部到第二介电膜117的端部为止的第一方向X上的宽度W1例如在50μm以上200μm以下。第二介电膜117的厚度例如为1μm左右。通过硅酸氮化物(SiON)、硅氮化物(Si3N4)等电介质材料形成第二介电膜117。例如利用CVD(化学气相沉积法)等形成第二介电膜117。另外，若通过介电常数比第一基板110所包含的材料高的电介质形成第二介电膜117，则能够进一步提高电容密度。第二介电膜117也可以不是单层，而是基于多个电介质的层叠结构。这样一来，能够进行更任意的电容、耐压设计。
第一电极115覆盖第一主面110A，并与接合部件21电连接。例如通过Mo(钼)、Al(铝)、Au(金)、W(钨)、Pt(铂)、Ti(钛)等金属材料形成第一电极115。利用溅射法、真空蒸镀法等形成这些金属材料。此外，第一电极115的材料只要是导电性材料则并不限定于金属材料，也可以由导电性树脂等形成。第一电极115不需要一定形成在第一主面110A的整个面，只要至少形成在与第二电极119沿第三方向Z对置的区域即可。
第二电极119设置在第二介电膜117上(第二介电膜117的与第二电容器层103对置的一侧)以及第一沟槽结构125的沟槽部126内。另外，在从第二主面110B的法线方向俯视时，第二电极119延伸至第一沟槽结构125的外侧。第二电极119与第一电极115电分离，并沿第三方向Z与第一电极115对置。
第二电极119具有第一导电膜120以及第二导电膜121。第一导电膜120设置在第二介电膜117上(第二介电膜117的与第二电容器层103对置的一侧)以及第一沟槽结构125的沟槽部126内。第二导电膜121设置在第一导电膜120上(第一导电膜120的与第二电容器层103对置的一侧)。
例如通过p型或者n型的多晶Si(多晶硅)等导电性材料形成第一导电膜120。第一导电膜120与第二介电膜接触。第一导电膜120的厚度例如为0.5μm左右。此外，在第二介电膜117与第二导电膜的紧贴性足够高，也能够以较高的覆盖率形成于沟槽部126内的第二介电膜的情况下，也可以省略第一导电膜120，而将第二导电膜121直接设置在第二介电膜117上。
例如通过Mo(钼)、Al(铝)、Au(金)、W(钨)、Pt(铂)、Ti(钛)等金属材料形成第二导电膜121。此外，第二导电膜121的材料只要是导电性材料则并不限定于金属材料，也可以由导电性树脂等形成。
保护绝缘膜123覆盖第二电极119。另外，期望保护绝缘膜123覆盖第二介电膜117及其端部，期望覆盖第二主面110B的未被第二介电膜117覆盖的部分。保护绝缘膜123的介电常数既可以比第二介电膜117低，也可以比其高。优选在第二介电膜117对第一基板110具有拉伸应力的情况下，保护绝缘膜123对第一基板110具有压缩应力。换句话说，优选保护绝缘膜123具有缓和第二介电膜117中的相对于第一基板110的应力那样的应力。例如使用聚酰亚胺等形成保护绝缘膜123，其厚度为30μm左右。
连接电极124设置为沿第三方向Z贯通保护绝缘膜123，并与第二电极119电连接。在从第二主面110B的法线方向俯视时，连接电极124与第一沟槽结构125分离，并与第二电极119重叠。如图4所示，连接电极124例如形成为矩形形状，以位于第一沟槽结构125的外侧。
接下来，对第二电容器层103的结构进行说明。第二电容器层103是与第一电容器层101上下(第三方向Z)对称的结构，第一电容器层101以及第二电容器层103被重叠为将第一沟槽结构125以及第二沟槽结构145对置。
第二电容器层103具备第二基板130、第三电极139、第三介电膜132、第四介电膜137、保护绝缘膜143、以及第四电极135。在第二电容器层103的各部分，对与第一电容器层101的各部分相同的构成记载其主旨，并适当地省略说明。
第二基板130具备沿第三方向Z相互对置的第三主面130A以及第四主面130B。第三主面130A位于与第一电容器层101对置的一侧，在中央部形成第二沟槽结构145。第四主面130B位于与电线40对置的一侧，且形成为平面状。第二沟槽结构145是与第一沟槽结构125相同的构成。
第二基板130具有硅基板131。硅基板131形成第四主面130B。第三介电膜132形成第三主面130A。硅基板131以及第三介电膜132分别为与硅基板111以及第一介电膜112相同的构成。
第四电极135覆盖第四主面130B，并与电线40电连接。第四电极135相当于对于电线40的电容器100的焊盘。第四电极135是与第一电极115相同的构成。设置在第四电极135上的与电线40的接合点41并不限定其位置，其位置也可以沿第三方向Z与第一沟槽结构125以及第二沟槽结构145对置。
第四介电膜137设置在第三主面130A下(第三介电膜132的与第一电容器层101对置的一侧)以及第二沟槽结构145的沟槽部内，并设置在第二基板130与第三电极139之间。在从第三主面130A的法线方向(第三方向Z的负方向侧)俯视时，第四介电膜137延伸至第二沟槽结构145的外侧。第四介电膜137是与第二介电膜117相同的构成。
第三电极139设置在第四介电膜137下(第四介电膜137的与第一电容器层101对置的一侧)以及第二沟槽结构145的沟槽部内。另外，在从第三主面130A的法线方向俯视时，第二电极119延伸至第二沟槽结构145的外侧。第二电极119与第一电极115电分离，并沿第三方向Z与第一电极115对置。
第三电极139具有第三导电膜140以及第四导电膜141。第三导电膜140设置在第四介电膜137上(第四介电膜137的与第一电容器层101对置的一侧)以及第二沟槽结构145的沟槽部内。第二导电膜121设置在第一导电膜120上(第一导电膜120的与第二电容器层103对置的一侧)。第三导电膜140以及第四导电膜141分别为与第一导电膜120以及第二导电膜121相同的构成。
保护绝缘膜143覆盖第三电极139。另外，优选保护绝缘膜143覆盖第四介电膜137及其端部，优选覆盖第三主面130A的未被第四介电膜137覆盖的部分。保护绝缘膜143是与保护绝缘膜123相同的构成。
连接电极144设置为沿第三方向Z贯通保护绝缘膜143，并与第三电极139电连接。在从第三主面130A的法线方向俯视时，连接电极144与第二沟槽结构145分离。连接电极144是与连接电极124相同的构成。
连接电极124以及连接电极144通过钎焊部件102电连接。换句话说，第二电极119以及第三电极139电连接。另外，第一电容器层101以及第二电容器层103通过钎焊部件102相互固定。钎焊部件102形成为圆角形状以包围连接电极124以及连接电极144的突出部分。由此，使连接电极124以及连接电极144的接合强度以及导电性提高。此外，钎焊部件102是在相互焊接连接电极124以及连接电极144的情况下使用的部件，但连接电极124以及连接电极144的接合并不限定于焊接。例如，也可以通过导电性粘合剂(粘着剂)将连接电极124以及连接电极144接合，也可以通过熔接等直接接合。
以上，作为第一实施方式，对在第一电容器层101的第二主面110B以及第二电容器层103的第三主面130A双方将沟槽结构形成为相对的电容器1的构成进行了说明。但是，本发明的实施方式所涉及的电容器并不限定于上述的构成，只要在第二主面以及第三主面中至少一方的主面形成沟槽结构即可。例如，电容器也可以在第一电容器层的第二主面形成沟槽结构，并平坦地形成第二电容器层的第三主面。换句话说，电容器也可以具备沟槽型的第一电容器层、和配置为覆盖第一电容器层的沟槽结构的平面型的第二电容器层。此外，平面型的电容器是指形成电容的一对电极双方均设置为平板状的电容器。此时，能够利用二极管、晶体管等半导体元件的一部分例如耗尽层区域设置第二电容器层。此外，电容器也可以在第二电容器层的第三主面形成沟槽结构，并平坦地形成第一电容器层的第二主面。
以下，参照图5～图11，对第一实施方式以外的实施方式进行说明。此外，在以下的实施方式的说明中参照的附图适当地省略对于在第一实施方式的说明中参照的附图相同或者相似的构成的图示。另外，对于以下的实施方式的说明来说，省略对与第一实施方式相同或者相似的构成的说明。
＜第二实施方式＞
接下来，参照图5，对本发明的第二实施方式所涉及的电容器的第一电容器层201的构成进行说明。图5是示意地表示第二实施方式所涉及的电容器的第一电容器层的构成的俯视图。
第二实施方式的第一电容器层201在从第二主面210B的法线方向俯视时，连接电极224形成为多个岛状以包围第一沟槽结构225的这点，与图4所示的第一实施方式的第一电容器层101不同。具体而言，连接电极224形成为不连续的框状以包围第一沟槽结构225。
＜第三实施方式＞
接下来，参照图6，对本发明的第三实施方式所涉及的电容器的第一电容器层301的构成进行说明。图6是示意地表示第三实施方式所涉及的电容器的第一电容器层的构成的俯视图。
第三实施方式的第一电容器层301在连接电极324形成为多个岛状以包围第一沟槽结构325的这点，与图4所示的第一实施方式的第一电容器层101不同。具体而言，连接电极324形成为多个柱状以包围第一沟槽结构325。连接电极324的形状既可以是圆柱状(椭圆柱状)，也可以是棱柱状。
＜第四实施方式＞
接下来，参照图7以及图8，对本发明的第四实施方式所涉及的电容器的第一电容器层401的构成进行说明。图7是示意地表示第四实施方式所涉及的电容器的第一电容器层的构成的剖视图。图8是示意地表示第四实施方式所涉及的电容器的第一电容器层的构成的俯视图。
第四实施方式的第一电容器层401在第一沟槽结构425具备被沟槽部426夹着的第一区域428以及第二区域429的这点，与图6所示的第三实施方式的第一电容器层301不同。另外，在将连接电极424设置为沿第三方向Z与第二区域429对置的这点也不同。
第一区域428是设置在沟槽部426间的平面状的区域，第一方向X上的宽度为W3。第二区域429也是设置在沟槽部426间的平面状的区域，但第一方向X上的宽度是与第一区域428的宽度W3不同的W4。宽度W4比宽度W3大。宽度W4例如为20μm左右。宽度W4比设置在第二区域429的上方的连接电极424的宽度大。
＜第五实施方式＞
接下来，参照图9，对本发明的第五实施方式所涉及的电容器的第一电容器层501的构成进行说明。图9是示意地表示第五实施方式所涉及的电容器的第一电容器层的构成的剖视图。
第五实施方式的第一电容器层501在连接电极524被设置为沿第三方向Z与第一沟槽结构525对置的这点，与图3所示的第一实施方式的第一电容器层101不同。具体而言，连接电极524也设置在保护绝缘膜523上。此外，连接电极524也可以是具有设置为贯通保护绝缘膜523的部件、和设置为覆盖保护绝缘膜523的部件的多层结构。
＜第六实施方式＞
接下来，参照图10，对本发明的第六实施方式所涉及的电容器的第一电容器层601的构成进行说明。图10是示意地表示第六实施方式所涉及的电容器的第一电容器层的构成的剖视图。
第六实施方式的第一电容器层601在省略连接电极且第二电极619未被保护绝缘膜623覆盖的这点，与图3所示的第一实施方式的第一电容器层101不同。具体而言，在从第二主面610B的法线方向俯视时，第二电极619的表面与保护绝缘膜623的表面相邻，第二电极619的表面露出。
＜第七实施方式＞
接下来，参照图11，对本发明的第七实施方式所涉及的电容器700的构成进行说明。图11是示意地表示第七实施方式所涉及的电容器的构成的剖视图。
电容器700具备沿第三方向Z重叠的第一电容器层701、第二电容器层703以及中间电容器层705。中间电容器层705位于第一电容器层701与第二电容器层703之间位置。第一电容器层701以及第二电容器层703分别是与第一实施方式相同的构成，所以省略说明。
中间电容器层705具备第三基板750、第五介电膜752、第六介电膜757、第五电极759、第七介电膜753、第八介电膜767、第六电极769、保护绝缘膜763、773、以及连接电极764、774。在中间电容器层705的各部分，对与在第一实施方式中说明过的第一电容器层101以及第二电容器层103的各部分相同的构成记载其主旨，并适当地省略说明。
第三基板750具备沿第三方向Z相互对置的第五主面750A以及第六主面750B。第五主面750A位于与第一电容器层701对置的一侧，并在中央部形成第三沟槽结构765。第六主面750B位于与第二电容器层703对置的一侧，并在中央部形成第四沟槽结构775。第三基板750例如具有硅基板751、第五介电膜752、第七介电膜753。
第五介电膜752位于硅基板751的与第一电容器层701对置的一侧，形成第五主面750A。第七介电膜753位于硅基板751的与第二电容器层703对置的一侧，形成第六主面750B。硅基板751是与硅基板111相同的构成，第五介电膜752、第七介电膜753与第一介电膜112的构成相同。第三沟槽结构765以及第四沟槽结构775分别为与第二沟槽结构145以及第一沟槽结构125相同的构成。
第六介电膜757设置在第五主面750A下(第五介电膜752的与第一电容器层701对置的一侧)以及第三沟槽结构765的沟槽部内，并设置在第三基板750与第五电极759之间。在从第五主面750A的法线方向(第三方向Z的负方向侧)俯视时，第六介电膜757延伸至第三沟槽结构765的外侧。
第五电极759设置在第六介电膜757下(第六介电膜757的与第一电容器层701对置的一侧)以及第三沟槽结构765的沟槽部内。另外，在从第五主面750A的法线方向俯视时，第五电极759延伸至第三沟槽结构765的外侧。
第八介电膜767设置在第六主面750B上(第七介电膜753的与第二电容器层703对置的一侧)以及第四沟槽结构775的沟槽部内，并设置在第三基板750与第六电极769之间。在从第六主面750B的法线方向(第三方向Z的正方向侧)俯视时，第八介电膜767延伸至第四沟槽结构775的外侧。此外，第六介电膜757以及第八介电膜767分别为与第四介电膜137以及第二介电膜117相同的构成。
第六电极769设置在第八介电膜767上(第八介电膜767的与第二电容器层703对置的一侧)以及第四沟槽结构775的沟槽部内。另外，在从第六主面750B的法线方向俯视时，第六电极769延伸至第四沟槽结构775的外侧。第六电极769与第五电极759电分离，并沿第三方向Z与第五电极759对置。此外，第五电极759以及第六电极769分别为与第三电极139以及第二电极119相同的构成。
保护绝缘膜763覆盖第五电极759。保护绝缘膜773覆盖第六电极769。连接电极764设置为贯通保护绝缘膜763，并与第五电极759电连接。连接电极774设置为贯通保护绝缘膜773，并与第六电极769电连接。保护绝缘膜763以及保护绝缘膜773分别为与保护绝缘膜143以及保护绝缘膜123相同的构成。连接电极764以及连接电极774分别为与连接电极144以及连接电极124相同的构成。
在图11所示的例子中，中间电容器层仅为一层，所以连接电极724以及连接电极764通过钎焊部件706电连接。另外，连接电极774以及连接电极744通过钎焊部件707电连接。换句话说，第二电极719以及第五电极759电连接，第六电极769以及第三电极739电连接。另外，中间电容器层并不限定于一层，也可以具备两层以上。在具备多个中间电容器层的情况下，相同地构成各个中间电容器。
如以上那样，根据本发明的一方式，提供一种电容器，具备第一电容器层101和第二电容器层103，该第一电容器层101具有：第一基板110，具有相互对置的第一主面110A以及第二主面110B且在第二主面110B设置具有沟槽部126的第一沟槽结构125；第一电极115，设置在第一基板110的第一主面110A侧；以及第二电极119，在第一基板110的第二主面110B侧设置在包括第一沟槽结构125的沟槽部126的区域，该第二电容器层103具有：第二基板130，具有相互对置的第三主面130A以及第四主面130B；第三电极139，设置在第二基板130的第三主面130A侧；以及第四电极135，设置在第二基板130的第四主面130B侧，第一电容器层101与第二电容器层103被配置为第二电极119与第三电极139相互相对且电连接。
如上述那样，根据本发明的一方式，电容器具有串联连接的第一电容器层以及第二电容器层，所以能够使基座部件上的电容器的耐压值提高。另外，作为焊盘发挥作用的第四电极相对于基材，设置在与具有第二沟槽结构的第三主面相反侧的第四主面。因此，能够使将电线与电容器接合时施加给沟槽结构的应力分散，能够抑制外部应力引起的沟槽结构的损伤。即使在将电容器应用于功率器件时合适地使用于接合的Cu电线、粗电线等的接合时的压力较高，也能够抑制沟槽结构的损伤并进行接合。另外，接合的接合点与沟槽结构也可以在俯视时重叠，所以能够减少基座部件上的电容器的专用面积。
根据本发明的一方式，第一电容器层101还具备位于第一基板110与第二电极119之间且设置在包括沟槽部126的区域的第二介电膜117。据此，能够控制第一电极与第二电极之间的介电常数，能够调整电容器的电容值。例如，通过使用介电常数较高的电介质作为第一介电膜，从而能够使电容器的电容值提高。另外，即使在通过n－Si、p－Si等导电性材料形成第一基板或者其一部分且作为第一电极发挥作用的情况下，也能够防止第一电极与第二电极之间的电短路而形成电容。另外，由于电容器串联连接多个电容器层，所以不需要为了实现耐压值的提高为目的而增大介电膜的膜厚。因此，能够抑制介电膜对基板的拉伸应力而引起的裂缝产生，能够抑制沟槽结构的损伤。
根据本发明的一方式，第一电容器层101还具有至少覆盖第二介电膜117的保护绝缘膜123。据此，即使在对电容器施加高压的电压的情况下，也能够抑制在介电膜的端部、第二主面的表面的沿面放电。换句话说，能够使电容器高耐压化。
根据本发明的一方式，保护绝缘膜123的介电常数高于第二介电膜117的介电常数。据此，即使在对电容器施加高压的电压的情况下，也能够抑制来自第二电极的漏电场。换句话说，能够使电容器高耐压化。
根据本发明的一方式，保护绝缘膜123的介电常数低于第二介电膜117的介电常数。据此，能够抑制第二电极形成寄生电容。换句话说，能够降低电容器的电容值的误差。
根据本发明的一方式，保护绝缘膜123构成为缓和第二介电膜117的对第一基板110的拉伸应力或者压缩应力。据此，能够抑制电容器的内部应力所引起的第一沟槽结构的损伤。
根据本发明的一方式，第一电容器层101还具有与第二电极119电连接的连接电极124，第二电容器层103还具有与第三电极139电连接的连接电极144，第二电极119与第三电极139相互通过连接电极124以及连接电极144电连接。通过经由连接电极，在将第二电极与第三电极电连接时，能够降低第二电极或第三电极与其它的部件接触而损伤的可能性。
根据本发明的一方式，在从第二主面110B的法线方向俯视时，第一电容器层101的连接电极124位于与第一沟槽结构125的区域相比更靠外侧。据此，能够降低在与第四电极的接合时经由连接电极124施加给沟槽部的应力，能够抑制第一沟槽结构的损伤。
根据本发明的一方式，在从第二主面110B的法线方向俯视时，第一电容器层101的连接电极124设置为框状以包围第一沟槽结构125的区域。据此，使俯视时的连接电极的面积扩大，从而能够使第二电极与第三电极之间的导电性提高。
根据本发明的一方式，在从第二主面210B的法线方向俯视时，第一电容器层201的连接电极224设置为多个岛状以包围第一沟槽结构225的区域。据此，除了能够得到与上述相同的效果之外，还能够抑制将被连接电极包围的沟槽结构125的区域与外部切断，而例如温度上升引起内部压力上升而导致连接电极的破坏等。
根据本发明的一方式，第一电容器层401具有多个连接电极424，在从第二主面410B的法线方向俯视时，第一电容器层401的多个连接电极424的至少一个设置为配置在第一沟槽结构425的区域的内侧且与第一沟槽结构425的避开沟槽部426的区域重叠。据此，能够得到与上述相同的效果。另外，由于能够将连接电极配置为沿第二电极的表面的面方向分散，所以即使连接电极的一部分引起接触不良，也能够确保第二电极与第三电极之间的导电性。并且，与仅在元件的周边部设置连接电极的情况相比，能够使接合时的压力进一步分散，能够提供可靠性更高的电容器。
根据本发明的一方式，第二基板130在第三主面130A设置具有沟槽部的第二沟槽结构145，在第二基板130的第三主面130A侧在包括第二沟槽结构145的沟槽部的区域设置第三电极139，第一电容器层101与第二电容器层103被配置为第一沟槽结构125和第二沟槽结构145相互相对。据此，电容器能够使第二电容器层的电容密度增大，能够使电容值提高。即使在第一电容器层以及第二电容器层的相互对置的一侧的主面设置了沟槽结构，直接接受接合时的压力的主面也平坦。因此，电容器能够降低在接合时施加给沟槽部的应力，能够抑制第一沟槽结构以及第二沟槽结构的损伤。
如上述那样，根据本发明的另一方式，提供一种电容器，具备第一电容器层701、第二电容器层703、以及位于第一电容器层701和第二电容器层703之间的至少一个中间电容器层705，第一电容器层701具备：第一基板710，具有相互对置的第一主面710A以及第二主面710B，在第二主面710B设置具有沟槽部的第一沟槽结构725；第一电极715，设置在第一基板710的第一主面710A侧；以及第二电极719，在第一基板710的第二主面710B侧设置在包括第一沟槽结构725的沟槽部的区域，第二电容器层703具备：第二基板730，具有相互对置的第三主面730A以及第四主面730B，在第三主面730A设置具有沟槽部的第二沟槽结构745；第三电极739，在第二基板730的第三主面730A侧设置在包括第二沟槽结构745的沟槽部的区域；以及第四电极735，设置在第二基板730的第四主面73B侧，中间电容器层705具备：第三基板750，具有相互对置的第五主面750A以及第六主面750B，在第五主面750A设置具有沟槽部的第三沟槽结构765，在第六主面750B设置具有沟槽部的第四沟槽结构775；第五电极759，在第三基板750的第五主面750A侧设置在包括第三沟槽结构765的沟槽部的区域；以及第六电极769，在第三基板750的第六主面750B侧设置在包括第四沟槽结构775的沟槽部的区域，第一电容器层701与中间电容器层705被配置为第一沟槽结构725和第三沟槽结构765相互相对，第二电容器层703与中间电容器层705被配置为第二沟槽结构745和第四沟槽结构775相互相对。
据此，能够得到与上述相同的效果。另外，能够通过增加中间电容器层的数目，使电容器耐压值提高。
如以上所说明的那样，根据本发明的一方式，能够提供能实现电特性、抑制可靠性的劣化的电容器。
此外，以上说明的实施方式是为了使本发明的理解变得容易的实施方式，并不用于对本发明进行限定解释。本发明能够在不脱离其主旨的范围内，进行变更/改进，并且在本发明也包括其等效物。即，只要具备本发明的特征，则本领域技术人员适当地对各实施方式施加了设计变更后的实施方式也包括在本发明的范围内。例如，各实施方式具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的方式而能够适当地变更。另外，只要在技术上能够实现则能够组合各实施方式具备的各要素，只要包括本发明的特征则将它们组合后的实施方式也包括在本发明的范围内。
附图标记说明
100…电容器，101…第一电容器层，110…第一基板，111…硅基板，112…第一介电膜，110A…第一主面，110B…第二主面，115…第一电极，117…第二介电膜，119…第二电极，120…第一导电膜，121…第二导电膜，123…保护绝缘膜，124…连接电极，103…第二电容器层，130…第二基板，131…硅基板，132…第三介电膜，130A…第三主面，130B…第四主面，139…第三电极，140…第三导电膜，141…第四导电膜，137…介电膜，135…第四电极，143…保护绝缘膜，144…连接电极，102…钎焊部件。

Claims (15)

1.一种电容器，具备第一电容器层和第二电容器层，
所述第一电容器层具有：
第一基板，具有相互对置的第一主面以及第二主面，在所述第二主面设置具有沟槽部的第一沟槽结构；
第一电极，设置在所述第一基板的第一主面侧；以及
第二电极，设置在所述第一基板的第二主面侧的包括所述第一沟槽结构的所述沟槽部的区域，
所述第二电容器层具有：
第二基板，具有相互对置的第三主面以及第四主面；
第三电极，设置在所述第二基板的第三主面侧；以及
第四电极，设置在所述第二基板的第四主面侧，
所述第一电容器层与所述第二电容器层被配置为将所述第二电极和所述第三电极相互相对且电连接，
所述第一电容器层还具备介电膜，所述介电膜位于所述第一基板与所述第二电极之间且被设置于包括所述沟槽部的区域，
所述第一电容器层还具有与所述第二电极电连接的连接电极，
所述第二电容器层还具有与所述第三电极电连接的连接电极，
所述第二电极与所述第三电极相互通过所述连接电极电连接，
在从所述第二主面的法线方向俯视时，所述第一电容器层的所述连接电极的至少一部分被配置在与所述第一沟槽结构的区域相比更靠外侧以包围所述第一沟槽结构的区域，并且所述第一电容器层的所述连接电极被配置在所述第一电极与所述第二电极重叠的区域且避开所述沟槽部。
2.根据权利要求1所述的电容器，其中，
所述第一电容器层还具有至少覆盖所述介电膜的保护绝缘膜。
3.根据权利要求2所述的电容器，其中，
所述保护绝缘膜的介电常数高于所述介电膜的介电常数。
4.根据权利要求2所述的电容器，其中，
所述保护绝缘膜的介电常数低于所述介电膜的介电常数。
5.根据权利要求2所述的电容器，其中，
所述保护绝缘膜构成为缓和所述介电膜中的对于所述第一基板的拉伸应力或者压缩应力。
6.根据权利要求3所述的电容器，其中，
所述保护绝缘膜构成为缓和所述介电膜中的对于所述第一基板的拉伸应力或者压缩应力。
7.根据权利要求4所述的电容器，其中，
所述保护绝缘膜构成为缓和所述介电膜中的对于所述第一基板的拉伸应力或者压缩应力。
8.根据权利要求1至7中任一项所述的电容器，其中，
在从所述第二主面的法线方向俯视时，所述第一电容器层的所述连接电极仅被配置在与所述第一沟槽结构的区域相比更靠外侧，并且不配置在所述第一沟槽结构的区域的内侧。
9.根据权利要求1至7中任一项所述的电容器，其中，
在所述第一电容器层的所述第一沟槽结构与所述第二电容器层的所述第三电极之间形成有空隙。
10.根据权利要求1至7中任一项所述的电容器，其中，
在从所述第二主面的法线方向俯视时，所述第一电容器层的所述连接电极仅配置在所述第一电极与所述第二电极重叠的区域。
11.根据权利要求8所述的电容器，其中，
在从所述第二主面的法线方向俯视时，所述第一电容器层的所述连接电极被设置为框状以包围所述第一沟槽结构的区域。
12.根据权利要求8所述的电容器，其中，
在从所述第二主面的法线方向俯视时，所述第一电容器层的所述连接电极被设置为多个岛状以包围所述第一沟槽结构的区域。
13.根据权利要求1所述的电容器，其中，
所述第一电容器层具有多个所述连接电极，
在从所述第二主面的法线方向俯视时，所述第一电容器层的多个所述连接电极的至少一个连接电极被设置为配置在所述第一沟槽结构的区域的内侧且与所述第一沟槽结构的避开所述沟槽部的区域重叠，
所述第一沟槽结构具有：第一区域，设置于所述沟槽部之间；以及第二区域，设置于所述沟槽部之间且宽度大于所述第一区域的宽度，
所述第一电容器层的所述多个连接电极的至少一个连接电极被设置为与所述第二区域重叠。
14.根据权利要求1至7、11至13中任一项所述的电容器，其中，
所述第二基板在所述第三主面设置具有沟槽部的第二沟槽结构，
所述第三电极设置在所述第二基板的第三主面侧的包括所述第二沟槽结构的所述沟槽部的区域，
所述第一电容器层与所述第二电容器层被配置为将所述第一沟槽结构与所述第二沟槽结构相互相对。
15.一种电容器，其具备第一电容器层、第二电容器层、以及位于所述第一电容器层和所述第二电容器层之间的至少一个中间电容器层，
所述第一电容器层具备：
第一基板，具有相互对置的第一主面以及第二主面，在所述第二主面设置具有沟槽部的第一沟槽结构；
第一电极，设置在第一基板的第一主面侧；以及
第二电极，设置在所述第一基板的第二主面侧的包括所述第一沟槽结构的所述沟槽部的区域，
所述第二电容器层具备：
第二基板，具有相互对置的第三主面以及第四主面，在所述第三主面设置具有沟槽部的第二沟槽结构；
第三电极，设置在所述第二基板的第三主面侧的包括所述第二沟槽结构的所述沟槽部的区域；以及
第四电极，设置在所述第二基板的第四主面侧，
所述中间电容器层具备：
第三基板，具有相互对置的第五主面以及第六主面，在所述第五主面设置具有沟槽部的第三沟槽结构，在所述第六主面设置具有沟槽部的第四沟槽结构；
第五电极，设置在所述第三基板的第五主面侧的包括所述第三沟槽结构的所述沟槽部的区域；以及
第六电极，设置在所述第三基板的第六主面侧的包括所述第四沟槽结构的所述沟槽部的区域，
所述第一电容器层与所述中间电容器层被配置为将所述第一沟槽结构与所述第三沟槽结构相互相对，
所述第二电容器层与所述中间电容器层被配置为将所述第二沟槽结构与所述第四沟槽结构相互相对，
所述第一电容器层还具备介电膜，所述介电膜位于所述第一基板与所述第二电极之间且被设置于包括所述沟槽部的区域，
所述第一电容器层还具有与所述第二电极电连接的连接电极，
所述第二电容器层还具有与所述第三电极电连接的连接电极，
所述中间电容器层还具有与所述第五电极电连接的连接电极、和与所述第六电极电连接的连接电极，
所述第二电极和所述第五电极相互通过各自电连接的连接电极电连接，
所述第三电极和所述第六电极相互通过各自电连接的连接电极电连接，
在从所述第二主面的法线方向俯视时，所述第一电容器层的所述连接电极的至少一部分被配置在与所述第一沟槽结构的区域相比更靠外侧以包围所述第一沟槽结构的区域，并且所述第一电容器层的所述连接电极被配置在所述第一电极与所述第二电极重叠的区域且避开所述沟槽部。
CN201880013711.9A 2017-03-24 2018-03-22 电容器 Active CN110326073B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017059875 2017-03-24
JP2017-059875 2017-03-24
PCT/JP2018/011500 WO2018174191A1 (ja) 2017-03-24 2018-03-22 キャパシタ

Publications (2)

Publication Number Publication Date
CN110326073A CN110326073A (zh) 2019-10-11
CN110326073B true CN110326073B (zh) 2021-09-21

Family

ID=63585528

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880013711.9A Active CN110326073B (zh) 2017-03-24 2018-03-22 电容器

Country Status (5)

Country Link
US (1) US10879347B2 (zh)
JP (1) JP6802536B2 (zh)
CN (1) CN110326073B (zh)
DE (1) DE112018000289T5 (zh)
WO (1) WO2018174191A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2577545B (en) 2018-09-28 2022-07-20 Power Roll Ltd Energy storage device
CN110071096B (zh) * 2019-03-13 2021-09-10 福建省福联集成电路有限公司 一种提高容值和耐压的叠状电容的制作方法
US11063131B2 (en) * 2019-06-13 2021-07-13 Intel Corporation Ferroelectric or anti-ferroelectric trench capacitor with spacers for sidewall strain engineering
US11063034B2 (en) 2019-06-27 2021-07-13 Micron Technology, Inc. Capacitor structures
WO2021053867A1 (ja) * 2019-09-17 2021-03-25 株式会社村田製作所 半導体装置
JP7317649B2 (ja) * 2019-09-20 2023-07-31 株式会社東芝 コンデンサ
JP7180623B2 (ja) * 2020-01-31 2022-11-30 株式会社村田製作所 半導体装置
CN112018096B (zh) * 2020-07-31 2022-05-24 复旦大学 一种用于能量缓冲的纳米电容三维集成系统及其制备方法
CN112151535B (zh) * 2020-08-17 2022-04-26 复旦大学 一种硅基纳米电容三维集成结构及其制备方法
CN112490361A (zh) * 2020-12-02 2021-03-12 赛莱克斯微系统科技（北京）有限公司 一种晶圆电容的制作方法、晶圆电容及电子设备
CN112652621B (zh) * 2020-12-22 2022-11-25 复旦大学 三维集成结构及其制造方法
WO2022158340A1 (ja) * 2021-01-19 2022-07-28 Tdk株式会社 回路基板
US11869988B2 (en) * 2021-08-26 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Double-sided stacked DTC structure
US12034039B2 (en) * 2021-10-18 2024-07-09 Globalfoundries Singapore Pte. Ltd. Three electrode capacitor structure using spaced conductive pillars
CN116666382A (zh) * 2023-07-26 2023-08-29 湖北三维半导体集成创新中心有限责任公司 半导体结构及制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165557A (ja) * 2002-11-15 2004-06-10 Sanyo Electric Co Ltd コンデンサチップ
CN101414510A (zh) * 2007-10-19 2009-04-22 吴英宙 金属电容器及其制造方法
CN101414513A (zh) * 2007-10-19 2009-04-22 吴英宙 金属电容器及其制造方法
JP2010050177A (ja) * 2008-08-20 2010-03-04 Sharp Corp 半導体装置
JP2016058618A (ja) * 2014-09-11 2016-04-21 太陽誘電株式会社 電子部品、回路モジュール及び電子機器
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0168346B1 (ko) * 1994-12-29 1998-12-15 김광호 고유전율 재료를 이용한 커패시터 및 그 제조방법
JP2003045739A (ja) * 2001-07-12 2003-02-14 Ind Technol Res Inst 積層式マイクロ構造大容量コンデンサ
US7186625B2 (en) * 2004-05-27 2007-03-06 International Business Machines Corporation High density MIMCAP with a unit repeatable structure
US7633112B2 (en) * 2006-08-24 2009-12-15 Samsung Electronics Co., Ltd. Metal-insulator-metal capacitor and method of manufacturing the same
US7626802B2 (en) * 2007-10-19 2009-12-01 Oh Young Joo Metal capacitor and manufacturing method thereof
US8203823B2 (en) * 2008-01-11 2012-06-19 Oh Young Joo Metal capacitor and manufacturing method thereof
JP2009295925A (ja) * 2008-06-09 2009-12-17 Tdk Corp トレンチ型コンデンサ及びその製造方法
WO2013009711A1 (en) * 2011-07-08 2013-01-17 Timler John P Insulator based upon one or more dielectric structures
FR3012664B1 (fr) 2013-10-29 2016-01-01 Ipdia Structure a capacite amelioree
DE102014200869B4 (de) * 2013-11-22 2018-09-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter Kondensator und Verfahren zum Herstellen desselben und dessen Verwendung
US9105759B2 (en) * 2013-11-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive device and method of making the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165557A (ja) * 2002-11-15 2004-06-10 Sanyo Electric Co Ltd コンデンサチップ
CN101414510A (zh) * 2007-10-19 2009-04-22 吴英宙 金属电容器及其制造方法
CN101414513A (zh) * 2007-10-19 2009-04-22 吴英宙 金属电容器及其制造方法
JP2010050177A (ja) * 2008-08-20 2010-03-04 Sharp Corp 半導体装置
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构
JP2016058618A (ja) * 2014-09-11 2016-04-21 太陽誘電株式会社 電子部品、回路モジュール及び電子機器

Also Published As

Publication number Publication date
US20190348496A1 (en) 2019-11-14
WO2018174191A1 (ja) 2018-09-27
DE112018000289T5 (de) 2019-10-10
JPWO2018174191A1 (ja) 2019-11-07
US10879347B2 (en) 2020-12-29
JP6802536B2 (ja) 2020-12-16
CN110326073A (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
CN110326073B (zh) 电容器
US8546926B2 (en) Power converter
US10903309B2 (en) Capacitor
JP6988345B2 (ja) 半導体装置
US20090072369A1 (en) Semiconductor device
US7576392B2 (en) Semiconductor device including gate wiring, main electrodes and connecting plate connected onto said main electrodes
JP6731777B2 (ja) チップコンデンサ
US11881444B2 (en) Semiconductor device
JP2017195322A (ja) チップコンデンサ
US7253507B2 (en) Semiconductor device
JP2013045973A (ja) 半導体装置
US20200203252A1 (en) Semiconductor device and method of manufacturing the same
US11626221B2 (en) Resistance element and its manufacturing method
WO2020090411A1 (ja) 半導体装置
US20240282699A1 (en) Semiconductor device
WO2024176559A1 (ja) 半導体装置およびその製造方法
US20240258254A1 (en) Bonding pad, integrated circuit element, and integrated circuit device
WO2023090137A1 (ja) 半導体素子および半導体装置
WO2024043105A1 (ja) トランスチップ、信号伝達装置
US20240282805A1 (en) Semiconductor device and semiconductor module
WO2023145454A1 (ja) コンデンサ装置および半導体装置
US20200266130A1 (en) Semiconductor device
WO2023248718A1 (ja) 半導体装置
US20240332171A1 (en) Insulation chip and signal transmission device
CN113410200A (zh) 一种芯片封装框架和芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant