WO2018174132A1 - コンデンサ - Google Patents

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建夫 荒川
洋昌 佐伯
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株式会社村田製作所
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    • H01G9/004—Details
    • H01G9/07—Dielectric layers

Definitions

  • the present invention relates to a capacitor.
  • Patent Document 1 in order to prevent the short circuit as described above, a conductive metal base material as a lower electrode, a dielectric layer located on the conductive metal base material, and a dielectric layer located on the dielectric layer.
  • a resin layer as an insulating portion is provided between the lower electrode and the upper electrode at the end.
  • Patent Document 1 describes that a short circuit between the lower electrode and the upper electrode can be suppressed by providing a resin layer.
  • the resin layer includes the lower electrode, the upper electrode, and the dielectric. There is a problem that the adhesiveness with the body layer is small, and peeling may occur at the time of cutting for dividing the capacitor manufactured as an aggregate substrate into individual elements.
  • An object of the present invention is to provide a capacitor in which a short circuit between the lower electrode and the upper electrode and peeling of the layer are unlikely to occur.
  • the present inventors have made an insulating film between the lower electrode and the upper electrode an oxide film formed on the surface of the metal base material as the lower electrode, thereby producing a metal.
  • the substrate and the oxide film are integrated, and as a result, the occurrence of peeling of the insulating layer can be prevented, and a short circuit between the lower electrode and the upper electrode can be further suppressed, and the present invention has been achieved.
  • an oxide film is formed on the surface of a metal substrate, a dielectric layer is provided on the oxide film, and an upper electrode is further provided on the dielectric layer, thereby providing a gap between the lower electrode and the upper electrode. Can be suppressed.
  • FIG. 1A is a schematic cross-sectional view of a capacitor 1 in one embodiment of the present invention
  • FIG. 1B is a schematic plan view of a conductive metal substrate of the capacitor 1.
  • FIG. 2A is an enlarged view of a high porosity portion of the capacitor of FIG. 1
  • FIG. 2B is a diagram schematically showing a layer structure in the high porosity portion.
  • FIG. 3 is a diagram for explaining a method of manufacturing the capacitor 1 shown in FIG.
  • FIG. 3A is a schematic perspective view of the collective substrate
  • FIG. 3B is a schematic cross-sectional view along the line xx.
  • FIG. 4 is a diagram illustrating a process following FIG.
  • FIG. 4A is a schematic perspective view of the collective substrate
  • FIG. 4B is a schematic cross-sectional view along the line xx.
  • FIG. 5 is a diagram illustrating a process following FIG. FIG. 5A is a schematic perspective view of the collective substrate, and FIG. 5B is a schematic cross-sectional view along the line xx.
  • FIG. 6 is a diagram illustrating a process following FIG. FIG. 6A is a schematic perspective view of the collective substrate, and FIG. 6B is a schematic cross-sectional view along the line xx.
  • FIG. 7 is a diagram illustrating a process following FIG. FIG. 7A is a schematic perspective view of the collective substrate, and FIG. 7B is a schematic cross-sectional view along the line xx.
  • FIG. 8 is a diagram illustrating a process following FIG. FIG.
  • FIG. 8A is a schematic perspective view of the collective substrate, and FIG. 8B is a schematic cross-sectional view along the line xx.
  • FIG. 9 is a diagram illustrating a process following FIG.
  • FIG. 9A is a schematic perspective view of the collective substrate, and
  • FIG. 9B is a schematic cross-sectional view along the line xx.
  • FIG. 10 is a schematic cross-sectional view of a capacitor according to another embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view of a capacitor according to another embodiment of the present invention.
  • the capacitor 1 includes a first external electrode 18 on the upper electrode 6 and a second external electrode 20 on the support portion 10 of the conductive metal substrate 2.
  • the first external electrode 18 and the upper electrode 6 are electrically connected
  • the second external electrode 20 and the conductive metal substrate 2 are electrically connected.
  • the upper electrode 6 and the high porosity portion 12 of the conductive metal substrate 2 face each other through the dielectric layer 4 to form a capacitance forming portion, the upper electrode 6 and the conductive metal substrate 2 are energized. Electric charges can be accumulated in the dielectric layer 4.
  • a conductive metal substrate is processed into a thin piece having a thickness of 60 nm or less by focused ion beam (FIB) processing.
  • a predetermined region (3 ⁇ m ⁇ 3 ⁇ m) of the thin sample is photographed using a transmission electron microscope (TEM).
  • TEM transmission electron microscope
  • the high porosity portion 12 has a porous structure.
  • the high porosity portion 12 having a porous structure increases the specific surface area of the conductive metal substrate and increases the capacitance of the capacitor.
  • the porosity of the low porosity portion is preferably 20% or less, more preferably 10% or less. Further, the low porosity portion may have a porosity of 0%. That is, the low porosity portion may have a porous structure, but does not need to have a porous structure. The lower the porosity of the low porosity portion, the better the mechanical strength of the capacitor.
  • the conductive metal substrate 2 has a high porosity portion located on one main surface side and a low porosity portion existing around the high porosity portion, but the present invention is limited to this. Not. That is, the location of the high porosity portion and the low porosity portion, the number of installed portions, the size, the shape, the ratio of both, etc. are not particularly limited.
  • one main surface of the conductive metal substrate may be composed of only a high porosity portion.
  • the high porosity part may exist in both the main surfaces of an electroconductive metal base material. Further, the capacitance of the capacitor can be controlled by adjusting the ratio of the high porosity portion and the low porosity portion.
  • the thickness of the support part 10 is not particularly limited, but is preferably 10 ⁇ m or more, for example, 100 ⁇ m or more, or 500 ⁇ m or more in order to increase the mechanical strength of the capacitor. From the viewpoint of reducing the height of the capacitor, it is preferably 1000 ⁇ m or less, for example, 500 ⁇ m or less, preferably 100 ⁇ m or less, more preferably 50 ⁇ m or less, and even more preferably 30 ⁇ m or less.
  • the “end” means a region continuous from the edge of the main surface of the conductive metal substrate.
  • the location where the oxide film 8 is formed is not particularly limited as long as it is on the conductive metal substrate 2.
  • the oxide film is formed at least on the end portion of the conductive metal substrate.
  • the oxide film is also formed on the wall surface of the groove.
  • the oxide film is formed on the end of the conductive metal substrate and the wall surface of the groove.
  • the oxide film 8 is preferably an anodized film.
  • the difference between the maximum film thickness and the minimum film thickness of the oxide film in the capacitor of the present invention can be preferably within 5 ⁇ m, more preferably within 3 ⁇ m, and even more preferably within 1 ⁇ m.
  • the thickness of the dielectric layer 4 is not particularly limited, but is preferably 5 nm to 100 nm, for example, and more preferably 10 nm to 50 nm. By setting the thickness of the dielectric layer to 5 nm or more, it is possible to improve the insulation and to reduce the leakage current. Further, by setting the thickness of the dielectric layer to 100 nm or less, it is possible to obtain a larger capacitance.
  • the dielectric layer 4 is preferably formed by a vapor phase method such as a vacuum vapor deposition method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulse laser deposition method ( PLD: PulsedPLaser Deposition) or the like.
  • a vapor phase method such as a vacuum vapor deposition method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulse laser deposition method ( PLD: PulsedPLaser Deposition) or the like.
  • ALD method is more preferable because a more uniform and dense film can be formed in the fine pores of the porous member.
  • an upper electrode 6 is formed on the dielectric layer 4.
  • the thickness of the upper electrode 6 is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the upper electrode to 3 nm or more, the resistance of the upper electrode itself can be reduced.
  • the surface of the upper electrode is additionally added to the surface of the upper electrode by a method such as sputtering, vapor deposition, or plating.
  • a lead electrode layer made of Ni or the like may be formed.
  • the second external electrode 20 is formed on the main surface of the conductive metal substrate 2 on the support portion 10 side.
  • the material constituting the first and second external electrodes 18 and 20 is not particularly limited, and examples thereof include metals and alloys such as Au, Pb, Ag, Sn, Ni, Cu, and Pd, and conductive polymers. Can be mentioned.
  • the first and second external electrodes 18 and 20 are preferably Cu, Ti / Al, Ni / Au, Ti / Cu, Cu / Ni / Au, Ni / Sn, Cu / Ni / Sn (where Ti / Al is, for example, This means that an Al film is formed on the Ti film).
  • the first external electrode 18 and the second external electrode 20 are provided on the entire upper and lower surfaces of the capacitor.
  • the present invention is not limited to this, and an arbitrary shape and size may be provided on only a part of each surface. Can be installed at.
  • the first external electrode 18 and the second external electrode 20 are not essential elements and may not exist.
  • the upper electrode 6 also functions as a first external electrode
  • the support portion 10 also functions as a second external electrode. That is, the upper electrode 6 and the support portion 10 may function as a pair of electrodes.
  • the upper electrode 6 may function as an anode and the support portion 10 may function as a cathode.
  • the upper electrode 6 may function as a cathode and the support portion 10 may function as an anode.
  • the capacitor 1 has a substantially rectangular parallelepiped shape, but the present invention is not limited to this.
  • the capacitor of the present invention can have an arbitrary shape.
  • the planar shape may be a circle, an ellipse, or a rectangle with rounded corners.
  • the capacitor 1 of the present embodiment has been described above, but the capacitor of the present invention can be variously modified.
  • the capacitor of the present invention may not have a low porosity portion.
  • the low porosity portion 14 does not exist, and the support portion 10 may be exposed on the upper surface of the conductive metal substrate.
  • the oxide film 8 is formed on the surface of the support portion 10, and the dielectric layer 4, the upper electrode 6, and the external electrode 18 are provided on the oxide film 8 in this order.
  • the capacitor of the present invention may have another insulating layer 21 between the oxide film 8 and the dielectric layer 4 (FIG. 11) or between the dielectric layer and the upper electrode.
  • the material for forming the insulating layer is not particularly limited as long as it is insulating, but a resin having heat resistance is preferable.
  • a resin having heat resistance is preferable.
  • the insulating material for forming the insulating layer various glass materials, ceramic materials, polyimide resins, and fluororesins are preferable.
  • a layer for improving adhesion between layers or a buffer layer for preventing diffusion of components between layers may be provided between layers.
  • the upper electrode and the external electrode exist up to the edge of the capacitor, but the present invention is not limited to this.
  • the upper electrode preferably, the upper electrode and the first external electrode
  • the upper electrode are disposed away from the edge of the capacitor. By installing in this way, end face discharge can be prevented. That is, the upper electrode may not be formed so as to cover the entire porous portion, and the upper electrode may be formed so as to cover only the high porosity portion.
  • a conductive metal substrate 22 is prepared.
  • the conductive metal substrate 22 has a porous metal layer 24 on one main surface side and a support layer 26 on the other main surface side. That is, one main surface of the conductive metal substrate 22 is composed of the porous metal layer 24, and the other main surface of the conductive metal substrate 22 is composed of the support layer 26.
  • the porosity of the porous metal layer 24 is larger than the porosity of the support layer 26.
  • the pores in a partial region of the porous metal layer 24 are crushed, and the resist in the region is removed at the same time to form a groove 28, thereby dividing the porous metal layer.
  • the divided porous metal layer corresponds to the high porosity portion 12.
  • the groove portion is formed between the high porosity portions 12, and the bottom surface of the groove portion is constituted by the low porosity portion 14 formed by crushing the porous metal layer 24.
  • the groove 28 can be formed by the method described as a method for crushing the hole, preferably by a method for crushing the hole by melting a metal with a laser or the like.
  • a method of removing with a dicer, laser, or the like can be used.
  • the upper electrode 34 is formed on the entire substrate obtained above.
  • the upper electrode 34 can be formed by the above-described upper electrode forming method, preferably by a gas phase method, for example, an ALD method.
  • the external electrode 36 is formed on the entire substrate obtained above.
  • the external electrode 36 can be formed, for example, by sputtering, vapor deposition, electrolytic plating, electroless plating, or the like, by the above-described external electrode forming method.
  • the capacitor of the present invention can be obtained by cutting the substrate obtained above along the yy line shown in FIG.
  • the cutting method is not particularly limited, and for example, cutting can be performed alone or in combination such as cutting with a laser, punching with a mold, cutting with a dicer, a carbide blade, a slitter, or a pinnacle blade.
  • the external electrode 36 is divided by this cutting, and a first external electrode and a second external electrode are formed.
  • a 30 nm AlOx film was formed by atomic layer deposition to form a dielectric layer (corresponding to FIG. 7). Furthermore, a 50 nm ruthenium film was formed by atomic layer deposition to form an upper electrode (corresponding to FIG. 8). Further, 100 nm of Ti and 500 nm of Cu were formed by sputtering, and finally, 8 ⁇ m of Cu was formed by plating to form an external electrode (corresponding to FIG. 9).
  • the capacitor of the present invention hardly peeled off the insulating layer and had high interlayer adhesion. Further, it was confirmed that the capacitor of the present invention has a small difference between the minimum film thickness and the maximum film thickness of the insulating layer and can form a uniform layer. Furthermore, it was confirmed that the capacitor according to the present invention hardly causes a short circuit.
  • SYMBOLS 1 Capacitor; 2 ... Conductive metal base material; 4 ... Dielectric layer; 6 ... Top electrode; 8 ... oxide film; 10 ... support part; 12 ... high porosity part; 14 ... low porosity part; DESCRIPTION OF SYMBOLS 18 ... 1st external electrode; 20 ... 2nd external electrode; 21 ... Insulating layer; 22 ... Conductive metal substrate; 24 ... porous metal layer; 26 ... support layer; 27 ... resist; 28 ... groove portion; 30 ... Dielectric layer; 32 ... Oxide film; 34 ... Upper electrode; 36 ... External electrode

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Abstract

本発明は、多孔部を有する導電性金属基材と、多孔部上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るコンデンサであって、導電性金属基材の表面に酸化皮膜が形成されているコンデンサを提供する。

Description

コンデンサ
　本発明は、コンデンサに関する。
　近年、電子機器の高密度実装化に伴って、より高静電容量を有するコンデンサが求められている。高静電容量を得る為に、静電容量形成部の面積を大きくすると共に、誘電体層の厚みを薄くすることが行われている。このようなコンデンサにおいては、誘電体層の厚みが薄いことから、コンデンサ端部において、上部電極と下部電極の短絡が生じる虞がある。特に、コンデンサを集合基板として製造し、個別の素子に分割する場合、かかる分割のための切断により、上部電極および下部電極が切断方向に引き延ばされ、上記のような短絡が生じ易い。
　特許文献１では、上記のような短絡を防止するために、下部電極としての導電性金属基材と、該導電性金属基材上に位置する誘電体層と、該誘電体層上に位置する上部電極とを有するコンデンサにおいて、端部において下部電極と上部電極の間に絶縁部としての樹脂層を設けている。特許文献１は、樹脂層を設けることにより、下部電極と上部電極間での短絡を抑制できると記載している。
国際公開第２０１６／１８１８６５号
　特許文献１のように、下部電極と上部電極の間に樹脂層を設けることにより、下部電極と上部電極間での短絡を抑制することができるが、樹脂層は、下部電極、上部電極および誘電体層との密着性が小さく、集合基板として製造されたコンデンサを個別の素子に分割するための切断時に、剥がれが生じ得るという問題がある。
　本発明の目的は、下部電極と上部電極間での短絡および層の剥がれが生じにくいコンデンサを提供することにある。
　本発明者らは、上記の問題を解決すべく鋭意検討した結果、下部電極と上部電極間の絶縁層を、下部電極としての金属基材の表面に形成された酸化皮膜とすることにより、金属基材と酸化皮膜が一体となり、その結果、絶縁層の剥がれの発生を防止し、下部電極と上部電極間での短絡をより抑制することができることを見出し、本発明に至った。
　本発明によれば、金属基材の表面に酸化皮膜を形成し、該酸化皮膜上に誘電体層を設け、さらに該誘電体層上に上部電極を設けることにより、下部電極と上部電極間での短絡を抑制することができる。
図１（ａ）は、本発明の一の実施形態におけるコンデンサ１の概略断面図であり、図１（ｂ）は、コンデンサ１の導電性金属基板の概略平面図である。 図２（ａ）は、図１のコンデンサの高空隙率部の拡大図であり、図２（ｂ）は、高空隙率部における層構造を模式的に示す図である。 図３は、図１に示すコンデンサ１の製造方法を説明する図である。図３（ａ）は、集合基板の概略斜視図であり、図３（ｂ）はｘ－ｘ線に沿った概略断面図である。 図４は、図３に続く工程を説明する図である。図４（ａ）は、集合基板の概略斜視図であり、図４（ｂ）はｘ－ｘ線に沿った概略断面図である。 図５は、図４に続く工程を説明する図である。図５（ａ）は、集合基板の概略斜視図であり、図５（ｂ）はｘ－ｘ線に沿った概略断面図である。 図６は、図５に続く工程を説明する図である。図６（ａ）は、集合基板の概略斜視図であり、図６（ｂ）はｘ－ｘ線に沿った概略断面図である。 図７は、図６に続く工程を説明する図である。図７（ａ）は、集合基板の概略斜視図であり、図７（ｂ）はｘ－ｘ線に沿った概略断面図である。 図８は、図７に続く工程を説明する図である。図８（ａ）は、集合基板の概略斜視図であり、図８（ｂ）はｘ－ｘ線に沿った概略断面図である。 図９は、図８に続く工程を説明する図である。図９（ａ）は、集合基板の概略斜視図であり、図９（ｂ）はｘ－ｘ線に沿った概略断面図である。 図１０は、本発明の別の実施形態におけるコンデンサの概略断面図である。 図１１は、本発明の別の実施形態におけるコンデンサの概略断面図である。
　本発明のコンデンサについて、以下、図面を参照しながら詳細に説明する。但し、本実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
　本実施形態のコンデンサ１の概略断面図を図１（ａ）に示し、導電性金属基材２の概略平面図を図１（ｂ）に示す。また、導電性金属基材２の高空隙率部１２の拡大概略断面図を図２（ａ）に示し、高空隙率部１２、誘電体層４および上部電極６の層構造を図２（ｂ）に模式的に示す。
　図１（ａ）、図１（ｂ）、図２（ａ）および図２（ｂ）に示されるように、本実施形態のコンデンサ１は、略直方体形状を有しており、概略的には、導電性金属基材２と、導電性金属基材２上に形成された誘電体層４と、誘電体層４上に形成された上部電極６とを有して成る。導電性金属基材２は、一方の主面側に相対的に空隙率が高い高空隙率部１２と、相対的に空隙率が低い低空隙率部１４を有する。高空隙率部１２は、導電性金属基材２の一の主面の中央部に位置し、その周囲には、低空隙率部１４が位置している。即ち、低空隙率部１４は、高空隙率部１２を囲むように位置している。高空隙率部１２は、多孔構造を有しており、本発明の多孔部に相当する。また、導電性金属基材２は、他の主面側に支持部１０を有する。即ち、高空隙率部１２および低空隙率部１４は導電性金属基材２の第１面を構成し、支持部１０は導電性金属基材２の第２面を構成する。第１面は上記一の主面であり、第２面は上記他の主面である。図１（ａ）において、第１面は、導電性金属基材２の上面であり、第２面は、導電性金属基材２の下面である。コンデンサ１の端部において、導電性金属基材２の表面には酸化皮膜８が形成されている。コンデンサ１は、上部電極６上に第１外部電極１８、および導電性金属基材２の支持部１０上に第２外部電極２０を備える。本実施形態のコンデンサ１において、第１外部電極１８と上部電極６とは電気的に接続されており、第２外部電極２０と導電性金属基材２とは電気的に接続されている。上部電極６と、導電性金属基材２の高空隙率部１２は、誘電体層４を介して向かい合って静電容量形成部を形成し、上部電極６と導電性金属基材２に通電すると、誘電体層４に電荷を蓄積することができる。
　上記導電性金属基材２を構成する材料は、酸化皮膜を形成し得る金属であれば特に限定されない。導電性金属基材２を構成する材料としては、弁金属、例えばアルミニウム、タンタル、チタン、ニオブ、ジルコニウム、またはタングステン、あるいはその合金が挙げられる。好ましくは、導電性金属基材２を構成する材料は、アルミニウムである。
　上記導電性金属基材２は、一の主面側に高空隙率部１２および低空隙率部１４、ならびに他の主面側に支持部１０を有する。
　本明細書において、「空隙率」とは、導電性金属基材において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記多孔部の空隙は、コンデンサを作製するプロセスにおいて、最終的に誘電体層および上部電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
　まず、導電性金属基材を、集束イオンビーム（ＦＩＢ：Focused Ion Beam）加工で６０ｎｍ以下の厚みの薄片に加工する。この薄片試料の所定の領域（３μｍ×３μｍ）を、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて撮影する。得られた画像を画像解析することにより、導電性金属基材の金属が存在する面積を求める。そして、下記等式から空隙率を計算することができる。
　空隙率＝（（測定面積－基材の金属が存在する面積）／測定面積）×１００
　本明細書において、「高空隙率部」とは、導電性金属基材の支持部および低空隙率部よりも空隙率が高い部分を意味する。
　上記高空隙率部１２は、多孔構造を有する。多孔構造を有する高空隙率部１２は、導電性金属基材の比表面積を大きくし、コンデンサの静電容量をより大きくする。
　高空隙率部の空隙率は、比表面積を大きくして、コンデンサの静電容量をより大きくする観点から、好ましくは２０％以上、より好ましくは３０％以上、さらにより好ましくは３５％以上であり得る。また、機械的強度を確保する観点から、９０％以下が好ましく、８０％以下がより好ましい。
　高空隙率部は、特に限定されないが、好ましくは３０倍以上１０，０００倍以下、より好ましくは５０倍以上５，０００倍以下、例えば３００倍以上６００倍以下の拡面率を有する。ここに、拡面率とは、単位投影面積あたりの表面積を意味する。単位投影面積あたりの表面積は、ＢＥＴ比表面積測定装置を用いて、液体窒素温度における窒素の吸着量から求めることができる。
　本明細書において、「低空隙率部」とは、高空隙率部と比較して、空隙率が低い部分を意味する。好ましくは、低空隙率部の空隙率は、高空隙率部の空隙率よりも低く、支持部の空隙率以上である。
　低空隙率部の空隙率は、好ましくは２０％以下、より好ましくは１０％以下である。また、低空隙率部は、空隙率が０％であってもよい。即ち、低空隙率部は、多孔構造を有していてもよいが、有していなくてもよい。低空隙率部の空隙率が低いほど、コンデンサの機械的強度が向上する。
　尚、低空隙率部は、本発明において必須の構成要素ではなく、存在しなくてもよい。例えば、図１（ａ）において低空隙率部１４が存在せず、支持部１０が上方に露出していてもよい。
　本実施形態においては、上記導電性金属基材２は、一の主面側に位置する高空隙率部およびその周囲に存在する低空隙率部を有して成るが、本発明はこれに限定されない。即ち、高空隙率部および低空隙率部の存在位置、設置数、大きさ、形状、両者の比率等は、特に限定されない。例えば、導電性金属基材の一の主面は、高空隙率部のみからなってもよい。また、導電性金属基材の両主面に、高空隙率部が存在してもよい。また、高空隙率部と低空隙率部の比率を調整することにより、コンデンサの静電容量を制御することができる。
　上記高空隙率部１２の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば１０μｍ以上１０００μｍ以下、好ましくは３０μｍ以上であって、３００μｍ以下、好ましくは１５０μｍ以下、より好ましくは８０μｍ以下、さらに好ましくは４０μｍ以下であってもよい。
　上記導電性金属基材２の支持部１０の空隙率は、支持体としての機能を発揮するためにより小さいことが好ましく、具体的には１０％以下であることが好ましく、実質的に空隙が存在しないことがより好ましい。
　上記支持部１０の厚みは、特に限定されないが、コンデンサの機械的強度を高めるために、１０μｍ以上であることが好ましく、例えば１００μｍ以上または５００μｍ以上であり得る。また、コンデンサの低背化の観点からは、１０００μｍ以下であることが好ましく、例えば５００μｍ以下、好ましくは１００μｍ以下、より好ましくは５０μｍ以下、さらに好ましくは３０μｍ以下であり得る。
　上記導電性金属基材２の厚みは、特に限定されないが、目的に応じて適宜選択することができ、例えば１０００μｍ以下、５００μｍ以下、または２００μｍ以下であり、好ましくは８０μｍ以下、さらに好ましくは４０μｍ以下であり、３０μｍ以上が好ましい。
　上記導電性金属基材２の製造方法は、特に限定されない。例えば、導電性金属基材２は、適当な金属材料を、多孔構造を形成する方法、多孔構造を潰す（埋める）方法、または多孔構造部分を除去する方法、あるいはこれらを組み合わせた方法で処理することにより製造することができる。
　本実施形態のコンデンサ１において、低空隙率部１４上、即ち導電性金属基材２の端部上には、酸化皮膜８が形成されている。
　ここに、「端部」とは、導電性金属基材の主面の縁から連続する領域を意味する。
　上記端部は、好ましくは対向する一対の辺間の距離の１％以上３０％以下、より好ましくは５％以上２０％以下、さらに好ましくは５％以上１５％以下の領域であり得る。端部は、好ましくは主面の縁から３μｍ以上、より好ましくは５μｍ以上、さらに好ましくは１０μｍ以上であり得る。
　上記酸化皮膜８を構成する材料は、上記導電性金属基材２を構成する材料の酸化物である。上記酸化皮膜８を構成する材料は、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＴａＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＺｒＯｘ、ＷＯｘ、ＡｌＴｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ等が挙げられる。好ましくは、酸化皮膜８を構成する材料は、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）である。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、Ｏに付されたｘは０より大きい任意の値であってもよい。
　上記酸化皮膜８の厚みは、特に限定されないが、より確実に下部電極および上部電極間の短絡を防止し、さらに端面放電を防止する観点から、好ましくは８μｍ以上、より好ましくは１０μｍ以上、さらに好ましくは１５μｍ以上であり得る。また、コンデンサの低背化の観点からは、１００μｍ以下であることが好ましく、例えば５０μｍ以下、好ましくは３０μｍ以下、より好ましくは２０μｍ以下であり得る。尚、酸化皮膜の厚みは、酸化皮膜の最小の厚みを意味する。
　尚、上記酸化皮膜８が形成される箇所は、導電性金属基材２上であれば特に限定されない。好ましくは、酸化皮膜は、少なくとも導電性金属基材の端部に形成される。酸化皮膜を導電性金属基材の端部に形成することにより、端面における短絡または端面放電による短絡を抑制することができる。また、好ましくは、酸化皮膜は、溝部の壁面にも形成される。酸化皮膜を溝部の壁面に形成することにより、コンデンサの機械的強度が向上する。より好ましくは、酸化皮膜は、導電性金属基材の端部および溝部の壁面に形成される。
　上記酸化皮膜８は、好ましくは陽極酸化皮膜である。酸化皮膜を陽極酸化皮膜とすることにより、緻密で均一な膜とすることができる。例えば、本発明のコンデンサにおける酸化皮膜は、最大膜厚と最小膜厚の差が、好ましくは５μｍ以内、より好ましくは３μｍ以内、さらに好ましくは１μｍ以内であり得る。
　上記酸化皮膜は、導電性金属基材の表面が酸化することにより形成されることから、酸化皮膜と導電性金属基材とは実質的に一体となり、剥がれが生じにくい。また、導電性金属基材の酸化処理は、バッチ処理で行うことができることから、酸化皮膜の形成は、スループットが高い点で有利である。
　本実施形態のコンデンサ１において、高空隙率部１２および酸化皮膜８上には、誘電体層４が形成されている。
　上記誘電体層４は、好ましくは導電性金属基材とは異なる起源の物質から形成されている。即ち、誘電体層４は、好ましくは導電性金属基材表面に形成された酸化皮膜以外の層である。
　上記誘電体層４を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましい。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であり得、金属元素を含む各元素の存在比率は任意である。
　上記誘電体層４の厚みは、特に限定されないが、例えば５ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを５ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流を小さくすることが可能になる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることが可能になる。
　上記誘電体層４は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等により形成される。多孔部材の細孔の細部にまでより均質で緻密な膜を形成できることから、ＡＬＤ法がより好ましい。
　本実施形態のコンデンサ１において、上記誘電体層４上には、上部電極６が形成されている。
　上記上部電極６を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属酸化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮ、ＴｉＯＮが好ましい。
　上記上部電極６の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。上部電極の厚みを３ｎｍ以上とすることにより、上部電極自体の抵抗を小さくすることができる。
　上記上部電極６は、ＡＬＤ法により形成してもよい。ＡＬＤ法を用いることにより、コンデンサの静電容量をより大きくすることができる。別法として、誘電体層を被覆し、多孔金属基材の細孔を実質的に埋めることのできる、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で、上部電極を形成してもよい。好ましくは、誘電体層上にＡＬＤ法で導電性膜を形成し、その上から他の手法により、導電性物質、好ましくはより電気抵抗の小さな物質で細孔を充填して上部電極を形成してもよい。このような構成とすることにより、効率的により高い静電容量密度および低い等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を得ることができる。
　なお、上部電極を形成後、上部電極がコンデンサ電極としての十分な導電性を有していない場合には、スパッタ法、蒸着、めっき等の方法で、上部電極の表面に追加でＡｌ、Ｃｕ、Ｎｉ等からなる引き出し電極層を形成してもよい。
　本実施形態において、上記上部電極６上には、第１外部電極１８が形成されている。
　本実施形態において、上記導電性金属基材２の支持部１０側の主面上には、第２外部電極２０が形成されている。
　上記第１および第２外部電極１８，２０を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ、Ｐｄ等の金属および合金、ならびに導電性高分子などが挙げられる。
　密着性、はんだ付け性、はんだ食われ性、導電性、ワイヤボンディング性、レーザー耐性等を考慮して、導電性金属基材２を構成する材料がアルミニウムの場合は、第１および第２外部電極１８，２０を構成する材料は、Ｃｕ、Ｔｉ／Ａｌ、Ｎｉ／Ａｕ、Ｔｉ／Ｃｕ、Ｃｕ／Ｎｉ／Ａｕ、Ｎｉ／Ｓｎ、Ｃｕ／Ｎｉ／Ｓｎが好ましい（ここで、例えば、Ｔｉ／ＡｌはＴｉ皮膜を形成した上にＡｌ皮膜が形成されていることを表す）。
　上記外部電極１８，２０の形成方法は、特に限定されず、例えばＣＶＤ法、電解めっき、無電解めっき、蒸着、スパッタ法、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着、スパッタ法等が好ましい。
　尚、上記第１外部電極１８および第２外部電極２０は、コンデンサの上面および下面の全体に設置しているが、これに限定されず、各面の一部のみに、任意の形状および大きさで設置することができる。また、上記第１外部電極１８および第２外部電極２０は、必須の要素ではなく、存在しなくてもよい。この場合、上部電極６が第１外部電極としても機能し、支持部１０が第２外部電極としても機能する。つまり、上部電極６と支持部１０とが一対の電極として機能してもよい。この場合、上部電極６がアノードとして機能し、支持部１０がカソードとして機能してもよい。あるいは、上部電極６がカソードとして機能し、支持部１０がアノードとして機能してもよい。
　本実施形態において、コンデンサ１は略直方体形状であるが、本発明はこれに限定されない。本発明のコンデンサは、任意の形状とすることができ、例えば、平面形状が円状、楕円状、また角が丸い四角形等であってもよい。
　以上、本実施形態のコンデンサ１について説明したが、本発明のコンデンサは、種々の改変が可能である。
　例えば、別の態様において、本発明のコンデンサは、低空隙率部を有していなくてもよい。図１０に示されるように、コンデンサ１において、低空隙率部１４が存在せず、導電性金属基材の上面において支持部１０が露出していてもよい。この場合、酸化皮膜８は、支持部１０の表面に形成され、酸化皮膜８の上に誘電体層４、上部電極６および外部電極１８が、この順に設けられる。
　別の態様において、本発明のコンデンサは、酸化皮膜８と誘電体層４の間（図１１）、または誘電体層と上部電極の間に、別の絶縁層２１を有していてもよい。
　上記絶縁層を形成する材料は、絶縁性であれば特に限定されないが、耐熱性を有する樹脂が好ましい。絶縁層を形成する絶縁性材料としては、各種ガラス材料、セラミック材料、ポリイミド樹脂、フッ素樹脂が好ましい。
　絶縁層の厚みは、特に限定されないが、好ましくは１μｍ以上、例えば３μｍ以上または５μｍ以上、好ましくは１００μｍ以下、例えば５０μｍ以下、好ましくは２０μｍ以下、より好ましくは１０μｍ以下であり得る。尚、絶縁層の厚みは、コンデンサ端部における厚みを意味する。
　また、層間に、層間の密着性を高める為の層、または、層間の成分の拡散を防止するためのバッファー層等を有していてもよい。また、コンデンサの側面等に、保護層を有していてもよい。
　さらに、上記実施形態のコンデンサ１は、コンデンサの縁にまで上部電極および外部電極が存在するが、本発明はこれに限定されない。一の態様において、上部電極（好ましくは、上部電極および第１外部電極）は、コンデンサの縁から離隔して設置される。このように設置することにより端面放電を防止することができる。つまり、上部電極は多孔部の全てを覆うように形成されていなくともよく、上部電極は高空隙率部のみを覆うように形成されていてもよい。
　以下に、図面を参照して、上記した実施形態のコンデンサ１の製造プロセスを具体的に説明する。尚、図３～９において、（ａ）はコンデンサ素体の集合基板の斜視図を模式的に示し、（ｂ）は集合基板のｘ－ｘ線に沿った断面図を模式的に示す。
　図３に示されるように、まず、導電性金属基板２２を準備する。導電性金属基板２２は、一方の主面側に多孔金属層２４を有し、他の主面側に支持層２６を有する。即ち、導電性金属基板２２の一の主面は、多孔金属層２４で構成され、導電性金属基板２２の他の主面は、支持層２６で構成されている。多孔金属層２４の空隙率は、支持層２６の空隙率よりも大きい。
　次に、図４に示されるように、導電性金属基板２２の多孔金属層２４が存在する側の主面上に、レジスト２７を形成する。レジストは、好ましくは感光レジスト（例えば、フェノール系レジスト）であり得る。
　次に、図５に示されるように、多孔金属層２４の一部の領域の孔を潰し、同時に当該領域のレジストを除去して、溝部２８を形成し、多孔金属層を分断する。分断された多孔金属層は高空隙率部１２に対応する。溝部は、高空隙率部１２の間に形成され、溝部の底面は多孔金属層２４を潰すことで形成された低空隙率部１４で構成される。溝部２８は、上記した孔を潰す方法として記載した方法により、好ましくはレーザー等で金属を溶融させて孔を潰す方法により形成することができる。尚、別の態様において、多孔金属層２４の一部を除去して溝部を形成する場合には、ダイサー、レーザー等で除去する方法を用いることができる。
　次に、図６に示されるように、導電性金属基材の露出部分を酸化し、酸化皮膜３２を形成する。酸化皮膜３２は、好ましくは陽極酸化により形成される。
　次に、図７に示されるように、上記で得られた基板上全体に、誘電体層３０を形成する。誘電体層３０は、上記した誘電体層の形成方法により、好ましくは気相法、例えばＡＬＤ法により形成することができる。
　次に、図８に示されるように、上記で得られた基板上全体に、上部電極３４を形成する。上部電極３４は、上記した上部電極の形成方法により、好ましくは気相法、例えばＡＬＤ法により形成することができる。
　次に、図９に示されるように、上記で得られた基板全体に、外部電極３６を形成する。外部電極３６は、上記した外部電極の形成方法により、例えばスパッタ法、蒸着、電解めっき、無電解めっき等で形成することができる。
　上記で得られた基板を、図９に示すｙ－ｙ線に沿って切断することにより、本発明のコンデンサを得ることができる。切断方法は、特に限定されないが、例えばレーザーによる切断、金型による抜き加工、ダイサー、超硬刃、スリッター、ピナクル刃でのカットなどの単独および組み合わせにより切断することができる。なお、この切断により外部電極３６が分断されて、第１外部電極と第２外部電極とが形成される。
　尚、本発明のコンデンサは、外部電極は任意の要素であるので、これが存在しない場合、本発明のコンデンサの製造方法は、当然、外部電極の形成工程を含まない。
　以上、本発明のコンデンサおよびその製造方法を、上記実施形態のコンデンサ１について説明したが、本発明はこれに限定されるものではなく、種々の改変が可能である。
　実施例１
　導電性金属基板として、厚み５３μｍ、片側の面のみ２８μｍの深さまで細孔（細孔径１００ｎｍ）が形成されたアルミニウムエッチド箔を準備した（図３に対応）。
　次に、上記導電性金属基板の多孔面に、フェノール系の感光レジストを塗布し、露光して、硬化させた（図４に対応）。
　次に、ピコ秒パルスファイバーレーザー装置で碁盤目状に低空隙率部となる溝を形成し、溝部分の導電性金属基材を露出させた（図５に対応）。
　次に、２０％硫酸水溶液を用いて、１２Ｖ３０分間、陽極酸化処理に付して、上記導電性金属基材の露出部分に、酸化皮膜を形成した（図６に対応）。酸化皮膜の封孔処理は、沸騰水中で１０分間行った。
　次に、原子層堆積法により、３０ｎｍのＡｌＯｘの成膜を行い、誘電体層を形成した（図７に対応）。さらに、原子層堆積法により、５０ｎｍのルテニウムの成膜を行い、上部電極を形成した（図８に対応）。さらにスパッタにより、１００ｎｍのＴｉ、５００ｎｍのＣｕの成膜、最後にめっきにより、８μｍのＣｕの成膜を行い、外部電極を形成した（図９に対応）。
　得られた基板は、複数のコンデンサが存在した集合基板となっており、これを溝部の中心部（図９のｙ－ｙ線に対応）を、ピコ秒パルスファイバーレーザー装置を用いてカットすることにより、図１に示すような実施例１のコンデンサを得た。
　比較例１
　陽極酸化により酸化皮膜を形成する代わりに、溝部にポリイミド樹脂をエアー式ディスペンサー装置を用いて塗布したこと以外は、実施例１と同様にして比較例１のコンデンサを得た。
　評価
・断面観察
　実施例１および比較例１で得られたコンデンサについて、埋め込み樹脂研磨により断面観察し、導電性金属基材と絶縁層（陽極酸化皮膜またはポリイミド層）の剥離の有無、および最小膜厚を、光学顕微鏡を用い１０００倍の倍率で確認した。結果を下記表１に示す。
・強度試験
　コンデンサの上部電極側の主面から下部電極側の主面に向かって１Ｎ／ｍ２の圧を負荷した後に、電流電圧曲線を計測し、４０Ｖ以下の低い電圧で５０ｍＡ以上の電流が流れた試料を短絡した試料としてカウントし、短絡数として計数した。結果を下記表１に示す。
Figure JPOXMLDOC01-appb-T000001
　上記の結果から、本発明のコンデンサは、絶縁層の剥がれが生じにくく、層間の密着性が高いことが確認された。また、本発明のコンデンサは、絶縁層の最小膜厚と最大膜厚の差が小さく、均一な層を形成できることが確認された。さらに、本発明のコンデンサは、短絡が生じにくいことが確認された。
　本発明のコンデンサは、非常に安定で信頼性が高いので、種々の電子機器に好適に用いられる。
１…コンデンサ；２…導電性金属基材；４…誘電体層；６…上部電極；
８…酸化皮膜；１０…支持部；１２…高空隙率部；１４…低空隙率部；
１８…第１外部電極；２０…第２外部電極；２１…絶縁層；２２…導電性金属基板；
２４…多孔金属層；２６…支持層；２７…レジスト；２８…溝部；
３０…誘電体層；３２…酸化皮膜；３４…上部電極；３６…外部電極

Claims (7)

  1. 　多孔部を有する導電性金属基材と、
    　多孔部上に位置する誘電体層と、
    　誘電体層上に位置する上部電極と
    を有して成るコンデンサであって、導電性金属基材の表面に酸化皮膜が形成されているコンデンサ。
  2. 　前記酸化皮膜が、前記導電性金属基材の端部に形成されている、請求項１に記載のコンデンサ。
  3. 　前記酸化皮膜が、前記導電性金属基材を陽極酸化することにより形成されている、請求項１または２に記載のコンデンサ。
  4. 　前記誘電体層が、前記導電性金属基材とは異なる起源の物質から形成されている誘電体層を含む、請求項１～３のいずれか１項に記載のコンデンサ。
  5. 　前記酸化皮膜の厚みが、８μｍ以上である、請求項１～４のいずれか１項に記載のコンデンサ。
  6. 　さらに、前記酸化皮膜上に位置する絶縁層を有して成る、請求項１～５のいずれか１項に記載のコンデンサ。
  7. 　前記導電性金属基材を構成する材料が、アルミニウム、タンタル、チタン、ニオブ、ジルコニウム、またはタングステン、あるいはこれらの合金である、請求項１～６のいずれか１項に記載のコンデンサ。
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