WO2017010200A1 - コンデンサ - Google Patents

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服部　和生
徳之 井上
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株式会社村田製作所
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Definitions

  • the present invention relates to a capacitor.
  • a capacitor having a smaller size and a higher capacitance has been demanded.
  • a capacitor having a lower equivalent series resistance ESR: Equivalent Series Resistance
  • ESR Equivalent Series Resistance
  • a chip-type solid electrolytic capacitor described in Patent Document 1 is known as a capacitor having such a low ESR and a small size and a high capacitance.
  • Patent Document 1 a high electrostatic capacity and low ESR are achieved by forming an oxide film on the surface of an anode made of a valve metal and using a conductive polymer on the cathode side.
  • a reverse voltage for example, a circuit to which a negative bias voltage or an AC voltage based on 0 V is applied.
  • An object of the present invention is to provide a capacitor having no polarity while achieving both a small high capacitance and low ESR.
  • the present inventors formed a dielectric layer on the conductive porous substrate, formed an upper electrode thereon, and formed the conductive porous substrate and the upper electrode, It has been found that a capacitor having no polarity can be provided while both a small high capacitance and a low ESR can be achieved by connecting to each terminal electrode.
  • a first electrode formed from a conductive porous substrate; A dielectric layer located on the first electrode; A second electrode located on the dielectric layer, The first electrode is electrically connected to the first terminal electrode and the second terminal electrode located at both ends thereof, The second electrode is located between the first terminal electrode and the second terminal electrode, and is electrically connected to the third terminal electrode located on the second electrode; A capacitor is provided.
  • an electronic component comprising the capacitor of the present invention, wherein the first terminal electrode and the second terminal electrode of the capacitor are connected as a negative electrode.
  • a dielectric layer on a conductive porous substrate (i.e., first electrode) and forming an upper electrode (i.e., second electrode) thereon, high capacitance and A capacitor having no polarity can be provided while achieving low ESR.
  • FIG. 1 is a schematic perspective view of a capacitor 1a according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line xx of the capacitor 1a shown in FIG.
  • FIG. 3 is a schematic perspective view of a capacitor 1b according to another embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view along line yy of the capacitor 1b shown in FIG.
  • FIG. 5 is a schematic cross-sectional view for explaining the manufacture of the capacitor of Example 1.
  • 6 is a schematic plan view for explaining the production of the capacitor of Example 1.
  • FIG. FIG. 7 is a cross-sectional view schematically showing the porous structure of the capacitor of Example 1.
  • FIG. 8 is a schematic cross-sectional view showing a state in which the capacitor of Example 2 is mounted on a substrate.
  • FIG. 9 is a schematic cross-sectional view for explaining the manufacture of the capacitor of Example 3.
  • FIG. 1 is a schematic perspective view of a capacitor 1a according to an embodiment of the present invention
  • FIG. 2 is a schematic cross-sectional view thereof.
  • the capacitor 1a according to the present embodiment has a substantially rectangular parallelepiped shape as shown in FIGS. 1 and 2, and schematically includes a first electrode 2 formed from a conductive porous substrate, and a first electrode. 2 and a second electrode 6 located on the dielectric layer 4.
  • the first electrode 2 is electrically connected to the first terminal electrode 8 and the second terminal electrode 10 at both ends thereof.
  • the second electrode 6 is located between the first terminal electrode 8 and the second terminal electrode 10.
  • the second electrode 6 is electrically connected to the third terminal electrode 12 located on the second electrode 6.
  • the second electrode 6 and the third terminal electrode 12 are electrically separated from the first terminal electrode 8 and the second terminal electrode 10 by the insulating portion 14.
  • the first terminal electrode 8 and the second terminal electrode 10 are physically separated by the insulating portion 14, but are electrically connected by the first electrode 2.
  • the first electrode 2 and the second electrode 6 face each other through the dielectric layer 4. By applying a voltage between the first electrode 2 and the second electrode 6, charges can be accumulated in the dielectric layer 4.
  • FIG. 3 is a schematic perspective view of a capacitor 1b according to another embodiment of the present invention
  • FIG. 4 is a schematic cross-sectional view thereof.
  • the capacitor 1b of the present embodiment has a substantially rectangular parallelepiped shape as shown in FIGS. 3 and 4, and schematically includes a first electrode 22 formed from a conductive porous substrate, and a first electrode.
  • the dielectric layer 24 is located on the dielectric layer 24, and the second electrode 26 is located on the dielectric layer 24.
  • the first electrode 22 is electrically connected to the first terminal electrode 28 and the second terminal electrode 30 at both ends thereof.
  • the second electrode 26 is located between the first terminal electrode 28 and the second terminal electrode 30.
  • the second electrode 26 is electrically connected to the third terminal electrode 32 located on the second electrode 26.
  • the dielectric layer 24, the second electrode 26, and the third terminal electrode 32 are formed in a cylindrical shape so as to surround the first electrode 22, and the first electrode 22 passes through them.
  • the second electrode 26 and the third terminal electrode 32 are electrically separated from the first terminal electrode 28 by the insulating portion 34, and electrically separated from the second terminal electrode 30 by the insulating portion 36.
  • the first electrode 22 has low porosity portions 42 at both end portions (left and right end portions in FIG. 4), and has a high porosity portion 44 therebetween.
  • the capacitor 1b is a so-called feedthrough capacitor.
  • the material and configuration of the conductive porous substrate constituting the first electrode are not limited as long as the surface is conductive.
  • the conductive porous substrate may be a porous metal substrate formed from a conductive metal, or a non-conductive material such as a porous silica material, a porous carbon material, a porous ceramic sintered material.
  • a conductive layer may be formed on the surface of a body or the like.
  • the conductive porous substrate is a porous metal substrate.
  • the metal constituting the porous metal substrate examples include aluminum, tantalum, nickel, copper, titanium, niobium and iron metals, and alloys such as stainless steel and duralumin.
  • the porous metal substrate is an aluminum porous substrate.
  • the conductive porous substrate may have porosity only on one main surface, or may have porosity on two main surfaces. Further, the position of the porous portion, the number of installation, the size, the shape, etc. are not particularly limited.
  • the conductive porous substrate has a high porosity portion and a low porosity portion.
  • the porosity in the high porosity portion is preferably 20% or more, more preferably 30% or more, still more preferably 50% or more, and more preferably 60% or more.
  • the porosity of the high porosity portion may be preferably 90% or less, more preferably 80% or less.
  • porosity means the ratio of voids in the porous portion.
  • the porosity can be measured as follows.
  • a sample for TEM (Transmission Electron Microscope) observation of the porous portion is prepared by FIB (Focused Ion Beam) microsampling method. A cross section of this sample is observed at a magnification of about 50,000 times, and STEM (Scanning Transmission Electron Microscopy) -EDS (Energy Dispersive X-ray Spectrometry) mapping analysis is used. taking measurement. The area ratio where the base material does not exist in the mapping measurement visual field is defined as the porosity.
  • the high porosity portion is not particularly limited, but preferably has a surface expansion ratio of 30 times to 10,000 times, more preferably 50 times to 5,000 times, for example, 300 times to 600 times.
  • the area expansion ratio means a surface area per unit projected area.
  • the surface area per unit projected area can be determined from the amount of nitrogen adsorbed at the liquid nitrogen temperature using a BET specific surface area measuring device.
  • the low porosity portion means a region having a lower porosity than the high porosity portion.
  • the low porosity portion may not have pores.
  • the porosity of the low porosity portion is preferably 60% or less of the porosity of the high porosity portion, and the porosity of 50% or less of the porosity of the high porosity portion. More preferably, it is a rate.
  • the porosity of the low porosity portion is preferably 20% or less, and more preferably 10% or less. Further, the porosity of the low porosity portion may be 0%.
  • the low porosity portion contributes to improvement of the mechanical strength of the capacitor.
  • condenser 1b of this embodiment has the low porosity part 42, this is not an essential element.
  • size, a shape, etc. are not specifically limited.
  • a dielectric layer is formed on the first electrode.
  • the shape of the dielectric layer is not particularly limited, and can be various shapes depending on the purpose.
  • the dielectric layer 4 may be formed on one surface of the first electrode 2.
  • the dielectric layer 24 may be formed in a cylindrical shape so as to surround the first electrode 22.
  • the “tubular shape” means a shape having a through hole, and the size and shape of the through hole, the thickness of the wall defining the through hole, the shape, and the like are not limited.
  • the dielectric layer formed in a cylindrical shape in the capacitor 1b is thin so as to surround the porous metal substrate along the surface shape (that is, the porous shape) of the porous metal substrate (first electrode). It is a formed layer.
  • the through hole defined by the dielectric layer corresponds to a portion where the porous metal substrate surrounded by the dielectric layer is present.
  • the material for forming the dielectric layer is not particularly limited as long as it is insulative, but preferably, AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ), AlTiO x , SiTiO x , HfO.
  • AlO x , SiO x , SiO x N y , and HfSiO x are preferable, and AlO x (typically, Al 2 O 3 ) is more preferable.
  • AlO x typically, Al 2 O 3
  • the above formula merely represents the composition of the material and does not limit the composition. That is, x, y, and z attached to O and N may be any value greater than 0, and the abundance ratio of each element including a metal element is arbitrary.
  • the thickness of the dielectric layer is not particularly limited, but is preferably 5 nm to 100 nm, for example, and more preferably 10 nm to 50 nm.
  • the thickness of the dielectric layer is not particularly limited, but is preferably 5 nm to 100 nm, for example, and more preferably 10 nm to 50 nm.
  • the dielectric layer is preferably formed by a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) etc.
  • a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) etc.
  • CVD method or the ALD method is more preferable, and the ALD method is particularly preferable.
  • the vapor phase method, particularly the ALD method the insulating property of the dielectric layer can be further increased, and the capacitance of the capacitor can be further increased.
  • a second electrode (upper electrode) is formed on the dielectric layer.
  • the material constituting the second electrode is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru, Pd, Ta and alloys thereof such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, and TaN, metal oxynitrides, conductive polymers (eg, PEDOT (poly (3,4) -Ethylenedioxythiophene)), polypyrrole, polyaniline) and the like, TiN or TiON are preferred, and TiN is more preferred.
  • PEDOT poly (3,4) -Ethylenedioxythiophene
  • polypyrrole polyaniline
  • the thickness of the second electrode is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the second electrode to 3 nm or more, the resistance of the second electrode itself can be reduced.
  • the second electrode is not particularly limited, but can be formed by, for example, an ALD method, a chemical vapor deposition (CVD) method, plating, bias sputtering, a Sol-Gel method, or a conductive polymer filling method.
  • an ALD method a chemical vapor deposition (CVD) method
  • plating bias sputtering
  • Sol-Gel method a conductive polymer filling method.
  • the second electrode is preferably formed by the ALD method.
  • a conductive film is formed by the ALD method, and a conductive material, preferably a material having a lower electrical resistance, is formed thereon by the ALD method or other methods.
  • the pores may be filled with.
  • a first terminal electrode and a second terminal electrode are formed at both ends of the first electrode.
  • a third terminal electrode is formed on the second electrode.
  • the material constituting the terminal electrode is not particularly limited, and examples thereof include metals such as Ag, Pd, Ni, Cu, Sn, Au, and Pb, and alloys thereof.
  • the materials constituting the first terminal electrode, the second terminal electrode, and the third terminal electrode may be the same or different.
  • the method for forming the terminal electrode is not particularly limited, and for example, electrolytic plating, electroless plating, CVD, vapor deposition, sputtering, baking of conductive paste, or the like can be used, and electrolytic plating or electroless plating is preferable.
  • an insulating portion is formed on the first electrode so as to separate the second electrode and the third terminal electrode from the first terminal electrode and the second terminal electrode.
  • the material constituting the insulating portion is not particularly limited as long as it is insulating, and may be an insulating inorganic material such as insulating ceramic, glass, or an insulating organic material such as resin.
  • the formation method of the insulating part is not particularly limited, and a dispenser, plating, laminating, CVD method, vapor deposition, sputtering, screen printing, ink jet, or the like can be used.
  • the capacitor of the present invention as described above has a high capacitance and a low ESR despite having no polarity. Moreover, noise can be reduced by using a three-terminal structure or a through structure.
  • a layer other than the layers shown in the above embodiment exists between each layer, for example, between the first electrode and the dielectric layer, or between the dielectric layer and the second electrode. Also good.
  • the first electrode, the first terminal electrode, and the second terminal electrode are separately formed.
  • these capacitors are integrally formed from a conductive substrate. It may be formed.
  • the 1st electrode may serve as the 1st terminal electrode and the 2nd terminal electrode.
  • the 2nd electrode and the 3rd terminal electrode are formed separately, they are not limited to this mode, and these may be formed in one.
  • the second electrode may also serve as the third terminal electrode.
  • the capacitor of the present invention has no polarity and can connect the first electrode made of aluminum or the like to the negative electrode side. Therefore, when connecting the capacitor of the present invention to an electronic component such as a circuit, it is not necessary to check the polarity, and the mounting operation is simplified. Moreover, problems such as capacitor failure and circuit short-circuit due to reverse polarity mounting do not occur.
  • noise that is superimposed on the power supply line can be reduced by wiring the penetrating electrode so that the DC power supply line passes through and wiring the other electrode to the ground. It can be effectively suppressed.
  • the capacitor of the present invention can be used for noise suppression in a negative power supply line that generates a negative DC voltage.
  • the present invention also provides an electronic component, such as a circuit board, having a capacitor, wherein the first terminal electrode and the second terminal electrode of the capacitor are connected as a negative electrode.
  • Example 1 Manufacture of capacitor
  • the aluminum etching foil 51 which has a pore on both surfaces with a thickness of 100 micrometers was prepared as an electroconductive board
  • the aluminum etching foil 51 was cut by a laser leaving a crosspiece (FIGS. 5B and 6B).
  • a mask 52 was formed on the aluminum etching foil 51 by screen-printing a polyimide resin (FIGS. 5C and 6C).
  • an AlOx layer 53 as a dielectric layer was formed with a thickness of 20 nm on the whole by the ALD method (FIGS. 5D and 6D).
  • a TiN layer 54 as a second electrode was formed on the whole by the ALD method (FIGS. 5E and 6E).
  • An AlOx layer and a TiN layer are also formed on the mask, but are not shown in the drawing for simplicity.
  • the mask 52 was removed (FIGS. 5 (f) and 6 (f)), and an insulating portion 55 of SiO 2 was formed by CVD (FIGS. 5 (g) and 6 (g)).
  • the crosspiece is cut with a laser to divide each element (FIG. 5 (h) and FIG. 6 (h)), and the first terminal electrode 56, the second terminal electrode 57 and the third terminal are plated by copper
  • the terminal electrode 58 was formed (FIGS. 5 (i) and 6 (i)), and the capacitor 50 of Example 1 was manufactured.
  • FIGS. 5 and 6 the porous structure is omitted for simplicity.
  • the porous structure is schematically shown in FIG.
  • Example 2 The first terminal electrode, the second terminal electrode, and the third terminal electrode were formed by copper plating, and then the same as in Example 1 except that nickel plating 61 and then tin plating 62 were performed thereon.
  • the capacitor 60 of Example 2 was produced.
  • the obtained capacitor 60 is electrically connected to the aluminum etching foil (first electrode), the first terminal electrode 56 and the second terminal electrode 57 are electrically connected to the negative electrode 63, and the third terminal is electrically connected to the TiN layer (second electrode).
  • the terminal electrode 58 was mounted on the substrate 65 by being connected to the positive electrode 64 using a bonding agent 66 (FIG. 8). When a voltage was applied to the sample of Example 2, it was confirmed to function normally.
  • Example 3 Manufacture of Capacitor An aluminum etching foil 71 having a pore on one side having a thickness of 70 ⁇ m was prepared as a conductive substrate (FIG. 9A). Next, the aluminum etching foil was cut by a laser leaving a crosspiece (FIG. 9B). Next, a mask 72 was formed on the aluminum etching foil 71 by screen printing a polyimide resin (FIG. 9C). Next, an AlOx layer 73 as a dielectric layer was formed as a whole with a thickness of 20 nm by the ALD method (FIG. 9D). Next, a TiN layer 74 as a second electrode was formed on the whole by the ALD method (FIG. 9E).
  • the capacitor of the present invention has a high capacitance, low ESR, and no polarity, it can be suitably used for various electronic devices.
  • TiN layer 55 ... insulating portion 56 ... first terminal electrode; 57 ... second terminal electrode; 58 ... third terminal electrode 59 ... pores; 60 ... Capacitor; 61 ... Ni plating; 62 ... Sn plating 63 ... Negative electrode; 64 ... Positive electrode; 65 ... Substrate 70 ... Capacitor; 71 ... Aluminum etching foil; 72 ... Mask 73 ... AlOx layer; 74 ... TiN layer; Part 76 ... first terminal electrode; 77 ... second terminal electrode; 78 ... third terminal electrode

Abstract

本発明は、導電性多孔基材から形成された第１電極と、第１電極上に位置する誘電体層と、誘電体層上に位置する第２電極とを有して成り、第１電極が、その両端に位置する第１端子電極および第２端子電極に電気的に接続され、第２電極が、第１端子電極と第２端子電極の間に位置し、第２電極の上に位置する第３端子電極に電気的に接続されていることを特徴とするコンデンサを提供する。

Description

コンデンサ
　本発明は、コンデンサに関する。
　近年、電子機器の高密度実装化に伴って、より小型で高静電容量を有するコンデンサが求められている。また、電子機器の電源動作周波数の高周波数化に伴う高周波リップルノイズの抑制のために、より等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）が低いコンデンサが求められている。従って、小型で静電容量が大きく、かつ、ＥＳＲが小さいコンデンサに対する要求が高まってきている。このような低ＥＳＲかつ小型高静電容量を有するコンデンサとして、特許文献１に記載のチップ型固体電解コンデンサが知られている。
特開２００５－５７１０５号公報
　特許文献１では、弁作用金属からなる陽極の表面に酸化皮膜を形成し、陰極側に導電性高分子を用いることにより、高静電容量かつ低ＥＳＲを達成している。しかしながら、このような構成を有する特許文献１のコンデンサは極性を有しているので、逆電圧が印加される回路（例えば、負のバイアス電圧、または０Ｖを基準にした交流電圧がかかる回路）では、短絡を生じる可能性があり、使用できない。即ち、小型高静電容量および低ＥＳＲを両立しながら、極性のないコンデンサを得ることは困難である。
　本発明の目的は、小型高静電容量および低ＥＳＲを両立しながら、極性のないコンデンサを提供することにある。
　本発明者らは、上記問題を解消すべく鋭意検討した結果、導電性多孔基材上に誘電体層を形成し、その上に上部電極を形成し、導電性多孔基材および上部電極を、それぞれ端子電極に接続することにより、小型高静電容量および低ＥＳＲを両立しながら、極性のないコンデンサを提供できることを見出した。
　本発明の第１の要旨によれば、導電性多孔基材から形成された第１電極と、
　第１電極上に位置する誘電体層と、
　誘電体層上に位置する第２電極と
を有して成り、
　第１電極が、その両端に位置する第１端子電極および第２端子電極に電気的に接続され、
　第２電極が、第１端子電極と第２端子電極の間に位置し、第２電極の上に位置する第３端子電極に電気的に接続されていること、
を特徴とする、コンデンサが提供される。
　本発明の第２の要旨によれば、上記本発明のコンデンサを有し、上記コンデンサの第１端子電極および第２端子電極が、負極として接続されていることを特徴とする電子部品が提供される。
　本発明によれば、導電性多孔基材（即ち、第１電極）上に誘電体層を形成し、その上に上部電極（即ち、第２電極）を形成することにより、高静電容量および低ＥＳＲを両立しながら、極性のないコンデンサを提供することができる。
図１は、本発明の一の実施形態におけるコンデンサ１ａの概略斜視図である。 図２は、図１に示すコンデンサ１ａのｘ－ｘ線に沿った概略断面図である。 図３は、本発明の別の実施形態におけるコンデンサ１ｂの概略斜視図である。 図４は、図３に示すコンデンサ１ｂのｙ－ｙ線に沿った概略断面図である。 図５は、実施例１のコンデンサの製造を説明するための概略断面図である。 図６は、実施例１のコンデンサの製造を説明するための概略平面図である。 図７は、実施例１のコンデンサの多孔構造を模式的に示す断面図である。 図８は、実施例２のコンデンサを基板に実装した状態を示す概略断面図である。 図９は、実施例３のコンデンサの製造を説明するための概略断面図である。
　以下、本発明のコンデンサについて、図面を参照しながら詳細に説明する。但し、本実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
　本発明の一の実施形態のコンデンサ１ａの概略斜視図を図１に、概略断面図を図２に示す。本実施形態のコンデンサ１ａは、図１および図２に示されるように略直方体形状を有しており、概略的には、導電性多孔基材から形成された第１電極２と、第１電極２上に位置する誘電体層４と、誘電体層４上に位置する第２電極６とを有する。第１電極２は、その両端において、第１端子電極８および第２端子電極１０に電気的に接続されている。第２電極６は、第１端子電極８と第２端子電極１０の間に位置する。また、第２電極６は、第２電極６上に位置する第３端子電極１２と電気的に接続されている。第２電極６および第３端子電極１２は、絶縁部１４により、第１端子電極８および第２端子電極１０と電気的に離隔されている。第１端子電極８と第２端子電極１０は、絶縁部１４により物理的に離隔されているが、第１電極２により電気的に接続されている。第１電極２と第２電極６は、誘電体層４を介して互いに向かい合っている。第１電極２および第２電極６間に電圧を印加することにより、誘電体層４に電荷を蓄積することができる。
　本発明の別の実施形態のコンデンサ１ｂの概略斜視図を図３に、概略断面図を図４に示す。本実施形態のコンデンサ１ｂは、図３および図４に示されるように略直方体形状を有しており、概略的には、導電性多孔基材から形成された第１電極２２と、第１電極２２上に位置する誘電体層２４と、誘電体層２４上に位置する第２電極２６とを有する。第１電極２２は、その両端において、第１端子電極２８および第２端子電極３０に電気的に接続されている。第２電極２６は、第１端子電極２８と第２端子電極３０の間に位置する。また、第２電極２６は、第２電極２６上に位置する第３端子電極３２と電気的に接続されている。誘電体層２４、第２電極２６および第３端子電極３２は、第１電極２２の周囲を取り囲むように筒状に形成されており、第１電極２２は、これらを貫通している。第２電極２６および第３端子電極３２は、絶縁部３４により、第１端子電極２８と電気的に離隔され、絶縁部３６により第２端子電極３０と電気的に離隔されている。第１電極２２は、両端部（図４において左右の端部）に低空隙率部４２を有し、その間に高空隙率部４４を有する。コンデンサ１ｂは、所謂、貫通コンデンサである。
　上記第１電極を構成する導電性多孔基材は、表面が導電性であれば、その材料および構成は限定されない。例えば、導電性多孔基材は、導電性金属から形成された多孔質金属基材であってもよく、あるいは、非導電性材料、例えば多孔質シリカ材料、多孔質炭素材料、多孔質セラミック焼結体等の表面に、導電性の層を形成したものであってもよい。多孔基材を用いることにより、第１電極の表面積が増大し、即ち、第１電極と誘電体層の接触面積を大きくすることができ、より大きな静電容量を得ることができる。
　好ましい態様において、導電性多孔基材は、多孔質金属基材である。
　上記多孔質金属基材を構成する金属としては、例えば、アルミニウム、タンタル、ニッケル、銅、チタン、ニオブおよび鉄の金属、ならびにステンレス、ジュラルミン等の合金等が挙げられる。好ましくは、多孔質金属基材は、アルミニウム多孔基材である。
　上記導電性多孔基材は、一方の主面にのみ多孔を有していてもよく、２つの主面に多孔を有していてもよい。また、多孔部の存在位置、設置数、大きさ、形状等は、特に限定されない。
　好ましい態様において、導電性多孔基材は、高空隙率部および低空隙率部を有する。
　高空隙率部における空隙率は、好ましくは２０％以上、より好ましくは３０％以上、さらに好ましくは５０％以上、より好ましくは６０％以上であり得る。空隙率を大きくすることにより、コンデンサの静電容量をより大きくすることができる。また、機械的強度を高める観点からは、高空隙率部の空隙率は、好ましくは９０％以下、より好ましくは８０％以下であり得る。
　本明細書において、「空隙率」とは、多孔部において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。
　ＦＩＢ（収束イオンビーム：Focused Ion Beam）マイクロサンプリング法で、多孔部のＴＥＭ（透過型電子顕微鏡：Transmission electron microscope）観察用の試料を作製する。この試料の断面を、５０，０００倍程度の倍率で観察し、ＳＴＥＭ（走査透過型電子顕微鏡：Scanning transmission electron microscopy）－ＥＤＳ（エネルギー分散型Ｘ線分析：Energy dispersive X-ray spectrometry）マッピング分析で測定する。マッピング測定視野内における基材が存在しない面積割合を、空隙率とする。
　高空隙率部は、特に限定されないが、好ましくは３０倍以上１０，０００倍以下、より好ましくは５０倍以上５，０００倍以下、例えば３００倍以上６００倍以下の拡面率を有する。ここに、拡面率とは、単位投影面積あたりの表面積を意味する。単位投影面積あたりの表面積は、ＢＥＴ比表面積測定装置を用いて、液体窒素温度における窒素の吸着量から求めることができる。
　低空隙率部は、高空隙率部よりも空隙率が小さい領域を意味する。尚、低空隙率部は、細孔が存在しなくてもよい。低空隙率部の空隙率は、機械的強度を高める観点から、高空隙率部の空隙率の６０％以下の空隙率であることが好ましく、高空隙率部の空隙率の５０％以下の空隙率であることがより好ましい。例えば、低空隙率部の空隙率は、２０％以下であることが好ましく、１０％以下であることがより好ましい。また、低空隙率部の空隙率は、０％であってもよい。低空隙率部は、コンデンサの機械的強度の向上に寄与する。
　尚、本実施形態のコンデンサ１ｂの導電性多孔基材（第１電極２２）は低空隙率部４２を有しているが、これは必須の要素ではない。また、低空隙率部を設ける場合にも、その存在位置、設置数、大きさ、形状等は特に限定されない。
　本実施形態のコンデンサにおいて、第１電極上には、誘電体層が形成されている。誘電体層の形状は特に限定されず、目的に応じて種々の形状とすることができる。例えば、コンデンサ１ａのように、誘電体層４は、第１電極２の１つの面上に形成されていてもよい。好ましくは、コンデンサ１ｂのように、誘電体層２４は、第１電極２２の周囲を取り囲むように筒状に形成されていてもよい。尚、「筒状」とは、貫通穴を有する形状を意味し、貫通穴の大きさ、形状、貫通穴を規定する壁の厚み、形状等は限定されない。例えば、コンデンサ１ｂにおける筒状に形成された誘電体層とは、多孔質金属基材（第１電極）の表面形状（即ち、多孔形状）に沿って、多孔質金属基材を取り囲むように薄く形成された層である。この場合、誘電体層により規定される貫通穴は、誘電体層によって取り囲まれた多孔質金属基材が存在する部分に対応する。このような形状とすることにより、より大きな静電容量を得ることができ、さらに、ＥＳＲが小さくなることでノイズをより軽減することもできる。
　上記誘電体層を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられる。誘電体層を形成する材料としては、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましく、ＡｌＯｘ（代表的には、Ａｌ２Ｏ３）がより好ましい。尚、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。
　上記誘電体層の厚みは、特に限定されないが、例えば５ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを５ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流をより小さくすることができる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることができる。
　上記誘電体層は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等により形成される。特に、基材が多孔基材である場合には、細孔の細部にまでより均質で緻密な膜を形成できることから、ＣＶＤ法またはＡＬＤ法がより好ましく、ＡＬＤ法が特に好ましい。このように気相法、特にＡＬＤ法を用いることにより、誘電体層の絶縁性をより高めることができ、また、コンデンサの静電容量をより大きくすることができる。
　本実施形態のコンデンサ１ａおよび１ｂにおいて、上記誘電体層上には、第２電極（上部電極）が形成されている。
　上記第２電極を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮまたはＴｉＯＮが好ましく、ＴｉＮがより好ましい。
　第２電極の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。第２電極の厚みを３ｎｍ以上とすることにより、第２電極自体の抵抗を小さくすることができる。
　第２電極は、特に限定されないが、例えばＡＬＤ法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で形成することができる。基材が多孔基材である場合には、細孔の細部にまでより均質で緻密な膜を形成できることから、好ましくは、第２電極はＡＬＤ法により形成される。
　一の態様において、基材が多孔基材である場合には、ＡＬＤ法で導電性膜を形成し、その上からＡＬＤ法または他の手法により、導電性物質、好ましくはより電気抵抗の小さな物質で細孔を充填してもよい。このような構成とすることにより、効率的により高い静電容量密度およびより低いＥＳＲを得ることができる。
　本実施形態のコンデンサ１ａおよび１ｂにおいて、上記第１電極の両端には、第１端子電極および第２端子電極が形成されている。
　また、本実施形態のコンデンサ１ａおよび１ｂにおいて、上記第２電極上には、第３端子電極が形成されている。
　上記の端子電極を構成する材料は、特に限定されないが、例えば、Ａｇ、Ｐｄ、Ｎｉ、Ｃｕ、Ｓｎ、Ａｕ、Ｐｂ等の金属およびこれらの合金などが挙げられる。第１端子電極、第２端子電極および第３端子電極を構成する材料は、同じであってもよく、異なっていてもよい。端子電極の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ法、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっきまたは無電解めっきが好ましい。
　本実施形態のコンデンサ１ａおよび１ｂにおいて、第１電極上には、第２電極および第３端子電極と、第１端子電極および第２端子電極とを離隔するように、絶縁部が形成されている。
　絶縁部を構成する材料は、絶縁性であれば特に限定されず、絶縁性の無機材料、例えば絶縁性セラミック、ガラス等、または絶縁性の有機材料、例えば樹脂であり得る。
　絶縁部の形成方法は、特に限定されないが、ディスペンサ、めっき、ラミネート、ＣＶＤ法、蒸着、スパッタ、スクリーン印刷、インクジェット等を用いることができる。
　上記したような本発明のコンデンサは、極性を有しないにもかかわらず、静電容量が高く、かつ、ＥＳＲが低い。また、３端子構造または貫通型構造とすることにより、ノイズを低減することができる。
　以上、本発明のコンデンサを、上記実施形態のコンデンサ１ａおよび１ｂについて説明したが、本発明はこれに限定されるものではなく、種々の改変が可能である。
　例えば、本発明のコンデンサは、各層の間、例えば、第１電極と誘電体層の間、または誘電体層と第２電極の間に、上記実施形態に示した層以外の層が存在してもよい。
　また、上記したコンデンサは、第１電極と、第１端子電極および第２端子電極が、別個に形成されているが、この態様に限定されず、例えば、これらは、導電性基材から一体に形成されていてもよい。換言すれば、第１電極が、第１端子電極および第２端子電極を兼ねていてもよい。同様に、第２電極と第３端子電極は、別個に形成されているが、この態様に限定されず、これらは一体に形成されていてもよい。換言すれば、第２電極が、第３端子電極を兼ねていてもよい。
　上記したように本発明のコンデンサは、極性がなく、アルミニウム等からなる第１電極を負極側に接続することができる。従って、本発明のコンデンサを回路等の電子部品に接続する際に、極性を確認する必要がなく、取り付け作業が簡便になる。また、極性を逆にして取り付けることによる、コンデンサの故障、回路の短絡などの問題も生じることがない。とりわけ、貫通型構造の場合には、貫通している方の電極を直流電源ラインが貫通するように配線し、且つ他方の電極をグランドに配線することで、電源ラインに重畳しているノイズを効果的に抑制することができる。特に、本発明のコンデンサによれば、負の直流電圧を生じる負電源ラインにおけるノイズ抑制用途に使用することも可能となる。
　従って、本発明は、コンデンサを有し、上記コンデンサの第１端子電極および第２端子電極が、負極として接続されていることを特徴とする電子部品、例えば回路基板等をも提供する。
　実施例１
・コンデンサの製造
　導電性基板として、厚み１００μｍの両面に細孔を有するアルミニウムエッチング箔５１を準備した（図５（ａ）および図６（ａ））。次に、アルミニウムエッチング箔５１を、レーザーにより、桟を残して切断した（図５（ｂ）および図６（ｂ））。
　次に、アルミニウムエッチング箔５１上に、ポリイミド樹脂をスクリーン印刷することでマスク５２を形成した（図５（ｃ）および図６（ｃ））。
　次に、ＡＬＤ法にて、全体に誘電体層としてのＡｌＯｘ層５３を、厚み２０ｎｍで形成した（図５（ｄ）および図６（ｄ））。次いで、ＡＬＤ法にて、全体に第２電極としてのＴｉＮ層５４を形成した（図５（ｅ）および図６（ｅ））。尚、マスク上にもＡｌＯｘ層およびＴｉＮ層が形成されるが、簡単のため図面には示していない。
　次に、マスク５２を除去（図５（ｆ）および図６（ｆ））し、ＣＶＤ法にて、ＳｉＯ２の絶縁部５５を形成した（図５（ｇ）および図６（ｇ））。
　最後に、レーザーで桟を切断して各素子に切り分けて（図５（ｈ）および図６（ｈ））、銅をめっきすることにより、第１端子電極５６、第２端子電極５７および第３端子電極５８を形成して（図５（ｉ）および図６（ｉ））、実施例１のコンデンサ５０を製造した。
　尚、図５および図６において、多孔構造は、簡単のために省略した。多孔構造は、図７に模式的に示す。
・極性試験
　上記のようにして得られた試料について、下記（Ａ）および（Ｂ）のように接続して、破壊電圧を測定した。具体的には、序々に昇圧しながら直流電圧を印加し、試料に流れる電流値が１ｍＡを超えたときの電圧を破壊電圧とした。
　（Ａ）アルミニウムエッチング箔（第１電極）に導通している第１端子電極および第２端子電極を正極、ＴｉＮ層（第２電極）に導通している第３端子電極をＧＮＤに接続する。
　（Ｂ）アルミニウムエッチング箔（第１電極）に導通している第１端子電極および第２端子電極をＧＮＤ、ＴｉＮ層（第２電極）に導通している第３端子電極を正極に接続する。
　（Ａ）および（Ｂ）のそれぞれにおいて、各１０個の試料を測定し、その平均値を求めた結果、いずれも６．４Ｖであった。即ち、実施例１のコンデンサには極性がないことが確認された。
　実施例２
　銅めっきにより第１端子電極、第２端子電極および第３端子電極を形成した後、これらの上にニッケルめっき６１、次いでスズめっき６２を行ったこと以外は、実施例１と同様にして、実施例２のコンデンサ６０を作製した。
　得られたコンデンサ６０を、アルミニウムエッチング箔（第１電極）に導通している第１端子電極５６および第２端子電極５７を負極６３に、ＴｉＮ層（第２電極）に導通している第３端子電極５８を正極６４に、接合剤６６を用いて接続することにより、基板６５上に実装した（図８）。実施例２の試料に電圧を印加したところ、正常に機能することが確認された。
　実施例３
・コンデンサの製造
　導電性基板として、厚み７０μｍの片面に細孔を有するアルミニウムエッチング箔７１を準備した（図９（ａ））。次に、アルミニウムエッチング箔を、レーザーにより、桟を残して切断した（図９（ｂ））。
　次に、アルミニウムエッチング箔７１上に、ポリイミド樹脂をスクリーン印刷することでマスク７２を形成した（図９（ｃ））。
　次に、ＡＬＤ法にて、全体に誘電体層としてのＡｌＯｘ層７３を、厚み２０ｎｍで形成した（図９（ｄ））。次いで、ＡＬＤ法にて、全体に第２電極としてのＴｉＮ層７４を形成した（図９（ｅ））。尚、マスク上にもＡｌＯｘ層およびＴｉＮ層が形成されるが、簡単のため図面には示していない。
　次に、マスク７２を除去（図９（ｆ））し、ＣＶＤ法にて、ＳｉＯ２の絶縁部７５を形成した（図９（ｇ））。
　最後に、レーザーで桟を切断して各素子に切り分けて（図９（ｈ））、銅をめっきすることにより、第１端子電極７６、第２端子電極７７および第３端子電極７８を形成して（図９（ｉ））、実施例３のコンデンサ７０を製造した。
・極性試験
　上記のようにして得られたコンデンサ７０について、実施例１と同様に、下記（Ａ）および（Ｂ）のように接続して、破壊電圧を測定した。具体的には、序々に昇圧しながら直流電圧を印加し、試料に流れる電流値が１ｍＡを超えたときの電圧を破壊電圧とした。
　（Ａ）アルミニウムエッチング箔（第１電極）に導通している第１端子電極および第２端子電極を正極、ＴｉＮ層（第２電極）に導通している第３端子電極をＧＮＤに接続する。
　（Ｂ）アルミニウムエッチング箔（第１電極）に導通している第１端子電極および第２端子電極をＧＮＤ、ＴｉＮ層（第２電極）に導通している第３端子電極を正極に接続する。
　（Ａ）および（Ｂ）のそれぞれにおいて、各１０個の試料を測定し、その平均値を求めた結果、いずれも６．４Ｖであった。即ち、実施例３のコンデンサには極性がないことが確認された。
　本発明のコンデンサは、高静電容量を有し、ＥＳＲが低く、極性を有しないので、種々の電子機器に好適に用いられる。
　１ａ，１ｂ…コンデンサ；　２…第１電極；　４…誘電体層；
　６…第２電極；　８…第１端子電極；　１０…第２端子電極；
　１２…第３端子電極；　１４…絶縁部；　１６…絶縁部；
　１８…絶縁部；
　２２…第１電極；　２４…誘電体層；　２６…第２電極；
　２８…第１端子電極；　３０…第２端子電極；　３２…第３端子電極；
　３４…絶縁部；　３６…絶縁部；　４２…低空隙率部；
　４４…高空隙率部
　５０…コンデンサ；　５１…アルミニウムエッチング箔；　５２…マスク；
　５３…ＡｌＯｘ層；　５４…ＴｉＮ層；　５５…絶縁部
　５６…第１端子電極；　５７…第２端子電極；　５８…第３端子電極
　５９…細孔；
　６０…コンデンサ；　６１…Ｎｉめっき；　６２…Ｓｎめっき
　６３…負極；　６４…正極；　６５…基板
　７０…コンデンサ；　７１…アルミニウムエッチング箔；　７２…マスク
　７３…ＡｌＯｘ層；　７４…ＴｉＮ層；　７５…絶縁部
　７６…第１端子電極；　７７…第２端子電極；　７８…第３端子電極

Claims (7)

  1. 　導電性多孔基材から形成された第１電極と、
    　第１電極上に位置する誘電体層と、
    　誘電体層上に位置する第２電極と
    を有して成り、
    　第１電極が、その両端に位置する第１端子電極および第２端子電極に電気的に接続され、
    　第２電極が、第１端子電極と第２端子電極の間に位置し、第２電極の上に位置する第３端子電極に電気的に接続されていること、
    を特徴とする、コンデンサ。
  2. 　誘電体層および第２電極が、第１電極の周囲に筒状に形成され、
    　第１電極が、誘電体層および第２電極を貫通して、第１電極の両端に位置する第１端子電極および第２端子電極に電気的に接続されていること
    を特徴とする貫通コンデンサである、請求項１に記載のコンデンサ。
  3. 　導電性多孔基材が高空隙率部および低空隙率部を有し、高空隙率部上に誘電体層および第２電極が形成され、低空隙率部上に第１端子電極および第２端子電極が形成されていることを特徴とする、請求項１または２に記載のコンデンサ。
  4. 　導電性基材が、アルミニウム基材であることを特徴とする、請求項１～３のいずれか１項に記載のコンデンサ。
  5. 　誘電体層が、原子層堆積法により形成されていることを特徴とする、請求項１～４のいずれか１項に記載のコンデンサ。
  6. 　上部電極が、原子層堆積法により形成されていることを特徴とする、請求項１～５のいずれか１項に記載のコンデンサ。
  7. 　請求項１～６のいずれか１項に記載のコンデンサを有し、上記コンデンサの第１端子電極および第２端子電極が、負極として接続されていることを特徴とする電子部品。
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