TWI646564B - Capacitor - Google Patents
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Abstract
本發明係提供一種電容器,該電容器係包含具有多孔部之導電性多孔基材、形成於多孔部上之介電層、及形成於介電層上之上部電極之至少2個靜電電容形成部電性地串聯連接,且上述至少2個靜電電容形成部全部形成於一個導電性多孔基材上。
Description
本發明係關於一種電容器。
近年來,伴隨著電子設備之高性能化或小型化,需求更小型大容量且等效串聯電阻(ESR:Equivalent Series Resistance)較低之電容器。作為小型大容量且低ESR之電容器,已知有陽極中使用多孔金屬箔且陰極中使用導電性高分子的導電性高分子電容器,一般而言,於獲得更高之靜電電容之情形時,更薄地形成介電層。
另一方面,若因長時間之使用或突波之流入等而導致電容器之介電層被破壞,則存在使用電容器的電路產生短路之虞。尤其為了增加靜電電容而使介電層變薄的電容器處於耐受電壓較低,相對容易被破壞之狀態。
因此,根據失效保護之觀點,已知有如下方法,即,藉由將複數個電容器串聯連接,而即便一個電容器之介電層被破壞之情形時,電路亦不會產生短路。作為串聯連接有複數個電容器的元件,已知有將介電層與電極層積層而成之積層電容器(專利文獻1)。然而,專利文獻1中所記載之類的積層電容器於使用強電介質之情形時會產生遲滯特性,因而存在未必適合大容量化之情形。
專利文獻1:日本專利特開平7-135124號公報
專利文獻2:日本專利特開2001-203455號公報
為了獲得滿足小型、高靜電電容、低ESR及失效保護之電容器,而考慮將複數個導電性高分子電容器串聯地連接。進而,於需要獲得具有以此方式而串聯地連接有複數個電容器之構造之1個元件之情形時,考慮如專利文獻2般,於基材上形成2個以上靜電電容形成部,且將各個靜電電容形成部之上表面設為端子電極。然而,於該構成中,反向電壓施加於一靜電電容形成部,且導電性高分子電容器中存在極性,故而如上所述之構成並不適合,產生無法獲得充分之耐受電壓之問題。
本發明之目的在於提供一種滿足小型、高靜電電容、低ESR、無極性、失效保護(即,串聯構造)及一體物之所有條件之電容器。
本發明人等為了消除上述問題而努力研究,結果發現可提供一種藉由於導電性多孔基材上形成介電層,且於該介電層上形成2個以上之上部電極,而滿足小型、高靜電電容、低ESR、無極性、失效保護(即,串聯構造)及一體物之所有條件之電容器。
根據本發明之主旨,提供一種電容器,該電容器係包含形成於多孔部上之介電層、及形成於介電層上之上部電極之至少2個靜電電容形成部電性地串聯連接,且上述至少2個靜電電容形成部全部形成於一導電性多孔基材上。
根據本發明,可提供一種能夠藉由在導電性多孔基材上形成介電層,且於該介電層上形成至少2個上部電極,即能夠藉由形成2個以上之靜電電容形成部,且將該等靜電電容形成部電性地串聯連接,而一邊兼顧高靜電電容及低ESR,一邊滿足無極性、及失效保護之條件之電容器。
1a、1b、1c、1d、1e‧‧‧電容器
2‧‧‧導電性多孔基材
4‧‧‧介電層
6‧‧‧第1上部電極
8‧‧‧第2上部電極
10‧‧‧第1端子電極
12‧‧‧第2端子電極
14‧‧‧保護層
22‧‧‧導電性多孔基材
24‧‧‧第1介電層
26‧‧‧第1上部電極
28‧‧‧第2介電層
30‧‧‧第2上部電極
32‧‧‧第1端子電極
34‧‧‧第2端子電極
36‧‧‧保護層
42‧‧‧導電性多孔基材
44‧‧‧第1介電層
46‧‧‧第1上部電極
48‧‧‧第2介電層
50‧‧‧第2上部電極
52‧‧‧第1端子電極
54‧‧‧第2端子電極
56‧‧‧保護層
58‧‧‧其他金屬層
61‧‧‧導電性多孔基材
62‧‧‧介電層
63‧‧‧第1上部電極
64‧‧‧第2上部電極
65‧‧‧第1端子電極
66‧‧‧第2端子電極
67‧‧‧第3端子電極
68‧‧‧保護層
71‧‧‧導電性多孔基材
72‧‧‧介電層
73‧‧‧第1上部電極
74‧‧‧第2上部電極
75‧‧‧第1端子電極
76‧‧‧第2端子電極
77‧‧‧第3端子電極
78‧‧‧保護層
81‧‧‧導電性多孔基材
82‧‧‧第1介電層
83‧‧‧第2介電層
84‧‧‧第1上部電極
85‧‧‧第2上部電極
86‧‧‧第1端子電極
87‧‧‧第2端子電極
88‧‧‧高空隙率部
89‧‧‧低空隙率部
90‧‧‧支持部
91‧‧‧第3端子電極
92‧‧‧絕緣部
93‧‧‧槽部
101‧‧‧鋁蝕刻箔
102‧‧‧介電層(AIOx層)
103‧‧‧遮罩
104‧‧‧上部電極(TiN層)
105‧‧‧端子電極(銅層)
106‧‧‧保護層(玻璃層)
201‧‧‧鋁蝕刻箔
202‧‧‧介電層(AlOx層)
203‧‧‧上部電極(TiN層)
204‧‧‧端子電極(銅層)
205‧‧‧保護層(玻璃層)
301‧‧‧鋁蝕刻箔
302‧‧‧介電層(AIOx層)
303‧‧‧上部電極(TiN層)
304‧‧‧引出電極(銅層)
305‧‧‧保護層(玻璃層)
306‧‧‧抗鍍覆層
307‧‧‧端子電極(銅層)
401‧‧‧鋁蝕刻箔
402‧‧‧介電層(AlOx層)
403‧‧‧遮罩
404‧‧‧上部電極(TiN層)
405‧‧‧端子電極(銅層)
406‧‧‧保護層(玻璃層)
501‧‧‧鋁蝕刻箔
502‧‧‧遮罩
503‧‧‧介電層(AlOx層)
504‧‧‧保護層(玻璃層)
505‧‧‧上部電極(TiN層)
506‧‧‧端子電極(銅層)
507‧‧‧端子電極(銅層)
508‧‧‧保護層(玻璃層)
601‧‧‧導電性多孔基材
602‧‧‧多孔部(高空隙率部)
603‧‧‧支持部
604‧‧‧低空隙率部
605‧‧‧槽部
606‧‧‧絕緣部
607‧‧‧介電層
608‧‧‧上部電極
609‧‧‧第1端子電極
610‧‧‧第2端子電極
611‧‧‧集合基板
612‧‧‧全切部
613‧‧‧半切部
A、2A、4A、6A、7A、8A‧‧‧第1靜電電容形成部
B、2B、4B、6B、7B、8B‧‧‧第2靜電電容形成部
圖1係本發明之一實施形態中之電容器1a之概略立體圖。
圖2係沿著圖1所示之電容器1a之x-x線之概略剖視圖。
圖3係模式性地表示圖1所示之電容器1a之多孔構造之剖視圖。
圖4係本發明之一實施形態中之電容器1b之概略立體圖。
圖5係沿著圖4所示之電容器1b之x-x線之概略剖視圖。
圖6係本發明之一實施形態中之電容器1c之概略立體圖。
圖7係沿著圖6所示之電容器1c之x-x線之概略剖視圖。
圖8係本發明之一實施形態中之電容器1d之概略立體圖。
圖9係沿著圖8所示之電容器1d之x-x線之概略剖視圖。
圖10係本發明之一實施形態中之電容器1e之概略立體圖。
圖11係沿著圖10所示之電容器1e之x-x線之概略剖視圖。
圖12係表示圖10所示之電容器1e中之除端子電極及保護部以外之構成之概略立體圖。
圖13係本發明之一實施形態中之電容器1f之概略立體圖。
圖14係沿著圖13所示之電容器1f之x-x線之概略剖視圖。
圖15係表示連結複數個圖13所示之電容器1f所得之態樣之概略立體圖。
圖16-1(a)~(d)係用以說明實施例1之電容器之製造之概略剖視圖。
圖16-2(e)~(h)係用以說明實施例1之電容器之製造之概略剖視圖。
圖17-1(a)~(c)係用以說明實施例2之電容器之製造之概略剖視圖。
圖17-2(d)~(f)係用以說明實施例2之電容器之製造之概略剖視圖。
圖18-1(a)~(c)係用以說明實施例3之電容器之製造之概略剖視圖。
圖18-2(d)~(f)係用以說明實施例3之電容器之製造之概略剖視圖。
圖18-3(g)~(i)係用以說明實施例3之電容器之製造之概略剖視圖。
圖19-1(a)~(c)係用以說明實施例4之電容器之製造之概略剖視圖。
圖19-2(d)~(f)係用以說明實施例4之電容器之製造之概略剖視圖。
圖19-3(g)~(h)係用以說明實施例4之電容器之製造之概略剖視圖。
圖20-1(a)~(c)係用以說明實施例5之電容器之製造之概略剖視圖。
圖20-2(d)~(f)係用以說明實施例5之電容器之製造之概略剖視圖。
圖20-3(g)~(h)係用以說明實施例5之電容器之製造之概略剖視圖。
圖20-4(i)~(k)係用以說明實施例5之電容器之製造之概略剖視圖。
圖21-1(a)~(c)係用以說明實施例6之電容器之製造之概略剖視圖。
圖21-2(d)~(e)係用以說明實施例6之電容器之製造之概略剖視圖。
圖22係用以說明實施例6之集合基板之切斷步驟之概略立體圖。
以下,一面參照圖式,一面對本發明之電容器詳細地進行說明。但,本實施形態之電容器及各構成要素之形狀及配置等並不限定於圖示之例。
將本發明之一實施形態之電容器1a之概略立體圖表示於圖1中,將概略剖視圖表示於圖2中,將多孔部之概略剖視圖表示於圖3中。如圖1及圖2所示,本實施形態之電容器1a具有大致長方體形狀,概略性而言,具有
導電性多孔基材2、位於導電性多孔基材2上之介電層4、及位於介電層4上之第1上部電極6及第2上部電極8。於第1上部電極6上,形成有第1端子電極10,於第2上部電極8上,形成有第2端子電極12。其等以僅露出第1端子電極10及第2端子電極12之上表面之方式由保護層14覆蓋。導電性多孔基材2、介電層4及第1上部電極6構成第1靜電電容形成部A。導電性多孔基材2、介電層4及第2上部電極8構成第2靜電電容形成部B。即,第1靜電電容形成部A及第2靜電電容形成部B係形成於1個導電性多孔基材2之一主表面上,且其等藉由導電性多孔基材2而電性地串聯連接。可藉由將電壓施加於第1端子電極10及第2端子電極12間,而將電荷儲存於介電層4。再者,導電性多孔基材2係於一主表面(圖2中上側之主表面)具有多孔部,但為方便起見,而未表示於圖2中。將多孔部之概略剖視圖係表示於圖3中。
此種態樣之電容器因所有之端子存在於1個面,故而於低背化之方面較為有利。又,對於將電容器埋人基板進行使用之情形等較為有利。
將本發明之另一實施形態之電容器1b之概略立體圖表示於圖4中,將概略剖視圖表示於圖5中。如圖4及圖5所示,本實施形態之電容器1b具有大致長方體形狀,概略性而言,具有導電性多孔基材22、位於導電性多孔基材22之一主表面上之第1介電層24、及位於第1介電層24上之第1上部電極26,且具有位於導電性多孔基材22之另一主表面上之第2介電層28、及位於第2介電層28上之第2上部電極30。於第1上部電極26上,形成有第1端子電極32,於第2上部電極30上,形成有第2端子電極34。其等以僅露出第1端子電極32及第2端子電極34之上表面之方式由保護層36覆蓋。導電性多孔基材22、第1介電層24及第1上部電極26構成第1靜電電容形成部2A。導電性多孔基材22、第2介電層28及第2上部電極30構成第2靜電電容
形成部2B。即,第1靜電電容形成部2A及第2靜電電容形成部2B形成於1個導電性多孔基材22之另一主表面上,且其等藉由導電性多孔基材22而電性地串聯連接。可藉由將電壓施加於第1端子電極32及第2端子電極34間,而將電荷儲存於第1介電層24及第2介電層28。
此種態樣之電容器因可於導電性多孔基材之各主表面整體形成1個靜電電容形成部,故而於可增大靜電電容形成部,從而可獲得更大之靜電電容之方面較為有利。
將本發明之進而另一實施形態之電容器1c之概略立體圖表示於圖6中,將概略剖視圖表示於圖7中。如圖6及圖7所示,本實施形態之電容器1c具有大致長方體形狀,概略性而言,具有導電性多孔基材42、位於導電性多孔基材42之一主表面上之第1介電層44、及位於第1介電層44上之第1上部電極46,且具有位於導電性多孔基材42之另一主表面上之第2介電層48、及位於第2介電層48上之第2上部電極50。於第1上部電極46上,形成有第1端子電極52,於第2上部電極50上,形成有第2端子電極54。第1端子電極52係以延伸至電容器之一端部(圖7中左側端部)為止,將端面覆蓋之方式形成。第2端子電極54係以延伸至電容器之另一端部(圖7中右側端部)為止,將另一端面覆蓋之方式形成。於端部,第1端子電極52及第2端子電極54與導電性多孔基材42藉由保護層56而電性地隔離。又,第1端子電極52及第2端子電極54亦藉由保護層56而相互電性地隔離。於兩端部,端子電極部分藉由其他金屬層58覆蓋。導電性多孔基材42、第1介電層44及第1上部電極46構成第1靜電電容形成部4A。導電性多孔基材42、第2介電層48及第2上部電極50構成第2靜電電容形成部4B。即,第1靜電電容形成部4A及第2靜電電容形成部4B係形成於1個導電性多孔基材42之另一主
表面上,且其等藉由導電性多孔基材42而電性地串聯連接。可藉由將電壓施加於第1端子電極52及第2端子電極54間,而將電荷儲存於第1介電層44及第2介電層48。
此種態樣之電容器係如電容器1b般,不僅可獲得更大之靜電電容,而且第1端子電極及第2端子電極存在於兩端,故而於容易進行表面安裝之方面較為有利。
將本發明之進而另一實施形態之電容器1d之概略立體圖表示於圖8中,將概略剖視圖表示於圖9中。如圖8及圖9所示,本實施形態之電容器1d具有大致長方體形狀,概略性而言,具有導電性多孔基材61、位於導電性多孔基材61上之介電層62、及位於介電層62上之第1上部電極63及第2上部電極64。於第1上部電極63上,形成有第1端子電極65,於第2上部電極64上,形成有第2端子電極66。於導電性多孔基材61之不具有介電層之主表面上,形成有第3端子電極67。其等以僅露出第1端子電極65、第2端子電極66及第3端子電極67之上表面之方式由保護層68覆蓋。導電性多孔基材61、介電層62及第1上部電極63構成第1靜電電容形成部6A。導電性多孔基材61、介電層62及第2上部電極64構成第2靜電電容形成部6B。即,第1靜電電容形成部6A及第2靜電電容形成部6B係形成於1個導電性多孔基材2之一主表面上,且其等藉由導電性多孔基材61而電性地串聯連接。可藉由將電壓施加於第1端子電極65及第2端子電極66間,而將電荷儲存於介電層62。
此種態樣之電容器因存在第3端子電極,故而於可藉由將其連接於接地而抑制共模雜訊之方面較為有利。
將本發明之進而另一實施形態之電容器1e之概略立體圖表示於圖10
中,將概略剖視圖表示於圖11中,將除端子電極及保護部以外之構成之概略立體圖表示於圖12中。如圖10~12所示,本實施形態之電容器1e係於1個導電性多孔基材71上,具有自複數個靜電電容形成部及複數個導電性多孔基材直接引出之端子電極(於該態樣中,亦稱為「第3端子電極」)。概略性而言,本實施形態之電容器1e具有導電性多孔基材71、位於導電性多孔基材71上之介電層72、及位於介電層72上之第1上部電極73及第2上部電極74。於第1上部電極73上,形成有第1端子電極75,於第2上部電極74上,形成有第2端子電極76。又,於導電性多孔基材71上,形成有直接連接於導電性多孔基材71之第3端子電極77。其等以僅露出第1端子電極75、第2端子電極76及第3端子電極77之上表面之方式由保護層78覆蓋。導電性多孔基材71、介電層72及第1上部電極73構成第1靜電電容形成部7A。導電性多孔基材71、介電層72及第2上部電極74構成第2靜電電容形成部7B。導電性多孔基材71之一主表面具有由矩形格子所界定之複數個區間(或區域),於該區間內,具備第1靜電電容形成部、第2靜電電容形成部或第3端子電極之任一者。第1靜電電容形成部或第2靜電電容形成部係與第3端子電極77交替地配置,即,與具備靜電電容形成部之區間相鄰之所有之區間具備第3端子電極,與具備第3端子電極之區間相鄰之所有之區間具備第1靜電電容形成部或第2靜電電容形成部。可藉由將電壓施加於第1端子電極75及第2端子電極76間而將電荷儲存於介電層72。再者,第1靜電電容形成部及第2靜電電容形成部之配置並不限定於圖示之例,可將任意之靜電電容形成部設為第1靜電電容形成部或第2靜電電容形成部。
電容器1e係以電性地串聯連接2個靜電電容形成部(第1靜電電容形成部或第2靜電電容形成部)之方式使用。即,第1靜電電容形成部或第2靜電
電容形成部之一者連接於正極,另一者連接於負極。
電容器1e係所有端子於電容器表面露出,但並不限定於此,亦可僅露出任意之端子。例如,所有之第3端子電極亦可被保護層等覆蓋而不露出。又,亦可僅露出1個第1端子電極及1個第2端子電極。
此種態樣之電容器不僅可如電容器1d般,抑制共模雜訊,而且存在有複數個端子,故而於可降低電容器整體之等效串聯電阻(ESR)及等效串聯電感(ESL,Equivalent Series Inductance)之方面較為有利。
將本發明之進而另一實施形態之電容器1f之概略立體圖表示於圖13中,將概略剖視圖表示於圖14中。如圖13及圖14所示,概略性而言,本實施形態之電容器1f具有導電性多孔基材81、位於導電性多孔基材81上之第1介電層82及第2介電層83、及分別位於第1介電層82及第2介電層83上之第1上部電極84及第2上部電極85。於第1上部電極84上,形成有第1端子電極86,於第2上部電極85上,形成有第2端子電極87。導電性多孔基材81係於一主面側(圖式上側之主面)具有空隙率相對較高之高空隙率部88、及空隙率相對較低之低空隙率部89。導電性多孔基材81係於另一主面(圖式下側之主面)側具有支持部90。即,高空隙率部88及低空隙率部89構成導電性多孔基材81之一主面,支持部90構成導電性多孔基材81之另一主面。於導電性多孔基材81之支持部90上,形成有第3端子電極91。於本實施形態之電容器1f之末端部中,於低空隙率部89與介電層82及83之間存在絕緣部92。導電性多孔基材81、第1介電層82及第1上部電極84構成第1靜電電容形成部8A。導電性多孔基材81、第2介電層83及第2上部電極85構成第2靜電電容形成部8B。即,第1靜電電容形成部8A及第2靜電電容形成部8B係形成於1個導電性多孔基材81之一主表面上。第1上部電極
84及第1端子電極86與第2上部電極85及第2端子電極87係藉由槽部(半切部)93而電性地隔離。第1靜電電容形成部8A與第2靜電電容形成部8B係藉由導電性多孔基材81而電性地串聯連接。可藉由將電壓施加於第1端子電極86及第2端子電極87間,而將電荷儲存於第1介電層82及第2介電層83。
此種態樣之電容器不僅可如電容器1e般,抑制共模雜訊,而且存在有複數個端子,故而於可降低電容器整體之等效串聯電阻(ESR)及等效串聯電感(ESL)之方面較為有利。又,因第1端子電極及第2端子電極存在於一面,故而於容易進行表面安裝之方面較為有利。
電容器1f存在有2個靜電電容形成部,但並不限定於該態樣。例如,本發明之電容器亦可為圖15所示之彙集有4個電容器1f之態樣。可藉由以此方式設為存在複數個電容器1f之形狀,而將產生磁場抵消,實現低電感化,提昇高頻性能。
又,半切部可由絕緣性材料填充。作為絕緣性材料,並無特別限定,例如,可列舉絕緣性玻璃材料、絕緣性陶瓷材料、絕緣性樹脂材料。絕緣性材料較佳為絕緣性樹脂材料,具體而言,可為環氧樹脂、聚醯亞胺樹脂或氟樹脂,更佳為環氧樹脂。可藉由利用絕緣性材料填充半切部,而使電容器之強度提昇,降低故障率。
進而,電容器1f具有第3端子電極91,但亦可將其替換為絕緣性樹脂。具體而言,絕緣性樹脂可為環氧樹脂、聚醯亞胺樹脂或氟樹脂,更佳為環氧樹脂。可藉由將第3端子電極替換為絕緣性樹脂,而降低靜電電容形成部之安裝衝擊之影響,從而降低故障率。
於上述實施形態之電容器中,導電性多孔基材若具有多孔部,且表面為導電性,則其材料及構成並無限定。例如,導電性多孔基材可為由導
電性金屬形成之多孔質金屬基材,或者亦可為於非導電性材料、例如多孔質二氧化矽材料、多孔質碳材料、多孔質陶瓷燒結體等之表面形成有導電性之層者。可藉由使用多孔基材,而使基材之表面積增大,即,可增大基材與介電層之接觸面積,從而可獲得更大之靜電電容。
於較佳之態樣中,導電性多孔基材為多孔質金屬基材。
作為構成上述多孔質金屬基材之金屬,例如,可列舉鋁、鉭、鎳、銅、鈦、鈮及鐵之金屬、及不鏽鋼、杜拉鋁等合金等。多孔質金屬基材較佳為鋁多孔基材。
上述導電性多孔基材亦可根據所期望之電容器構造,僅於一主面具有多孔,或者亦可於2個主面具有多孔。又,多孔部之存在位置、設置數、大小、形狀等並無特別限定。
導電性多孔基材之多孔部中之空隙率可較佳為20%以上,更佳為30%以上,進而較佳為50%以上,更佳為60%以上。可藉由增大空隙率,而進一步增大電容器之靜電電容。又,根據提昇機械強度之觀點,多孔部之空隙率可較佳為90%以下,更佳為80%以下。
於本說明書中,「空隙率」係指於特定部位之導電性多孔基材中空隙所占之比率。該空隙率可以如下所述之方式進行測定。再者,上述多孔部之空隙於製作電容器之製程中,最終可利用介電層及上部電極等填充,但上述「空隙率」並未考慮以此方式填充之物質,而亦將填充之部位視作空隙而算出。
利用FIB(聚焦離子束=Focused Ion Beam)微量取樣法,將導電性多孔基材進行加工,且加工為60nm以下之厚度之薄片試樣。利用STEM(掃描穿透型電子顯微鏡:Scanning Transmission Electron Microscope)-
EDS(能量分散型X射線分析:Energy dispersive X-ray spectrometry)面分析,對該薄片試樣之特定之區域(3μm×3μm)進行測定。於面分析測定視野內,求出導電性多孔基材之金屬所存在之面積。繼而,可根據下述等式計算空隙率。於任意處之3個部位進行該測定,將測定值之平均值設為空隙率。
空隙率(%)=((測定面積-基材之金屬所存在之面積)/測定面積)×100
多孔部具有如下擴面率,該擴面率雖無特別限定,但較佳為30倍以上10,000倍以下,更佳為50倍以上5,000倍以下,例如300倍以上600倍以下。此處,所謂擴面率係指每一單位投影面積之表面積。每一單位投影面積之表面積可使用BET(Brunauer,Emmett and Teller)比表面積測定裝置,根據液氮溫度下之氮之吸附量而求出。
又,擴面率亦可利用下述方法而求出。遍及寬度X且厚度(高度)T方向整體地拍攝試樣之剖面(於厚度方向切斷所得之剖面)之STEM(掃描穿透型電子顯微鏡)圖像(於無法一次拍攝之情形時,亦可連結複數個圖像)。測定所獲得之寬度X高度T之剖面之細孔表面之總路徑長度L(細孔表面之合計之長度)。此處,將上述寬度X高度T之剖面設為一側面且將多孔基材表面設為一底面之正四角柱區域中之細孔表面之總路徑長度成為LX。又,該正四角柱之底面積成為X2。因此,擴面率可作為LX/X2=L/X而求出。
於一態樣中,導電性多孔基材係如電容器1f般,具有多孔部(以下,亦稱為「高空隙率部」)及低空隙率部。
低空隙率部係空隙率小於高空隙率部之區域。再者,低空隙率部亦可不存在細孔。根據提昇機械強度之觀點,低空隙率部之空隙率較佳為高
空隙率部之空隙率之60%以下之空隙率,更佳為高空隙率部之空隙率之50%以下之空隙率。例如,低空隙率部之空隙率較佳為20%以下,更佳為10%以下。又,低空隙率部之空隙率亦可為0%。低空隙率部有助於電容器之機械強度之提昇。
再者,低空隙率部並非為必需之要素。於設置低空隙率部之情形時,其存在位置、設置數、大小、形狀等並無特別限定。
於上述實施形態之電容器中,於導電性多孔基材上,詳細而言,於多孔部上,形成有介電層(第1介電層或第2介電層)。介電層之形狀並無特別限定,可根據目的而設為各種形狀。例如,如電容器1a般,介電層4亦可形成於導電性多孔基材2之1個主表面上。又,如電容器1b般,介電層24及28亦可形成於導電性多孔基材22之兩個主表面上。又,如電容器1e般,介電層72亦可僅形成於導電性多孔基材上之一部分。
形成上述介電層之材料只要為絕緣性,則並無特別限定,較佳為,可列舉:AlOX(例如,Al2O3)、SiOX(例如,SiO2)、AlTiOX、SiTiOX、HfOX、TaOX、ZrOX、HfSiOX、ZrSiOX、TiZrOX、TiZrWOX、TiOX、SrTiOX、PbTiOX、BaTiOX、BaSrTiOX、BaCaTiOX、SiAlOX等金屬氧化物;AlNX、SiNX、AlScNX等金屬氮化物;或AlOXNX、SiOXNy、HfSiOXNy、SiCXOyNz等金屬氮氧化物,較佳為AlOX,SiOX,SiOXNy,HfSiOX,更佳為AlOX(代表性而言為Al2O3)。再者,上述式僅表現材料之構成,而並非限定組成。即,附加於O及N之x、y及z可為大於0之任意值,且包括金屬元素之各元素之存在比率為任意。
上述介電層之厚度並無特別限定,但例如較佳為5nm以上100nm以下,更佳為10nm以上50nm以下。可藉由將介電層之厚度設為5nm以上
而提昇絕緣性,從而可進一步減小漏電流。又,可藉由將介電層之厚度設為100nm以下,而獲得更大之靜電電容。
上述介電層較佳為藉由氣相法、例如真空蒸鍍法、化學蒸鍍(CVD:Chemical Vapor Deposition)法、濺鍍法、原子層沈積(ALD:Atomic Layer Deposition)法、脈衝雷射沈積法(PLD:Pulsed Laser Deposition)等而形成。尤其,於基材為多孔基材之情形時,可直至細孔之細部為止形成更均質且緻密之膜,故而更佳為CVD法或ALD法,尤佳為ALD法。可藉由以此方式於氣相法中採用ALD法等,而進一步提昇介電層之絕緣性,又,可進一步增大電容器之靜電電容。
於上述實施形態之電容器中,於上述介電層上,形成有上部電極(第1上部電極或第2上部電極)。
構成上述上部電極之材料只要為導電性,則並無特別限定,可列舉:Ni、Cu、Al、W、Ti、Ag、Au、Pt、Zn、Sn、Pb、Fe、Cr、Mo、Ru、Pd、Ta及其等之合金、例如CuNi、AuNi、AuSn、及TiN、TiAlN、TiON、TiAlON、TaN等金屬氮化物、金屬氮氧化物、導電性高分子(例如,PEDOT(聚(3,4-乙烯基二氧噻吩,Poly(3,4-Ethylenedioxythiophene))、聚吡咯、聚苯胺)等,較佳為TiN或TiON,更佳為TiN。
上部電極之厚度並無特別限定,例如,較佳為3nm以上,更佳為10nm以上。可藉由將上部電極之厚度設為3nm以上,而減小上部電極本身之電阻。
上部電極之形成方法並無特別限定,但例如可利用ALD法、化學蒸鍍(CVD:Chemical Vapor Deposition)法、鍍敷、偏壓濺鍍、Sol-Gel(溶
膠-凝膠)法、導電性高分子填充等方法形成。於基材為多孔基材之情形時,可直至細孔之細部為止形成更均質且緻密之膜,故而,較佳為上部電極藉由ALD法而形成。
於一態樣中,於基材為多孔基材之情形時,亦可利用ALD法形成導電性膜,且藉由ALD法或其他方法,利用導電性物質、較佳為電阻更小之物質自該導電性膜上將細孔填充。可藉由設為此種構成,而有效率地獲得更高之靜電電容密度及更低之ESR。
於上述實施形態之電容器中,於上部電極上,形成有端子電極(第1端子電極或第2端子電極)。
又,於上述實施形態之電容器1d及電容器1e中,於導電性多孔基材上,形成有直接連接於導電性多孔基材之端子電極(第3端子電極)。
構成上述端子電極之材料並無特別限定,可列舉:例如Ag、Pd、Ni、Cu、Sn、Au、Pb等金屬及其等之合金等。構成第1~第3端子電極之材料既可相同,亦可不同。端子電極之形成方法並無特別限定,例如可使用電解電鍍、無電電鍍、CVD法、蒸鍍、濺鍍、導電膏之烘烤等,較佳為電解電鍍或無電電鍍。
於一態樣中(例如,於電容器1f中),亦可於電容器之末端部等設置絕緣部。可藉由設置絕緣部,而防止設置於該絕緣部上之上部電極與導電性多孔基材間之短路(short)。
再者,於電容器1f中,絕緣部存在於低空隙率部上之整體,但並不限定於此,亦可僅存在於低空隙率部之一部分,又,亦可超過低空隙率部,存在於高空隙率部上為止。
又,於電容器1f中,絕緣部位於低空隙率部與介電層之間,但並不
限定於此。絕緣部只要位於導電性多孔基材與上部電極之間即可,例如,亦可位於介電層與上部電極之間。
形成絕緣部之材料只要為絕緣性,則並無特別限定,但於隨後利用ALD法之情形時,較佳為具有耐熱性之樹脂。作為形成絕緣部之絕緣性材料,較佳為各種玻璃材料、陶瓷材料、聚醯亞胺系樹脂、氟系樹脂。
絕緣部之厚度並無特別限定,但根據更確實地防止端面放電,及防止於對各零件進行單片化加工時電極間產生短路之觀點,較佳為1μm以上,例如,可為5μm以上或10μm以上。又,根據電容器之低背化之觀點,較佳為100μm以下,例如可為50μm以下或20μm以下。
於上述實施形態之電容器中,除了第1~第3端子電極之上表面(即,端子電極中之與導電性多孔基材側之面對向之面),即,以僅露出第1~第3端子電極之上表面之方式形成保護部。
構成保護部之材料只要為絕緣性,則並無特別限定,可為絕緣性之無機材料、例如絕緣性陶瓷、玻璃等、或絕緣性之有機材料、例如樹脂。
保護部之形成方法並無特別限定,可使用分注法、鍍敷、層壓法、CVD法、蒸鍍、濺鍍、網版印刷、噴墨法等。
亦可於第1端子電極、第2端子電極及第3端子電極上形成鍍敷等其他金屬層。其他金屬層可為單層,亦可為複數層。可藉由形成其他金屬層而抑制焊料侵蝕,又,可使焊接提昇。
構成其他金屬層之材料可列舉Ag、Pd、Ni、Cu、Sn、Au、Pb等金屬及其等之合金等。其他金屬層之形成方法並無特別限定,例如,可使用電解電鍍、無電電鍍、CVD法、蒸鍍、濺鍍、導電膏之烘烤等,較佳為電解電鍍或無電電鍍。例如,可形成Sn及Ni之層。
本發明之電容器不具有極性。又,此種電容器即便不具有極性,但仍可提昇靜電電容,且降低ESR。又,因將複數個靜電電容形成部電性地串聯連接,故而即便於1個靜電電容形成部之介電層被破壞之情形時,亦可防止電容器元件整體短路。
以上,對於上述實施形態之電容器1a、1b、1c、1d、1e及1f,說明了本發明之電容器,但本發明並不限定於此,可進行各種改變。
例如,本發明之電容器亦可於各層之間、例如導電性多孔基材與介電層之間或介電層與上部電極之間,存在除上述實施形態所示之層以外之層。
又,上述電容器係於導電性多孔基材或上部電極上形成有端子電極,但其等並非為必需之要素,亦可省略。
進而,於電容器1e中,第1靜電電容形成部或第2靜電電容形成部與第3端子電極係交替地存在,但並不限定於此,第1靜電電容形成部或第2靜電電容形成部及第3端子電極亦可存在於任意之區間。
如上所述,本發明之電容器因形成有2個以上之靜電電容形成部,且其等電性地串聯連接,故可一邊兼顧高靜電電容及低ESR,一邊滿足失效保護之條件。進而,本發明之電容器因將靜電電容形成部電性地串聯連接,故而具有較高之耐受電壓。又,本發明之電容器無極性,且可將任意之電極(上述實施形態中之第1端子電極或第2端子電極)連接於負極側或正極側。因此,於將本發明之電容器連接於電路等電子零件時,無需確認極性,從而安裝作業變得簡便。又,亦不會產生因極性顛倒地進行安裝所導致之電容器之故障、電路之短路等問題。
[實施例]
實施例1
‧電容器1a之製造
準備具有多孔部之鋁蝕刻箔101作為導電性多孔基材(圖16-1(a))。
其次,藉由ALD法,而於導電性多孔基材之一主表面整體以厚度20nm形成作為介電層之AlOx層102(圖16-1(b))。
繼而,於介電層102上,藉由將聚醯亞胺樹脂進行網版印刷而形成遮罩103(圖16-1(c)),繼而,藉由ALD法,而於基板表面整體以厚度20nm形成作為上部電極之TiN層104(圖16-1(d))。
繼而,將遮罩103去除(圖16-2(e)),於上部電極104上藉由鍍敷處理而形成作為端子電極之銅層105(圖16-2(f))。
最後,利用雷射將基板切斷,切成各元件(圖16-2(g)),並藉由CVD法而形成作為保護層之玻璃層106,從而獲得具有圖1及圖2所示之構造之實施例1之電容器。
實施例2
‧電容器1b之製造
準備於兩主表面具有多孔部之鋁蝕刻箔201,作為導電性多孔基材(圖17-1(a))。
其次,藉由ALD法,而於鋁蝕刻箔之兩主表面整體,以厚度20nm形成作為介電層之AlOx層202(圖17-1(b)),繼而,以厚度20nm形成作為上部電極之TiN層203(圖17-1(c))。繼之,於上部電極203上藉由鍍敷處理而形成作為端子電極之銅層204(圖17-2(d))。
最後,利用雷射將基板切斷,切成各元件(圖17-2(e)),並於元件之周圍形成作為保護層之玻璃層205(圖17-2(f)),從而獲得具有圖4及圖5所
示之構造之實施例2之電容器。
實施例3
‧電容器1c之製造
準備於兩主表面具有多孔部之鋁蝕刻箔301,作為導電性多孔基材(圖18-1(a))。
其次,藉由ALD法,而於鋁蝕刻箔301之兩主表面整體以厚度20nm形成作為介電層之AlOx層302(圖18-1(b)),繼而,以厚度20nm形成作為上部電極之TiN層303(圖18-1(c))。繼之,於上部電極303上,藉由鍍敷處理而形成作為引出電極之銅層304(圖18-2(d))。
繼而,利用雷射將基板切斷,切成各元件(圖18-2(e)),並於元件之周圍形成作為保護層之玻璃層305(圖18-2(f))。
繼而,將保護層305之一部分去除(圖18-3(g)),進而,於保護層305之一部分上形成抗鍍覆層306(圖18-3(h))。
最後,於引出電極304及保護層305上,藉由無電電鍍處理而形成作為端子電極之銅層307(圖18-3(i)),從而獲得具有與圖6及圖7所示之構造類似之構造之實施例3之電容器(本實施例具有抗鍍覆層)。
實施例4
‧電容器1d之製造
準備具有多孔部之鋁蝕刻箔401,作為導電性多孔基材(圖19-1(a))。
其次,藉由ALD法,而於導電性多孔基材之一主表面整體以厚度20nm形成作為介電層之AlOx層402(圖19-1(b))。
繼而,於介電層402上,藉由將聚醯亞胺樹脂進行網版印刷而形成遮罩403(圖19-1(c)),繼而,藉由ALD法而於基板上表面整體以厚度20nm
形成作為上部電極之TiN層404(圖19-2(d))。
繼之,於上部電極404上、及導電性多孔基材401之背面,藉由鍍敷處理而形成作為端子電極之銅層405(圖19-2(e))。
最後,將遮罩403去除(圖19-2(f)),並利用雷射將基板切斷,切成各元件(圖19-3(g)),並形成作為保護層之玻璃層406(圖19-3(h)),從而獲得具有圖8及圖9所示之構造之實施例4之電容器。
實施例5
‧電容器1e之製造
準備具有多孔部之鋁蝕刻箔501,作為導電性多孔基材(圖20-1(a))。
其次,於鋁蝕刻箔501上,藉由將聚醯亞胺樹脂進行網版印刷而形成遮罩502(圖20-1(b)),繼而,藉由ALD法,而於基板上表面整體以厚度20nm形成作為介電層之AlOx層503(圖20-1(c))。
繼而,形成作為保護層之玻璃層504(圖20-2(d)),繼而,藉由ALD法,而於基板上表面整體以厚度20nm形成作為上部電極之TiN層505(圖20-2(e))。
繼而,藉由鍍敷處理而形成作為第1端子電極或第2端子電極之銅層506(圖20-2(f)),且將遮罩502去除(圖20-3(g))。
繼而,利用雷射將保護層504上之TiN層505及銅層506之中央部去除(圖20-3(h)),藉由鍍敷處理而形成作為第3端子電極之銅層507(17(i))。
最後,利用雷射將基板切斷,切成各元件(圖20-4(j)),並形成作為保護層之玻璃層508(圖20-4(k)),從而獲得具有如圖10及圖11所示之構造之實施例5之電容器。
實施例6
‧電容器1f之製造
準備厚度50μm之僅於單側之面形成有多孔部(高空隙率部)602且於另一面具有支持部603之擴面率約200倍之市售之鋁電解電容器用鋁蝕刻箔,作為導電性多孔基材601。於該導電性多孔基材601,藉由雷射照射而對多孔部602之一部分進行處理,形成低空隙率部604及槽部605(圖21-1(a))。
其次,於槽部605內,利用空氣式分注器塗佈聚醯亞胺樹脂,形成絕緣部606(圖21-1(b))。
繼而,藉由ALD法,而以厚度20nm形成作為介電層607之AlOx層。繼而,藉由ALD法,而以厚度20nm形成作為上部電極608之TiN膜(圖21-1(c))。繼而,對導電性多孔基材之下表面進行鋅酸鹽處理,且藉由無電電鍍而形成鍍鎳層。繼而,藉由無電電鍍,而於導電性多孔基材之上下表面,分別形成作為第1端子電極609及第2端子電極610之鍍銅層(圖21-2(d))。藉此,獲得具有多個靜電電容形成部之集合基板。
繼之,將填充於集合基板之槽部605內之絕緣部606之中心部切斷(圖21-2(e))。此時,橫方向完全實施全切(完全切斷;全切部612),縱方向交替地實施全切及半切(不完全切斷,殘留導電性多孔基材之一部分;半切部613)(參照圖22)。再者,半切部只要上部電極608(及位於其上之第1端子電極609)能夠切斷即可。藉由上述方法,獲得具有圖13及圖14所示之構造之實施例5之電容器。
本發明之電容器因安全且具有高靜電電容,ESR較低且不具有極性,故而較佳地用於各種電子設備。
Claims (9)
- 一種電容器,其係包含: 具有多孔部之導電性多孔基材、 形成於多孔部上之介電層、及 形成於介電層上之上部電極之 至少2個靜電電容形成部電性地串聯連接,且 上述至少2個靜電電容形成部全部形成於一導電性多孔基材上。
- 如請求項1之電容器,其中於導電性多孔基材之一主表面上,具有所有之靜電電容形成部。
- 如請求項2之電容器,其中相鄰之靜電電容形成部係藉由槽部而隔離。
- 如請求項1之電容器,其中於導電性多孔基材之兩主表面上,具有靜電電容形成部。
- 如請求項1至4中任一項之電容器,其具有2個靜電電容形成部。
- 如請求項1至4中任一項之電容器,其具備自導電性多孔基材直接引出之端子電極。
- 如請求項5之電容器,其具備自導電性多孔基材直接引出之端子電極。
- 如請求項1之電容器,其中導電性多孔基材之主表面具有由矩形格子界定之複數個區間, 各區間具備包含多孔部、形成於多孔部上之介電層、及形成於介電層上之上部電極之靜電電容形成部、或自導電性多孔基材直接引出之端子電極之任一者, 與具備靜電電容形成部之區間相鄰之所有之區間具備上述端子電極, 與具備上述端子電極之區間相鄰之所有之區間具備靜電電容形成部。
- 如請求項8之電容器,其中自導電性多孔基材直接引出之端子電極未於電容器表面露出。
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