WO2006118236A1 - 酸化物誘電層の形成方法及びその形成方法で得られた酸化物誘電層を備えたキャパシタ層形成材 - Google Patents

酸化物誘電層の形成方法及びその形成方法で得られた酸化物誘電層を備えたキャパシタ層形成材 Download PDF

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layer
oxide dielectric
forming
capacitor
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Akihiro Kanno
Akiko Sugioka
Naohiko Abe
Hirotake Nakashima
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Mitsui Mining & Smelting Co., Ltd
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    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Definitions

  • the invention according to the present application relates to a capacitor layer forming material, a method for manufacturing the capacitor layer forming material, and a printed wiring board including a built-in capacitor layer obtained by using the capacitor layer forming material.
  • the capacitor layer forming material referred to in the present invention has a configuration in which a dielectric layer is provided between a first conductive layer used for forming an upper electrode and a second conductive layer used for forming a lower electrode.
  • the first conductive layer and the second conductive layer are processed to form a capacitor circuit by etching or the like, and constitute an electronic material such as a printed wiring board as disclosed in Patent Document 1. In general, it is used as a material.
  • the dielectric layer has an insulating property and accumulates a certain amount of charges.
  • a method for forming such a dielectric layer a kinetic chemical vapor reaction method (CVD method), a sputtering deposition method, or a sol-gel method, which employs various methods, is generally used.
  • CVD method kinetic chemical vapor reaction method
  • sputtering deposition method a sol-gel method, which employs various methods.
  • Patent Document 2 discloses a method of depositing an amorphous SrTiO-based thin film on a substrate at a temperature lower than 400 ° C. and using the amorphous SrTiO-based thin film as a method using a chemical vapor reaction method.
  • the manufacturing method including the process of obtaining 3 type
  • Patent Document 3 discloses that a thin film capacitor in which a lower electrode, a high dielectric constant dielectric, and an upper electrode are stacked on an arbitrary layer on a substrate as a sputtering deposition method.
  • the dielectric having a dielectric constant is a polycrystal having a grain boundary force with crystal grains, and contains a metal ion capable of taking a plurality of valences as an impurity, and a higher concentration in the vicinity of the grain boundary than inside the crystal grain
  • a thin film capacitor characterized by containing the impurities is disclosed, and it is disclosed that Mn ions are suitable as metal ions capable of taking a plurality of valences thereof.
  • the Thin film capacitors obtained by this method have long-term reliability and a long time to breakdown.
  • an oxide dielectric thin film using a metal alkoxide as a raw material is formed on a substrate after the surface of the substrate is subjected to a hydroxylation treatment using a sol-gel method.
  • a method for manufacturing an oxide dielectric thin film is disclosed.
  • the oxide dielectric that can be formed as a thin film is a metal oxide having dielectric properties, such as LiNbO, Li B
  • the oxide dielectric thin film obtained by this method is an oxide dielectric thin film having excellent orientation and crystallinity.
  • the formation of the dielectric layer using the sol-gel method does not require the use of a vacuum process as compared with the formation of the dielectric layer using the chemical vapor reaction method (CVD method) or the sputtering deposition method.
  • CVD method chemical vapor reaction method
  • sputtering deposition method There is an advantage that it is easy to form the layer on a substrate having a large area.
  • PbTiO (PT) is mainly formed on a substrate.
  • the buffer layer mainly composed of PbTiO
  • Patent Document 1 Japanese Translation of Special Publication 2002-539634
  • Patent Document 2 Japanese Patent Laid-Open No. 06-140385
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-358303
  • Patent Document 4 Japanese Patent Application Laid-Open No. 07-294862
  • Patent Document 5 Japanese Patent No. 3427795
  • the dielectric layer using the sol-gel method has an upper portion when the capacitor is formed due to the thinness of the dielectric layer and the presence of gaps between the oxide particles.
  • the leakage current may increase due to a short circuit between the electrode and the lower electrode, and there is a problem that the production yield is low.
  • the electrode area in order to increase the capacitance as a capacitor the occurrence of defective products that cause a short-circuit phenomenon becomes significant.
  • a capacitor circuit has been able to reduce the power consumption of electronic and electrical devices by storing surplus electricity, etc., and therefore has a capacitance as large as possible. It is required as an essential quality.
  • 0 0 is calculated from the vacuum dielectric constant).
  • the same demands have been made on printed wiring boards, and the surface area of capacitor electrodes (within a certain printed circuit board area, etc.) Even if ⁇ ) is widely adopted, the capacitor circuit may require a high capacitance.
  • a dielectric layer is formed by a sol-gel method on a substrate such as a metal foil for forming the lower electrode, and then a spatula is formed on the dielectric layer.
  • a copper layer to be the upper electrode is formed by a sputtering method or the like, and is patterned to form a predetermined capacitor circuit by a wet etching method.
  • the etchant for wet etching penetrates into the dielectric layer and reaches the metal foil as the substrate. When such a phenomenon occurs, the substrate is eluted and even the dielectric layer is removed.
  • the dielectric layer obtained by the method disclosed in Patent Document 5 has a thicker total thickness as a dielectric layer due to the presence of the buffer layer, and has a poor quality as a dielectric. For this reason, it is difficult to obtain a high-capacity dielectric layer.
  • a dielectric layer is formed by using a sol-gel method excellent in manufacturing cost merit, and the dielectric layer is not easily damaged by an etching solution and has a high electric capacity. It has been desired to become. At the same time, the dielectric layer forming method has been required to have a high production yield.
  • the inventors of the present invention used oxide crystal grains of a dielectric layer formed by a keen sol-gel method.
  • the method for forming an oxide dielectric layer according to the present invention is a method for forming an oxide dielectric layer by a sol-gel method, and includes the following (a) to (c) ) Is provided.
  • the sol-gel solution is applied to the surface of a metal substrate, dried at 120 ° C to 250 ° C in an oxygen-containing atmosphere, and pyrolyzed at 270 ° C to 390 ° C in an oxygen-containing atmosphere.
  • a series of processes is defined as one unit process, and when this one unit process is repeated several times, it is optionally replaced with an inert gas between 550 ° C and 1000 ° C or in vacuum between one unit process and one unit process. Coating process in which pre-baking treatment is provided to adjust film thickness.
  • sol-gel solution used in the method for forming an oxide dielectric layer according to the present invention Forms (Ba Sr) TiO (0 ⁇ x ⁇ 1) film or BiZrO film as oxide dielectric layer
  • the sol-gel solution used in the method for forming an oxide dielectric layer according to the present invention is one or two selected from manganese, silicon, nickel, aluminum, lanthanum, niobium, magnesium, and tin. It is preferable to form an oxide dielectric layer containing a total of 0.01 mol% to 5.00 mol% of the above.
  • the dielectric layer obtained by the oxide dielectric layer forming method according to the present invention has a thickness of 20 ⁇ ! It is preferable to be set to ⁇ 2 ⁇ m.
  • the metal substrate used in the method for forming an oxide dielectric layer according to the present invention has a thickness of 1 ⁇ m to: LOO / zm of nickel foil, nickel alloy foil, and composite foil having a nickel layer as a surface layer. It is preferred that the composite foil with a nickel alloy layer on the surface is a slippage.
  • the nickel base layer of the composite foil having a nickel alloy foil or a nickel alloy layer as a surface layer is preferably made of a nickel phosphorus alloy.
  • Capacitor layer forming material according to the present invention comprises a dielectric layer between a first conductive layer used for forming an upper electrode and a second conductive layer used for forming a lower electrode.
  • the dielectric layer is preferably obtained by the method for forming an oxide dielectric layer according to any one of the above-described manufacturing methods.
  • Printed wiring board according to the present invention By using the capacitor layer forming material according to the present invention, a printed wiring board having a high-quality built-in capacitor layer can be obtained.
  • the method for forming an oxide dielectric layer by the sol-gel method according to the present invention can form a high-quality oxide dielectric layer with good yield.
  • the dielectric layer obtained by the method for forming an oxide dielectric layer according to the present invention has characteristics of reducing leakage current and being hardly damaged by an etching solution, and is particularly suitable for forming a capacitor circuit by an etching method.
  • the capacitor layer forming material in which the dielectric layer is formed using the sol-gel method for forming an oxide dielectric layer according to the present invention is suitable for forming a capacitor layer of a printed wiring board, and has a high electric capacity and low dielectric loss. Capacitor circuit showing Noh.
  • the method for forming an oxide dielectric layer according to the present invention is a method for forming an oxide dielectric layer by a sol-gel method, and includes the following steps (a) to (c). Hereinafter, each process will be described.
  • a solution preparation step for preparing a sol-gel solution for producing a desired oxide dielectric layer (II) The sol-gel solution is applied to the substrate surface, dried in an oxygen-containing atmosphere at 120 ° C to 250 ° C for 30 seconds to 10 minutes, and then in an oxygen-containing atmosphere at 450 ° C to 550 ° C.
  • CX A coating process that adjusts film thickness by repeating the process of thermal decomposition under conditions of 5 to 30 minutes. Then, the step (II) is repeated a plurality of times to adjust to a desired film thickness.
  • the formation of the oxide dielectric layer using the conventional sol-gel method is performed only once in the final stage.
  • the oxide dielectric layer is manufactured by providing at least one preliminary firing in the middle of one unit process.
  • Step (a) is a solution preparation step for preparing a sol-gel solution for producing a desired oxide dielectric layer.
  • a commercially available preparation agent may be used, or it may be blended by itself.
  • the leakage current in the case of the oxide dielectric layer formed by the sol-gel method is not limited to the crystal grain boundary and the oxide dielectric layer. It has been found that there is a high possibility of flowing through lattice defects. That is, the leakage current increases as the structure of the oxide dielectric layer is finer and the internal defect density in the crystal with more crystal grain boundaries is higher. Although the solution of this point will be described later, depending on the composition of the oxide dielectric layer, it is possible to reduce the leak current and improve the quality of the dielectric layer.
  • one or more kinds selected from manganese, silicon, nickel, aluminum, lanthanum, niobium, magnesium, and tin may be included in the crystal grain boundaries and grains of the oxide dielectric layer.
  • these components are thought to exist as oxides inside the dielectric layer, and it is unambiguous to pray to the crystal grain boundaries of the oxide dielectric layer obtained by the sol-gel method. It is used to block the road. Therefore, these components are referred to as “leak prevention components”.
  • the leakage preventing component contained in the oxide dielectric layer is preferably 0. Olmol% to 5. OOmol%.
  • the total amount of the components is the amount of the leakage preventing component. If the amount of the leakage preventing component is less than 0. Olmol%, the leakage prevention component is not sufficiently applied to the crystal grain boundaries of the oxide dielectric layer obtained by the sol-gel method, and the leakage preventing component is satisfactory. Leakage current reduction effect cannot be obtained.
  • the amount of the leakage preventing component exceeds 5.OOmol%, the prejudice of the leakage preventing component to the crystal grain boundary of the oxidic dielectric layer obtained by the sol-gel method becomes excessive, and the dielectric layer However, it is brittle and toughness is lost, and defects such as dielectric layer breakdown are likely to occur due to an etching liquid shower or the like when processing the shape of the upper electrode by the etching method. In addition, when the amount of the leakage preventing component is excessive, the growth of the oxide crystal structure in the production method described below tends to be suppressed.
  • the capacitance as a capacitor is greatly increased, the leakage current is further reduced, and a longer life is achieved.
  • the amount of leakage preventing component contained in the oxide dielectric layer is 0.25 mol% to l. 50 mol%. More reliably oxide This is to ensure the quality of the dielectric layer.
  • the oxide dielectric layer is a dielectric film having a perovskite structure, and does not contain manganese oxide unless explicitly stated that the oxide dielectric layer contains a manganese oxide component or the like.
  • a leakage preventing component such as manganese is substituted in the oxide crystal lattice.
  • an oxide dielectric layer is oxygen deficient due to crystallization under a low oxygen partial pressure.
  • the valence titer of titanium is reduced to trivalent, and the insulating property is reduced by electron hopping between titanium atoms having different valences.
  • an appropriate amount of anti-leak component is substituted and dissolved in the oxide crystal, it can take a divalent or trivalent valence configuration to compensate for oxygen deficiency, and titanium reduction does not occur. The effect of improving insulation can be expected.
  • the oxide dielectric layer formed by the method according to the present invention preferably has a thickness of 20 ⁇ -2 / ⁇ m.
  • the thinner the dielectric layer the higher the electric capacity. Therefore, the thinner the dielectric layer, the better.
  • the thickness of the dielectric layer is less than 20 nm, even if the above-mentioned manganese, silicon, etc. are added to the dielectric layer, the effect of reducing the leakage current is lost, and dielectric breakdown occurs early, resulting in a long life. Cannot be converted.
  • the dielectric layer since the insulation reliability increases when the dielectric layer is thick, the dielectric layer may be thick depending on the balance with the capacitance.
  • the thickness is more preferably 50 nm or more.
  • a series of processes is defined as one unit process, and when this one unit process is repeated several times, at least one 550 ° C to 1000 ° C inert gas replacement is performed between one unit process and one unit process. Alternatively, it is a coating process for adjusting the film thickness by providing a pre-baking treatment in a vacuum.
  • the crystal state of the oxidic dielectric layer obtained by the conventional sol-gel method has fine crystal grains, and many voids can be confirmed in the crystal grains. This is presumably because the organic components contained in the sol-gel solution are evaporated and evaporated during firing. When wet etching is performed in such a state, the etchant tends to penetrate the dielectric layer. Therefore, when the upper electrode is patterned by etching, the substrate (the constituent material of the lower electrode) is eroded by the etching solution transmitted through the dielectric layer, and the dielectric layer at the erosion site is lost and disappears. On the other hand, by adopting this step (b), the structure of the oxide dielectric layer is high in film density and dense and has few structural defects in the crystal grains.
  • the etching solution is preferably carried out as early as possible, considering the case where six unit processes are repeated.
  • 1 unit process (first time) ⁇ pre-baking process ⁇ 1 unit Ideally, it is performed in the positioning process (second time). Considering the case where this pre-baking process is performed only once, the meaning of the pre-baking process is the closer to the final baking, such as 1 unit process (5th) ⁇ pre-baking process ⁇ 1 unit process (6th). It becomes the same as firing, and the effect of providing a preliminary firing step is weakened.
  • the crystal structure of the oxide dielectric layer preferably has as large a grain size as possible. If the grain size can be made as large as possible, it is possible to reduce the abundance ratio of the crystal grain boundary that becomes a leak path. According to the researches of the present inventors, if limited to the crystal grain size, the coarsened crystal structure of the dielectric layer grows in the thickness direction and the plane direction, and the grain size (major axis) is 50 ⁇ ! It was found that when it contains an oxide crystal structure of ⁇ 300 nm, the leakage current is reduced, the dielectric layer has a high electric capacity, and a long life that can withstand long-term use can be achieved.
  • the grain size referred to here is the size of the crystal grain obtained by measuring the major axis of the coarse grain directly observed from the observed image when the cross section of the dielectric layer is processed with a focused ion beam and observed with a transmission electron microscope at a magnification of 1000000 times.
  • the observed particle size (major axis) is less than 50 nm, the leakage current is reduced and the capacitance is increased compared to the oxide dielectric layer obtained by the conventional sol-gel method. Not noticeable.
  • very special manufacturing conditions must be applied, which is a substantial industrial scale. Production is impossible.
  • the one-unit process coating will be described.
  • the coating means for applying the sol-gel solution to the surface of the metal substrate it is preferable to use a spin coater as long as the uniformity of the film thickness and the characteristics of the sol-gel solution are taken into consideration.
  • the metal base material it is preferable to use any of a nickel layer, a nickel alloy layer, a composite foil having a nickel layer as a surface layer, and a composite foil having a nickel alloy layer as a surface layer. These can be preferably used.
  • a nickel layer it can be obtained as a metal foil, and a dielectric layer can be formed on the surface by the sol-gel method in the state of the foil.
  • adhesion to the dielectric layer can be controlled at a certain level.
  • a fine capacitor circuit can be formed when the lower electrode shape is formed by etching.
  • the nickel layer or nickel alloy layer here is mainly intended to use a metal foil. Therefore, the nickel layer is preferably formed of a pure nickel foil having a so-called purity of 99.0% (other unavoidable impurities) or more, and most preferably 99.9% or more. The higher the purity of the nickel foil, the better the adhesion stability between the nickel foil and the dielectric layer.
  • the nickel alloy layer is a layer formed using, for example, a nickel-phosphorus alloy. The phosphorus content of the nickel-phosphorus alloy mentioned here is preferably 0.1 to 1 wt%.
  • the phosphorus component of the nickel-phosphorus alloy layer diffuses into the dielectric layer and adheres to the dielectric layer if it is subjected to high-temperature loads in the manufacturing process of the capacitor layer forming material and the normal printed wiring board manufacturing process. It is considered that the dielectric constant is changed and the dielectric constant is also changed.
  • a nickel-phosphorus alloy layer with an appropriate phosphorus content improves the electrical characteristics of the capacitor. When the phosphorus content is less than 0.1 wt%, it becomes the same as when pure nickel is used, and the significance of alloying is lost.
  • the phosphorus content is preferably in the range of 0.1 wt% to 1 wt%. In order to ensure more stable adhesion to the dielectric layer, a capacitor with stable quality can be obtained even if there is a certain variation in the process if the phosphorus content is in the range of 0.2 wt% to 3 wt%. A circuit can be formed.
  • the phosphorus content of 0.25 wt% to lwt% can ensure the best adhesion with the dielectric layer, and at the same time can ensure a good dielectric constant.
  • the phosphorus content in the present invention is a value converted as [P component weight] Z [N proportional weight] X 100 (wt%).
  • a composite foil having a nickel layer as a surface layer and a composite foil having a nickel alloy layer as a surface layer can also be used as the metal substrate in the present invention. That is, it is described as a concept including a composite foil provided with these nickel or nickel alloy layers in the outermost layer of the metal foil.
  • a composite foil having a nickel layer or nickel alloy layer on the surface of a copper foil is used as a material constituting a metal substrate. You can also. Further, this nickel layer or nickel alloy layer may be provided on one side or both sides of the foil.
  • the crystal structure of the nickel foil and nickel alloy foil referred to in the present invention is preferably one in which the crystal grains have as much strength as possible.
  • the rolled nickel foil is refined to a level of an average grain size of 0.5 ⁇ m or less and has a mechanical strength. It is highly desirable to have physical properties.
  • the total thickness of the metal substrate is preferably 1 ⁇ m to 100 ⁇ m. If the thickness is less than 1 m, the reliability as an electrode when a capacitor circuit is formed is extremely poor, and it is extremely difficult to form a dielectric layer on the surface. On the other hand, there is almost no practical requirement for a thickness exceeding 100 m. If the thickness of the second conductive layer is 10 m or less, handling becomes difficult. Therefore, it is preferable to use a metal foil with a carrier foil bonded to the carrier foil via a metal foil force bonding interface constituting the second conductive layer. The carrier foil may be removed at a later stage after covering the capacitor layer forming material referred to in the present invention.
  • the nickel layer or nickel alloy layer has a total thickness of 1 m for both composite foils. Assuming that it is ⁇ 100 m, it is preferably 0.1 ⁇ m to 3 ⁇ m.
  • the thickness of the nickel layer or nickel alloy layer is less than 0.1 l ⁇ m, it is possible to obtain resistance to acid against the severe thermal history applied when forming a dielectric layer by the sol-gel method. I can't.
  • the thickness of the nickel layer or nickel alloy layer exceeds 3 m, there is no significant difference from the case of using a normal nickel foil or nickel alloy foil in terms of cost.
  • Nikke The foil foil or nickel alloy foil can be produced by electrolytic method or rolling method. There are no particular limitations on these production methods.
  • the rolling method adjusts the components of the ingot by a metallurgical process and processes it into a foil shape with a rolling roll while performing an appropriate annealing operation, which is advantageous for the production of nickel alloy foils. Yes, it is sufficient to adopt conventional methods.
  • a composite foil having a nickel layer as a surface layer or a composite foil having a nickel alloy layer as a surface layer the following electrolytic method, sputtering deposition method, chemical method is applied to the surface of a metal foil such as a copper foil.
  • a nickel layer or a nickel alloy layer can be formed by a gas phase reaction method or the like.
  • the deposited metal structure varies depending on the electrolytic solution, electrolysis conditions, etc., and as a result, the physical strength is also affected.
  • a solution known as a nickel plating solution can be widely used.
  • nickel sulfate is used, nickel concentration is 5-30 gZl, liquid temperature is 20-50 ° C, pH is 2-4, current density is 0.3-: LOAZdm 2 condition, (ii) nickel sulfate is used concentration force s 5 to 30 g / l, Pi P Gin acid Kajikumu 50 ⁇ 500g / l, ⁇ night temperature 20 ⁇ 50 o C, pH8 ⁇ l 1, the current density 0. 3 ⁇ : LOAZdm 2 conditions, (iii) sulfuric acid Nickel concentration is 10 ⁇ 70gZl, boric acid 20 ⁇ 60gZl, liquid temperature 20 ⁇ 50. C, pH 2 to 4, current density 1 to 50 AZdm 2 , other general watt bath conditions, etc.
  • nickel-phosphorus alloy foil or the nickel-phosphorus alloy layer is produced by electrolysis
  • a phosphoric acid solution is used as the electrolyte.
  • the drying in one unit process will be described.
  • the application of the sol-gel solution is completed, it is dried at 120 ° C to 250 ° C in an oxygen-containing atmosphere.
  • the drying temperature is less than 120 ° C.
  • the drying temperature exceeds 250 ° C, the dry state becomes non-uniform, and as a result, the subsequent thermal decomposition reaction may become non-uniform, resulting in local quality variations in the dielectric layer.
  • the drying time is preferably in the range of 30 seconds to 10 minutes. Even when the upper limit of 250 ° C.
  • Fig. 5 shows the transmission electron microscope image.
  • the interface 5 between the lower electrode 4 and the dielectric layer 1 has a different phase 5 (a layer with a different contrast at the interface between the lower electrode 4 and the dielectric layer 1 in Fig. 5). Is confirmed.
  • This heterogeneous phase tends to occur when the drying temperature and the pyrolysis temperature are increased.
  • the adhesion between the dielectric layer and the lower electrode tends to be impaired and the dielectric properties tend to deteriorate.
  • this heterogeneous phase is nickel oxide, other complex metal oxides, etc., but details are unknown.
  • an interface having no different phases can be stably formed as shown in the transmission electron microscope image of FIG. Stable adhesion to electrode 4 and good dielectric properties are obtained.
  • thermal decomposition of one unit process will be described.
  • thermal decomposition is performed at a temperature of 270 ° C to 390 ° C in an oxygen-containing atmosphere.
  • the employed pyrolysis temperature is extremely characteristic.
  • the conventional pyrolysis temperature has been in the range of 450 ° C to 550 ° C.
  • a thermal decomposition temperature in a low temperature range of 270 ° C. to 390 ° C. is employed in order to prevent excessive oxidation of the metal substrate.
  • the thermal decomposition temperature is less than 270 ° C., no matter how long the heating is continued, good thermal decomposition is difficult to occur, and productivity is not obtained.
  • the dielectric layer is formed on the surface of the metal substrate.
  • the heating time is preferably determined in accordance with the decomposition temperature to be employed and the properties of the norgel solution. Assuming that the above temperature range is adopted, heating for less than 5 minutes will not result in sufficient thermal decomposition. In addition, when the heating time exceeds 30 minutes, the oxidation of the metal substrate surface proceeds even in the above temperature range.
  • the preliminary firing step provided between the one unit step and the one unit step described above, an inert gas replacement at 550 ° C to 1000 ° C or a firing treatment in a vacuum is performed. Since these conditions are almost the same as the process (c) described below, the critical significance of the numerical values will be described in the explanation.
  • the firing time in this preliminary firing step is preferably 2 minutes to 60 minutes. This firing time will also be described later.
  • This firing step is a so-called main firing step, and after this firing, a final dielectric layer is obtained.
  • heating is performed in an inert gas replacement atmosphere or in vacuum to prevent oxidation degradation of the metal substrate.
  • the heating temperature at this time is 550 ° C to 1000 ° C. When the heating is less than this temperature condition, it is difficult to fire within the industrially required firing time, and the dielectric layer having excellent adhesion to the metal substrate and having an appropriate fineness and a crystal structure with an appropriate particle size is obtained. You can't get it.
  • the firing time at this firing temperature is preferably 5 to 60 minutes. Even if the upper limit temperature (1000 ° C) of the above firing temperature is adopted, sufficient firing cannot be performed in a firing time of less than 5 minutes, and a good dielectric layer having a large electric capacity cannot be obtained. On the other hand, if the firing time is less than 60 minutes, even if the lower limit temperature (550 ° C.) of the firing temperature is adopted, a good dielectric layer having a large electric capacity cannot be obtained, and the dielectric layer tends to become brittle.
  • the dielectric layer manufactured by the above method the dielectric layer is formed directly on the surface of the metal substrate. And there is no buffer layer between the metal substrate and the dielectric layer. Therefore, the manufacturing process is not complicated, the total manufacturing cost is not increased, and the absence of a noffer layer makes it easy to obtain a high-capacity dielectric layer with a thin total thickness as a dielectric layer. There is.
  • the capacitor layer forming material according to the present invention is a capacitor layer forming material comprising a dielectric layer between a first conductive layer used for forming an upper electrode and a second conductive layer used for forming a lower electrode. It is preferably obtained by the method for forming an oxide dielectric layer described in any of the methods. That is, an oxide dielectric layer is formed on the surface of the metal base material using a metal foil or the like as the second conductive layer used for forming the lower electrode by the above-described dielectric layer forming method. Then, a first conductive layer is formed on the obtained dielectric layer to form a capacitor layer forming material.
  • a method of forming the first conductive layer on the dielectric layer it is possible to adopt a method of bonding using metal foil, a method of forming a conductive layer by a plating method, a method of sputtering deposition, or the like. It is.
  • capacitor layer forming material By using the capacitor layer forming material according to the present invention, a printed wiring board having a high-quality built-in capacitor layer can be obtained.
  • the capacitor layer forming material according to the present invention can be suitably used for forming a built-in capacitor layer of a multilayer printed wiring board.
  • the first conductive layer and the second conductive layer of the capacitor layer forming material are formed into a capacitor circuit shape by an etching method and used as a constituent material of a multilayer printed wiring board.
  • nickel or nickel alloy for the second conductive layer it becomes possible to form a lower electrode with excellent adhesion to the dielectric layer, and the lower electrode is made of a material with excellent heat resistance. For this reason, even if hot pressing in the range of 300 ° C to 400 ° C is performed multiple times, oxidation deterioration does not occur and physical property changes hardly occur.
  • any method without particular limitation can be adopted.
  • the etching resist layer 21 is formed by leveling the first conductive layer 12 on one side of the capacitor layer forming material 11 shown in FIG. 7 (a) and pasting the dry film on both sides. And the surface of the first conductive layer An etching pattern for forming an upper electrode is exposed to the etching resist layer on the surface and developed. Then, an upper electrode 15 is formed by etching with a copper chloride etchant as shown in FIG. 7 (b).
  • the exposed dielectric layer in the region other than the circuit portion is removed with the etching resist remaining on the circuit surface.
  • a semi-cured resin layer 17 having a thickness of about 80 m is provided on one surface of the copper foil 16 in order to provide an insulating layer and a conductive layer on the surface of the capacitor layer forming material.
  • copper foil 18 with a resin layer was superposed and hot pressed under a heating condition of 180 ° CX for 60 minutes, and the outer layer was laminated with copper foil layer 16 and insulating layer 17 '. ).
  • the outer second conductive layer 14 shown in FIG. 8 (e) is etched to form the lower electrode 19, which is in the state shown in FIG. 8 (f).
  • the copper foil layer 16 located in the outer layer is drilled by a laser processing method, and the copper plating layer 24 is formed by performing copper plating, thereby forming the via hole 23 and etching.
  • 9 State (g) the copper foil 18 with the resin layer is superposed and hot pressed under a heating condition of 180 ° C. X 60 minutes, and the copper foil layer 16 and the insulating layer 17 are formed on the outer layer.
  • Fig. 10 (i) the state shown in Fig. 10 (i).
  • the outer copper foil layer 16 shown in FIG. 10 (i) is drilled by a laser processing method, and a copper plating layer 24 is formed by performing copper plating to form a via hole 23.
  • the state shown in Fig. 10 (j) is obtained.
  • the etching method and via hole formation at this time the usual method can be adopted.
  • the printed wiring board 10 including the built-in capacitor circuit can be manufactured. It should be noted that the manufacturing method of the printed wiring board according to the present invention can employ any manufacturing method that is not limited to the above manufacturing method. Examples will be described below.
  • the above-mentioned acid is formed on the surface of a nickel foil that is a metal substrate (lower electrode forming layer).
  • a compound dielectric layer was formed, and an upper electrode forming layer was further provided on the surface of the dielectric layer to produce a capacitor layer forming material.
  • a capacitor circuit was formed by etching using this capacitor layer forming material, and various dielectric properties were evaluated.
  • a nickel foil with a thickness of 50 m manufactured by a rolling method was used.
  • the thickness of the nickel foil produced by the rolling method is shown as the gauge thickness.
  • This nickel foil constitutes the second conductive layer when it becomes the capacitor layer forming material.
  • a dielectric layer was formed on the surface of the nickel foil by using a sol-gel method.
  • the nickel foil before the dielectric layer was formed by the sol-gel method was heated at 250 ° C. for 15 minutes and irradiated with ultraviolet rays for 1 minute as a pretreatment to clean the surface.
  • a series of processes for thermal decomposition at 330 ° CX for 15 minutes was defined as a single unit process. Then, when repeating this one unit process six times, at least one 650 ° C x 15 minutes of inert gas replacement at 650 ° CX for 15 minutes is provided between one unit process and one unit process. Adjustments were made. Samples 1-1 to 1-8 were obtained as a plurality of samples.
  • one pre-baking step is provided between the first one unit step and the second one unit step.
  • one preliminary firing step is provided between the second one-unit process and the third one-unit process.
  • one preliminary firing step is provided between the third unit unit and the fourth unit unit.
  • sample 1-5 one preliminary firing process was provided between the 4th 1 unit process and the 5th 1 unit process.
  • sample 1-6 two pre-baking steps in total, between the first 1 unit process and the second 1 unit process, and between the third 1 unit process and the fourth 1 unit process Is provided.
  • a copper layer having a thickness of 2 IX m is formed as a first conductive layer on the dielectric layer formed on each sample by sputtering vapor deposition, and the first conductive layer and the second conductive layer are formed on both sides of the dielectric layer.
  • An etching resist layer was provided on the surface of the first conductive layer of each capacitor forming material, and an etching pattern for forming an upper electrode shape was exposed and developed. After that, the first conductive layer is etched with a salty copper-based copper etchant and the etching resist is removed, so that the upper electrode area is lmm x 1mm size and the upper electrode area force is mm x 4mm size.
  • the capacitor circuit was formed.
  • Electrode yield After the capacitor circuit is formed, a predetermined voltage is applied to the 100 capacitor circuits of each sample, interlayer withstand voltage measurement is performed, and the short-circuit phenomenon between the upper electrode and the lower electrode is measured. I saw an unseen ratio. As a result, the production yield of 1mm x lmm size capacitor circuits was 80% to 100%, and the production yield of 4mm x 4mm size capacitor circuits was 10% to 83%.
  • Electric capacitance density The initial average capacitance density is as high as 1330 nFZcm 2 to 1920 nFZcm 2. High electric capacity was shown.
  • Dielectric loss When measuring the dielectric loss of the capacitor circuit, it was in the range of 2.2% to 16%.
  • Remaining dielectric layer after etching It was examined whether or not the dielectric layer remained in the gap between circuits after the capacitor circuit was formed. The presence of this residue is examined by looking at the circuit with a metallurgical microscope. If the dielectric layer remains, rainbow interference colors can be observed. As a result, the residual dielectric layer could be confirmed in any of Sample 1-1 to Sample 1-8.
  • Crystallization level of dielectric layer The surface of the dielectric layer was measured by X-ray diffraction (CuK), and the half width of the peak of the (101) plane indexed by the tetragonal structure was measured. It was used as a goal of chemical conversion. As a result, the values ranged from 0.268 ° to 0.299 °. As a result, if the half-value width of the peak of the (101) plane is 0.3 deg. Or less, it is considered that crystallization with no practical problem is achieved. In Example 2 below, the same process is adopted until the formation of the dielectric layer. Therefore, it should be noted that the half-value width of the peak on the (101) plane is the same.
  • FIG. 1 is a cross section of Sample 1-1, the first layer in which pre-baking was performed after completing one unit process in the dielectric layer 1 between the upper electrode 3 and the lower electrode 4 Eye 2 is observed clearly separated from other layers.
  • FIG. 2 which is a cross section of Sample 1-6, is observed as being divided into three layers (first layer 2, second layer 2 ′, third layer 2 ′ ′).
  • the oxide dielectric layer is formed on the surface of a nickel foil that is a metal substrate (lower electrode forming layer), and the upper electrode is further formed on the surface of the dielectric layer by a mask method.
  • Various dielectric properties were evaluated using a capacitor circuit.
  • Example 1 the same nickel foil having a thickness of 50 m manufactured by the rolling method as in Example 1 was used. This nickel foil constitutes the lower electrode when the capacitor layer circuit is formed.
  • a dielectric layer was formed on the surface of the nickel foil using the same sol-gel method and sol-gel solution as in Example 1. Therefore, a dielectric layer similar to that in Example 1 should be obtained, and redundant description here is omitted. Then, a plurality of samples to obtain a sample 2 1 Sample 2- 8 0
  • Samples 2-7 and 2-8 were provided with a total of 5 pre-baking steps between each step between the first unit process force and the 6th unit unit. is there.
  • a metal mask for vapor deposition having an upper electrode shape opened at the position where the upper electrode is formed is disposed on the dielectric layer formed on each sample, and a 2 / zm-thick copper film is formed by sputtering vapor deposition.
  • the layer was formed as an upper electrode to form a capacitor circuit.
  • 100 capacitor circuits each having an upper electrode area of 1 mm ⁇ 1 mm size and an upper electrode area force of mm ⁇ 4 mm size were formed.
  • Electrode yield After the capacitor circuit is formed, a predetermined voltage is applied to the 100 capacitor circuits of each sample, interlayer withstand voltage measurement is performed, and the short-circuit phenomenon between the upper electrode and the lower electrode is measured. I saw an unseen ratio. As a result, the production yield of 1 mm x 1 mm size capacitor circuits was 60% to 100%, and the production yield of 4 mm x 4 mm size capacitor circuits was 10% to 70%.
  • Electric Capacity Density The initial average capacity density was as high as 1040 nFZcm 2 to 1710 nFZcm 2 .
  • Dielectric Loss When measuring the dielectric loss of the capacitor circuit, it is in the range of 2.8% to 7.5%. [0087] Crystallization level of dielectric layer: Since this is the same as in Example 1, description thereof is omitted.
  • Comparative Example 1 the same manufacturing flow as in Example 1 is adopted, but the steps (b) and (c) are different. Therefore, only different processes will be described.
  • an inert gas substitution atmosphere nitrogen substitution atmosphere
  • Electrode yield After the capacitor circuit was formed in the same manner as in Example 1, a predetermined voltage was applied to 100 capacitor circuits of each sample, and the interlayer withstand voltage measurement was performed. Between the upper electrode and the lower electrode, We saw the rate at which the short-circuit phenomenon was not seen. As a result, the production yield of the lmm ⁇ lmm size capacitor circuit was 25% to 80%, and the production yield of the 4mm ⁇ 4mm size capacitor circuit was 0%.
  • Electric Capacity Density The initial average capacity density was as high as 1715 nFZcm 2 to 2090 nFZcm 2 .
  • Dielectric loss When the dielectric loss of the capacitor circuit was measured, it exceeded 20%.
  • Electrode yield After the capacitor circuit is formed, a predetermined voltage is applied to the 100 capacitor circuits of each sample, interlayer withstand voltage measurement is performed, and the short-circuit phenomenon between the upper electrode and the lower electrode is measured. I saw an unseen ratio. As a result, the production yield of 1 mm x 1 mm size capacitor circuits was 50% 90%, and the production yield of 4 mm x 4 mm size capacitor circuits was 0% 20%.
  • capacitance density Average initial capacity density is very high and 1010nFZcm 2 1240nFZcm 2, showing the electrical capacitance.
  • Dielectric loss The measured dielectric loss of the capacitor circuit was in the range of 5% to 8%.
  • the above examples and comparative examples will describe the reason why both the etching method and the mask method are used for forming the capacitor shape.
  • the essential effect of the pre-baking of the manufacturing method according to the present invention is that the etching solution passes through the film during the etching and damages the substrate, so that the dielectric layer itself is damaged by this phenomenon (specifically, the dielectric layer). Can be prevented). If only this phenomenon is evaluated, it is considered that the evaluation result of the capacitor created by the etching method is sufficient.
  • the capacitor method was intentionally formed by the mask method, and the evaluation result was shown for the capacitor circuit obtained by adopting the pre-baking process with respect to the capacity density that the evaluation reliability is impaired by the etching method. This is to show the superiority.
  • the etching method tends to increase the leakage current due to the large dielectric loss due to the damage of the dielectric layer.
  • Example 1 and Comparative Example 1 are evaluation results when a capacitor circuit is formed using an etching method. As can be seen from Table 1, when looking only at the capacitance density, Comparative Example 1 (Sample 3-1 to Sample 3-3) is better than Example 1 (Sample 1 1 to Sample 18). And getting taller. However, looking at the dielectric loss, the dielectric loss of Comparative Example 1 (Sample 3-1 to Sample 3-3) exceeds 20%, indicating that the stability as a capacitor is lacking. In contrast, the dielectric loss of Example 1 (Sample 1-1 to Sample 1-8) is 16% or less, achieving a high capacity at a certain level and improving the quality stability as a capacitor. It is clear that it is excellent.
  • Example 1 (Sample 1 1 to Sample 1-8) was compared with Comparative Example 1 (Sample 3-1 to Sample 1). Compared with 3-3), it can be understood that the manufacturing stability is excellent. Furthermore, when comparing the crystallization level of the dielectric layer, the half width of Example 1 (Sample 1-1 to Sample 1-8) is larger than that of Comparative Example 1 (Sample 3-1 to Sample 3-3). It can be seen that a sharp diffraction peak is obtained. This is because the crystallization level is improved and the oxide dielectric layer constituting the dielectric layer is reduced. It can be said that it is dense and the film density is high, and there are few structural defects. As in the case of Sample 3-1 to Sample 3-3, no pre-baking step is performed as in Sample 1-1 to Sample 1-8, regardless of how long the firing is performed. As long as the crystallinity cannot be improved.
  • Example 2 and Comparative Example 2 are evaluation results when a capacitor circuit is formed using a mask method. As is apparent from Table 2, the capacitance density of Comparative Example 2 (Sample 4-1 to Sample 4-3) is greater than that of Example 2 (Sample 2-1 to Sample 2-8). And is relatively low. On the other hand, looking at the dielectric loss, it can be said that the dielectric loss of Comparative Example 2 (Sample 4-1 to Sample 4 3) and the dielectric loss of Example 2 (Sample 2-1 to Sample 2-8) are at the same level. However, considering the balance between the capacitance density and the dielectric loss, Example 2 achieves a high capacitance at a certain level and is superior in quality stability as a capacitor. Is clear.
  • the above data can be judged to be preferable and excellent in improving the electrical characteristics when pre-baking is performed at the beginning of the film forming cycle.
  • the timing of pre-baking is delayed, the capacity density decreases. It is considered that the baking conditions for the thickness of the dielectric film approach that of Comparative Example 2 as the timing of baking is delayed.
  • Example 2-1 to Sample 2-8) is higher than Comparative Example 2 (Sample 4 1 to Sample 4 3), and excellent in production stability. Furthermore, when comparing the crystallization level of the dielectric layer, the half width of Example 2 (Sample 2-1 to Sample 2-2) is greater than that of Comparative Example 2 (Sample 4-1 to Sample 4-3). It can be seen that a sharp diffraction peak is obtained. This can be said to support the fact that the crystallization level is improved, the oxide dielectric layer constituting the dielectric layer is dense and the film density is high, and the number of structural defects is reduced. When firing was performed last as in Samples 4 1 to 4 3, even if the firing time for V or crab was long, a pre-baking step as applied to Sample 2-1 to Sample 2-8 was provided. Unless this is the case, crystallinity cannot be improved.
  • Example 2 and Comparative Example 2 are cases in which a capacitor circuit is formed by a mask method.
  • the crystallinity is better with pre-baking, that is, the capacity density is larger (unlike the etching method, the mask method shows the same tendency as the full width at half maximum, and the capacity density also shows. )
  • the total calorie is smaller at 650 ° CX 15 minutes + 650 ° CX 15 minutes with pre-baking than at 700 ° CX 60 minutes without pre-baking, but the crystallinity and capacity density are lower. The latter seems better.
  • the method for forming an oxide dielectric layer by the sol-gel method according to the present invention is capable of forming a high-quality oxide dielectric layer with a good yield, and various electronic materials having a high-quality dielectric layer in the field. Can be supplied.
  • the method for forming an oxide dielectric layer by the sol-gel method according to the present invention enables the production of an oxide dielectric layer using the sol-gel method that does not require excessive capital investment. Therefore, inexpensive and high-quality electronic and electrical products can be supplied to the market.
  • the dielectric layer obtained by the method for forming an oxide dielectric layer according to the present invention has a characteristic that it is not easily damaged by an etching solution, and is particularly suitable for forming a capacitor circuit by an etching method.
  • the capacitor layer forming material in which the dielectric layer is formed using the sol-gel method for forming an oxide dielectric layer according to the present invention is suitable for forming a capacitor layer of a printed wiring board, and has a high capacitance. This makes it possible to manufacture a capacitor circuit exhibiting a low dielectric loss. Therefore, a printed wiring board obtained using this capacitor layer forming material contributes to power saving of electronic and electrical products.
  • FIG. 1 An observation image of a cross-section of a capacitor layer forming material on which an oxide dielectric layer is formed by the sol-gel method according to the present invention, which is processed with a focused ion beam and observed with a transmission electron microscope.
  • FIG. 2 is an observation image when a cross section of a capacitor layer forming material having an oxide dielectric layer formed by the sol-gel method according to the present invention is processed with a focused ion beam and observed with a transmission electron microscope.
  • FIG. 3 is an observation image of a cross section of a capacitor layer forming material on which an oxide dielectric layer is formed by the sol-gel method according to the present invention, when the focused ion beam is processed and observed with a transmission electron microscope.
  • FIG. 4 An observation image of the cross section of the capacitor layer forming material when focused ion beam processing is observed with a transmission electron microscope (conventional example).
  • FIG. 5 An observation image obtained when the interface portion between the second conductive layer and the dielectric layer of the capacitor layer forming material is processed with a focused ion beam and observed with a transmission electron microscope.
  • FIG. 6 An observation image obtained when the interface between the second conductive layer and the dielectric layer of the capacitor layer forming material is processed with a focused ion beam and observed with a transmission electron microscope.
  • FIG. 7 is a schematic diagram showing a manufacturing flow of a printed wiring board including a built-in capacitor circuit using the capacitor layer forming material according to the present invention.
  • FIG. 8 is a schematic diagram showing a manufacturing flow of a printed wiring board including a built-in capacitor circuit using the capacitor layer forming material according to the present invention.
  • FIG. 9 is a schematic diagram showing a manufacturing flow of a printed wiring board including a built-in capacitor circuit using the capacitor layer forming material according to the present invention.
  • FIG. 10 is a schematic diagram showing a manufacturing flow of a printed wiring board including a built-in capacitor circuit using the capacitor layer forming material according to the present invention.

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Abstract

 ゾル-ゲル法を用いて誘電層を形成し、その誘電層がエッチング液による損傷を受けにくく、且つ、高い電気容量等の誘電特性に優れた酸化物誘電層の形成方法を提供ことを目的とする。この目的を達成するため、ゾル-ゲル法による酸化物誘電層の形成方法において、以下の(a)~(c)の工程を備えることを特徴とする酸化物誘電層の形成方法等を採用する。(a)工程:所望の酸化物誘電層を製造するゾル-ゲル溶液調製のための溶液調製工程。(b)工程:前記ゾル-ゲル溶液を金属基材の表面に塗工し、酸素含有雰囲気中で乾燥し、酸素含有雰囲気中で熱分解を行う一連の工程を1単位工程とし、この1単位工程を複数回繰り返し、1単位工程と1単位工程との間に任意に550°C~1000°Cの不活性ガス置換等の予備焼成処理を設けて膜厚調整を行う塗工工程。(c)工程:最終的に550°C~1000°Cの不活性ガス置換等の焼成処理を行い誘電層とする焼成工程。

Description

明 細 書
酸化物誘電層の形成方法及びその形成方法で得られた酸化物誘電層を 備えたキャパシタ層形成材
技術分野
[0001] 本件出願に係る発明は、キャパシタ層形成材及びそのキャパシタ層形成材の製造 方法並びにそのキャパシタ層形成材を用いて得られる内蔵キャパシタ層を備えたプリ ント配線板に関する。
背景技術
[0002] 本件発明に言うキャパシタ層形成材は、上部電極形成に用いる第 1導電層と下部 電極形成に用いる第 2導電層との間に誘電層を備える構成を持つものである。そして 、当該第 1導電層と第 2導電層とは、エッチング加工等によりキャパシタ回路を形成す るように加工され、特許文献 1に開示されているように、プリント配線板等の電子材料 を構成する材料として用いられるのが一般的である。
[0003] そして、前記誘電層は、絶縁性を有し、一定量の電荷を蓄積するためのものである 。このような誘電層の形成方法には、種々の方法が採用されている力 化学的気相 反応法 (CVD法)、スパッタリング蒸着法、ゾルーゲル法を用いるのが一般的である。 例えば、特許文献 2には、化学的気相反応法を用いるものとして、下地上に 400°Cよ り低い温度で非晶質状 SrTiO系薄膜を堆積する工程と、該非晶質状 SrTiO系薄
3 3 膜をレーザァニールまたはラピッドサ一マルアニール処理して結晶化させ、 SrTiO
3 系薄膜を得る工程とを含む製造方法が開示されている。この方法は、高い誘電率を 有する SrTiO系薄膜を得ることを目的としている。
3
[0004] 次に、特許文献 3には、スパッタリング蒸着法を用いたものとして、基板上の任意の 層に下部電極、高誘電率の誘電体、上部電極が積層された薄膜キャパシタにおいて 、該高誘電率の誘電体が結晶粒と結晶粒界力 なる多結晶であって、複数の原子価 を取りうる金属イオンを不純物として含有し、該結晶粒内部よりも該結晶粒界近傍に 高濃度の該不純物を含有していることを特徴とする薄膜キャパシタが開示され、その 複数の原子価を取りうる金属イオンとして Mnイオンが好適であることが開示されてい る。この方法で得られた薄膜キャパシタは、長期信頼性が高く絶縁破壊に至る時間 が長いとある。
[0005] 更に、特許文献 4には、ゾル—ゲル法を用いたものとして、基板表面に水酸化処理 を施した後、該基板上に、金属アルコキシドを原料とする酸化物誘電体薄膜を形成 する酸化物誘電体薄膜の製造方法が開示されている。ここで、薄膜として形成できる 酸化物誘電体は、誘電特性を有する金属酸化物であって、例えば、 LiNbO、 Li B
3 2 4
O、 PbZrTiO、 BaTiO、 SrTiO、 PbLaZrTiO、 LiTaO、 ZnO、 Ta O等を用
7 3 3 3 3 3 2 5 いるとある。この方法で得られた酸化物誘電体薄膜は、配向性に優れ、結晶性の良 好な酸化物誘電体薄膜とある。
[0006] ゾルーゲル法を用いた誘電層の形成は、化学的気相反応法 (CVD法)若しくはス パッタリング蒸着法を用いた誘電層の形成に比べ、真空プロセスを用いることも不要 で、誘電層を広い面積の基板上に形成することも容易であるという利点がある。しか も、誘電層の構成成分を理論的比率にすることが容易で、且つ、極めて薄い誘電層 が得られるため、大容量のキャパシタ層を形成する材料としての期待がかけられてい る。
[0007] また、特許文献 5に開示の PZT薄膜の製造方法は、基板上に PbTiO (PT)を主成
3
分とするバッファ層を形成した後、前記 PbTiOを主成分とするバッファ層が有機熱
3
分解前される前に PZTを主成分とする薄膜材料を塗布し、両層を一括して有機熱分 解した後に 430〜500°Cで結晶化熱処理を行う工程を有することを特徴とするものが 開示されている。そして、ここで言うバッファ層は、低温で結晶化するに際して、 PTと PZTとが結晶構造や格子定数が近 ヽと ヽぅ特性を生かして PZT成膜時の PZT結晶 化のためのエネルギーを低減する効果を期待したものである。確かに、ゾルーゲル 法による誘電層の製造は、一般的に見て高温焼成による結晶化を要求されるため、 種々の問題が生ずる可能性が高ぐ低温焼成法としては有効なものである。
[0008] 特許文献 1 :特表 2002— 539634号公報
特許文献 2:特開平 06 - 140385号公報
特許文献 3:特開 2001— 358303号公報
特許文献 4:特開平 07— 294862号公報 特許文献 5:特許第 3427795号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、ゾル—ゲル法を用いた誘電層は、その薄さ故に膜厚の不均一及び 酸ィ匕物粒子の粒子間の間隙の存在により、キャパシタを形成した際の上部電極と下 部電極との短絡に起因してリーク電流が大きくなる場合があり、生産歩留まりが低いと いう問題がある。特に、キャパシタとしての電気容量を高容量ィ匕するため、電極面積 を広くしょうとしたときには、短絡現象の起こる不良品の発生が顕著となる。
[0010] 一般的にキャパシタ回路は、余剰の電気を蓄電する等して電子 ·電気機器の省電 力化等を可能にしてきたものであるから、可能な限り大きな電気容量を持つことが基 本的な品質として求められる。キャパシタの容量 (C)は、 C= ε ε (AZd)の式(ε
0 0 は真空の誘電率)から計算される。特に、最近の電子、電気機器の軽薄短小化の流 れから、プリント配線板にも同様の要求が行われることになり、一定のプリント配線板 等の基板面積の中で、キャパシタ電極の表面積 (Α)を広く採っても、キャパシタ回路 の高容量ィ匕を必要とする場合がある。
[0011] また、一般的なキャパシタ回路の形成を行う場合には、下部電極を形成するための 金属箔等の基板上にゾルーゲル法で誘電層を成膜した後、当該誘電層の上にスパ ッタリング法等により上部電極となる銅層を成膜し、ウエットエッチング法により所定の キャパシタ回路になるようにパター-ングする。ところが、ウエットエッチングを行う際の エッチング液が誘電層内部に侵入し、基板である金属箔上にまで到達する。このよう な現象が起こると、基板の溶出が起こり、誘電層までもが除去されてしまう。このような 誘電層へのエッチング液の浸透が起こると、誘電損失の上昇を招き、見かけ容量密 度の増大など電気特性に悪影響を与える。また、基板の溶出、誘電層の損傷などは 、上部電極と下部電極 (基板)との短絡を起こし、キャパシタ回路の生産歩留りが低下 する。特に、埋め込み受動部品用のキャパシタ箔を製造する場合は、製品コストの上 昇を招かないように、安価な卑金属箔を下部電極の構成材として用いることが好まし ぐ上部電極のパターユングには従来どおりウエットエッチング可能であり、且つ、特 性の劣化が起きな 、ことが望ま 、。 [0012] 更に、特許文献 5に開示のような低温焼成法で誘電層としての PZT薄膜を得ようと すると ΡΖΤの結晶化を促進するバッファ層を必須とするため、製造工程が複雑ィ匕して
、製造コスト及び製造条件の管理が複雑化して、トータル製造コストを上昇させること になり好ましくない。し力も、特許文献 5に開示の手法で得られる誘電層は、バッファ 層が存在することにより誘電層としてのトータル厚さも厚くなり、且つ、誘電体としての 品質の乏し ヽ ΡΤを用いて 、るために、高容量の誘電層が得られ難 ヽと 、う欠点があ る。
[0013] 以上のことから、巿場では、製造コストメリットに優れたゾルーゲル法を用いて誘電 層を形成し、その誘電層がエッチング液による損傷を受けにくぐ且つ、高い電気容 量を備えるものとなることが望まれてきた。そして、同時にその誘電層の形成方法は、 生産歩留まりが高 、ものであることが求められてきた。
課題を解決するための手段
[0014] そこで、本件発明者等は、鋭意ゾルーゲル法で形成した誘電層の酸化物結晶粒を
、従来にないレベルに微細化したり、むしろ結晶粒界が少ない粗大粒を得る等の手 法を試みて!/、くなかで、以下の発明に想到した。
[0015] 本件発明に係る酸化物誘電層の形成方法: 本件発明に係る酸化物誘電層の形成 方法は、ゾルーゲル法による酸化物誘電層の形成方法であって、以下の(a)〜(c) の工程を備えることを特徴とする。
[0016] (a)所望の酸化物誘電層を製造するためのゾルーゲル溶液を調製するための溶液 調製工程。
(b)前記ゾルーゲル溶液を金属基材の表面に塗工し、酸素含有雰囲気中で 120°C 〜250°Cで乾燥し、酸素含有雰囲気中で 270°C〜390°Cで熱分解を行う一連のェ 程を 1単位工程とし、この 1単位工程を複数回繰り返すにあたり、 1単位工程と 1単位 工程との間に任意に 550°C〜1000°Cの不活性ガス置換又は真空中での予備焼成 処理を設けて膜厚調整を行う塗工工程。
(c)そして、最終的に 550°C〜1000°Cの不活性ガス置換又は真空中での焼成処 理を行い誘電層とする焼成工程。
[0017] そして、本件発明に係る酸化物誘電層の形成方法で用いる前記ゾルーゲル溶液 は、酸化物誘電層として (Ba Sr )TiO (0≤x≤ 1)膜又は BiZrO膜を形成する
l -x X 3 3
ものであることが好ましい。
[0018] 更に、本件発明に係る酸ィ匕物誘電層の形成方法で用いる前記ゾル—ゲル溶液は 、マンガン、ケィ素、ニッケル、アルミニウム、ランタン、ニオブ、マグネシウム、スズから 選ばれる一種又は二種以上を合計 0. 01mol%〜5. 00mol%含有する酸化物誘電 層を形成するものであることが好ましい。
[0019] 本件発明に係る酸化物誘電層の形成方法で得る前記誘電層は、厚さが 20ηπ!〜 2 μ mとするものであることが好ましい。
[0020] 本件発明に係る酸化物誘電層の形成方法で用いる前記金属基材は、厚さが 1 μ m 〜: LOO /z mであるニッケル箔、ニッケル合金箔、ニッケル層を表層に備える複合箔、 ニッケル合金層を表層に備える複合箔の 、ずれかであることが好ま U、。
[0021] そして、前記金属基材はニッケル合金箔又はニッケル合金層を表層に備える複合 箔のニッケル合金層は、ニッケル リン合金よりなるものであることが好ましい。
[0022] 本件発明に係るキャパシタ層形成材: 本件発明に係るキャパシタ層形成材は、上部 電極形成に用いる第 1導電層と下部電極形成に用 、る第 2導電層との間に誘電層を 備えるキャパシタ層形成材において、当該誘電層を上述の製造方法のいずれかに 記載の酸ィ匕物誘電層の形成方法により得られたものであることが好ましい。
[0023] 本件発明に係るプリント配線板: そして、上記本件発明に係るキャパシタ層形成材 を用いることで、高品質の内蔵キャパシタ層を備えたことを特徴とするプリント配線板 を得ることが出来る。
発明の効果
[0024] 本件発明に係るゾルーゲル法による酸化物誘電層の形成方法は、歩留まり良ぐ 高品質の酸ィ匕物誘電層の形成が可能である。この本件発明に係る酸化物誘電層の 形成方法によって得られる誘電層は、リーク電流を小さくし、エッチング液による損傷 を受けにくいという特性を持ち、特にエッチング法によるキャパシタ回路形成に好適 なものとなる。そして、本件発明に係るゾルーゲル法による酸化物誘電層の形成方法 を用いて誘電層を形成したキャパシタ層形成材は、プリント配線板のキャパシタ層の 形成に好適であり、高い電気容量、低い誘電損失を示すキャパシタ回路の製造を可 能とする。
発明を実施するための最良の形態
[0025] <本件発明に係る酸化物誘電層の形成方法 >
本件発明に係る酸化物誘電層の形成方法は、ゾルーゲル法による酸化物誘電層 の形成方法であって、以下の(a)〜(c)の工程を備えることを特徴とする。以下、工程 ごとに説明する。
[0026] 最初に、本件発明の特徴を容易に理解出来るように、本件発明者等が従来から行 つていたゾル—ゲル法による酸ィ匕物誘電層の形成に関して簡単に説明する。従来の 誘電層として用いるために酸化物誘電層の形成は、 (I)〜 (ΠΙ)の工程を経るのが通 常である。
[0027] (I)所望の酸化物誘電層を製造するためのゾルーゲル溶液を調製するための溶液 調製工程。(II)前記ゾルーゲル溶液を基材表面に塗工し、酸素含有雰囲気中で 12 0°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中で 450°C〜550 °C X 5分〜 30分の条件で熱分解を行う工程を複数回繰り返し膜厚調整を行う塗工 工程。そして、この (II)の工程を、複数回繰り返し、所望の膜厚とする調整を行う。 (II I)次に、最終的焼成として 550°C〜800°C X 5分〜 60分の不活性ガス置換雰囲気 又は真空中での焼成処理を行い誘電層とする焼成工程。以上の工程を経て、酸ィ匕 物誘電層を形成していた。
[0028] 以上のことから分かるように、従来のゾルーゲル法を用いた酸ィ匕物誘電層の形成は 、焼成を行うのが最終段階における 1回のみである。これに対して、本件発明では、 1 単位工程の途中に 1回以上の予備焼成を設けて、酸化物誘電層を製造するのであ る。
[0029] (a)工程: この工程は、所望の酸ィ匕物誘電層を製造するためのゾルーゲル溶液を 調製するための溶液調製工程である。この工程に関して、特段の制限はなぐ市販の 調製剤を使用しても、自らが配合しても構わない。結果として、所望の前記酸化物誘 電層として、 (Ba Sr )TiO (0≤x≤ 1)膜又は BiZrO膜のいずれか得ることが出
l -x X 3 3
来ればよいのである。ここで、(Ba Sr )TiO (0≤x≤ 1)膜において、 x=0の場 合には BaTiO組成を意味し、 x= lの場合には SrTiO組成を意味するものとなる。 そして、この中間組成として、(Ba Sr )TiO等が存在する。
0. 7 0. 3 3
[0030] 更に、誘電層のリーク電流が発生するメカニズムを考えるに、ゾル—ゲル法で形成 した酸ィ匕物誘電層とした場合のリーク電流は、酸ィ匕物誘電層の結晶粒界及び格子欠 陥を経由して流れる可能性の高いことが判明してきた。即ち、酸化物誘電層の組織 が微細で、結晶粒界が多ぐ結晶内の内部欠陥密度が高い程、リーク電流は大きく なる。この点の解決策に関しては後述するが、酸化物誘電層の組成によっては、リー ク電流を小さくして、誘電層としての品質を向上させることが可能である。
[0031] 即ち、上記酸ィ匕物誘電層の結晶粒界及び粒内にマンガン、ケィ素、ニッケル、アル ミニゥム、ランタン、ニオブ、マグネシウム、スズから選ばれる一種又は二種以上を含 ませることが好ましい。これらの成分は、誘電層の内部では酸化物として存在してい ると考えられ、ゾルーゲル法で得られた酸ィ匕物誘電層の結晶粒界に偏祈させることを 一義とし、リーク電流の流路を遮断するために用いるのである。従って、これらの成分 を「リーク防止成分」と称する。このリーク防止成分の中でも、マンガンを用いることが 好ましい。このマンガンは、ゾルーゲル法で得られた酸化物誘電層の結晶粒界に偏 祈させる事が容易だ力 である。このとき当該酸化物誘電層に含ませるリーク防止成 分量は 0. Olmol%〜5. OOmol%とすることが好ましい。ここで、 2種以上の成分を 用いる場合には、その合計成分量がリーク防止成分量となる。当該リーク防止成分量 が 0. Olmol%未満の場合には、ゾル—ゲル法で得られた酸ィ匕物誘電層の結晶粒 界へのリーク防止成分の偏祈が不十分であり、良好なリーク電流の減少効果が得ら れない。一方、当該リーク防止成分量が 5. OOmol%を超える場合には、ゾルーゲル 法で得られた酸ィヒ物誘電層の結晶粒界へのリーク防止成分の偏祈が過剰になり、誘 電層が脆く靱性が失われ、エッチング法で上部電極形状等を加工する際のエツチン グ液シャワー等により誘電層破壊が起こる等の不具合が生じやすくなるのである。ま た、リーク防止成分量が過剰となると、以下に述べる製造方法での酸化物結晶組織 の成長が抑制される傾向もある。従って、リーク防止成分を、上述の範囲で含む組成 を採用することで、キャパシタとしての電気容量を大幅に上昇させ、リーク電流をより 小さくして長寿命化を達成するのである。なお、より好ましくは、当該酸化物誘電層に 含ませるリーク防止成分量は 0. 25mol%〜l. 50mol%である。より確実に酸化物 誘電層の品質を確保するためである。なお、酸化物誘電層とは、ぺロブスカイト構造 を持つ誘電膜のことであり、この酸化物誘電層に酸化マンガン成分等が含まれて ヽ るとの明示の無き限り、酸化マンガンを含まない。
[0032] また、マンガンを初めとするリーク防止成分が酸ィ匕物結晶格子内に置換配置する 場合も想定される。一般に酸ィ匕物誘電層は、低酸素分圧下での結晶化により酸素欠 損を生じる。このためチタンの価数力 価から 3価に還元され、この価数の異なるチタ ン原子間の電子ホッピングにより絶縁性が低下するとされる。しかし、適切な量のリー ク防止成分が、酸化物結晶内に置換固溶した場合、 2価ないし 3価の原子価配置を とり、酸素欠損を補償することができ、チタンの還元が起こらず絶縁性を向上させる効 果が期待できる。
[0033] そして、本件発明に係る方法で形成する酸化物誘電層は、厚さが 20ηπι〜2 /ζ mで あることが好ましい。この誘電層の厚さが薄いほど電気容量が向上するため、より薄 いほど好ましいのである。しかし、誘電層の厚さが 20nm未満となると、例え誘電層の 上記マンガン、ケィ素等の添加を行ったとしても、リーク電流を小さくする効果がなく なり、絶縁破壊が早期に起こるため長寿命化が出来ない。これに対し、誘電層が厚 いと絶縁信頼性が増すため、電気容量とのバランスによっては、誘電層は厚くて構わ ない。しかし、ゾルーゲル法で誘電層を形成する場合、工業的生産性を考慮すれば 2 m程度が現実的であり、更に巿場要求を含めて考えると 1 μ m程度が上限と思わ れる。なお、後述する酸ィ匕物誘電層の結晶組織のサイズを考慮すると、 50nm以上 の厚さとすることが、より好ましい。
[0034] (b)工程: この工程は、前記ゾルーゲル溶液を金属基材の表面に塗工し (以下の説 明上、「塗工」と称する。)、酸素含有雰囲気中で 120°C〜250°Cで乾燥し (以下の説 明上、「乾燥」と称する。)、酸素含有雰囲気中で 270°C〜390°Cで熱分解を行う(以 下の説明上、「熱分解」と称する。)一連の工程を 1単位工程とし、この 1単位工程を 複数回繰り返すにあたり、 1単位工程と 1単位工程との間に少なくとも 1回以上の 550 °C〜1000°Cの不活性ガス置換又は真空中での予備焼成処理を設けて膜厚調整を 行う塗工工程である。
[0035] 即ち、この工程では、塗工→乾燥→熱分解の連続した一連の工程を 1単位工程と 称している。そして、従来の方法では、単にこの 1単位工程を複数回繰り返して、最 終的に焼成していた。これに対し、本件発明では、 1単位工程を複数回繰り返す途 中に、少なくとも 1回以上の予備焼成工程を設けるのである。従って、例えば 6回の 1 単位工程を繰り返し行う場合で考えると、 1回の予備焼成工程を設けるとすれば 1単 位工程(1回目)→予備焼成工程→1単位工程 (2回目)→1単位工程 (3回目)→1単 位工程 (4回目)→1単位工程(5回目)→1単位工程 (6回目)のプロセスを採用する 等である。そして、 2回の焼成工程を設けるとすれば、 1単位工程(1回目)→予備焼 成工程→1単位工程 (2回目)→1単位工程 (3回目)→予備焼成工程→1単位工程( 4回目)→1単位工程(5回目)→1単位工程 (6回目)のプロセスを採用する等である。 更に、全ての 1単位工程間に焼成工程を設けるとすれば、 1単位工程(1回目)→予 備焼成工程→1単位工程 (2回目)→予備焼成工程→1単位工程 (3回目)→予備焼 成工程→1単位工程 (4回目)→予備焼成工程→1単位工程 (5回目)→予備焼成ェ 程→1単位工程 (6回目)のプロセスを採用することになる。
従来のゾルーゲル法で得られた酸ィヒ物誘電層の結晶状態は、微細な結晶粒が存 在し、結晶粒内に多数のボイドが確認出来る。これはゾル—ゲル液に含まれる有機 成分が、焼成時に蒸発気散するためであると考えられる。このような状態で、ウエット エッチングを行うと、エッチング液が誘電層に浸透しやすい。従って、上部電極をエツ チングによりパターユングするとき、誘電層を透過したエッチング液により基板(下部 電極の構成材)が浸食され、その浸食部位の誘電層が欠落し、消失する。これに対し て、この (b)工程を採用することにより、酸化物誘電層の組織が、膜密度が高く緻密 で、結晶粒内の構造欠陥の少ない状態になる。従って、上述のように上部電極をゥェ ットエッチング法でパター-ングしても、誘電層に対するエッチング液の浸透が起こり にくい為、上部電極をエッチングによりパターユングした後の誘電層が露出する予定 の部位に誘電膜が確実に観察され、基板 (下部電極の構成材)のエッチング溶出が 防止出来る。この結果、リーク電流は小さぐ高容量の誘電層を備えるキャパシタ回 路が得られる。ここで言う誘電層に対するエッチング液の浸透を最も効果的に防止す るのは、 6回の 1単位工程を繰り返し行う場合で考えると、予備焼成工程を可能な限り 早期に実施することが好ましい。従って、 1単位工程(1回目)→予備焼成工程→1単 位工程 (2回目)で行うことが理想的である。この予備焼成工程を 1回のみ行う場合で 考えると 1単位工程 (5回目)→予備焼成工程→1単位工程 (6回目)のように、最終焼 成に近づくほど予備焼成工程の持つ意味が最終焼成と変わらなくなり、予備焼成ェ 程を設ける効果が弱まる。
[0037] そして、酸ィ匕物誘電層の結晶組織は、可能な限り大きな粒径を持つことが好ましい 。粒径を可能な限り大きくできれば、リーク経路となる結晶粒界の存在比率を減少さ せることが出来るカゝらである。本件発明者等の研究によれば、結晶粒径に限定して言 えば、当該誘電層の粗大化結晶組織が厚さ方向及び平面方向に成長し、且つ、粒 径 (長径)が 50ηπ!〜 300nmの酸ィ匕物結晶組織を含むものとした場合に、リーク電流 が少なくなり、且つ高電気容量の誘電層となり、更に長期使用に耐える長寿命化が 達成出来る事が判明した。ここで言う粒径とは、誘電層の断面を、集束イオンビーム 加工し、透過型電子顕微鏡で 1000000倍で観察したときの観察像から直接観察し た粗大粒の長径を測定した結晶粒の大きさであり、厳密な意味での粒径とは言えな いが、粗大化した結晶粒の存在を明確にする為の指標としては何ら問題はない。観 察された粒径 (長径)が 50nm未満のものしか存在しない場合には、従来のゾルーゲ ル法で得られた酸化物誘電層と比較して、リーク電流の減少も、電気容量の増加も 顕著とならない。一方、誘電層を構成する酸化物結晶組織の粒径 (長径)が 300nm を超えるレベルの結晶粒を得るためには、極めて特殊な製造条件を適用しなければ ならず、実質的な工業的規模での生産が不可能な範囲である。
[0038] ここで、 1単位工程の塗工に関して述べる。ゾルーゲル溶液を金属基材の表面に塗 ェする際の塗工手段に関しては、特に限定を要さない。しかしながら、膜厚の均一性 及びゾル—ゲル溶液の特質等を考慮する限り、スピンコータを用いることが好ま ヽ
[0039] そして、ここで言う金属基材には、ニッケル層、ニッケル合金層、ニッケル層を表層 に備える複合箔、ニッケル合金層を表層に備える複合箔のいずれかを用いることが 好ましい。これらを好ましく使用出来るのは、(1)金属箔としての入手が可能で、その 箔状態のままで、その表面にゾル—ゲル法による誘電層の形成が可能である。(2)ゾ ル ゲル法で誘電層を形成するときに負荷される過酷な熱履歴に対しての耐酸化性 、抗軟化特性が優れている。(3)ニッケル合金組成を変化させることで、一定レベル で誘電層との密着性が制御出来る。(4)エッチング法により下部電極形状を形成す るときにファインなキャパシタ回路の形成が可能となる。
[0040] ここで言うニッケル層又はニッケル合金層は、主に金属箔を用いることを意図してい る。従って、ニッケル層とは、所謂純度が 99. 0% (その他、不可避不純物)以上の純 ニッケル箔で形成される事が好ましぐ最も好ましくは 99. 9%以上である。ニッケル 箔の純度が上昇するほど、ニッケル箔と誘電層との密着安定性が向上するのである 。そして、ニッケル合金層とは、例えばニッケル一リン合金を用いて形成される層であ る。ここで言うニッケル—リン合金のリン含有量は 0. lwt%〜l lwt%である事が好ま しい。ニッケル—リン合金層のリン成分は、キャパシタ層形成材の製造及び通常のプ リント配線板の製造プロセスにおいて高温負荷されることがあれば、誘電層の内部に 拡散し、誘電層との密着性を劣化させ、誘電率にも変化を与えていると考えられる。 しかしながら、適正なリン含有量を備えたニッケル—リン合金層は、キャパシタとして の電気特性を向上させる。リン含有量が 0. lwt%未満の場合には、純ニッケルを用 いた場合と変わらないものとなり、合金化することの意義が失われるのである。これに 対し、リン含有量が l lwt%を超えると、誘電層の界面にリンが偏祈し、誘電層との密 着性が劣化し、剥離しやすいものとなる。従って、リン含有量は、 0. lwt%〜l lwt %の範囲が好ましい。そして、誘電層とのより安定した密着性を確保するためには、リ ン含有量が 0. 2wt%〜3wt%の範囲であれば工程に一定のバラツキがあっても安 定した品質のキャパシタ回路の形成が可能となる。なお、最適な範囲を敢えて指摘 するならば、リン含有量が 0. 25wt%〜lwt%で最も良好な誘電層との密着性を確 保し、同時に良好な誘電率をも確保出来るのである。なお、本件発明におけるリン含 有量は、 [P成分重量] Z[N诚分重量] X 100 (wt%)として換算した値である。
[0041] そして、本発明における金属基材には、ニッケル箔およびニッケル合金箔の他、二 ッケル層を表層に備える複合箔、ニッケル合金層を表層に備える複合箔を用いること も可能である。即ち、金属箔の最表層に、これらニッケル若しくはニッケル合金層を備 えた複合箔の如きものも含む概念として記述している。例えば、金属基材を構成する 材料として、銅箔の表面にニッケル層若しくはニッケル合金層を備えた複合箔を用い ることもできる。また、このニッケル層又はニッケル合金層は、箔の片面若しくは両面 に設けてもよい。
[0042] このような物性を備える限り、フッ素榭脂基板、液晶ポリマー等を基板材料としたプ リント配線板の製造プロセスで用いられる 300°C〜400°Cの高温加工プロセスを経て も強度の劣化は殆ど無い。結果として、この金属箔ゃ複合箔を金属基材として用い、 その表面に誘電層を形成しても金属基材の品質劣化も殆ど無いことになる。なお、本 件発明に言うニッケル箔及びニッケル合金箔の結晶組織は、結晶粒が可能な限り細 力べ強度を向上させたものであることが好ましい。更に具体的に言えば、圧延-ッケ ル箔が引張り強さの点で好ましぐ電解ニッケル箔の場合には平均結晶粒径 0. 5 μ m以下のレベルに微細化され、機械的強度の高!、物性を備えることが好ま 、ので ある。
[0043] そして、金属基材の厚みはトータル 1 μ m〜100 μ mであることが好ましい。上記厚 みが 1 m未満では、キャパシタ回路を形成したときの電極としての信頼性に著しく 欠け、その表面へ誘電層を形成する事が極めて困難となる。一方、 100 mを超える 厚みとすることには、実用上の要求が殆どない。また、第 2導電層の厚さを 10 m以 下とする場合には、ハンドリングが困難となる。そこで、第 2導電層を構成する金属箔 力 接合界面を介して、キャリア箔と張り合わせられたキャリア箔付金属箔を用いるこ とが好ましい。キャリア箔は、本件発明に言うキャパシタ層形成材にカ卩ェして以降の 段階で除去すれば良い。また、ここで言うニッケル層を表層に備える複合箔又は-ッ ケル合金層を表層に備える複合箔の場合には、そのニッケル層又はニッケル合金層 は、双方の複合箔のトータル厚さが 1 m〜100 mであることを前提とすると、 0. 1 μ m〜3 μ mとすることが好ましい。ニッケル層又はニッケル合金層の厚さが 0. l ^ m 未満の場合には、ゾルーゲル法で誘電層を形成するときに負荷される過酷な熱履歴 に対しての耐酸ィ匕性を得ることが出来ない。一方、ニッケル層又はニッケル合金層の 厚さが 3 mを超える場合には、コスト的に見て通常のニッケル箔又はニッケル合金 箔を用いる場合と大差無くなるからである。
[0044] 以上に述べてきた金属基材のそれぞれの製造方法に関しては、特段の限定はな い、通常考え得る全ての方法を採用することが可能である。例示的に示すと、ニッケ ル箔又はニッケル合金箔は、電解法若しくは圧延法で製造したものを用いることが可 能である。これらの製造方法に関して、特に限定はない。特に、圧延法は、インゴット の成分を冶金的プロセスで調整し、それを適当な焼鈍作業を行!ヽつつ圧延ロールで 箔状へと加工するものであり、ニッケル合金箔の製造には有利であり、従来からの手 法を採用すれば足りるのである。更に、ニッケル層を表層に備える複合箔又は-ッケ ル合金層を表層に備える複合箔の場合には、銅箔等の金属箔の表面に、以下に言 う電解法、スパッタリング蒸着法、化学気相反応法等でニッケル層又はニッケル合金 層を形成する事が出来る。
[0045] 例えば、電解法の場合には、その電解液、電解条件等により析出する金属組織が 異なり、結果として物理的強度にも影響を与える。し力しながら、ニッケル箔又は-ッ ケル層を形成する場合は、ニッケルメツキ液として知られる溶液を広く使用することが 可能である。例えば、(i)硫酸ニッケルを用いニッケル濃度が 5〜30gZl、液温 20〜 50°C、 pH2〜4、電流密度 0. 3〜: LOAZdm2の条件、(ii)硫酸ニッケルを用い-ッ ゲノレ濃度力 s5〜30g/l、ピ Pジン酸カジクム 50〜500g/l、 ί夜温 20〜50oC、 pH8〜l 1、電流密度 0. 3〜: LOAZdm2の条件、(iii)硫酸ニッケルを用いニッケル濃度が 10 〜70gZl、ホウ酸 20〜60gZl、液温 20〜50。C、 pH2〜4、電流密度 l〜50AZd m2の条件、その他一般のワット浴の条件とする等である。
[0046] そして、ニッケル一リン合金箔又はニッケル一リン合金層を電解で製造する場合に は、リン酸系溶液を電解液として用いる。この場合、(i)硫酸ニッケル濃度 120gZl〜 180gZl、塩ィ匕ニッケル濃度 35gZl〜55gZl、 H PO
3 4濃度 3gZl〜5gZl、 H PO
3 3 濃度 2gZl〜4gZl、液温 70°C〜95°C、 pHO. 5〜1. 5、電流密度 5AZdm2〜50A Zdm2の条件、(ii)硫酸ニッケル濃度が 180gZl〜280gZl、塩ィ匕ニッケル濃度 30g Zl〜50gZl、 H BO濃度 16gZl〜25gZl、 H PO
3 3 3 3濃度 lgZl〜5gZl、液温 45
°C〜65°C、電流密度 5AZdm2〜50AZdm2の条件等を採用するのである。また、 市販の無電解メツキ液を用 ヽて、無電解法にてニッケル -リン合金層を形成する事も 可能であるが製膜速度の点で工業的生産性を満足しない。
[0047] 次に、 1単位工程の乾燥に関して述べる。ゾル—ゲル溶液の塗工が完了すると、酸 素含有雰囲気中で 120°C〜250°Cで乾燥する。このとき乾燥温度が 120°C未満とな ると、工業的に求められる時間内での乾燥が不十分となり、後の熱分解後の誘電層 表面に粗れが生じる場合が多くなる。一方、乾燥温度を 250°Cを超えるものとすると、 乾燥状態が不均一に成りやすぐその結果、後の熱分解反応が不均一になり得られ る誘電層の場所的な品質バラツキを生じやすくなる。そして、この乾燥における時間 は、 30秒〜 10分の範囲を採用することが好ましい。上記温度範囲の上限値である 2 50°Cを採用しても、乾燥時間が 30秒未満の場合には十分な乾燥状態が得られな 、 。また、上記温度範囲の下限値である 120°Cを採用しても 10分を超える乾燥時間と すると、後の熱分解反応が不均一になり得られる誘電層の場所的な品質バラツキを 生じやすくなる。この乾燥及び後述する熱分解を行うときには、酸素含有雰囲気で行 う。即ち、還元雰囲気で行うと有機物の分解が促進されないからである。
[0048] 本件発明に係る製造方法にお!、て乾燥で 120°C〜250°C及び熱分解で 270°C〜 390°Cという低温条件を採用することで、もう一つの大きな効果を得ることが出来る。 図 5に透過電子顕微鏡観察像を示している力 ここで下部電極 4と誘電層 1との界面 に、異相 5 (図 5の下部電極 4と誘電層 1との界面にあるコントラストの異なる層)が確 認される。この異相は乾燥温度及び熱分解温度を高くすると発生しやすい傾向にあ り、この異相が発生すると、誘電層と下部電極との密着性が損なわれ且つ誘電特性 が劣化する傾向がある。この異相は酸ィ匕ニッケル、その他の複合金属酸化物等であ ると推測しているが詳細は不明である。これに対し、乾燥に上記低温乾燥及び低温 熱分解の条件を採用すると、安定して図 6の透過電子顕微鏡観察像のように、異相 のない界面を形成することができ、誘電層 1と下部電極 4との安定した密着性及び良 好な誘電特性が得られるのである。
[0049] 更に、 1単位工程の熱分解に関して述べる。上記乾燥が終了すると、酸素含有雰 囲気中で 270°C〜390°Cの温度で熱分解を行う。ここで、採用した熱分解温度が極 めて特徴的である。従来の熱分解温度には 450°C〜550°Cの温度範囲が採用され てきた。これに対し、本件発明に係る製造方法では、金属基材の余分な酸化を防止 するため 270°C〜390°Cという低温域での熱分解温度を採用しているのである。ここ で熱分解温度を 270°C未満とすると、いかに長時間の加熱を続けても良好な熱分解 が起こりにくぐ生産性に欠けると共に、良好なキャパシタ特性が得られない。一方、 誘電層は、金属基材の表面上に形成するものであり、 390°Cを超える加熱を行うと、 誘電層と金属基材との界面に於いて、金属基材の表面の酸ィ匕が顕著に見られるよう になる。し力しながら、大量生産を行う上での工程のバラツキと品質の安全性を考慮 すると、それ以下の温度である 370°C程度を上限とする事が好ましい。そして、加熱 時間は、採用する分解温度どノル ゲル溶液の性状によって決められるものである 力 5分〜 30分の加熱温度範囲を採用することが望ましい。上記温度範囲を採用す ることを前提として、 5分未満の加熱では十分な熱分解が行えない。また、加熱時間 が 30分を超えると、上記温度範囲でも金属基材表面の酸ィ匕が進行するのである。
[0050] そして、上述した 1単位工程と 1単位工程との間に設ける予備焼成工程は、 550°C 〜1000°Cの不活性ガス置換又は真空中での焼成処理を行う。この条件は、以下に 述べる(c)工程とほぼ同様であるため、その説明で数値の臨界的意義等を述べること とする。なお、この予備焼成工程における焼成時間は、 2分〜 60分の時間を採用す ることが好ましい。この焼成時間に関しても後述する。
[0051] (c)工程: この工程は、最終的に 550°C〜1000°Cの不活性ガス置換又は真空中で の焼成処理を行 ヽ誘電層とする焼成工程である。この焼成工程が所謂本焼成工程 であり、この焼成を経て、最終的な誘電層となる。この焼成工程では、金属基材の酸 化劣化を防止するため、不活性ガス置換雰囲気又は真空中で加熱を行う。このとき の加熱温度には、 550°C〜1000°Cの条件を採用する。この温度条件未満の加熱で は、工業的に求められる焼成時間内での焼成が困難であり、金属基材との密着性に 優れ、適正な緻密さと適度な粒度の結晶組織を備える誘電層が得られな ヽのである 。そして、この温度条件を超える過剰の加熱温度を採用すると、誘電層の劣化及び 基材の物理的強度の劣化が進行し、キャパシタ特性である高 ヽ電気容量及び長寿 命化が図れなくなる。なお、この焼成温度での焼成時間としては 5分〜 60分とするこ とが好ましい。上記焼成温度の上限温度(1000°C)を採用しても、 5分未満の焼成時 間では、十分な焼成が行えず、電気容量の大きな良好な誘電層が得られない。一方 、 60分を超える未満の焼成時間では、上記焼成温度の下限温度(550°C)を採用し ても、電気容量の大きな良好な誘電層が得られず、誘電層が脆化しやすくなる。
[0052] 以上のような方法で製造した誘電層は、金属基材の表面に直接誘電層が形成され ており、金属基材と誘電層との間にバッファ層が存在しない。従って、製造工程が複 雑ィ匕する事もなくトータル製造コストの上昇はなぐし力も、ノ ッファ層が存在しないた め誘電層としてのトータル厚さも薄く高容量の誘電層が得られ易いという利点がある。
[0053] <本件発明に係るキャパシタ層形成材>
本件発明に係るキャパシタ層形成材は、上部電極形成に用いる第 1導電層と下部 電極形成に用いる第 2導電層との間に誘電層を備えるキャパシタ層形成材において 、当該誘電層を上述の製造方法の ヽずれかに記載の酸化物誘電層の形成方法によ り得られたものであることが好ましい。即ち、金属基材に前記下部電極形成に用いる 第 2導電層となる金属箔等を用いて、その表面に上述の誘電層の形成方法によって 酸化物誘電層を形成する。そして、得られた誘電層の上に第 1導電層を形成し、キヤ パシタ層形成材とするのである。ここで誘電層の上に第 1導電層を形成する方法とし ては、金属箔を用いて張り合わせる方法、メツキ法で導電層を形成する方法、スパッ タリング蒸着等の方法を採用することが可能である。
[0054] <本件発明に係るキャパシタ層形成材を用いたプリント配線板 >
そして、上記本件発明に係るキャパシタ層形成材を用いることで、高品質の内蔵キ ャパシタ層を備えたことを特徴とするプリント配線板を得ることが出来る。
[0055] 本件発明に係るキャパシタ層形成材は、多層プリント配線板の内蔵キャパシタ層の 形成に好適に用いることが出来る。当該キャパシタ層形成材の第 1導電層と第 2導電 層をキャパシタ回路形状にエッチング法で形成し、多層プリント配線板の構成材料と して用いるのである。また、第 2導電層に上述のニッケル又はニッケル合金を用いるこ とで、誘電層との密着性に優れた下部電極を形成することが可能となり、当該下部電 極は耐熱性に優れた素材であるため、 300°C〜400°Cの範囲の熱間プレス加工を 複数回経ても、酸化劣化も起こらず、物性変化も起こしにくいものである。この本件発 明に係るキャパシタ層形成材を用いての内蔵キャパシタ回路を備えるプリント配線板 の製造方法に関して、特段の限定はなぐあらゆる方法を採用する事が可能となる。
[0056] ここでプリント配線板を製造する際に製造方法の一例を示す。例えば、図 7 (a)に示 すキャパシタ層形成材 11の片面の第 1導電層 12を整面し、その両面にドライフィル ムを張り合わせて、エッチングレジスト層 21を形成する。そして、その第 1導電層の表 面のエッチングレジスト層に、上部電極を形成するためのエッチングパターンを露光 し、現像する。そして、塩化銅エッチング液でエッチングして、図 7 (b)に示すように上 部電極 15を形成する。
[0057] そして、上部電極 15の形成後にエッチングレジストを回路表面に残留させた状態 で、回路部以外の領域の露出した誘電層の除去を行う。このときの誘電層の除去方 法は、ウエットブラスト処理を用いる事が好ましい。このウエットブラスト処理が終了す ると、エッチングレジストの剥離を行い、水洗し、乾燥し、図 7 (c)に示す状態とする。
[0058] 上記誘電層除去の終了したキャパシタ層形成材は、露出した誘電層を除去して、 深くなつた上部電極間ギャップを埋設する必要がある。そこで、図 8 (d)に示すように 、キャパシタ層形成材の表面に絶縁層及び導電層を設けるため、銅箔 16の片面に 8 0 m程度の厚さの半硬化榭脂層 17を備えた榭脂層付銅箔 18を重ね合わせて、 18 0°C X 60分の加熱条件下で熱間プレス成形し、外層に銅箔層 16と絶縁層 17'と張り 合わせて、図 8 (e)に示す状態とする。そして、図 8 (e)に示す外層の第 2導電層 14を エッチングカ卩ェし、下部電極 19とし、図 8 (f)に示す状態とする。
[0059] 次に、外層に位置する銅箔層 16にレーザー加工法による穴明けを行い、銅メツキ を行うことにより銅メツキ層 24を設け、ビアホール 23を形成し、エッチングカ卩ェして図 9 (g)の状態とする。そして、図 9 (h)に示すように、榭脂層付銅箔 18を重ね合わせて 、 180°C X 60分の加熱条件下で熱間プレス成形し、外層に銅箔層 16と絶縁層 17と を張り合わせ、図 10 (i)に示す状態とする。
[0060] そして、図 10 (i)に示す外層の銅箔層 16にレーザー加工法による穴明けを行い、 銅メツキを行うことにより銅メツキ層 24を設け、ビアホール 23を形成し、エッチングカロ ェして図 10 (j)の状態とする。このときのエッチング方法及びビアホール形成等に関 しても、定法を採用する事が出来る。以上のようにして、内蔵キャパシタ回路を備える プリント配線板 10を製造できる。なお、ここで明記しておくが、本件発明に係るプリン ト配線板の製造は、上記製造方法に限定して解釈されるものではなぐあらゆる製造 方法を採用することが可能である。以下、実施例を説明する。
実施例 1
[0061] この実施例では、金属基材(下部電極形成層)であるニッケル箔の表面に、上記酸 化物誘電層を形成し、更に当該誘電層の表面に上部電極形成層を設けキャパシタ 層形成材を製造した。そして、このキャパシタ層形成材を用いてエッチング法でキヤ パシタ回路を形成し、各種誘電特性の評価を行った。
[0062] <金属基材 (下部電極形成層)の製造 >
ここでは、圧延法で製造した 50 m厚さのニッケル箔を使用した。なお、圧延法で 製造したニッケル箔の厚さはゲージ厚さとして示したものである。このニッケル箔が、 キャパシタ層形成材となったときの第 2導電層を構成することになる。
[0063] <誘電層の形成 >
当該ニッケル箔の表面にゾル ゲル法を用 ヽて誘電層を形成した。ゾル ゲル法 で誘電層を形成する前のニッケル箔は、前処理として、 250°C X 15分の加熱を行い 、紫外線の 1分間照射を行い、表面の清浄ィ匕を図った。
[0064] (a)工程: この溶液調製工程では、ゾル一ゲル法に用いるゾル一ゲル溶液を調製し た。ここでは、三菱マテリアル株式会社製の商品名 BST薄膜形成剤 7wt%BST を用いて、 Ba Sr TiOの組成の酸化物誘電層を得られるように調製した。
0. 7 0. 3 3
[0065] (b)工程: この工程では、前記ゾル—ゲル溶液を金属基材の表面に塗工し、酸素含 有雰囲気中で 150°C X 2分の条件で乾燥し、酸素含有雰囲気中で 330°C X 15分の 条件で熱分解を行う一連の工程を 1単位工程とした。そして、この 1単位工程を 6回繰 り返すにあたり、 1単位工程と 1単位工程との間に少なくとも 1回以上の 650°C X 15分 の不活性ガス置換での予備焼成処理を設けて膜厚調整を行った。そして、複数の試 料として、試料 1 - 1〜試料 1 - 8を得た。
[0066] 試料 1 1及び試料 1 2に対しては、 1回目の 1単位工程と 2回目の 1単位工程と の間に 1回の予備焼成工程を設けたものである。
試料 1—3に対しては、 2回目の 1単位工程と 3回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである。
試料 1—4に対しては、 3回目の 1単位工程と 4回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである。
試料 1—5に対しては、 4回目の 1単位工程と 5回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである。 試料 1—6に対しては、 1回目の 1単位工程と 2回目の 1単位工程との間及び 3回目 の 1単位工程と 4回目の 1単位工程との間の計 2回の予備焼成工程を設けたものであ る。
そして、試料 1 - 7及び試料 1 -8に対しては、 1回目の 1単位工程力も 6回目の 1単 位工程との間の各工程間に計 5回の予備焼成工程を設けたものである。
[0067] (c)工程: そして、上記試料 1 1、試料 1 3、試料 1 4、試料 1 5、試料 1— 6、 試料 1 7の各試料を 650°C X 15分の不活性ガス置換雰囲気(窒素置換雰囲気)で 焼成処理を行い、金属基材であるニッケル箔の表面に誘電層を形成した。また、試 料 1― 2及び試料 1 - 8の試料は 700°C X 30分の不活性ガス置換雰囲気(窒素置換 雰囲気)で焼成処理を行 ヽ、金属基材であるニッケル箔の表面に誘電層を形成した
[0068] <上部電極の形成 >
以上のようにして、各試料に形成した誘電層の上に、スパッタリング蒸着法により 2 IX m厚さの銅層を第 1導電層として形成し、誘電層の両面に第 1導電層と第 2導電層 とを備える 8種のキャパシタ層形成材とした。
[0069] <キャパシタ回路の形成 >
前記各キャパシタ形成材の第 1導電層の表面にエッチングレジスト層を設け、上部 電極形状を形成するための、エッチングパターンを露光し、現像した。その後、塩ィ匕 銅系銅エッチング液で第 1導電層をエッチングして、エッチングレジスト剥離を行うこ とで、上部電極面積が lmm X 1mmサイズと上部電極面積力 mm X 4mmサイズの 各 100個のキャパシタ回路を形成した。
[0070] <誘電特性の評価 >
電極歩留り: キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、 1mm X lmmサイズのキャパシタ回路 の生産歩留まりは 80%〜100%であり、 4mm X 4mmサイズのキャパシタ回路の生 産歩留まりは 10%〜83%であった。
[0071] 電気容量密度: 初期の平均容量密度は 1330nFZcm2〜1920nFZcm2と非常に 高い電気容量を示した。
[0072] 誘電損失: キャパシタ回路の誘電損失を測定すると、 2. 2%〜16%の範囲であつ た。
[0073] エッチング後の誘電層の残留: キャパシタ回路を形成した後の回路間ギャップに誘 電層が残留しているカゝ否かを調べた。この残留の有無を調べるにあたっては、金属 顕微鏡で回路間を見ることにより行う。誘電層が残留している場合には、虹色の干渉 色が観察出来る。この結果、試料 1—1〜試料 1—8のいずれの場合も誘電層の残留 が確認出来た。
[0074] 誘電層の結晶化レベル: 誘電層の表面を X線回折法 (CuKひ)で測定し、テトラゴ ナル構造で指数づけした(101)面のピークの半値幅を測定することで、結晶化レべ ノレの旨標とした。その結果、 0. 268deg.〜0. 299deg.の値となった。この結果力ら 見れば、 当該(101)面のピークの半値幅が、 0. 3deg.以下であれば、実用上問 題の無い結晶化が出来ていると考えられる。以下の、実施例 2においても、誘電層の 形成までは同じプロセスを採用している。従って、この(101)面のピークの半値幅の 値は同じとなる事を明記しておく。
[0075] 透過型電子顕微鏡による誘電層の観察: 試料 1—1及び試料 1—6のキャパシタ層 形成材の断面を、集束イオンビーム加工し、透過型電子顕微鏡で観察した。この観 察像を図 1及び図 2に示す。この試料 1—1の断面である図 1から明らかなように、上 部電極 3と下部電極 4との間の誘電層 1中で、 1単位工程を終了した後に予備焼成を 行った第 1層目 2は、他の層と明瞭に区分して観察される。そして、試料 1—6の断面 である図 2は、 3層(第 1層目 2,第 2層目 2' ,第 3層目 2' ' )に分かれているように観察 される。
[0076] 以上のように、試料 1 1の断面像(図 1)では第 1層目 2が他の層と明瞭に区分して 観察される。これに対し、試料 1—6の断面像(図 2)では、 3層に分かれているように 見えるものの、その結晶粒子は試料 1 - 1に比べて柱状的な成長を行って 、るように 見え、 3層の区分は明瞭とはいえない。しかし、本件発明者等は、リーク電流を効果 的に防止する等の種々の観点から考えて、誘電層内には極力ボイドのような欠陥が 存在しに方がよいと考える。このように考えれば、層状になっている部分には、ボイド 等の欠陥が多く含まれる部分と考えられ、出来る限り層が明瞭に確認できない方が 良い。ここで、図 3に示す試料 1—7の断面を見るに、試料 1—6の断面像(図 2)と比 ベても、さらに結晶粒子の柱状的な成長が認められ、予備焼成ごとの不連続性がほ とんど見られない。即ち、これらの試料の調整条件から判断すると、試料 1 1および 1 6についても最終の結晶化温度を高ぐ時間を長めに設定することで、層間の連 続性を膜厚方向にも均一な誘電層の形成が出来ると考えられる。
[0077] 以上に述べてきた各特性は、後述する比較例 1と対比可能なように表 1に纏めて掲 載した。
実施例 2
[0078] この実施例では、金属基材(下部電極形成層)であるニッケル箔の表面に、上記酸 化物誘電層を形成し、更に当該誘電層の表面に、マスク法で上部電極を形成しキヤ パシタ回路とし、各種誘電特性の評価を行った。
[0079] <金属基材 (下部電極形成層)の製造 >
ここでは、実施例 1と同じ、圧延法で製造した 50 m厚さのニッケル箔を使用した。 このニッケル箔が、キャパシタ層回路を形成したときの下部電極を構成することになる
[0080] <誘電層の形成 >
当該ニッケル箔の表面に実施例 1と同様のゾルーゲル法及びゾル ゲル液を用 Vヽ て誘電層を形成した。従って、実施例 1の場合と同様の誘電層が得られているはず であり、ここでの重複した説明は省略する。そして、複数の試料として、試料 2— 1〜 試料 2— 8を得た 0
[0081] 試料 2— 1及び試料 2— 2に対しては、 1回目の 1単位工程と 2回目の 1単位工程と の間に 1回の予備焼成工程を設けたものである。
試料 2— 3に対しては、 2回目の 1単位工程と 3回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである。
試料 2— 4に対しては、 3回目の 1単位工程と 4回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである。
試料 2— 5に対しては、 4回目の 1単位工程と 5回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである。
試料 2— 6に対しては、 1回目の 1単位工程と 2回目の 1単位工程との間及び 3回目 の 1単位工程と 4回目の 1単位工程との間の計 2回の予備焼成工程を設けたものであ る。
そして、試料 2— 7及び試料 2— 8に対しては、 1回目の 1単位工程力 6回目の 1単 位工程との間の各工程間に計 5回の予備焼成工程を設けたものである。
[0082] (c)工程: そして、上記試料 2— 1、試料 2— 3、試料 2— 4、試料 2— 5、試料 2— 6、 試料2— 7の各試料を650で X 15分の不活性ガス置換雰囲気(窒素置換雰囲気)で 焼成処理を行い、金属基材であるニッケル箔の表面に誘電層を形成した。また、試 料 2— 2及び試料 2— 8の試料は 700°C X 30分の不活性ガス置換雰囲気(窒素置換 雰囲気)で焼成処理を行 ヽ、金属基材であるニッケル箔の表面に誘電層を形成した
[0083] <キャパシタ回路の形成 >
以上のようにして、各試料に形成した誘電層の上に、上部電極を形成する位置を 上部電極形状に開口した蒸着用メタルマスクを配して、スパッタリング蒸着法により 2 /z m厚さの銅層を上部電極として形成し、キャパシタ回路を形成した。このとき、上部 電極面積が 1mm X 1mmサイズと上部電極面積力 mm X 4mmサイズの各 100個 のキャパシタ回路を形成した。
[0084] <誘電特性の評価 >
電極歩留り: キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、 1mm X lmmサイズのキャパシタ回路 の生産歩留まりは 60%〜100%であり、 4mm X 4mmサイズのキャパシタ回路の生 産歩留まりは 10%〜70%であった。
[0085] 電気容量密度: 初期の平均容量密度は 1040nFZcm2〜1710nFZcm2と非常に 高い電気容量を示した。
[0086] 誘電損失: キャパシタ回路の誘電損失を測定すると、 2. 8%〜7. 5%の範囲であつ [0087] 誘電層の結晶化レベル: 実施例 1と同様であるため、記載を省略する。
[0088] 以上に述べてきた各特性の内、電気特性に関しては、ヒュ—レッドパッカード社製
4261A LCRメータ(lkHz、 IV)で測定し、後述する比較例 2と対比可能なように表
2に纏めて掲載した。
比較例
[0089] [比較例 1]
この比較例 1では、実施例 1と同様の製造フローを採用しているが、(b)工程、 (c) 工程が異なる。従って、異なる工程に関してのみ説明する。
[0090] (b)工程: この工程では、前記ゾルーゲル溶液を金属基材であるニッケル箔の表面 に塗工し、酸素含有雰囲気中で 150°C X 2分の条件で乾燥し、酸素含有雰囲気中 で 330°C X 15分の条件で熱分解を行う一連の工程を 1単位工程とした。そして、この 1単位工程を 6回繰り返し、膜厚調整を行った。そして、 3つの試料を得た。
[0091] (c)工程: そして、上記試料の一つは 650°C X 15分の不活性ガス置換雰囲気(窒 素置換雰囲気)で焼成処理を行 ヽ、金属基材であるニッケル箔の表面に誘電層を形 成し試料 3—1とした。また、上記試料の一つは 650°C X 30分の不活性ガス置換雰 囲気(窒素置換雰囲気)で焼成処理を行 、、金属基材であるニッケル箔の表面に誘 電層を形成し試料 3— 2とした。更に、上記試料の一つは 700°C X 60分の不活性ガ ス置換雰囲気 (窒素置換雰囲気)で焼成処理を行 ヽ、金属基材であるニッケル箔の 表面に誘電層を形成し試料 3— 3とした。以下、実施例 1と同様に、エッチング法を用 V、てキャパシタ回路を製造した。
[0092] <誘電特性の評価 >
電極歩留り: 実施例 1と同様にしてキャパシタ回路を形成した後に、各試料の 100 個のキャパシタ回路に、所定の電圧を負荷して、層間耐電圧測定を行い、上部電極 と下部電極との間でのショート現象の見られない割合をみた。その結果、 lmm X lm mサイズのキャパシタ回路の生産歩留まりは 25%〜80%であり、 4mm X 4mmサイ ズのキャパシタ回路の生産歩留まりは 0%であった。
[0093] 電気容量密度: 初期の平均容量密度は 1715nFZcm2〜2090nFZcm2と非常に 高い電気容量を示した。 [0094] 誘電損失: キャパシタ回路の誘電損失を測定すると、 20%を超えていた。
[0095] エッチング後の誘電層の残留: 実施例 1と同様に評価した結果、試料 3—1〜試料 3
3の 、ずれの場合も誘電層は残留して 、なかった。
[0096] 誘電層の結晶化レベル: 実施例 1と同様に、誘電層のテトラゴナル構造で指数づけ した(101)面のピークの半値幅を測定することで、結晶化レベルの指標とした。その 結果、 0. 337deg.〜0. 683deg.の値となった。以下の、 it較 f列 2にお!/、ても、誘 電層の形成までは同じプロセスを採用している。従って、この(101)面のピークの半 値幅の値は同じとなる事を明記しておく。
[0097] 透過型電子顕微鏡による誘電層の観察: 試料 3— 1のキャパシタ層形成材の断面 を、実施例 1と同様に集束イオンビーム加工し、透過型電子顕微鏡で観察した。この 観察像を図 4に示す。この試料 3—1の断面である図 4から明らかなように、誘電層 1 は、結晶粒径が 50nm以下であり、極めて細かな結晶で構成されているように観察出 来る。
[0098] 以上に述べてきた各特性は、上記実施例 1と対比可能なように表 1に纏めて掲載し た。
[0099] [表 1]
Figure imgf000027_0001
[0100] [比較例 2]
この比較例 2では、実施例 2と同様の製造フローを採用しているが、(b)工程、 (c) 工程が異なる。従って、異なる工程に関してのみ説明する。
[0101] (b)工程: この工程では、前記ゾルーゲル溶液を金属基材であるニッケル箔の表面 に塗工し、酸素含有雰囲気中で 150°C X 2分の条件で乾燥し、酸素含有雰囲気中 で 330°C X 15分の条件で熱分解を行う一連の工程を 1単位工程とした。そして、この 1単位工程を 6回繰り返し、膜厚調整を行った。そして、 3つの試料を得た。
[0102] (c)工程: そして、上記試料の一つは 650°C X 15分の不活性ガス置換雰囲気(窒 素置換雰囲気)で焼成処理を行 、、金属基材であるニッケル箔の表面に誘電層を形 成し試料 4—1とした。また、上記試料の一つは 650°C X 30分の不活性ガス置換雰 囲気(窒素置換雰囲気)で焼成処理を行い、金属基材であるニッケル箔の表面に誘 電層を形成し試料 4— 2とした。更に、上記試料の一つは 700°C X 60分の不活性ガ ス置換雰囲気 (窒素置換雰囲気)で焼成処理を行 、、金属基材であるニッケル箔の 表面に誘電層を形成し試料 4— 3とした。以下、実施例 2と同様にマスク法を用いてキ ャパシタ回路を製造した。 [0103] <誘電特性の評価 >
電極歩留り: キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、 1mm X lmmサイズのキャパシタ回路 の生産歩留まりは 50% 90%であり、 4mm X 4mmサイズのキャパシタ回路の生産 歩留まりは 0% 20%であった。
[0104] 電気容量密度: 初期の平均容量密度は 1010nFZcm2 1240nFZcm2と非常に 高 、電気容量を示した。
[0105] 誘電損失: キャパシタ回路の誘電損失を測定すると、 5% 8%の範囲であった。
[0106] 誘電層の結晶化レベル: 比較例 1と同様であるため、記載を省略する。
[0107] 以上に述べてきた各特性は、上記実施例 2と対比可能なように表 2に纏めて掲載し た。
[0108] [表 2]
Figure imgf000028_0001
[0109] <実施例と比較例との対比 >
以下、実施例と比較例との対比を行うにあたり、上記実施例及び比較例は、キャパ シタ形状の形成にエッチング法とマスク法との両者を用いた理由に関して、述べてお く。本件発明に係る製造方法の予備焼成の本質的な効果は、エッチング時にエッチ ング液が膜中を通過し基板にダメージを与えるから、この現象による誘電層自体の損 傷 (具体的には誘電層がなくなってしまうこと)を防ぐことができるという点にある。この 現象のみの評価を行うのであれば、エッチング法で作成したキャパシタの評価結果 だけで足りると考える。
[0110] しかし、敢えてマスク法によるキャパシタ形成を行い、その評価結果を示したのは、 エッチング法では評価の信頼性の損なわれる容量密度に関して、予備焼成プロセス を採用して得られたキャパシタ回路の優位性を示すためである。即ち、エッチング法 では誘電層の損傷により誘電損失が大きぐリーク電流が大きくなる傾向にある。係る 場合の容量密度は、真の容量密度とは考え難ぐエッチングを行わないマスク法で得 られたキャパシタの方が真の誘電特性を示すと考えられる。
[0111] 実施例 1と比較例 1との対比: 実施例 1と比較例 1とは、エッチング法を用いてキャパ シタ回路を形成したときの評価結果である。この表 1から明らかなように、電気容量密 度のみを見ると比較例 1 (試料 3— 1〜試料 3— 3)の方が、実施例 1 (試料 1 1〜試 料 1 8)に比べて高くなつている。し力しながら、誘電損失を見るに、比較例 1 (試料 3- 1〜試料 3— 3)の誘電損失は 20%を超えており、キャパシタとしての安定性に欠 ける事が分かる。これに対し、実施例 1 (試料 1—1〜試料 1— 8)の誘電損失は、 16 %以下であり、一定のレベルでの高容量化を達成し、且つ、キャパシタとしての品質 安定性に優れて 、ることが明らかである。
[0112] そして、キャパシタ回路をエッチング法で形成した後の、生産歩留まりを見るに、実 施例 1 (試料 1 1〜試料 1—8)の方が、比較例 1 (試料 3— 1〜試料 3— 3)と比べて 高ぐ製造安定性にも優れていることが理解出来る。更に、誘電層の結晶化レベルを 対比すると、実施例 1 (試料 1—1〜試料 1— 8)の半値幅の方が、比較例 1 (試料 3— 1〜試料 3— 3)の半値幅よりも小さくなつており、シャープな回折ピークが得られてい ることが分かる。これは、結晶化レベルが向上し、誘電層を構成する酸化物誘電層が 緻密で膜密度が高くなつており、構造欠陥の少なくなつていることの裏付けと言える。 試料 3— 1〜試料 3— 3の場合のように、焼成を最後に行い、いかに焼成時間を長くと つても、試料 1—1〜試料 1—8に施したような予備焼成工程を設けない限り、結晶性 の向上は図れない。
[0113] 次に、透過型電子顕微鏡による誘電層の観察から明らかになるように、実施例 1の 試料 1—1及び試料 1—3のキャパシタ層形成材の誘電層は、結晶が大きく緻密であ るため、リーク電流の流路が少なくなり、エッチング液の浸透性も低くなる。これに対し 、比較例 1の試料 3— 1の場合、極めて細かな結晶で構成され、結晶が緻密でなく構 造欠陥が多数存在するため、リーク電流の流路も多くなり、エッチング液の浸透性も 高くなる。
[0114] 更に、エッチング液の誘電層に対する浸透性に関しては、キャパシタ回路を形成し た後の回路間ギャップに誘電層が残留している力否かを調べた結果、実施例 1の試 料 1 1〜試料 1 8の ヽずれの場合も誘電層の残留が確認出来た。これに対して、 比較例 1の試料 3— 1〜試料 3— 3の 、ずれの場合も誘電層は残留して 、なかった。 このことは、透過電子顕微鏡の観察像力も行った仮説を裏付けるものとなる。
[0115] 実施例 2と比較例 2との対比: 実施例 2と比較例 2とは、マスク法を用いてキャパシタ 回路を形成したときの評価結果である。この表 2から明らかなように、電気容量密度を 見ても、比較例 2 (試料 4—1〜試料 4— 3)の方力 実施例 2 (試料 2—1〜試料 2— 8 )に比べて、相対的に低くなつている。一方、誘電損失を見ると、比較例 2 (試料 4—1 〜試料 4 3)の誘電損失と実施例 2 (試料 2— 1〜試料 2— 8)の誘電損失は、同等 のレベルと言える。しかしながら、電気容量密度と誘電損失とのバランスを考えれば、 実施例 2の方が、一定のレベルでの高容量ィ匕を達成し、且つ、キャパシタとしての品 質安定性に優れて ヽることが明らかである。
[0116] 上記内容を、より厳密且つ具体的に説明すると、予備焼成を 1回行ったもので、予 備焼成を 1単位工程(1回目)と 1単位工程(2回目)との間で行ったものにっ ヽては、 誘電損失が低ぐ容量密度において、明らかに比較例 2のいずれの試料と比べても 優れていると言える。これに対し、焼成のタイミングを 2層目、 3層目、 4層目に持って くることで、誘電損失は変化しないが、容量密度の比較例との差が明瞭でなくなる。 言い換えれば、複数回の 1単位工程の繰り返しの中で、予備焼成のタイミングが遅く なるにつれ、容量密度が低下する傾向があるように思われる。即ち、予備焼成 1回と V、う条件で比較すれば、上記データは成膜サイクルの初期で予備焼成を行ったほう 力 電気特性を改善する効果に優れ好ましいと判断できる。これに対し、予備焼成の タイミングを遅くした場合に容量密度が小さくなることは、焼成のタイミングが遅くなる につれて、誘電膜の厚さに対する焼成条件が比較例 2に近づいていくと考えられる。
[0117] そして、キャパシタ回路をマスク法で形成した後の生産歩留まりを見るに、実施例 2
(試料 2— 1〜試料 2— 8)の方が、比較例 2 (試料 4 1〜試料 4 3)と比べて高ぐ 製造安定性にも優れていることが理解出来る。更に、誘電層の結晶化レベルを対比 すると、実施例 2 (試料 2—1〜試料 2— 2)の半値幅の方が、比較例 2 (試料 4— 1〜 試料 4— 3)の半値幅よりも小さくなつており、シャープな回折ピークが得られているこ とが分かる。これは、結晶化レベルが向上し、誘電層を構成する酸化物誘電層が緻 密で膜密度が高くなつており、構造欠陥の少なくなつていることの裏付けと言える。試 料 4 1〜試料 4 3のように焼成を最後に行った場合、 V、かに焼成時間を長くとって も、試料 2—1〜試料 2— 8に施したような予備焼成工程を設けない限り、結晶性の向 上は図れない。
[0118] 実施例 2及び比較例 2は、マスク法でキャパシタ回路を形成した場合であり、係る場 合のデータの全体を見るに、誘電損失が予備焼成の有無に依らず同程度であるとす れば、予備焼成有りのほうが結晶性に優れ、すなわち容量密度が大きい (マスク法で はエッチング法と異なり、半値幅と同じ傾向を容量密度も示す。即ち半値幅が小さく なるほど、容量密度が大きくなる。 ) oまた、予備焼成無しの 700°C X 60分よりも、予 備焼成で 650°C X 15分 +650°C X 15分の方がトータル熱量は小さいが、結晶性及 び容量密度は後者のほうが良いと思われる。
[0119] エッチング法とマスク法の対比: 最後に、上述の実施例等で使用したエッチング法 とマスク法の対比を行っておく。エッチング法でキャパシタ回路を形成した場合、実施 例 1と比べ、比較例 1ではエッチング液によるダメージにより誘電損失の著しい上昇 および電極歩留りの低下を招いていることが判る。マスク法でキャパシタ回路を形成 した場合、比較例 2でも誘電損失の上昇は起こらない。しかし、容量密度および電極 歩留りについては、実施例 2のほうが優れていることがわかる。このようにエッチング 法とマスク法とにより形成したキャパシタ回路の評価結果を比較することにより、本発 明に係る誘電層がエッチングダメージを低減することのみならず誘電層自体の品質 を向上させる効果があるということが明ら力となる。
産業上の利用可能性
[0120] 本件発明に係るゾルーゲル法による酸化物誘電層の形成方法は、歩留まり良ぐ 高品質の酸化物誘電層の形成が可能であり、巿場に高品質の誘電層を持つ種々の 電子材料を供給することを可能とする。また、本件発明に係るゾル—ゲル法による酸 化物誘電層の形成方法は、過大な設備投資の不要なゾルーゲル法を用いての酸ィ匕 物誘電層の製造を可能とする。従って、安価で且つ高品質の電子及び電気製品を 市場に供給することができる。そして、この本件発明に係る酸化物誘電層の形成方 法で得られる誘電層は、エッチング液による損傷を受けにくいという特性を持ち、特 にエッチング法によるキャパシタ回路形成に好適なものとなる。即ち、そして、本件発 明に係るゾルーゲル法による酸化物誘電層の形成方法を用いて誘電層を形成した キャパシタ層形成材は、プリント配線板のキャパシタ層の形成に好適であり、高い電 気容量、低い誘電損失を示すキャパシタ回路の製造を可能とする。従って、このキヤ パシタ層形成材を用いて得られるプリント配線板等は、電子及び電気製品の省電力 化に資するものとなる。
図面の簡単な説明
[0121] [図 1]本件発明に係るゾルーゲル法で酸化物誘電層を形成したキャパシタ層形成材 の断面を、集束イオンビーム加工し、透過型電子顕微鏡で観察したときの観察像で ある。
[図 2]本件発明に係るゾルーゲル法で酸化物誘電層を形成したキャパシタ層形成材 の断面を、集束イオンビーム加工し、透過型電子顕微鏡で観察したときの観察像で ある。
[図 3]本件発明に係るゾルーゲル法で酸化物誘電層を形成したキャパシタ層形成材 の断面を、集束イオンビーム加工し、透過型電子顕微鏡で観察したときの観察像で ある。 [図 4]キャパシタ層形成材の断面を、集束イオンビーム加工し、透過型電子顕微鏡で 観察したときの観察像である (従来例)。
[図 5]キャパシタ層形成材の第 2導電層と誘電層との界面部を集束イオンビーム加工 し、透過型電子顕微鏡で観察したときの観察像である。
[図 6]キャパシタ層形成材の第 2導電層と誘電層との界面部を集束イオンビーム加工 し、透過型電子顕微鏡で観察したときの観察像である。
圆 7]本件発明に係るキャパシタ層形成材を用いた内蔵キャパシタ回路を備えるプリ ント配線板の製造フローを表す模式図である。
圆 8]本件発明に係るキャパシタ層形成材を用いた内蔵キャパシタ回路を備えるプリ ント配線板の製造フローを表す模式図である。
圆 9]本件発明に係るキャパシタ層形成材を用いた内蔵キャパシタ回路を備えるプリ ント配線板の製造フローを表す模式図である。
圆 10]本件発明に係るキャパシタ層形成材を用いた内蔵キャパシタ回路を備えるプリ ント配線板の製造フローを表す模式図である。
符号の説明
1, 13 誘電眉
2 第 1層
3, 15 上部電極
4, 19 下部電極
5 異相
10 プリント配線板
11 キャパシタ層形成材
12 第 1導電層
14 第 2導電層
16 銅箔層
17 半硬化榭脂層
17' 絶縁層
18 樹脂付銅箔 エッチングレジスト層 外層回路 ビアホーノレ 銅メツキ層

Claims

請求の範囲
[1] ゾルーゲル法による酸ィ匕物誘電層の形成方法において、
以下の(a)〜(c)の工程を備えることを特徴とする酸化物誘電層の形成方法。
(a)所望の酸化物誘電層を製造するためのゾル ゲル溶液を調製するための溶液 調製工程。
(b)前記ゾルーゲル溶液を金属基材の表面に塗工し、酸素含有雰囲気中で 120 °C〜250°Cで乾燥し、酸素含有雰囲気中で 270°C〜390°Cで熱分解を行う一連の 工程を 1単位工程とし、この 1単位工程を複数回繰り返すにあたり、 1単位工程と 1単 位工程との間に任意に 550°C〜1000°Cの不活性ガス置換又は真空中での予備焼 成処理を設けて膜厚調整を行う塗工工程。
(c)そして、最終的に 550°C〜1000°Cの不活性ガス置換又は真空中での焼成処 理を行い誘電層とする焼成工程。
[2] 前記ゾル一ゲル溶液は、酸ィ匕物誘電層として (Ba Sr )TiO (0≤χ≤1)膜又は B iZrO膜を形成するものである請求項 1に記載の酸化物誘電層の形成方法。
3
[3] 前記ゾル—ゲル溶液は、マンガン、ケィ素、ニッケル、アルミニウム、ランタン、ニオブ 、マグネシウム、スズから選ばれる一種又は二種以上を 0. 01mol%〜5. 00mol% 含有する酸化物誘電層を形成するものである請求項 1又は請求項 2に記載の酸化物 誘電層の形成方法。
[4] 前記誘電層は、厚さが 20ηπι〜2 /ζ mとするものである請求項 1〜請求項 3のいずれ かに記載の酸化物誘電層の形成方法。
[5] 前記金属基材は、厚さが 1 μ m〜100 μ mであるニッケル箔、ニッケル合金箔、 -ッ ケル層を表層に備える複合箔、ニッケル合金層を表層に備える複合箔の 、ずれかで ある請求項 1〜請求項 4のいずれかに記載の酸化物誘電層の形成方法。
[6] 前記ニッケル合金箔又はニッケル合金層を表層に備える複合箔のニッケル合金層は
、ニッケル リン合金よりなるものである請求項 5に記載の酸ィ匕物誘電層の形成方法
[7] 上部電極形成に用いる第 1導電層と下部電極形成に用 、る第 2導電層との間に誘電 層を備えるキャパシタ層形成材において、 当該誘電層は、請求項 1〜請求項 6のいずれかに記載の酸ィ匕物誘電層の形成方 法により得られたものであることを特徴としたキャパシタ層形成材。
請求項 7に記載のキャパシタ層形成材を用 ヽて得られる内蔵キャパシタ層を備えたこ とを特徴とするプリント配線板。
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