KR101707729B1 - 적층 커패시터 패키지 - Google Patents

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Abstract

본 발명에 따른 적층 커패시터 패키지 및 패키지 하우징에서, 적층 커패시터 패키지는 베이스 기판 상에 순차적으로 적층되고 서로 동일한 면적을 갖는 적어도 2개의 커패시터 전극들, 커패시터 전극들 사이에 형성된 유전층들, 커패시터 전극들과 각각 연결되고 커패시터 전극들의 일측에 배치되며 적어도 2개의 그룹으로 나뉘어져 상하로 서로 마주하도록 배치된 연결 전극들을 포함하는 적층 커패시터와, 바닥부 및 바닥부와 연결된 측면부들이 형성하는 내부 공간에 적층 커패시터를 수용하고, 내부 공간에 형성되어 제1 그룹의 연결 전극들과 연결된 제1 내부 전극 및 제1 내부 전극과 이격되고 제2 그룹의 연결 전극들과 연결된 제2 내부 전극을 포함하는 패키지 하우징을 포함한다.

Description

적층 커패시터 패키지 및 패키지 하우징{MULTI-LAYER CAPACITOR PACKAGE AND PACKAGE HOUSING}
본 발명은 적층 커패시터 패키지 및 패키지 하우징에 관한 것으로, 특히 높은 정전용량과 안정적인 구조를 갖는 적층 커패시터가 패키지화된 적층 커패시터 패키지 및 패키지 하우징에 관한 것이다.
커패시터는 기본적인 구조로서 2개의 전극들과 그 사이에 개재된 유전층을 포함한다. 커패시터에 전압이 인가되면, 양극에 유도된 양전하와 음극에 유도된 전자에 의해 전기적 인력이 발생하게 되어 전자와 양전하가 축적됨으로써 에너지가 저장된다. 최근에는 하나의 커패시터가 적어도 3개 이상의 전극들과 그들 사이에 각각 개재된 다수의 유전층을 포함하는 적층 커패시터가 소형화, 고전력 등의 수요로 인해 널리 이용되고 있다.
적층 커패시터에서는 전극들을 병렬로 연결하여 전압을 인가하는데, 이를 위해 실리콘 기판 상에 형성된 하부 전극을 기준으로 상기 실리콘 기판으로부터 멀어질수록 전극의 면적을 점점 감소시켜 형성하는 것이 필연적이다. 즉, 상기 하부 전극의 면적과 비교하여, 상기 하부 전극과 가장 먼 위치에 배치된 상부 전극의 면적이 작아지고, 이러한 전극 면적의 감소로 인해 적층 커패시터의 효율이 저하되는 문제점이 있다. 이러한 구조에서 전극들을 병렬로 연결하기 위한 외부 단자를 형성하는 경우에는 외부 압력에 의한 하부 전극이 손상되는 추가적인 문제도 발생한다.
본 발명은 위에서 언급한 문제점을 해결하기 위한 발명으로서, 본 발명의 일 목적은 커패시터 전극들의 최대 면적은 확보하면서도 외부에서 안정적으로 전압을 제공할 수 있는 적층 커패시터를 안정적으로 외부 단자와 연결시키는 적층 커패시터 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 커패시터를 안정적으로 패키징하는 패키지 하우징을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 커패시터 패키지는 베이스 기판 상에 순차적으로 적층되고 서로 동일한 면적을 갖는 적어도 2개의 커패시터 전극들, 상기 커패시터 전극들 사이에 형성된 유전층들, 상기 커패시터 전극들과 각각 연결되고 상기 커패시터 전극들의 일측에 배치되며 적어도 2개의 그룹으로 나뉘어져 상하로 서로 마주하도록 배치된 연결 전극들을 포함하는 적층 커패시터 및 바닥부 및 상기 바닥부와 연결된 측면부들이 형성하는 내부 공간에 상기 적층 커패시터를 수용하고, 상기 내부 공간에 형성되어 제1 그룹의 연결 전극들과 연결된 제1 내부 전극 및 상기 제1 내부 전극과 이격되고 제2 그룹의 연결 전극들과 연결된 제2 내부 전극을 포함하는 패키지 하우징을 포함한다.
일 실시예에서, 상기 적층 커패시터 패키지는 상기 제1 그룹의 연결 전극들을 관통하고, 하단부가 상기 제1 내부 전극과 접촉하는 제1 관통 전극 및 상기 제2 그룹의 연결 전극들을 관통하고, 하단부가 상기 제2 내부 전극과 접촉하는 제2 관통 전극을 더 포함할 수 있다.
일 실시예에서, 상기 제1 그룹의 연결 전극들 사이와 상기 제2 그룹의 연결 전극들 사이에는 각각 절연층이 개재되고, 상기 제1 그룹의 연결 전극들과 상기 절연층을 관통하고 상기 제1 관통 전극이 내부에 배치된 제1 관통홀이 형성되며, 상기 제2 그룹의 연결 전극 전극들과 상기 절연층을 관통하며 상기 제2 관통 전극이 내부에 배치된 제2 관통홀이 형성될 수 있다.
일 실시예에서, 상기 제1 내부 전극 및 상기 제2 내부 전극은 상기 패키지 하우징의 바닥부에 서로 이격되어 배치될 수 있다.
일 실시예에서, 상기 제1 그룹의 연결 전극들과 상기 제2 그룹의 연결 전극들은 동일 측면에서 외부로 노출되어 상기 패키지 하우징의 측면부와 마주하여 배치될 수 있다.
일 실시예에서, 상기 제1 내부 전극 및 상기 제2 내부 전극 각각은 연결 전극들의 노출된 측면과 직접 접촉하며 상기 패키지 하우징의 측면부에 형성된 제1 전극부 및 상기 제1 전극부와 연결되어 상기 패키지 하우징의 바닥부에 형성된 제2 전극부를 포함할 수 있다.
일 실시예에서, 상기 적층 커패시터 패키지는 상기 제1 내부 전극과 연결되고 상기 패키지 하우징의 바닥부를 관통하여 외부로 연결된 제1 외부 단자 및 상기 제2 내부 전극과 연결되고 상기 하우징 패키지의 바닥부를 관통하여 외부로 연결된 제2 외부 단자를 더 포함할 수 있다.
일 실시예에서, 상기 유전층들 각각의 상부표면에는 다수의 기공들이 형성되고, 상기 커패시터 전극들 각각과 연결된 연결 전극은 커패시터 전극과 바로 위에 형성된 유전층과도 연결될 수 있다.
본 발명의 일 실시예에 따른 패키지 하우징은 바닥부, 상기 바닥부와 연결되어 적층 커패시터를 수용하는 내부 공간을 형성하는 측면부들, 상기 내부 공간에 형성되어 상기 적층 커패시터와 접촉하는 제1 내부 전극 및 상기 내부 공간에 상기 제1 내부 전극과 이격되어 배치되고 상기 적층 커패시터와 접촉하는 제2 내부 전극을 포함한다.
일 실시예에서, 상기 제1 내부 전극 및 상기 제2 내부 전극 각각은 상기 바닥부 상에 형성될 수 있다.
일 실시예에서, 상기 제1 내부 전극 및 상기 제2 내부 전극 각각은 상기 바닥부에 형성된 제1 전극부 및 상기 제1 전극부와 연결되어 측면부까지 연장된 제2 전극부를 포함할 수 있다.
본 발명의 적층 커패시터 패키지 및 패키지 하우징에 따르면, 커패시터 전극으로부터 연장된 연결 전극을 커패시터 영역의 주변부에 형성하고 연결 전극들을 안정적으로 외부 단자와 연결시킬 수 있다. 따라서 커패시터 전극들의 최대 면적은 확보하면서도 외부에서 안정적으로 전압을 제공할 수 있는 구조의 적층 커패시터 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 커패시터 패키지를 설명하기 위한 평면도이다.
도 2a는 도 1의 커패시터 하우징을 설명하기 위한 평면도이다.
도 2b는 도 2a의 단면도이다.
도 3은 도 1의 I-I'라인 및 II-II'라인을 따라 절단한 단면도이다.
도 4 내지 도 7은 도 1에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 적층 커패시터 패키지를 설명하기 위한 평면도이다.
도 9는 도 8의 III-III' 라인을 따라 절단한 단면도이다.
도 10은 도 8의 커패시터 하우징을 설명하기 위한 평면도이다.
도 11은 도 10의 IV-IV' 라인을 따라 절단한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들에 대해서만 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 구성요소 등이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 구성요소 등이 존재하지 않거나 부가될 수 없음을 의미하는 것은 아니다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 적층 커패시터 패키지를 설명하기 위한 평면도이다.
도 1을 참조하면, 적층 커패시터 패키지(701)는 패키지 하우징(401) 및 그 내부에 배치된 적층 커패시터(501)를 포함한다.
적층 커패시터(501)는 제1 및 제2 관통 전극들(IE1, IE2)을 통해서 패키지 하우징(401)의 내부 전극들(OE1, OE2, 도 2a 및 도 2b 참조)과 전기적으로 연결되고, 패키지 하우징(401)의 내부 전극들(OE1, OE2)은 외부 단자들(SE1, SE2, 도 2a 및 도 2b 참조)과 전기적으로 연결된다. 이에 따라, 적층 커패시터(501)는 외부로부터 전압을 공급받을 수 있다.
먼저, 도 2a 및 도 2b를 도 1과 함께 참조하여 패키지 하우징(401)에 대해서 설명하고, 적층 커패시터(501)에 대해서는 도 1과 함께 도 3을 참조하여 설명하기로 한다.
도 2a는 도 1의 커패시터 하우징을 설명하기 위한 평면도이고, 도 2b는 도 2a의 단면도이다.
도 2b는 도 2a에서 도 1의 I-I'라인과 실질적으로 동일한 라인을 따라 절단한 도면으로서, 도 2a 및 도 2b를 참조하면, 커패시터 하우징(401)은 적층 커패시터(501)의 외측 벽면을 감싸는 측면부들(410), 이들과 연결되어 적층 커패시터(501)의 바닥면과 마주하는 바닥부(420), 제1 내부 전극(OE1) 및 제2 내부 전극(OE2)를 포함한다.
측면부들(410)이 바닥부(420)와 연결되어 내부 공간을 형성하고, 상기 내부 공간에 적층 커패시터(501)가 수용된다. 바닥부(420) 상에 한 쌍의 제1 및 제2 내부 전극들(OE1, OE2)이 서로 이격되어 배치되고, 제1 내부 전극(OE1)와 연결된 제1 외부 단자(SE1)가 바닥부(420)를 관통하여 외부와 연결된다. 또한, 제2 내부 전극(OE2)와 연결된 제2 외부 단자(SE2)가 바닥부(420)를 관통하여 외부와 연결된다. 제1 및 제2 외부 단자들(SE1, SE2)에 서로 반대 극성의 전압이 인가된다.
제1 내부 전극(OE1) 및 제2 내부 전극(OE2)은 전해 도금 또는 무전해 도금법을 통해서 커패시터 하우징(401) 내부에 형성될 수 있다.
제1 내부 전극(OE1)은 바닥부(420)의 일 방향을 따라 연장되고, 제2 내부 전극(OE2)도 동일한 방향으로 연장되되 제1 내부 전극(OE1)와 이격되어 배치된다. 제1 내부 전극(OE1)이 적층 커패시터(501)의 제1 관통 전극(IE1, 도 3 참조)과 직접 접촉하여 전기적으로 연결되고, 제2 내부 전극(OE2)이 제2 관통 전극(IE2, 도 3 참조)과 직접 접촉하여 전기적으로 연결된다. 제1 및 제2 관통 전극들(IE1, IE2)을 통해 제1 및 제2 내부 전극들(OE1, OE2)과 연결되는 적층 커패시터(501)에 대해서는 도 3을 도 1과 함께 참조하여 후술한다.
도 3은 도 1의 I-I'라인 및 II-II'라인을 따라 절단한 단면도이다.
도 3을 도 1과 함께 참조하면, 적층 커패시터(501)는 베이스 기판(BSU), 제1, 제2 및 제3 커패시터 전극들(212, 222, 232), 제1, 제2 및 제3 유전층들(214, 224, 234), 제4 커패시터 전극(300) 및 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 포함한다. 적층 커패시터(501)는 커패시터 하우징(401)의 내부 공간에 수납되고, 고정부재(CAP)가 적층 커패시터(501)의 상부에 배치되어 적층 커패시터(501)를 커패시터 하우징(401)의 내부 공간에 안정적으로 고정시킨다.
도 3에서, 제1, 제2 및 제3 커패시터 전극들(212, 222, 232)이 배치된 영역을 "커패시터 영역"이라고 지칭하고, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 및 제1 및 제2 관통 전극들(IE1, IE2)이 배치된 영역을 상기 커패시터 영역의 주변 영역 중에서 "전극 형성부"로 지칭하여 설명하기로 한다.
베이스 기판(BSU)은 실리콘 웨이퍼일 수 있다. 이때, 실리콘 웨이퍼 상에는 실리카층이 형성될 수 있고, 상기 실리카층 상에는 베이스 기판(BSU) 상에 형성되는 전극들과의 접착력을 향상시키는 티타늄층이 더 형성될 수 있다. 베이스 기판(BSU)이 제1 및 제2 내부 전극들(OE1, OE2) 상에 배치된다. 즉, 베이스 기판(BSU)과 패키지 하우징(401)의 바닥부(420) 사이에 제1 및 제2 내부 전극들(OE1, OE2)가 배치된 구조를 갖는다.
제1 커패시터 전극(212)은 알루미늄 전극일 수 있다. 상기 알루미늄 전극은 알루미늄으로 이루어진 고순도 알루미늄이거나, 다른 금속이 부분적으로 함유된 알루미늄 합금일 수 있다. 제1 커패시터 전극(212)의 베이스 기판(BSU)의 커패시터 영역에 형성된다.
제1 유전층(214)은 제1 커패시터 전극(212) 상에 배치된다. 제1 유전층(214)은 제1 커패시터 전극(212)을 전체적으로 커버한다. 실질적으로는, 제1 유전층(214)은 제1 커패시터 전극(212)과 일체로 형성된다. 제1 유전층(214)은 제1 커패시터 전극(212)을 구성하는 알루미늄층의 일부가 양극 산화되어 형성하는 세라믹인 알루미늄 산화물을 포함할 수 있다. 즉, 알루미늄층의 표면을 양극 산화시키면 알루미늄이 산화되어 알루미늄 산화물이 되어 제1 유전층(214)을 형성하고 나머지는 잔류하여 제1 커패시터 전극(212)이 된다.
제1 연결 전극(CE1)은 제1 커패시터 전극(212)과 연결되고, 제1 커패시터 전극(212)의 일측인 전극 형성부에 배치된다. 제1 커패시터 전극(212)으로부터 일 방향으로 연장되어 형성될 수 있다. 제1 연결 전극(CE1)은 제1 커패시터 전극(212)과 동일한 금속으로 형성된다. 제1 연결 전극(CE1)의 하부는 제1 연결 전극(CE1)과 연결되는 동시에, 제1 연결 전극(CE1)의 상부는 제1 유전층(214)과 연결될 수 있다. 제1 연결 전극(CE1)의 두께는, 제1 커패시터 전극(212)의 두께 및 제1 유전층(214)의 두께의 합과 실질적으로 동일할 수 있다.
제2 커패시터 전극(222)은 제1 유전층(214) 상에 배치되고, 알루미늄 전극일 수 있다. 제2 유전층(224)은 제2 커패시터 전극(222) 상에 배치되고, 알루미늄 산화물을 포함할 수 있다. 제2 연결 전극(CE2)은 제2 커패시터 전극(222)과 연결되고 제1 커패시터 전극(212)의 일측에 배치된다. 제2 연결 전극(CE2)은 제2 커패시터 전극(222)으로부터 연장되어 상기 전극 형성부에 배치되며, 제1 연결 전극(CE1)과 이격되어 배치된다. 제2 연결 전극(CE2)은 제2 커패시터 전극(222)과 동일한 금속으로 형성되고, 제2 유전층(224)과도 연결된다. 즉, 제2 연결 전극(CE2)의 하부는 제2 커패시터 전극(222)과 연결되고, 제2 연결 전극(CE2)의 상부는 제2 유전층(224)과 연결된다.
제3 커패시터 전극(232)은 제2 유전층(224) 상에 배치되고, 알루미늄 전극일 수 있다. 제3 유전층(234)은 제3 커패시터 전극(232) 상에 배치되고, 알루미늄 산화물을 포함할 수 있다. 제3 연결 전극(CE3)은 제3 커패시터 전극(232)과 연결되고 제1 커패시터 전극(212) 상에 제1 커패시터 전극(212)과 절연되어 배치된다.
제3 연결 전극(CE3)은 제3 커패시터 전극(232)과 동일한 금속으로 형성되고, 제3 유전층(234)과도 연결된다. 즉, 제3 연결 전극(CE3)의 하부는 제3 커패시터 전극(232)과 연결되고, 제3 연결 전극(CE3)의 상부는 제3 유전층(234)과 연결된다. 제3 연결 전극(CE3)은 제1 연결 전극(CE1) 상에 상하로 마주하도록 절연층(IL)에 의해 절연되도록 배치된다. 제3 연결 전극(CE3)은 제1 연결 전극(CE1)과 함께 제1 극성의 전압이 인가되는 제1 그룹의 연결 전극이 된다.
제4 커패시터 전극(300)은 제3 유전층(234) 상에 배치되고, 알루미늄 전극을 포함할 수 있다. 제4 커패시터 전극(300)이 적층 커패시터(501)의 최상부 전극일 수 있다. 제4 커패시터 전극(300)은 적층 위치를 제외하고는 제1 커패시터 전극(212)과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제4 연결 전극(CE4)은 제4 커패시터 전극(300)과 연결되고 제1 커패시터 전극(212)의 일측에 배치된다. 제4 연결 전극(CE4)은 제4 커패시터 전극(300)부터 연장되어 상기 전극 형성부에 제2 연결 전극(CE4) 상에 배치되며 제2 연결 전극(CE4)과 절연층(IL)에 의해 절연된다. 제4 연결 전극(CE4)은 제2 연결 전극(CE2)과 함께 제1 극성과 반대 극성인 제2 극성의 전압이 인가되는 제2 그룹의 연결 전극이 된다.
이러한 구조에 의해, 제1 연결 전극(CE1)과 제3 연결 전극(CE3)이 상하로 마주보도록 배치되어 제1 그룹으로 구분되고, 제2 연결 전극(CE2)과 제4 연결 전극(CE4)이 상하로 마주보도록 배치되어 제2 그룹으로 구분된다. 또한, 제1 및 제3 연결 전극들(CE1, CE3)은 제2 및 제4 연결 전극들(CE2, CE4)과 소정 간격이 좌우방향으로 이격되어 배치된다. 즉, 제1 그룹의 연결 전극들(CE1, CE3)과 제2 그룹의 연결 전극들(CE2, CE4)은 동일 평면 상에서 서로 이격되어 배치된다.
제1 및 제3 연결 전극들(CE1, CE3)은 제1 홀(H1)에 의해 관통되고, 제2 및 제4 연결 전극들(CE2, CE4)은 제2 홀(H2)에 의해 관통된다. 제1 홀(H1)에 제1 관통 전극(IE1)이 배치되고, 제2 홀(H2)에 제2 관통 전극(IE2)이 배치된다. 제1 관통 전극(IE1)이 제1 내부 전극(OE1)와 접촉하고 제2 관통 전극(IE2)이 제2 내부 전극(OE2)와 접촉하여 전기적으로 연결된다.
상기 전극 형성부를 제외한 나머지 주변부에 절연층(IL)이 형성된다. 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 중 적어도 어느 하나는 절연층(IL) 상에 형성될 수 있고, 절연층(IL)은 상기 전극 형성부를 부분적으로 커버한다. 절연층(IL)은 상기 전극 형성부의 가장자리를 덮도록 형성될 수 있다. 동시에, 절연층(IL)은 제1 연결 전극(CE1)과 제3 연결 전극(CE3) 사이와, 제2 연결 전극(CE2)과 제4 연결 전극(CE4) 사이에 개재될 수 있다. 절연층(IL)은 다수의 절연층들(FL, SL, TL, FOL, 도 4 내지 7 참조)이 적층되어 구성될 수 있다.
제1 커패시터 전극(212)을 형성한 후에, 제2 연결 전극(CE2)을 형성하기 때문에 베이스 기판(BSU)과의 단차가 발생한다. 또한, 제2 커패시터 전극(222)과 제2 유전층(224)을 형성한 후에, 제3 연결 전극(CE3)을 형성하기 때문에 베이스 기판(BSU)과의 단차는 더 커지며, 제4, 제5 등의 커패시터 전극들이 추가적으로 형성되는 경우, 상기 단차가 점점 커지므로 연결 전극을 형성하는 공정 중에서 전극이 끊어지는 등의 불량이 발생할 수 있다. 본 발명에 따른 적층 커패시터는 커패시터 전극들(212, 222, 232, 300)과 연결된 연결 전극들(CE1, CE2, CE3, CE4)을 적어도 2개의 그룹으로 나누어 2개의 영역에 지그재그로 배치함으로써 제조 공정에서 단차가 발생하는 것을 최소화할 수 있고, 안정적으로 이들을 병렬 연결할 수 있다.
한편, 제1, 제2 및 제3 커패시터 전극들(212, 222, 232)과 제4 커패시터 전극(300) 각각은 상부표면 및 하부표면이 평평한 평탄면을 갖는다. 제1 유전층(214), 제2 유전층(224) 및 제3 유전층(234) 각각은 하부표면은 평탄면을 갖는 반면, 상부표면에는 다수의 기공들이 형성된다.
구체적으로, 제1 유전층(214)은 제2 커패시터 전극(222)을 향해 개구된 기공들을 포함하며, 제2 유전층(224)은 제3 커패시터 전극(232)을 향해 개구된 기공들을 포함하고, 제3 유전층(234)은 제4 커패시터 전극(300)을 향해 개구된 기공들을 포함한다. 제1 내지 제3 유전층들(214, 224, 234) 각각은 알루미늄층의 양극 산화 공정을 통해서 형성된 기공들을 포함하는 기공층과 상기 기공층보다 치밀하게 형성된 치밀층을 포함할 수 있다. 일례로, 알루미늄층의 2번의 양극 산화 공정을 통해서 기공들의 바닥부인 치밀층은 기공층의 측벽부들과 수직하게 연결된 구조를 가질 수 있다. 이때, 상기 치밀층의 두께는 상기 기공층의 측벽부들의 두께보다 두꺼울 수 있다. 기공들이 외부 충격을 흡수할 수 있으므로 제1 내지 제3 유전층들(214, 224, 234)의 취성이 최소화될 수 있다.
이와 달리, 1번의 양극 산화 공정으로, 제1 내지 제3 유전층들(214, 224, 234) 각각에 형성된 기공은 바닥부가 움푹하게 파인 형태를 가질 수 있다.
도 4 내지 도 7은 도 1에 도시된 적층 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 제1 절연층(FL), 제1 커패시터 전극(212), 제1 유전층(214) 및 제1 연결 전극(CE1)을 형성하는 단계를 설명하기 위한 단면도이다.
도 4를 참조하면, 먼저 베이스 기판(BSU) 상에 제1 절연층(FL)을 형성한다. 제1 절연층(FL)은 상기 커패시터 영역과 상기 주변부 중에서 제1 연결 전극(CE1)이 형성될 영역을 제외한 영역에 형성될 수 있다.
이어서, 제1 절연층(FL)이 형성된 베이스 기판(BSU) 상에 패터닝된 알루미늄층을 형성한다. 상기 커패시터 영역을 노출하는 제1 개구부와 상기 전극 형성부의 일부, 즉 제1 연결 전극(CE1)의 형성 영역을 노출하는 제2 개구부를 포함하는 마스크를 베이스 기판(BSU) 상에 배치하고, 그 위에서 알루미늄을 증착하면 상기 제1 및 제2 개구부들에만 알루미늄이 증착되어 패터닝된 알루미늄층, 즉 상기 커패시터 영역에 형성된 제1 전극층과 상기 전극 형성부에 형성된 제1 연결 전극(CE1)이 된다. 상기 제1 전극층과 제1 연결 전극(CE1)은 제1 절연층(FL)이 형성되지 않은 영역에 형성된다.
상기와 같이 제1 전극층과 제1 연결 전극(CE1)을 형성한 후, 제1 전극층과 제1 연결 전극(CE1)의 경계에 마스킹 수지를 도포한다. 마스킹 수지는 제1 전극층과 제1 연결 전극(CE1)을 전기적으로 분리시키는 절연 물질을 포함한다. 상기 절연 물질의 예로서, 폴리이미드(polyimide, PI)를 들 수 있다.
마스킹 수지가 도포된 베이스 기판(BSU)을 전해액을 수용하는 수조에 침지시키고 전압을 인가하여 제1 전극층을 양극 산화시킨다. 마스킹 수지를 기준으로 하여, 제1 전극층이 형성된 부분은 전해액에 침지시키고 제1 연결 전극(CE1)이 형성된 부분은 전해액의 외부에 배치시킨다. 이에 따라, 제1 전극층에만 양극 산화가 일어나고, 제1 연결 전극(CE1)은 그대로 유지된다. 제1 전극층을 양극 산화시킴으로써 제1 전극의 표면부터 제1 유전층(214)이 형성되고, 제1 전극층의 잔류 부분이 제1 커패시터 전극(212)이 된다.
일례로, 제1 커패시터 전극(212) 및 제1 유전층(214)은 2번의 양극 산화 공정을 수행하여 형성할 수 있다. 2번의 양극 산화 공정에서 서로 다른 종류의 전해액을 이용할 수 있다. 제1 양극 산화 공정에서는 황산, 인산, 옥살산 등을 포함하는 제1 전해액을 이용하고, 제2 양극 산화 공정에서는 붕산, 구연산 등을 포함하는 제2 전해액을 이용할 수 있다. 상기 제1 양극 산화 공정에서 기공을 포함하는 1차 기공층과 1차 치밀층이 형성되고, 상기 제2 양극 산화 공정에서 상기 1차 치밀층의 두께가 증가된 2차 치밀층과 상기 1차 기공층의 기공의 크기보다 작은 기공을 갖는 2차 기공층이 형성된다. 실질적으로는 상기 2차 치밀층과 상기 2차 기공층이 하부 유전층(120)에 해당하고, 상기 제2 양극 산화 공정에서 상기 1차 치밀층의 두께가 증가함으로써 취성이 최소화된 제1 유전층(214)을 형성할 수 있다.
도 5는 제2 절연층(SL), 제2 커패시터 전극(222), 제2 유전층(224) 및 제2 연결 전극(CE2)을 형성하는 단계를 설명하기 위한 단면도이다.
도 5를 참조하면, 제1 유전층(214)이 형성된 베이스 기판(BSU) 상에 제2 절연층(SL)을 형성하고, 알루미늄으로 제2 전극층 및 상기 제2 전극층과 연결된 제2 연결 전극(CE2)을 형성한다.
제2 절연층(SL)은 제2 연결 전극(CE2)의 전극 형성부를 제외한 나머지 주변부에 형성된다. 제2 절연층(SL)에 의해서 제1 연결 전극(CE1)은 커버되고, 제1 유전층(214)의 표면이 노출될 수 있다. 또한, 제2 절연층(SL)에 의해서 제2 연결 전극(CE2)의 전극 형성부의 제1 절연층(FL)이 노출될 수 있다.
제2 전극층 및 제2 연결 전극(CE2)은 상기 커패시터 영역을 노출하는 제1 개구부와 상기 전극 형성부의 일부, 즉 제2 연결 전극의 형성 영역을 노출하는 제2 개구부를 포함하는 마스크를 이용하여 형성할 수 있다. 이어서, 제2 전극층과 제2 연결 전극(CE2) 사이에 마스킹 수지를 도포한 후, 양극 산화 공정을 수행한다. 이때, 마스킹 수지에 의해서 제2 전극층의 양극 산화 공정에서도 제2 연결 전극(CE2)은 전해액으로부터 보호된다. 따라서, 제2 연결 전극(CE2)은 제2 커패시터 전극(222) 및 제2 유전층(224)이 형성된 후에도 그대로 잔류할 수 있다.
도 6은 제3 절연층(TL), 제3 커패시터 전극(232), 제3 유전층(234) 및 제3 연결 전극(CE3)을 형성하는 단계를 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 커패시터 영역 및 제1 연결 전극(CE1)이 형성된 전극 형성 영역을 제외한 나머지 영역에 제3 절연층(TL)을 형성하고, 그 위에 제3 전극층 및 제3 연결 전극(CE3)을 형성한 후 제3 전극층을 양극 산화시켜 제3 커패시터 전극(232) 및 제3 유전층(234)을 형성한다. 이때의 구체적인 공정들은 도 4에서 설명한 것과 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 7은 제4 절연층(FOL), 제4 커패시터 전극(300) 및 제4 연결 전극(CE4)을 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 커패시터 영역 및 제2 연결 전극(CE2)이 형성된 전극 형성 영역을 제외한 나머지 영역에 제4 절연층(FOL)을 형성하고, 그 위에 제4 커패시터 전극(300) 및 제4 연결 전극(CE4)을 형성한다.
제4 커패시터 전극(300) 및 제4 연결 전극(CE4)을 형성한 후, 도 3에서 설명한 제1 홀(H1) 및 제2 홀(H2)을 형성한다.
이와 같이 제조된 적층 커패시터(501)를 제1 및 제2 내부 전극들(OE1, OE2)을 구비하는 패키지 하우징(401)의 내부 공간에 삽입시킨다.
이어서, 제1 및 제2 홀들(H1, H2) 각각에 전극 재료를 충진하여 제1 및 제2 관통 전극들(IE1, IE2)을 형성한다. 이에 따라, 제1 관통 전극(IE1)이 형성되면서 제1 관통 전극(IE1)과 제1 내부 전극(OE1)가 접촉하여 전기적으로 연결되고, 제2 내부 전극(OE2)는 제2 관통 전극(IE2)과 접촉하여 전기적으로 연결되며, 제1 및 제2 외부 단자들(SE1, SE2)로부터 안정적으로 전압을 인가받을 수 있다.
최종적으로, 적층 커패시터(501)의 상부에 고정부재(CAP)를 배치하여 패키지 하우징(401)에 삽입함으로써, 적층 커패시터(501)를 패키지 하우징(401)에 안정적으로 고정시킬 수 있다.
상기에서 설명한 바에 의하면, 적층 커패시터(501)를 패키지 하우징(401)에 삽입하고 제1 및 제2 홀들(H1, H2)에 제1 및 제2 관통 전극들(IE1, IE2)을 형성함으로써 제1 및 제2 외부 단자들(SE1, SE2)과 용이하게 접속시킬 수 있다. 고정부재(CAP)로 적층 커패시터(501)를 패키지 하우징(401) 내에 안정적으로 고정시킬 수 있다. 이와 같은 적층 커패시터 패키지(701)는 용이하게 조립할 수 있고, 구조 안정성을 향상시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 적층 커패시터 패키지를 설명하기 위한 평면도이고, 도 9는 도 8의 III-III'라인을 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 적층 커패시터 패키지(702)는 패키지 하우징(402) 및 적층 커패시터(502)를 포함한다. 도 8 및 도 9에 도시된 적층 커패시터(502)는 주변부의 구조와 패키지 하우징(402)과 적층 커패시터(502)의 연결 관계를 제외하고는 도 1 및 도 3에서 설명한 적층 커패시터(501)와 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
적층 커패시터(502)의 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)은 측면 노출된다. 이들은 패키지 하우징(402)의 제1 및 제2 내부 전극들(OE1, OE2)을 통해 제1 및 제2 외부 단자들(SE1, SE2)과 전기적으로 연결된다. 이러한 적층 커패시터(502)는 별도로 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 관통하는 홀을 형성할 필요 없이 간단한 공정으로 적층 커패시터를 제조할 수 있다.
측면 노출은, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)을 형성한 후에 전극 형성부와, 상기 전극 형성부와 인접한 베이스 기판(BSU)의 가장자리 사이에 형성된 절연층(IL)을 제거하여 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4) 각각의 에지를 노출시킴으로써 수행할 수 있다.
적층 커패시터 패키지(702)는 고정부재(CAP)를 더 포함할 수 있고, 고정부재(CAP)가 패키지 하우징(402) 내에 적층 커패시터(502)가 안정적으로 고정될 수 있도록 한다.
도 10은 도 8의 커패시터 하우징을 설명하기 위한 평면도이고, 도 11은 도 10의 IV-IV'라인을 따라 절단한 단면도이다.
도 10 및 도 11을 참조하면, 제1 내부 전극(OE1)는 커패시터 하우징(402)의 바닥부(420) 상에 배치된 제1 전극부(BE)와, 제1 전극부(BE)와 연결되어 커패시터 하우징(402)의 측면부(410)와 나란히 구비되는 제2 전극부(WE)를 포함한다. 즉, 제1 및 제3 연결 전극들(CE1, CE3)과 직접 콘택하는 부분이 제1 내부 전극(OE1)의 제2 전극부(WE)이고 제1 전극부(BE)가 제1 외부 단자(SE1)와 연결된다. 예를 들어, 제1 내부 전극(OE1)는 L-자형일 수 있다.
제1 내부 전극(OE1) 및 제2 내부 전극(OE2)는 전해 도금 또는 무전해 도금법을 통해서 커패시터 하우징(402) 내부에 형성될 수 있다.
도면으로 도시하지 않았으나, 제2 내부 전극(OE2)도 제1 내부 전극(OE1)와 실질적으로 동일한 구조를 갖고, 제2 내부 전극(OE2)의 제2 전극부가 제2 및 제4 연결 전극들(CE2, CE4)과 직접 콘택함으로써 제2 내부 전극(OE2)가 제2 외부 단자(SE2)와 연결된다.
도 1 내지 도 9에서는, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)만을 도시하였으나, 제4 커패시터 전극(300) 및 제4 연결 전극(CE4)을 형성하기 전에, 추가적으로 더 많은 커패시터 전극 및 유전층을 적층시키고 이와 연결된 연결 전극을 제1 연결 전극(CE1)이나 제2 연결 전극(CE2) 상에 계속하여 절연하여 적층시키고 도 1 및 도 3과 같이 홀들(H1, H2)을 형성하거나, 측면 노출을 유도하여 적층 커패시터를 설계할 수 있다.
또한, 4개의 연결 전극들(CE1, CE2, CE3, CE4)을 2개의 그룹으로 구분하여 연결한 것을 일례로 들어 설명하였으나, 5개 이상의 커패시터 전극들 및 연결 전극들을 포함하도록 적층 커패시터를 구성할 수 있고 연결 전극들은 3개 이상의 그룹으로 나누어 설계할 수도 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
701, 702: 적층 커패시터 패키지 501, 502: 적층 커패시터
401, 402: 패키지 하우징 BSU: 베이스 기판
212, 222, 232, 300: 제1, 제2, 제3, 제4 커패시터 전극
214, 224, 234: 제1, 제2, 제3 유전층
CE1, CE2, CE3, CE4: 제1, 제2, 제3, 제4 연결 전극
IL: 절연층 H1, H2: 제1, 제2 홀
FL, SL, TL, FOL: 제1, 제2, 제3, 제4 절연층

Claims (11)

  1. 베이스 기판 상에 순차적으로 적층되고 서로 동일한 면적을 갖는 적어도 2개의 커패시터 전극들, 상기 커패시터 전극들 사이에 형성된 유전층들, 상기 커패시터 전극들과 각각 일대일로 연결되어 상기 커패시터 전극들이 형성된 영역의 측부에 배치된 연결 전극들을 포함하되, 상기 연결 전극들은 상기 측부의 제1 영역에서 상하로 서로 마주하도록 배치된 제1 그룹의 연결 전극들과 상기 제1 영역과 이격된 제2 영역에서 상하로 서로 마주하도록 배치된 제2 그룹의 연결 전극들을 포함하는 적층 커패시터; 및
    바닥부 및 상기 바닥부와 연결된 측면부들이 형성하는 내부 공간에 상기 적층 커패시터를 수용하고, 적어도 일부가 상기 바닥부에 형성되어 제1 그룹의 연결 전극들과 연결된 제1 내부 전극 및 적어도 일부가 상기 바닥부에 형성되어 상기 제1 내부 전극과 이격되고 제2 그룹의 연결 전극들과 연결된 제2 내부 전극을 포함하는 패키지 하우징을 포함하는,
    적층 커패시터 패키지.
  2. 제1항에 있어서,
    상기 제1 그룹의 연결 전극들을 관통하고, 하단부가 상기 제1 내부 전극과 접촉하는 제1 관통 전극; 및
    상기 제2 그룹의 연결 전극들을 관통하고, 하단부가 상기 제2 내부 전극과 접촉하는 제2 관통 전극을 더 포함하는 것을 특징으로 하는,
    적층 커패시터 패키지.
  3. 제2항에 있어서,
    상기 제1 그룹의 연결 전극들 사이와 상기 제2 그룹의 연결 전극들 사이에는 각각 절연층이 개재되고,
    상기 제1 그룹의 연결 전극들과 상기 절연층을 관통하고 상기 제1 관통 전극이 내부에 배치된 제1 관통홀이 형성되며,
    상기 제2 그룹의 연결 전극 전극들과 상기 절연층을 관통하며 상기 제2 관통 전극이 내부에 배치된 제2 관통홀이 형성된 것을 특징으로 하는,
    적층 커패시터 패키지.
  4. 제1항에 있어서,
    상기 제1 내부 전극 및 상기 제2 내부 전극은
    상기 패키지 하우징의 바닥부에 서로 이격되어 배치된 것을 특징으로 하는,
    적층 커패시터 패키지.
  5. 제1항에 있어서,
    상기 제1 그룹의 연결 전극들과 상기 제2 그룹의 연결 전극들은
    동일 측면에서 외부로 노출되어 상기 패키지 하우징의 측면부와 마주하는 것을 특징으로 하는,
    적층 커패시터 패키지.
  6. 제5항에 있어서,
    상기 제1 내부 전극 및 상기 제2 내부 전극 각각은
    연결 전극들의 노출된 측면과 직접 접촉하며 상기 패키지 하우징의 측면부에 형성된 제1 전극부; 및
    상기 제1 전극부와 연결되어 상기 패키지 하우징의 바닥부에 형성된 제2 전극부를 포함하는 것을 특징으로 하는,
    적층 커패시터 패키지.
  7. 제1항에 있어서,
    상기 제1 내부 전극과 연결되고 상기 패키지 하우징의 바닥부를 관통하여 외부로 연결된 제1 외부 단자; 및
    상기 제2 내부 전극과 연결되고 상기 패키지 하우징의 바닥부를 관통하여 외부로 연결된 제2 외부 단자를 더 포함하는 것을 특징으로 하는,
    적층 커패시터 패키지.
  8. 제1항에 있어서,
    상기 유전층들 각각의 상부표면에는 다수의 기공들이 형성되고,
    상기 커패시터 전극들 각각과 연결된 연결 전극은 커패시터 전극과 바로 위에 형성된 유전층과도 연결된 것을 특징으로 하는,
    적층 커패시터 패키지.
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