KR101783112B1 - 적층 커패시터 및 이의 제조방법 - Google Patents

Abstract

적층 커패시터가 개시된다. 적층 커패시터는 제1 금속층 및 이의 일면 상에 배치된 제1 유전체층을 각각 구비하는 제1 박막 구조체들 및 이들과 교대로 적층되고 각각 제2 금속층 및 이의 일면 상에 배치된 제2 유전체층 구비하는 제2 박막 구조체들을 구비하는 커패시터 적층 구조체; 커패시터 적층 구조체의 제1 및 제2 측면 상에 각각 배치되고 제2 금속층들 및 제1 금속층들과 각각 접촉하는 제1 공통전극 및 제2 공통전극을 구비한다.

Description

적층 커패시터 및 이의 제조방법{MULTI-LAYER CAPACITOR AND METHOD OF MANUFACTURING THE MULTI-LAYER CAPACITOR}

본 발명은 전하를 축적할 수 있는 적층 커패시터 및 이의 제조방법에 관한 것이다.

커패시터는 서로 마주하는 두개의 전극 사이에 전하를 축적할 수 있는 수동 소자로서 모든 전자제품에 필수적 구성 요소이다. 이러한 커패시터에 있어서, 고용량 커패시터를 구현하기 위하여 적층 커패시터가 많이 사용되고 있다. 이러한 적층 커패시터는 전극층들과 유전체층들이 교대로 적층된 구조를 갖는다.

하지만, 이러한 종래의 적층 커패시터 구조에서는, 양의 전극들 및 음의 전극들을 선택적으로 2개의 공통전극에 전기적으로 연결하는 것이 요구되는데 이의 구현이 용이하지 않아서, 이에 대한 다양한 방법이 제시되었다. 일 예로, 양의 전극들 및 음의 전극들을 선택적으로 2개의 공통전극에 전기적으로 연결하기 위해, 커패시터의 면적을 순차적으로 감소시켜 전극들을 노출시키는 기술이 적용되었다. 하지만, 이 경우, 커패시터 면적 감소에 따른 정전용량의 감소를 피할 수 없게 되는 문제점이 있었다.

본 발명의 일 목적은 외부와 연결하기 위한 공통전극들과 커패시터 적층 구조체 내부의 전극들 사이의 전기적 연결이 용이하고, 부피 대비 고용량을 발휘할 수 있는 적층 커패시터를 제공하는 것이다.

본 발명의 다른 목적은 상기 적층 커패시터의 제조방법을 제공하는 것이다.

본 발명의 실시예에 따른 적층 커패시터는 제1 금속층 및 상기 제1 금속층의 일면 상에 배치된 제1 유전체층을 각각 구비하는 복수의 제1 박막 구조체들; 및 제2 금속층 및 상기 제2 금속층의 일면 상에 배치된 제2 유전체층 각각 구비하는 복수의 제2 박막 구조체들을 포함하고, 상기 제1 유전체층 상에 상기 제2 금속층이 배치되고 상기 제2 유전체층 상에 상기 제1 금속층이 배치되도록 상기 제1 및 제2 박막 구조체들이 교대로 적층된 커패시터 적층 구조체; 상기 커패시터 적층 구조체의 측면들 중 제1 측면 상에 배치되고, 상기 제2 금속층들과 접촉하는 제1 공통전극; 및 상기 커패시터 적층 구조체의 측면들 중 상기 제1 측면과 이격된 제2 측면 상에 배치되고, 상기 제2 금속층들과 접촉하는 제2 공통전극을 포함한다. 이 경우, 상기 제1 측면에서는 상기 제2 금속층들이 상기 제1 금속층들에 비해 돌출되며, 상기 제2 측면에서는 상기 제1 금속층들이 상기 제1 금속층들에 비해 돌출된다.

일 실시예에 있어서, 상기 제1 금속층은 제1 금속으로 형성되고, 상기 제2 금속층은 상기 제1 금속과 다른 제2 금속으로 형성될 수 있다. 그리고 상기 제1 유전체층은 상기 제2 금속의 산화물로 형성되고, 상기 제2 유전체층은 상기 제2 금속의 산화물로 형성될 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 금속층들과 상기 제1 및 제2 유전체층들 각각은 서로 대향하는 제1 및 제2 모서리와 이들을 연결하는 제3 모서리 및 제4 모서리를 포함하는 사각형 평면 형상을 갖고, 상기 제1 및 제2 유전체층들의 제1 모서리들 및 상기 제1 금속층들의 제1 모서리들은 가상의 제1 평면에 위치하고, 상기 제1 및 제2 유전체층들의 제2 모서리들 및 상기 제2 금속층들의 제2 모서리들은 상기 제1 평면에 평행하고 이와 이격된 가상의 제2 평면에 위치하고, 상기 제1 금속층들의 제2 모서리들은 상기 제1 평면과 상기 제2 평면 사이에 위치하고 이들과 평행한 가상의 제3 평면에 위치하며, 상기 제2 금속층들의 제1 모서리들은 상기 제1 평면과 상기 제3 평면 사이에 위치하고 이들과 평행한 가상의 제4 평면에 위치할 수 있다.

일 실시예에 있어서, 상기 제1 측면에는 상기 제1 유전체층과 상기 제2 유전체층 사이에 함몰된 상기 제1 금속층들에 의해 제1 트렌치들이 형성되고, 상기 제2 측면에는 상기 제1 유전체층과 상기 제2 유전체층 사이에 함몰된 상기 제2 금속층들에 의해 제2 트렌치들이 형성되며, 상기 제1 트렌치들 및 상기 제2 트렌치들에는 절연물질이 충진될 수 있다.

일 실시예에 있어서, 상기 커패시터 적층 구조체를 지지하는 기판을 더 포함할 수 있고, 이 경우 상기 기판은 절연성 물질로 형성될 수 있다.

일 실시예에 있어서, 상기 커패시터 적층 구조체의 최상부층에는 상기 제1 유전체층 및 상기 제2 유전체층 중 하나가 배치될 수 있고, 이 경우 상기 제1 공통전극 및 상기 제2 공통전극은 상기 커패시터 적층 구조체의 최상부층과 접촉할 수 있다.

본 발명의 실시예에 따른 적층 커패시터의 제조방법은 기판 상에 제1 금속층, 제1 유전체층, 제2 금속층 및 제2 유전체층이 순차적으로 그리고 복수회 적층된 제1 커패시터 적층 구조체를 형성하는 단계; 상기 제1 커패시터 적층 구조체의 제1 측면에서 상기 제2 금속층들을 제1 깊이만큼 선택적으로 식각하고, 상기 제1 측면에 대향하는 상기 제1 커패시터 적층 구조체의 제2 측면에서 상기 제1 금속층들을 제2 깊이만큼 선택적으로 식각하여 제2 커패시터 적층 구조체를 형성하는 단계; 및 상기 제2 커패시터 적층 구조체의 제1 측면 상에 상기 제1 금속층들과 접촉하는 제1 공통전극을 형성하고, 상기 제2 커패시터 적층 구조체의 제2 측면 상에 상기 제2 금속층들과 접촉하는 제2 공통전극을 형성하는 단계를 포함한다.

일 실시예에 있어서, 상기 제1 커패시터 적층 구조체를 형성하는 단계는, (a) 상기 기판 상에 제1 금속으로 이루어진 제1 금속 박막을 형성하는 단계; (b) 상기 제1 금속 박막을 양극산화시킴으로써 상기 제1 금속의 산화물로 이루어지고 상기 제1 금속 박막의 표면을 피복하는 제1 유전체 피막을 형성하는 단계; (c) 상기 제1 유전체 피막 상에 제2 금속으로 이루어진 제2 금속 박막을 형성하는 단계; (d) 상기 제2 금속 박막을 양극산화시킴으로써 상기 제2 금속의 산화물로 이루어지고 상기 제2 금속 박막의 표면을 피복하는 제2 유전체 피막을 형성하는 단계; (e) 상기 제2 유전체 피막 상에 상기 (a)와 (b) 단계 및 (c)와 (d) 단계를 순차적으로 그리고 복수회 수행하는 단계; 및 (f) 상기 (a) 내지 (e) 단계에 의해 형성된 적층체의 상부에 기 설정된 형상의 마스크를 형성한 후 이방성 식각을 통하여 상기 적층체 중 상기 마스크에 의해 마스킹되지 않은 부분을 제거하는 단계를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 금속층 및 상기 제2 금속층은 밸브 금속들(valve metals) 중에서 선택된 서로 다른 제1 금속 및 제2 금속으로 각각 형성되고, 상기 제1 유전체층 및 상기 제2 유전체층은 상기 제1 금속의 산화물 및 상기 제2 금속의 산화물로 각각 형성될 수 있다. 이 경우, 상기 제1 금속층들에 대한 선택적인 식각은 상기 제1 금속과 상기 제2 금속 중 상기 제1 금속만을 선택적으로 제거할 수 있는 제1 에천트를 이용한 습식 또는 건식 식각 공정을 통해 수행되고, 상기 제2 금속층들에 대한 선택적인 식각은 상기 제1 금속과 상기 제2 금속 중 상기 제2 금속만을 선택적으로 제거할 수 있는 제2 에천트를 이용한 습식 또는 건식 식각 공정을 통해 수행될 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 공통전극을 형성하기 전에, 상기 제1 금속층들의 선택적 식각에 의해 형성된 제1 트렌치들와 상기 제2 금속층들의 선택적 식각에 의해 형성된 제2 트렌치들을 절연물질로 충진하는 단계를 더 포함할 수 있다.

본 발명의 실시예에 따른 적층 커패시터의 경우, 제1 금속층들과 제2 금속층들을 서로 다른 밸브 금속으로 형성하고, 커패시터 적층 구조체의 서로 대향하는 제1 및 제2 측면에서 이들에 대한 선택적 식각을 통해 제1 측면에서는 제1 금속층들이 제2 금속층들에 비해 돌출되도록 형성하고 제2 측면에서는 제2 금속층들이 제1 금속층들에 비해 돌출되도록 형성함으로써, 제1 금속층들과 제1 공통전극 사이의 전기적 연결 및 제2 금속층들과 제2 공통전극 사이의 전기적 연결을 용이하게 수행할 수 있다. 그리고 본 발명과 같이 제1 및 제2 금속층들을 제1 및 제2 공통전극에 각각 연결하는 경우, 종래에 비해 넓은 커패시터 면적을 확보할 수 있으므로 고용량의 커패시터를 구현할 수 있다.

도 1은 본 발명의 실시예에 따른 적층 커패시터를 설명하기 위한 사시도이다.
도 2는 본 발명의 실시예에 따른 적층 커패시터 제조방법을 설명하기 위한 순서도이다.
도 3a 내지 도 3c는 도 2에 도시된 제조방법을 설명하기 위한 공정도들이다.
도 4a 내지 도 4c는 도 3a에 도시된 제1 커패시터 적층 구조체를 형성하는 공정을 설명하기 위한 단면도들이다.

이하, 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 실시예에 따른 적층 커패시터를 설명하기 위한 사시도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 적층 커패시터(1000)은 커패시터 적층 구조체(1200), 제1 공통전극(1300 및 제2 공통전극(1400을 포함한다.

상기 커패시터 적층 구조체(1200)는 복수의 제1 박막 구조체들(1210) 및 복수의 제2 박막 구조체들(1220)을 포함할 수 있다.

상기 복수의 제1 박막 구조체들(1210) 각각은 제1 금속층(1211) 및 상기 제1 금속층(1211)의 일면 상에 배치된 제1 유전체층(1212)을 포함할 수 있고, 상기 복수의 제2 박막 구조체들(1220) 각각은 제2 금속층(1221) 및 상기 제2 금속층(1221)의 일면 상에 배치된 제2 유전체층(1222)을 포함할 수 있으며, 상기 복수의 제1 박막 구조체들(1210)과 복수의 제2 박막 구조체들(1220)은 서로 교대로 적층될 수 있다. 이 경우, 상기 제1 박막 구조체(1210)의 제1 유전체층(1212) 상에 상기 제2 박막 구조체(1220)의 제2 금속층(1221)이 배치되고, 상기 제2 박막 구조체(1220)의 제2 유전체층(1222) 상에 상기 제1 박막 구조체(1210)의 제1 금속층(1211)이 배치되도록 상기 복수의 제1 박막 구조체들(1210)과 복수의 제2 박막 구조체들(1220)이 교대로 적층될 수 있다.

이와 같이 제1 박막 구조체들(1210)과 제2 박막 구조체들(1220)이 교대로 적층되는 경우, 상기 커패시터 적층 구조체(1200)는 상기 제1 금속층(1211)과 상기 제2 금속층(1221) 그리고 이들 사이에 배치된 상기 제1 유전체층(1212)에 의해 정의되는 복수의 제1 커패시터 및 상기 제2 금속층(1221)과 상기 제1 금속층(1211) 그리고 이들 사이에 배치된 상기 제2 유전체층(1222)에 의해 정의되는 복수의 제2 커패시터가 교대로 적층된 구조를 가질 수 있다.

상기 제1 금속층(1211)은 제1 금속으로 형성될 수 있고, 상기 제1 유전체층(1212)은 상기 제1 금속의 산화물로 형성될 수 있다. 그리고 상기 제2 금속층(1221)은 상기 제1 금속과 다른 제2 금속으로 형성될 수 있고, 상기 제2 유전체층(1222)은 상기 제2 금속의 산화물로 형성될 수 있다.

상기 제1 금속과 상기 제2 금속은 양극산화가 가능한 밸브 금속(valve metal)일 수 있다. 예를 들면, 상기 제1 금속과 제2 금속은 각각 알루미늄(Al), 티타늄(Ti), 바나듐(V), 이트륨(Y), 지르코늄(Zr), 니오븀(Nb), 하프늄(Hf), 탄탈륨(Ta) 등으로부터 선택된 하나 이상의 금속일 수 있다. 이 경우, 상기 제1 유전체층(1212)은 상기 제1 금속층(1211)을 양극산화시킴으로써 형성된 제1 금속의 산화물층일 수 있고, 상기 제2 유전체층(1222)은 상기 제2 금속층(1221)을 양극산화시킴으로써 형성된 제2 금속의 산화물층일 수 있다. 예를 들면, 상기 제1 금속층(1211)과 상기 제1 유전체층(1212)은 알루미늄(Al)과 알루미늄 산화물로 각각 형성될 수 있고, 상기 제2 금속층(1221)과 상기 제2 유전체층(1222)은 티타늄(Ti)과 티타늄 산화물로 각각 형성될 수 있다. 이와 달리 상기 제1 금속층(1121)과 상기 제1 유전체층(1212)은 티타늄(Ti)과 티타늄 산화물로 각각 형성될 수 있고, 상기 제2 금속층(1221)과 상기 제2 유전체층(1222)은 알루미늄(Al)과 알루미늄 산화물로 각각 형성될 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 금속층들(1211, 1221) 그리고 상기 제1 및 제2 유전체층들(1212, 1222) 각각은 서로 대향하는 제1 모서리 및 제2 모서리를 구비하는 다각형의 평면 형상을 갖는 박막 구조를 가질 수 있고, 이 경우, 상기 제1 및 제2 금속층들(1211, 1221)의 제1 모서리와 제2 모서리 사이의 폭은 상기 제1 및 제2 유전체층들(1212, 1222)의 제1 모서리와 제2 모서리 사이의 폭보다 작을 수 있다. 한편, 상기의 경우, 상기 제1 및 제2 금속층들(1211, 1221)의 제1 모서리와 제2 모서리 사이의 폭은 서로 동일하고, 상기 제1 및 제2 유전체층들(1212, 1222)의 제1 모서리와 제2 모서리 사이의 폭은 서로 동일할 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 금속층들(1211, 1221)과 상기 제1 및 제2 유전체층들(1212, 1222) 각각은 상기 제1 및 제2 모서리와 이들을 연결하는 제3 모서리 및 제4 모서리를 포함하는 직사각형 평면 형상을 가질 수 있다.

이 경우, 상기 제1 및 제2 유전체층들(1212, 1222)의 제1 모서리들은 가상의 제1 평면에 위치할 수 있고, 상기 제1 및 제2 유전체층들(1212, 1222)의 제2 모서리들은 상기 제1 평면과 평행하고 이격된 가상의 제2 평면에 위치할 수 있다. 그리고 상기 제1 금속층들(1211)의 제1 모서리들은 상기 제1 평면에 위치할 수 있고, 상기 제1 금속층들(1211)의 제2 모서리들은 상기 제1 평면과 상기 제2 평면 사이에 위치하고 이들과 평행한 가상의 제3 평면에 위치할 수 있다. 또한, 상기 제2 금속층들(1221)의 제1 모서리들은 상기 제1 평면과 상기 제3 평면 사이에 위치하고 이들과 평행한 가상의 제4 평면에 위치하고, 상기 제2 금속층들(1221)의 제2 모서리들은 상기 제2 평면에 위치할 수 있다.

한편, 상기 제1 및 제2 금속층들(1211, 1221)과 상기 제1 및 제2 유전체층들(1212, 1222)의 제3 모서리들은 모두 상기 제1 내지 제4 평면과 수직한 가상의 제5 평면에 위치하고, 상기 제1 및 제2 금속층들(1211, 1221)과 상기 제1 및 제2 유전체층들(1212, 1222)의 제4 모서리들은 상기 제5 평면과 평행하고 이격된 가상의 제6 평면에 위치할 수 있다. 즉, 도 1에 도시된 바와 같이, 상기 커패시터 적층 구조체(1200)에 있어서, 상기 제1 모서리들에 대응하는 제1 측면에서는 상기 제2 금속층들(1221)의 함몰로 인한 제1 트랜치들이 형성되어 상기 제2 금속층들(1221)의 측면들에 비해 상기 제1 금속층들(1211)의 측면들이 돌출될 수 있고, 상기 제2 모서리들에 대응하는 제2 측면에서는 상기 제1 금속층들(1211)의 함몰로 인한 제2 트랜치들이 형성되어 상기 제1 금속층들(1211)의 측면들에 비해 상기 제2 금속층들(1221)의 측면들이 돌출될 수 있다.

상기 제1 공통전극(1300)은 상기 커패시터 적층 구조체(1200)의 제1 측면 상에 배치되어 상기 제1 금속층들(1211)의 좌측면과 접촉할 수 있고, 그 결과 상기 제1 금속층들(1211)은 상기 제1 공통전극(1300)에 의해 서로 전기적으로 연결될 수 있다. 그리고 상기 제2 공통전극(1400)은 상기 커패시터 적층 구조체(1200)의 제2 측면 상에 배치되어 상기 제2 금속층들(1221)의 우측면과 접촉할 수 있고, 그 결과 상기 제2 금속층들(1221)은 상기 제2 공통전극(1400)에 의해 서로 전기적으로 연결될 수 있다. 이 경우, 상기 제1 공통전극(1300)은 상기 제2 금속층들(1221)과는 접촉하지 않고, 상기 제2 공통전극(1400)은 상기 제1 금속층들(1211)과는 접촉하지 않는다. 이와 같이, 상기 제1 공통전극(1300)에 의해 상기 제1 금속층들(1211)이 서로 전기적으로 연결되고 상기 제2 공통전극(1400)에 의해 상기 제2 금속층들(1221)이 서로 전기적으로 연결되는 경우, 상기 제1 금속층(1211)과 상기 제2 금속층(1221) 그리고 이들 사이에 배치된 제1 유전체층(1212)에 의해 정의되는 제1 커패시터들 및 상기 제2 금속층(1221)과 상기 제1 금속층(1211) 그리고 이들 사이에 배치된 제2 유전체층(1222)에 의해 정의되는 제2 커패시터들은 모두 서로 전기적으로 병렬로 연결되므로, 고용량의 적층 커패시터를 형성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 박막 구조체들(1210) 중 가장 하부에 배치된 제1 박막 구조체(1210)은 기판(1100) 상에 배치될 수 있다. 상기 기판(1100)의 재질은 특별히 한정되지 않으나, 상기 제1 및 제2 공통전극(1300, 1400)이 상기 기판(1100)과 접촉하도록 형성되는 경우에는, 상기 기판(1100)은 절연성 물질로 형성되는 것이 바람직하다.

한편, 본 발명의 일 실시예에 있어서, 상기 적층 커패시터(1000)의 구조적 안정성 및 전기적 안정성 향상을 위해, 상기 제2 금속층들(1221)의 함몰로 인한 제1 트랜치들 및 상기 제1 금속층들(1211)의 함몰로 인한 제2 트랜치들에는 절연물질이 충진될 수 있다.

이와 같은 적층 커패시터(1000)에 따르면, 제1 금속층들(1211)과 제1 공통전극(1300) 사이의 전기적 연결 및 제2 금속층들(1221)과 제2 공통전극(1400) 사이의 전기적 연결이 용이할 뿐만 제1 및 제2 금속층들(1211, 1221)과 중첩되는 제1 및 제2 유전체층(1212, 1222)의 면적을 최대화 할 수 있어서 부피 대비 고용량의 커패시터를 구현할 수 있다.

도 2는 본 발명의 실시예에 따른 적층 커패시터 제조방법을 설명하기 위한 순서도이고, 도 3a 내지 도 3c는 도 2에 도시된 제조방법에 따라 적층 커패시터를 제조하는 공정을 설명하기 위한 단면도들이며, 도 4a 내지 도 4c는 도 3a에 도시된 제1 커패시터 적층 구조체를 형성하는 공정을 설명하기 위한 단면도들이다.

도 1과 함께 도 2 및 도 3a 내지 도 3c를 참조하면, 본 발명의 실시예에 따른 적층 커패시터(1000)의 제조방법은 기판(1100) 상에 제1 금속층(1211a), 제1 유전체층(1212a), 제2 금속층(1221a) 및 제2 유전체층(1222a)이 순차적으로 그리고 복수회 적층된 제1 커패시터 적층 구조체(1200a)를 형성하는 단계(S110); 상기 기판(1100)에 수직한 상기 제1 커패시터 적층 구조체(1200a)의 제1 측면에서 상기 제2 금속층들(1221a)을 제1 깊이만큼 선택적으로 식각하고, 상기 제1 측면에 대향하는 상기 제1 커패시터 적층 구조체(1200a)의 제2 측면에서 상기 제1 금속층들(1211a)을 제2 깊이만큼 선택적으로 식각하여 제2 커패시터 적층 구조체(1200)를 형성하는 단계(S120); 및 상기 제2 커패시터 적층 구조체(1200)의 제1 측면 및 제2 측면 상에 제1 공통전극(1300) 및 제2 공통전극(1400)을 각각 형성하는 단계(S130)를 포함한다.

상기 제1 커패시터 적층 구조체(1200a)를 형성하는 단계에 있어서, 상기 제1 커패시터 적층 구조체(1200a)는, 먼저 기판(1100) 상에 상기 제1 금속층(1211a)을 형성한 후 그 위에 상기 제1 유전체층(1212a)을 형성하는 제1 단계; 및 상기 제1 유전체층(1212a) 위에 상기 제2 금속층(1221a)을 형성한 후 그 위에 상기 제2 유전체층(1222a)을 형성하는 제2 단계를 순차적으로 그리고 복수회 수행함으로써 형성될 수 있다. 이 경우, 상기 제1 단계와 상기 제2 단계는 동일한 횟수만큼 수행될 수도 있고, 상기 제2 단계에 비해 상기 제1 단계가 1회 더 수행될 수도 있다. 한편, 상기 제1 커패시터 적층 구조체(1200a)의 최상부면과 접촉하도록 이 후 형성될 제1 공통전극(1300)과 제2 공통전극(1400) 사이의 절연을 위해, 상기 제1 커패시터 적층 구조체(1200a)의 최상부에는 상기 제1 유전체층(1212a) 또는 상기 제2 유전체층(1222a)이 배치될 수 있다.

상기 제1 금속층(1211a) 및 상기 제2 금속층(1221)은 밸브 금속들 중에서 서로 다른 제1 금속 및 제2 금속으로 각각 형성될 수 있고, 상기 제1 유전체층(1212a) 및 상기 제2 유전체층(1222a)은 상기 제1 금속의 산화물 및 상기 제2 금속의 산화물로 각각 형성될 수 있다.

일 실시예에 있어서, 도 4a 내지 도 4c에 도시된 바와 같이, 상기 제1 커패시터 적층 구조체(1200a)는 (a)기판(1100) 상에 도금, 물리적 기상 증착, 화학적 기상 증착 등의 방법으로 제1 금속으로 이루어진 제1 금속 박막을 형성하는 단계; (b)상기 제1 금속 박막을 양극산화시킴으로써 상기 제1 금속의 산화물로 이루어지고 상기 제1 금속 박막의 표면을 피복하는 제1 유전체 피막을 형성하는 단계; (c)상기 제1 유전체 피막 상에 도금, 물리적 기상 증착, 화학적 기상 증착 등의 방법으로 제2 금속으로 이루어진 제2 금속 박막을 형성하는 단계; (d)상기 제2 금속 박막을 양극산화시킴으로써 상기 제2 금속의 산화물로 이루어지고 상기 제2 금속 박막의 표면을 피복하는 제2 유전체 피막을 형성하는 단계; (e)상기 제2 유전체 피막 상에 상기 (a)와 (b) 단계 및 (c)와 (d) 단계를 순차적으로 그리고 복수회 수행하는 단계; 및 (f)상기 (a) 내지 (e) 단계에 의해 형성된 적층체의 상부에 기 설정된 형상의 마스크를 형성한 후 이방성 식각을 통하여 상기 적층체 중 상기 마스크에 의해 마스킹되지 않은 부분을 제거하는 단계를 통해 형성될 수 있다.

상기 제2 커패시터 적층 구조체(1200)를 형성하는 단계에 있어서, 상기 제2 커패시터 적층 구조체(1200)는 상기 제1 커패시터 적층 구조체(1200a)의 측면들 중 제1 측면에서 상기 제2 금속층들(1221a)을 선택적으로 제1 깊이만큼 식각하고, 상기 제1 측면에 대향하는 제2 측면에서 상기 제1 금속층들(1212a)을 선택적으로 제2 깊이만큼 식각함으로써 형성될 수 있다.

일 실시예에 있어서, 상기 제1 금속층들(1212a)에 대한 선택적인 식각은 상기 제1 금속과 상기 제2 금속 중 상기 제1 금속만을 선택적으로 제거할 수 있는 제1 에천트를 이용한 습식 또는 건식 식각 공정을 통해 수행될 수 있고, 상기 제2 금속층들(1221a)에 대한 선택적인 식각은 상기 제1 금속과 상기 제2 금속 중 상기 제2 금속만을 선택적으로 제거할 수 있는 제2 에천트를 이용한 습식 또는 건식 식각 공정을 통해 수행될 수 있다.

상기 제2 금속층들(1222a)에 대한 선택적 식각에 의해 상기 제2 커패시터 적층 구조체(1200)의 제1 측면에는 상기 제1 깊이의 제1 트렌치들(trench)들이 형성되고, 그 결과, 상기 제2 커패시터 적층 구조체(1200)의 제1 측면에서는 상기 제1 금속층들(1212)의 측면들이 상기 제2 금속층들(1222)의 측면보다 돌출되게 된다. 그리고 상기 제1 금속층들(1212a)에 대한 선택적 식각에 의해 상기 제2 커패시터 적층 구조체(1200)의 제2 측면에는 상기 제2 깊이의 제2 트렌치들(trench)들이 형성되고, 그 결과, 상기 제2 커패시터 적층 구조체(1200)의 제2 측면에서는 상기 제2 금속층들(1222)의 측면들이 상기 제1 금속층들(1212)의 측면보다 돌출되게 된다. 한편, 상기 제2 금속층들(1222)에 의해 형성된 상기 제1 트렌치들의 제1 깊이는 상기 제1 금속층들(1212)에 의해 형성된 상기 제2 트렌치들의 제2 깊이와 동일할 수도 있고, 서로 다를 수도 있다.

상기 제1 공통전극(1300) 및 제2 공통전극(1400)을 각각 형성하는 단계에 있어서, 상기 제1 공통전극(1300)은 상기 제2 커패시터 적층 구조체(1200)의 제1 측면 상에 형성되어 상기 제1 및 제2 금속층들(1212, 1222) 중 상기 제1 금속층들(1212)과 선택적으로 접촉할 수 있고, 상기 제2 공통전극(1400)은 상기 제2 커패시터 적층 구조체(1200)의 제2 측면 상에 형성되어 상기 제1 및 제2 금속층들(1212, 1222) 중 상기 제2 금속층들(1222)과 선택적으로 접촉할 수 있다.

일 실시예에 있어서, 상기 제1 공통전극(1300) 및 상기 제2 공통전극(1400)은 물리적 기상 증착 또는 화학적 기상 증착 등의 방법으로 형성되거나, 금속박들을 상기 제2 커패시터 적층 구조체(1200)의 측면에 부착함으로써 형성될 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 공통전극(1300, 1400)을 형성하기 전에 상기 제1 트렌치들와 상기 제2 트렌치들을 절연물질로 충진하는 단계를 더 포함할 수 있다. 이와 같이 상기 제1 트렌치들와 상기 제2 트렌치들을 절연물질로 충진하는 경우, 제조되는 적층 커패시터(1000)의 기계적 내구성을 향상시킬 수 있을 뿐만 아니라 제1 공통전극(1300)과 상기 제2 금속층들(1222) 사이의 전기적 절연 특성 및 제2 공통전극(1400)과 상기 제1 금속층들(1212) 사이의 전기적 절연 특성을 향상시킬 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

1. 제1 금속으로 형성된 제1 금속층 및 상기 제1 금속층의 일면 상에 배치되고 상기 제1 금속의 양극산화물로 형성된 제1 유전체층을 각각 구비하는 복수의 제1 박막 구조체들; 및 상기 제1 금속과 다른 제2 금속으로 형성된 제2 금속층 및 상기 제2 금속층의 일면 상에 배치되고 상기 제2 금속의 양극산화물로 형성된 제2 유전체층을 각각 구비하는 복수의 제2 박막 구조체들을 포함하고, 상기 제1 유전체층 상에 상기 제2 금속층이 배치되고 상기 제2 유전체층 상에 상기 제1 금속층이 배치되도록 상기 제1 및 제2 박막 구조체들이 교대로 적층된 커패시터 적층 구조체;
   상기 제1 금속층, 상기 제1 유전체층, 상기 제2 금속층 및 상기 제2 유전체층의 측면들에 의해 형성되는 상기 커패시터 적층 구조체의 측면들 중 제1 측면 상에 배치되고, 상기 제1 금속층들과 접촉하는 제1 공통전극; 및
   상기 커패시터 적층 구조체의 측면들 중 상기 제1 측면과 이격된 제2 측면 상에 배치되고, 상기 제2 금속층들과 접촉하는 제2 공통전극을 포함하고,
   상기 제1 측면에서는 상기 제1 금속층들이 상기 제2 금속층들에 비해 돌출되며, 상기 제2 측면에서는 상기 제2 금속층들이 상기 제1 금속층들에 비해 돌출된 것을 특징으로 하는 적층 커패시터.
2. 삭제
3. 삭제
4. 제1항에 있어서,
   상기 제1 및 제2 금속층들과 상기 제1 및 제2 유전체층들 각각은 서로 대향하는 제1 및 제2 모서리와 이들을 연결하는 제3 모서리 및 제4 모서리를 포함하는 사각형 평면 형상을 갖고,
   상기 제1 및 제2 유전체층들의 제1 모서리들 및 상기 제1 금속층들의 제1 모서리들은 가상의 제1 평면에 위치하고,
   상기 제1 및 제2 유전체층들의 제2 모서리들 및 상기 제2 금속층들의 제2 모서리들은 상기 제1 평면에 평행하고 이와 이격된 가상의 제2 평면에 위치하고,
   상기 제1 금속층들의 제2 모서리들은 상기 제1 평면과 상기 제2 평면 사이에 위치하고 이들과 평행한 가상의 제3 평면에 위치하며,
   상기 제2 금속층들의 제1 모서리들은 상기 제1 평면과 상기 제3 평면 사이에 위치하고 이들과 평행한 가상의 제4 평면에 위치하는 것을 특징으로 하는 적층 커패시터.
5. 제1항에 있어서,
   상기 제1 측면에는 상기 제1 유전체층과 상기 제2 유전체층 사이에 함몰된 상기 제1 금속층들에 의해 제1 트렌치들이 형성되고,
   상기 제2 측면에는 상기 제1 유전체층과 상기 제2 유전체층 사이에 함몰된 상기 제2 금속층들에 의해 제2 트렌치들이 형성되며,
   상기 제1 트렌치들 및 상기 제2 트렌치들에는 절연물질이 충진된 것을 특징으로 하는 적층 커패시터.
6. 제1항에 있어서,
   상기 커패시터 적층 구조체를 지지하는 기판을 더 포함하고,
   상기 기판은 절연성 물질로 형성된 것을 특징으로 하는 적층 커패시터.
7. 제1항에 있어서,
   상기 커패시터 적층 구조체의 최상부층에는 상기 제1 유전체층 및 상기 제2 유전체층 중 하나가 배치되고,
   상기 제1 공통전극 및 상기 제2 공통전극은 상기 커패시터 적층 구조체의 최상부층과 접촉하는 것을 특징으로 하는 적층 커패시터.
8. 기판 상에 제1 금속층, 제1 유전체층, 제2 금속층 및 제2 유전체층이 순차적으로 그리고 복수회 적층된 제1 커패시터 적층 구조체를 형성하는 단계;
   상기 제1 커패시터 적층 구조체의 제1 측면에서 상기 제2 금속층들을 제1 깊이만큼 선택적으로 식각하고, 상기 제1 측면에 대향하는 상기 제1 커패시터 적층 구조체의 제2 측면에서 상기 제1 금속층들을 제2 깊이만큼 선택적으로 식각하여 제2 커패시터 적층 구조체를 형성하는 단계; 및
   상기 제2 커패시터 적층 구조체의 제1 측면 상에 상기 제1 금속층들과 접촉하는 제1 공통전극을 형성하고, 상기 제2 커패시터 적층 구조체의 제2 측면 상에 상기 제2 금속층들과 접촉하는 제2 공통전극을 형성하는 단계를 포함하고,
   상기 제1 커패시터 적층 구조체를 형성하는 단계는,
   (a) 상기 기판 상에 제1 금속으로 이루어진 제1 금속 박막을 형성하는 단계;
   (b) 상기 제1 금속 박막을 양극산화시킴으로써 상기 제1 금속의 산화물로 이루어지고 상기 제1 금속 박막의 표면을 피복하는 제1 유전체 피막을 형성하는 단계;
   (c) 상기 제1 유전체 피막 상에 상기 제1 금속과 다른 제2 금속으로 이루어진 제2 금속 박막을 형성하는 단계;
   (d) 상기 제2 금속 박막을 양극산화시킴으로써 상기 제2 금속의 산화물로 이루어지고 상기 제2 금속 박막의 표면을 피복하는 제2 유전체 피막을 형성하는 단계;
   (e) 상기 제2 유전체 피막 상에 상기 (a)와 (b) 단계 및 (c)와 (d) 단계를 순차적으로 그리고 복수회 수행하는 단계; 및
   (f) 상기 (a) 내지 (e) 단계에 의해 형성된 적층체의 상부에 기 설정된 형상의 마스크를 형성한 후 이방성 식각을 통하여 상기 적층체 중 상기 마스크에 의해 마스킹되지 않은 부분을 제거하는 단계를 포함하고,
   상기 제1 금속층들에 대한 선택적인 식각은 상기 제1 금속과 상기 제2 금속 중 상기 제1 금속만을 선택적으로 제거할 수 있는 제1 에천트를 이용한 습식 또는 건식 식각 공정을 통해 수행되며,
   상기 제2 금속층들에 대한 선택적인 식각은 상기 제1 금속과 상기 제2 금속 중 상기 제2 금속만을 선택적으로 제거할 수 있는 제2 에천트를 이용한 습식 또는 건식 식각 공정을 통해 수행되는 것을 특징으로 하는 적층 커패시터의 제조방법.
9. 삭제
10. 제8항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 밸브 금속들(valve metals) 중에서 선택된 서로 다른 상기 제1 금속 및 상기 제2 금속으로 각각 형성되는 것을 특징으로 하는 적층 커패시터의 제조방법.
11. 삭제
12. 제8항에 있어서,
    상기 제1 및 제2 공통전극을 형성하기 전에, 상기 제1 금속층들의 선택적 식각에 의해 형성된 제1 트렌치들와 상기 제2 금속층들의 선택적 식각에 의해 형성된 제2 트렌치들을 절연물질로 충진하는 단계를 더 포함하는 것을 특징으로 하는 적층 커패시터의 제조방법.

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