WO2016158228A1 - 薄膜キャパシタ - Google Patents

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WO2016158228A1
WO2016158228A1 PCT/JP2016/057051 JP2016057051W WO2016158228A1 WO 2016158228 A1 WO2016158228 A1 WO 2016158228A1 JP 2016057051 W JP2016057051 W JP 2016057051W WO 2016158228 A1 WO2016158228 A1 WO 2016158228A1
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WO
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thin film
electrode
film electrode
capacitor
support substrate
Prior art date
Application number
PCT/JP2016/057051
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English (en)
French (fr)
Inventor
勝 黒澤
裕一 笹島
貴士 島田
Original Assignee
太陽誘電株式会社
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Publication date
Application filed by 太陽誘電株式会社 filed Critical 太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 

Definitions

  • the present invention relates to a thin film capacitor having a capacitor forming portion in which thin film electrodes and thin film dielectrics are alternately stacked on a support substrate by a thin film manufacturing process.
  • a thin film capacitor having a MIM (Metal-Insulator-Metal) structure capacitor generating portion formed on a supporting substrate by a thin film manufacturing process has recently attracted attention.
  • MIM Metal-Insulator-Metal
  • a structure in which a large number of thin film electrodes and a thin film dielectric are laminated in a capacity generating portion has been studied.
  • the most common thin film capacitor stacking method is to form a desired number of stacked electrode layers and dielectric layers at once, then repeat the processing from the upper layer to one layer, and finally a pyramid structure (See Patent Document 1). By using this method, it is possible to obtain a multilayer thin film capacitor excellent in characteristics by preventing foreign matters from entering the interface between the electrode layer and the dielectric layer.
  • the above-described conventional method has a problem in that the patterning and etching processes have to be repeatedly performed on all the electrode layers and the dielectric layers, resulting in a large process load. Furthermore, in the above conventional method, in order to secure a connection region between the electrode layer formed in the lower layer and the external electrode, it is necessary to provide the same number of connection points as the number of internal electrode layers, and the upper electrode area is reduced. Since it has to be reduced, the problem is that the crossing area (acquisition capacity) is reduced. Also, due to the pyramid structure, the crossing areas of each electrode layer are different, and there are multiple connection positions with external electrodes, so the impedance characteristics as a multilayer thin film capacitor are connected in parallel with capacitors with different capacitance values It is equivalent to what I did. As a result, a large number of resonance points are generated, which may cause undesirable characteristics in the circuit configuration. *
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a thin film capacitor with high manufacturing efficiency.
  • a thin film capacitor according to the present invention includes a support substrate, a capacitor forming portion formed on the support substrate, the first thin film electrode and the second thin film electrode, and a thin film dielectric
  • the capacitance forming portion includes the first thin film electrode and the second thin film electrode Are alternately arranged with the thin film dielectric interposed therebetween, and the capacitor forming portion is configured such that a part of the upper surface of the first thin film electrode parallel to the support substrate is a thin film in the connection region between the first thin film electrode and the first external electrode.
  • a part of the upper surface of the second thin film electrode is formed in a plane parallel to the support substrate in the connection region between the second thin film electrode and the second external electrode, and is formed in a stepped shape so as not to be covered with the dielectric. Formed in a stepped cross section so as not to be covered with thin film dielectric It is characterized in that is. *
  • the method for manufacturing a thin film capacitor according to the present invention includes a support substrate, a capacitor forming portion formed on the support substrate by laminating a first thin film electrode, a second thin film electrode, and a thin film dielectric, and a first thin film electrode.
  • a method of manufacturing a thin film capacitor comprising a first external electrode electrically connected to the second thin film electrode and a second external electrode electrically connected to the second thin film electrode
  • the first thin film electrode and the second thin film electrode on the support substrate Are formed by alternately laminating the first thin film electrode and the second thin film electrode and the thin film dielectric so that the first thin film electrode is etched, and the first thin film electrode is etched.
  • the first thin film electrode is processed in a stepped shape so that the first thin film electrode is exposed in a plane parallel to the support substrate. 2nd thin on parallel surface Forming a stepped cross section so that the electrode is exposed, and forming a first external electrode at the exposed portion of the first thin film electrode and forming a second external electrode at the exposed portion of the second thin film electrode. It is characterized by that. *
  • the capacitance forming portion is formed in a stepped shape with the first thin film electrode exposed in the connection region with the first external electrode, the first external electrode can be reliably formed and connected.
  • the step-like formation of the capacitance forming portion can be obtained by forming only the first thin film electrode and the second thin film electrode having a predetermined shape in the stacking process and then removing only the thin film dielectric by an etching process.
  • the etching process of a plurality of dielectric layers can be performed at once, so that the manufacturing efficiency is improved.
  • the first thin film electrode is exposed at one end of the capacitance forming portion, in other words, the first thin film electrode is covered with a dielectric at one end of the capacitance forming portion.
  • the second thin film electrode is exposed at the other end of the capacitance forming portion.
  • the second thin film electrode is not covered with a dielectric at one end of the capacitance forming portion, and the first external electrode is not It is formed so as to cover one end of the capacitance forming portion, and the second external electrode is formed so as to cover the other end of the capacitance forming portion.
  • the first thin film electrode is exposed on the inner surface of the first recess formed in the capacitance forming portion, in other words, the first thin film electrode is formed in the capacitance forming portion.
  • the inner surface of the concave portion is not covered with a dielectric
  • the second thin film electrode is exposed on the inner surface of the second concave portion formed in the capacitance forming portion.
  • the second thin film electrode is formed in the second concave portion formed in the capacitance forming portion.
  • the inner surface is not covered with a dielectric
  • the first external electrode is formed to cover at least the inner surface of the first recess
  • the second external electrode is formed to cover at least the inner surface of the second recess.
  • the intersecting region where the first thin film electrode and the second thin film electrode overlap is common to each layer.
  • the thing characterized by being is mentioned. *
  • the thin film capacitor according to the present invention is a thin film capacitor including a support substrate and a capacitor forming portion formed on the support substrate and alternately stacked with the first thin film electrode and the second thin film electrode and the thin film dielectric.
  • the support substrate is provided with a first substrate electrode electrically connected to the first thin film electrode and a second substrate electrode electrically connected to the second thin film electrode.
  • First recesses formed in a stepped cross section so that the second thin film electrodes are alternately arranged and the first thin film electrodes are exposed in a plane parallel to the support substrate and the first substrate electrodes of the support substrate are exposed.
  • the second thin film electrode is exposed on a surface parallel to the support substrate, and the second recess is formed in a stepped cross section so that the second substrate electrode of the support substrate is exposed.
  • An electrode is formed.
  • a thin film capacitor manufacturing method including a support substrate and a capacitor forming portion formed on the support substrate by alternately stacking a first thin film electrode and a second thin film electrode and a thin film dielectric.
  • the first thin film electrode having the predetermined shape and the second thin film electrode having the predetermined shape and the thin film dielectric are alternately laminated so that the first thin film electrode and the second thin film electrode are alternately arranged on the support substrate.
  • the step of forming the capacitance forming portion and the etching of the capacitance forming portion expose the first thin film electrode on the surface parallel to the support substrate and the first substrate electrode formed on the support substrate.
  • the first concave portion having a stepped cross section is formed, and the first thin film electrode is exposed on a surface parallel to the support substrate and the second substrate electrode formed on the support substrate is exposed.
  • the first thin film electrode and the first substrate are formed in the capacitor forming portion in a stepped shape with the first thin film electrode exposed and the first recess in which the first extraction electrode of the support substrate is exposed.
  • the connection of the electrodes can be ensured.
  • the second thin film electrode the step-like formation of the capacitance forming portion can be obtained by forming only the first thin film electrode and the second thin film electrode having a predetermined shape in the stacking process and then removing only the thin film dielectric by an etching process.
  • the etching process of a plurality of dielectric layers can be performed at once, so that the manufacturing efficiency is improved.
  • the manufacturing efficiency is improved.
  • FIG. 1 is a cross-sectional view of the thin film capacitor according to the first embodiment. It should be noted that each drawing in the present application is schematically shown for convenience of explanation, and is not described in an accurate scale. *
  • the thin film capacitor according to the present embodiment is a capacitor as a single active component.
  • the thin film capacitor 100 includes a support substrate 110, a capacitor formation unit 140 formed on the support substrate 110 and alternately stacked with thin film electrode layers 120 and thin film dielectric layers 130, and a capacitor formation.
  • the protective layer 150 is formed on the upper surface of the portion 140 and protects the uppermost thin film electrode layer 120, and a pair of external electrodes 160 electrically connected to the thin film electrode layer 120.
  • the support substrate 110 may be formed of a support substrate made of an insulating inorganic material such as quartz, alumina, sapphire, or glass, or a support substrate made of a conductive inorganic material such as Si. Note that in the case where a conductive support substrate is used as the support substrate 110, an insulating layer is preferably formed over the support substrate 110. In addition, an adhesive layer is preferably formed on the support substrate 110 in order to improve adhesion with the thin film electrode layer 120. Alternatively, the support substrate 110 may be made of an organic material such as a resin film. However, since a thin film is difficult to handle, a resin film temporarily bonded to a support substrate having good smoothness such as Si may be used. *
  • the capacitance forming unit 140 including two or more thin film electrode layers 120 and one or more thin film dielectric layers 130 is a so-called MIM (Metal-Insulator-Metal) structure.
  • the first thin film electrode layers 121 and the second thin film electrode layers 122 are alternately arranged.
  • the first thin film electrode layer 121 is exposed at one end of the capacitance forming unit 140.
  • the second thin film electrode layer 122 is exposed at the other end of the capacitance forming unit 140.
  • Various conductive materials can be used for the thin film electrode layer 120.
  • a metal such as Cu, Ni, Pt, Al, Ti, Ir, and Ru, or an oxidation that exhibits conductivity such as RuO 2 and IrO 2 is used. Things are used.
  • the thin film electrode layer 120 can be formed by sputtering, CVD (Chemical Vapor Deposition), vapor deposition, ALD (Atomic Layer Deposition), or the like, as long as the support substrate 110 is not damaged or altered. The method is unquestioned. In the present embodiment, Ni is used.
  • the thin film dielectric layer 130 is preferably an oxide such as (Ba, Sr) TiO 3 (BST), SrTiO 3 (STO), TiO 2 , ZrO 2 , and HfO 2 .
  • the film formation method for the thin film dielectric layer 130 can be the same as that for the thin film electrode layer 120, and the film formation method is not particularly limited as long as the support substrate 110 is not damaged or altered. In this embodiment, ZrO 2 is used.
  • Both end portions of the capacitance forming portion 140 are formed in a stepped cross section. More specifically, one end of the capacitance forming unit 140 is formed in a stepped shape such that the upper end of the first thin film electrode layer 121 is exposed on a plane parallel to the support substrate 110. The other end of the capacitance forming unit 140 is formed in a stepped shape such that the upper end of the second thin film electrode layer 122 is exposed on a plane parallel to the support substrate 110.
  • the end of the first thin film electrode layer 121 opposite to the end exposed at one end of the capacitance forming portion 140 is embedded in the capacitance forming portion 140.
  • the embedded side end portions of the plurality (three in FIG. 1) of the first thin film electrode layers 121 coincide with each other in the thickness direction of the capacitance forming portion 140.
  • the end of the second thin film electrode layer 122 opposite to the end exposed at the other end of the capacitance forming portion 140 is embedded in the capacitance forming portion 140.
  • the embedded side end portions of the plurality (three in FIG. 1) of the second thin film electrode layers 122 coincide with each other in the thickness direction of the capacitance forming portion 140.
  • the thin film capacitor 100 is equivalent to a parallel arrangement of a plurality of capacitors having the same capacity and characteristics.
  • the protective layer 150 uses an inorganic material such as Al 2 O 3 , SiO 2 , Si 3 N 4 , or BST, or an organic resin such as polyimide. In addition, the protective layer 150 may use only a single material, but may combine two or more types. In the present embodiment, photosensitive polyimide is used.
  • the protective layer 150 is an end of the uppermost thin film electrode layer 120 (second thin film electrode layer 122 in the example of FIG. 1), and an upper surface end on the external electrode 160 side to which the thin film electrode layer 120 is connected. Is not covered, and the other upper end is covered.
  • the external electrode 160 is formed so as to be electrically connected to the thin film electrode layer 120 at the end portion of the capacitance forming portion 140 formed in a staircase shape.
  • the external electrode 160 includes a first external electrode 161 that is electrically connected to the first thin film electrode layer 121 at one end portion of the capacitance forming portion 140, and a second end portion of the capacitance forming portion 140.
  • a second external electrode 162 electrically connected to the second thin film electrode layer 122;
  • the external electrode 160 is formed from the stepped end surface of the capacitor forming unit 140 to the upper surface of the protective layer 150 formed on the upper surface of the capacitor forming unit 140.
  • the external electrode 160 is formed, for example, by forming a film of several kinds of materials such as Ti / Cu / Ni / Sn by using a technique such as sputtering, electron beam evaporation, or plating.
  • Ni / Sn films are formed by electroplating after sputtering deposition of Ti / Cu as a seed layer.
  • FIGS. 2 and 3 are diagrams for explaining a manufacturing process of a thin film capacitor. *
  • the support substrate 110 is prepared (FIG. 2A), and the capacitor forming portion 140 having the MIM structure is formed on the support substrate 110.
  • the thin film electrode layer 120 is formed on the entire surface of the support substrate 110 using a sputtering method or the like.
  • the thin film electrode layer 120 is formed in a predetermined manner using a dry etching method such as reactive ion etching or a wet etching method using a chemical solution that is soluble in the electrode metal.
  • a thin film dielectric layer 130 is formed on the thin film electrode layer 120 by using a sputtering method or the like (FIG.
  • the above steps are repeated a predetermined number of times (FIGS. 2 (e) to (f)).
  • the thin film electrode layer 120 is repeatedly formed by changing patterns corresponding to the first thin film electrode layer 121 and the second thin film electrode layer 122 every other layer.
  • a capacitance forming portion 140 formed by laminating the thin film electrode layer 120 and the thin film dielectric layer 130 is formed (FIG. 3G).
  • the uppermost layer of the capacitance forming unit 140 is the second thin film electrode layer 122. *
  • a protective polyimide layer 150 is formed on the upper surface of the capacitor forming portion 140 by applying, exposing, developing, and curing photosensitive polyimide with a spin coater (FIG. 3 (h)).
  • a connection region between the thin film electrode layer 120 and the external electrode 160, that is, an end region of the capacitance forming unit 140 formed in a staircase shape is opened.
  • dry etching processing such as reactive ion etching (RIE) is performed, so that the end of the capacitance forming portion 140 is stepped. It forms (FIG. 3 (i)).
  • RIE reactive ion etching
  • the etching process optimizes the conditions so that the dielectric material is preferentially removed, but the internal electrode material is difficult to scrape.
  • the end portion of the capacitor forming portion 140 is formed in a stepped shape with the upper end portion of the thin film electrode layer 120 exposed.
  • the condition setting of the etching process is that the thin film electrode layer 120 remains after the process to a thickness that can form an electrical connection in consideration of the etching selectivity and the thickness of the material.
  • the etching rate of the dielectric material is sufficiently higher than the etching rate of the internal electrode material”.
  • the etching rate is the characteristics of each material, the kind of reaction gas in the dry etching process (for example, fluorine-based such as CF 4 , chlorine-based such as BCl 3 , Cl 2, etc., O 2 , H 2 , Ar, etc.) Pressure, power, processing time, etc. are parameters.
  • Reactive ion etching is a technique in which gas plasma excited by RF power and a material to be etched are reacted to generate a reaction product having a high vapor pressure to be gasified and removed.
  • the pressure it is a condition that the vapor pressure of the product made of the dielectric material and the gas element is sufficiently higher than the vapor pressure of the product made of the electrode material and the gas element.
  • Ni is used as the internal electrode material
  • ZrO 2 is used as the dielectric material
  • CF 4 is used as the reactive gas
  • the etching rate of the dielectric material is set to be about 10 times the etching rate of the internal electrode material.
  • the external electrode 160 is formed by sputtering or the like from both end surfaces of the capacitance forming portion 140 to the upper surface of the protective layer 150, and the thin film capacitor 100 is obtained.
  • the process of forming a connection region with the external electrode 160 is not a technique that causes mechanical damage such as dicing, so that high reliability and High capacity can be achieved.
  • FIG. 4 is a cross-sectional view of a thin film capacitor according to the second embodiment.
  • This embodiment is different from the first embodiment in the formation position of the external electrode and the connection structure between the external electrode and the thin film electrode layer. Since other structures are the same as those in the first embodiment, only the differences will be described in detail here. *
  • the thin film capacitor 200 has a capacitance formed by alternately laminating a support substrate 210 and thin film electrode layers 220 and thin film dielectric layers 230 formed on the support substrate 210.
  • a protective layer 250 formed on the upper surface of the capacitor forming portion 240 and protecting the uppermost thin film electrode layer 220; and a pair of external electrodes 260 electrically connected to the thin film electrode layer 220.
  • the external electrode 260 is formed only on the upper surface of the protective layer 250 and is not formed on the end surface of the capacitor forming portion 240. For this reason, the connection region between the external electrode 260 and the thin film electrode layer 220 is closer to the center than the end, not the end of the capacitance forming portion 240.
  • the capacitor forming unit 240 is formed by alternately stacking the first thin film electrode layers 221 and the second thin film electrode layers 222 with the thin film dielectric layers 230 interposed therebetween.
  • a first recess 271 for the first external electrode 261 and a second recess 272 for the second external electrode 262 are formed.
  • the first recess 271 has an opening area that decreases from the protective layer 250 toward the support substrate 210, and the inner surface has a stepped cross-sectional shape.
  • a part of the first thin-film electrode layer 221 is exposed on the step-shaped inner surface that is parallel to the support substrate 210.
  • a part of the first thin film electrode layer 221 is also exposed at the bottom surface of the first recess 271.
  • the second thin film electrode layer 222 is not exposed in the first recess 271.
  • the second recessed portion 272 has an opening area that decreases from the protective layer 250 toward the support substrate 210, and the cross-sectional shape of the inner surface is stepped.
  • a part of the second thin-film electrode layer 222 is exposed on the step-shaped inner surface that is parallel to the support substrate 210.
  • a part of the second thin film electrode layer 222 is also exposed at the bottom surface of the second recess 272.
  • the first thin film electrode layer 221 is not exposed in the second recess 272. *
  • the first thin film electrode layer 221 is patterned into a shape that is not exposed to the second recess 272, and the shape around the second recess 272 is common to each layer.
  • the second thin film electrode layer 222 is patterned into a shape that is not exposed to the first recess 271, and the shape around the first recess 271 is common to each layer.
  • the first external electrode 261 fills the first recess 271 and is formed on the upper surface of the protective layer 250. That is, the first external electrode 261 has at least the first recess 2. 71 is covered and electrically connected to the first thin film electrode layer 221. The same applies to the second external electrode 262.
  • FIGS. 5 and 6 are diagrams for explaining the manufacturing process of the thin film capacitor. *
  • a support substrate 210 is prepared (FIG. 5A), and a capacitor forming portion 240 having an MIM structure is formed on the support substrate 210.
  • the thin film electrode layer 220 is formed on the entire surface of the support substrate 210 by using a sputtering method or the like. (FIG. 5B).
  • the thin film electrode layer 220 is formed in a predetermined manner using a dry etching method such as reactive ion etching or a wet etching method using a chemical solution that is soluble in the electrode metal. Is patterned into a shape (FIG. 5C).
  • a thin film dielectric layer 230 is formed on the thin film electrode layer 220 by using a sputtering method or the like (FIG. 5D).
  • the above steps are repeated a predetermined number of times (FIGS. 5E to 5F).
  • the thin film electrode layer 220 is repeatedly formed by changing patterns corresponding to the first thin film electrode layer 221 and the second thin film electrode layer 222 every other layer.
  • a capacitance forming portion 240 formed by laminating the thin film electrode layer 220 and the thin film dielectric layer 230 is formed (FIG. 6G).
  • the uppermost layer of the capacitance forming unit 240 is the second thin film electrode layer 222. *
  • a protective polyimide layer 250 is formed on the upper surface of the capacitor forming portion 240 by applying photosensitive polyimide with a spin coater, exposing, developing, and curing (FIG. 6H).
  • a connection region between the thin film electrode layer 220 and the external electrode 260 that is, a region where the first concave portion 271 and the second concave portion 272 having a stepped inner surface are opened.
  • the first concave portion 271 and the second concave portion 272 are filled and the external electrode 260 is formed on the upper surface of the protective layer 250 by using a sputtering method or the like, whereby the thin film capacitor 200 is obtained.
  • the same operational effects as those of the first embodiment can be obtained.
  • the maximum distance from the connection point between the thin film electrode layer 220 and the external electrode 260 to the end of the thin film electrode layer 220 as compared with the first embodiment. Since the distance can be reduced, the equivalent series resistance (ESR) can be suppressed.
  • the bottom surface of the first recess 271 is the first thin film electrode layer 221, but the thin film dielectric layer 230 may be the bottom surface, and the support substrate 210 is the bottom surface, that is, It may be a through hole.
  • FIG. 7 is a top view and a bottom view of the thin film capacitor according to the third embodiment
  • FIG. 8 is an equivalent circuit of the thin film capacitor according to the third embodiment
  • FIG. 9 is a thin film capacitor according to the third embodiment. It is a top view explaining the thin film electrode pattern in each layer.
  • FIGS. 9A to 9F FIGS. 9A to 9F are top views of the thin film electrode layers, which are sequentially described from the support substrate side.
  • FIG. 9A to 9F are top views of the thin film electrode layers, which are sequentially described from the support substrate side.
  • FIG. 10 is a top view for explaining the shape of the thin film electrode pattern of the thin film capacitor according to the third embodiment, and is a view in which a ball bump terminal and a connection electrode, which will be described later, are removed.
  • 11 and 12 are longitudinal sectional views of the thin film capacitor according to the third embodiment.
  • FIG. 11 is a sectional view taken along line AA ′ in FIG. 10
  • FIG. 12 is a sectional view taken along line BB ′ in FIG. It is. *
  • the thin film capacitor according to the present embodiment is a mounted capacitor built in a Si interposer.
  • the thin film capacitor 300 includes a rectangular plate-shaped main body 301 and ball bump terminals 361 to 364 formed on one main surface (upper surface) of the main body 301. Vias 371 to 374 are formed and exposed on the other main surface (bottom surface) of the main body 301 at positions overlapping the ball bump terminals 361 to 364 in the thickness direction of the main body 301.
  • the ball bump terminals 361 to 364 and the vias 371 to 374 are electrically connected to each other and function as an interposer.
  • the ball bump terminal 361, ball bump terminal 364, via 371, and via 374 are connected to one end of the capacitor 302, and the ball bump terminal 362, ball bump terminal 363, via 372, and via 373 are connected to the other end of the capacitor 302. Connected. That is, terminals connected to one end of the capacitor 302 and terminals connected to one end of the capacitor 302 are arranged in a matrix in the main body 301. *
  • the main body 301 includes a support substrate 310, a capacitor forming portion 340 formed on the support substrate 310 and alternately stacked with thin film electrode layers 320 and thin film dielectric layers 330; And a protective layer 350 that is formed on the upper surface of the capacitor forming portion 340 and protects the uppermost thin film electrode layer 320.
  • the support substrate 310 is made of Si, and as described above, conductive vias 371 to 374 which are through silicon vias (TSV: Through-Silicon Via) are formed. Although various conductive members can be used for the vias 371 to 374, Cu is used in this embodiment.
  • the vias 371 to 374 correspond to “substrate electrodes” in the claims, and in particular, the via 371 and the via 374 correspond to “first substrate electrodes” in the claims, and the via 372. And the via 373 correspond to a “second substrate electrode” in the claims. *
  • the capacitance forming unit 340 including two or more thin film electrode layers 320 and one or more thin film dielectric layers 330 is a so-called MIM (Metal-Insulator-Metal) structure.
  • the first thin film electrode layer 321 and the second thin film electrode layer 322 are alternately arranged.
  • Various conductive materials can be used for the thin film electrode layer 320.
  • a metal such as Cu, Ni, Pt, Al, Ti, Ir, and Ru, or an oxide that exhibits conductivity such as RuO 2 and IrO 2 is used. Things are used.
  • the thin film electrode layer 320 can be formed by sputtering, CVD (Chemical Vapor Deposition), vapor deposition, ALD (Atomic Layer Deposition), or the like, as long as the support substrate 310 is not damaged or altered. The method is unquestioned. In the present embodiment, Ni is used.
  • the thin film dielectric layer 330 is preferably an oxide such as (Ba, Sr) TiO 3 (BST), SrTiO 3 (STO), TiO 2 , ZrO 2 , and HfO 2 .
  • the film formation method for the thin film dielectric layer 330 can be the same as that for the thin film electrode layer 320, and the film formation method is not particularly limited as long as the support substrate 310 is not damaged or altered. In this embodiment, ZrO 2 is used.
  • the capacitance forming unit 340 is formed by alternately stacking the first thin film electrode layers 321 and the second thin film electrode layers 322 with the thin film dielectric layers 330 interposed therebetween. In the stacked body of the capacitor forming portion 340 and the protective layer 350, two first concave portions 381 and two second concave portions 382 are formed. *
  • One of the first recesses 381 is formed in a circular shape in a planar shape at a position overlapping the ball bump terminal 361 and the via 371 in the thickness direction.
  • the other first recess 381 includes the ball bump terminal 364 and the via 374. It is formed in a planar shape circle at a position overlapping in the thickness direction.
  • the first recess 381 has a stepwise inner cross-sectional shape on the inner surface, and a spiral staircase when viewed three-dimensionally.
  • a part of the first thin film electrode layer 321 is exposed on the stepped inner surface parallel to the support substrate 310, but the second thin film electrode layer 322 is not exposed.
  • a via 371 is exposed on the bottom surface of one first recess 381, and a via 374 is exposed on the bottom surface of the other first recess 381.
  • One second recess 382 is formed in a circular shape in a planar shape at a position overlapping with the ball bump terminal 362 and the via 372 in the thickness direction.
  • the other second recess 382 is formed with the ball bump terminal 363 and the via 373. It is formed in a planar shape circle at a position overlapping in the thickness direction.
  • the longitudinal cross-sectional shape of the inner surface is a staircase shape, and when it sees three-dimensionally, it is a spiral staircase shape.
  • a part of the second thin film electrode layer 322 is exposed on the step-shaped inner surface parallel to the support substrate 310, but the first thin film electrode layer 321 is not exposed.
  • a via 372 is exposed on the bottom surface of one second recess 382, and a via 373 is exposed on the bottom surface of the other second recess 382. *
  • the first thin film electrode layer 321 is patterned into a shape that is not exposed to the second recess 382.
  • the first thin film electrode layer 321 is patterned so that only a part of the first thin film electrode layer 321 is exposed.
  • the shape of the exposure is such that when the first recess 381 is viewed from the upper surface, the upper surface opening shape of the recess is partitioned into a plurality of portions and exposed to one of the partitions.
  • the plurality of first thin film electrode layers 321 are formed so as to be exposed in different sections in each layer. Further, a part of the vias 371 and 374 is exposed in one of the sections. In the present embodiment, as shown in FIG.
  • each first thin film electrode layer 321 and the via 371 are partly divided into four fan shapes so as to be exposed.
  • each first thin film electrode layer 321 has a circular hole slightly wider than the shape of the upper surface opening of the first recess 381, and a sector shape from the edge of the hole toward the center. The shape is overhanging.
  • the second thin film electrode layer 322 has a similar structure. *
  • the first recess 381 is filled with the first connection electrode 391 over the upper surface of the protective layer 350.
  • a plurality of first thin film electrode layers 321 and vias 371 and 374 are electrically connected by the first connection electrode 391.
  • the ball bump terminals 361 and 364 described above are formed on the upper surface of the first connection electrode 391.
  • the second recess 382 is filled with the second connection electrode 392 over the upper surface of the protective layer 350.
  • the plurality of second thin film electrode layers 322 and the vias 372 and 373 are electrically connected by the second connection electrode 392.
  • the ball bump terminals 362 and 363 described above are formed on the upper surface of the second connection electrode 392. *
  • a method for manufacturing the thin film capacitor 300 in the present embodiment will be described.
  • a support substrate 310 on which vias 371 to 374 are formed is prepared, and a capacitor forming portion 340 having an MIM structure is formed on the support substrate 310.
  • the thin film electrode layer 320 is formed over the entire surface of the support substrate 310 using a sputtering method or the like.
  • the thin film electrode layer 320 is formed in a predetermined manner by using a dry etching method such as reactive ion etching or a wet etching method using a chemical solution that is soluble in the electrode metal. Pattern to the shape.
  • a thin film dielectric layer 330 is formed on the thin film electrode layer 320 by using a sputtering method or the like. The above steps are repeated a predetermined number of times.
  • the thin film electrode layer 320 is formed in a predetermined pattern corresponding to the first thin film electrode layer 321 and the second thin film electrode layer 322 in each layer.
  • a capacitance forming unit 340 is formed by laminating the thin film electrode layer 320 and the thin film dielectric layer 330.
  • the uppermost layer of the capacitance forming unit 340 is the second thin film electrode layer 322. *
  • a protective polyimide layer 350 is formed on the upper surface of the capacitor forming portion 340 by applying, exposing, developing, and curing photosensitive polyimide with a spin coater.
  • the protective layer 350 has openings in which the first recess 381 and the second recess 382 are formed.
  • dry etching processing such as reactive ion etching is performed to form the first recess 382 and the second recess 382 whose inner surfaces are stepped.
  • dry etching processing such as reactive ion etching is performed to form the first recess 382 and the second recess 382 whose inner surfaces are stepped.
  • the first thin film electrode layer 321 and the vias 371 and 374 are exposed on the inner surface of the first recess 381
  • the second thin film electrode layer 322 and the vias 372 and 373 are exposed on the inner surface of the second recess 382.
  • the conditions for the etching process are the same as those in the first embodiment.
  • connection electrodes 391 and 392 are formed on the upper surface of the protective layer 350 by using a sputtering method or the like.
  • ball bump terminals 361 to 364 are formed on the connection electrodes 391 and 392, and the thin film capacitor 300 is obtained.
  • the upper surface opening shape of the first recess 381 and the second recess 382 is partitioned into a plurality of sectors, and the first thin film electrode layer 321 and the second thin film electrode are divided into the partitions.
  • the layer 322 and the vias 371 to 374 are exposed, the upper surface opening shape may be partitioned concentrically as shown in FIGS.
  • the first thin film electrode layer 321 or the second thin film electrode layer 322 may protrude from the edge of the shape of the top opening toward the inside. *
  • all the ball bump terminals 361 to 364 and the vias 371 to 374 are connected to the capacitor 302.
  • the ball bump terminals 362 and 362 and vias 372 and 374 may be configured not to be connected to the capacitor 302.
  • it is preferable that the ball bump terminal 361 and the via 371 connected to one end of the capacitor 302 and the ball bump terminal 364 and the via 374 connected to the other end are positioned diagonally in the main body 301.
  • the main body 301 includes 16 ball bump terminals 365 and vias (not shown).
  • vias arranged in a matrix form is preferable from the viewpoint of low ESL.
  • a ball bump terminal 365 (labeled with “+” for convenience in FIG.
  • a ball bump terminal 365 (in FIG. 18, “ ⁇ ” is attached for convenience) and a via may be arranged on the other side of the main body 301.
  • the interposer using the Si support substrate is exemplified, but the interposer using the glass material support substrate may be used.
  • FIG. 19 is a top view of the thin film capacitor, with the connection electrodes removed.
  • a thin film capacitor 400 according to the present embodiment is obtained by forming a capacitance forming portion 410 having an MIM structure on a printed wiring board 401.
  • the printed wiring board 401 is formed with a first recess 421 and a second recess 422.
  • the first recess 421 and the second recess 422 have a first connection electrode (not shown) and a second connection electrode (not shown), respectively. ) Is filled. *
  • the 1st recessed part 421 and the 2nd recessed part 422 are formed in the vertical cross-section step shape.
  • a plurality of first thin film electrode layers 411 having different formation layers forming the capacitor forming portion 410 are exposed in the first recess 421, and a first surface connected to the first thin film electrode layer 411 is formed on the bottom surface of the first recess 421.
  • the circuit pattern 431 is exposed. Accordingly, the plurality of first thin film electrode layers 411 and the first circuit pattern 431 are electrically connected to each other by the first connection electrode.
  • a plurality of second thin film electrode layers 412 having different formation layers forming the capacitance forming portion 410 are exposed in the first recess 422, and connected to the second thin film electrode layer 412 on the bottom surface of the second recess 422.
  • the second circuit pattern 432 to be exposed is exposed. Accordingly, the plurality of second thin film electrode layers 412 and the second circuit pattern 432 are electrically connected to each other by the second connection electrode.
  • the configuration and manufacturing method of the capacitance forming unit 410 are the same as those in the third embodiment, and the printed wiring board 401 corresponds to the support substrate.
  • the first circuit pattern 431 and the second circuit pattern 432 are formed in advance on the printed wiring board 401, and correspond to the first substrate electrode and the second substrate electrode in the claims, respectively. *
  • the present invention is not limited to this.
  • the dielectric materials, internal electrodes, external electrodes, connection electrodes, substrate electrodes, and other materials presented in the above embodiments are examples, and etching conditions are examples, and other materials and conditions may be used.
  • the invention can be implemented. *
  • the external electrode is formed by a dry process such as sputtering, but may be formed by another method such as a dipping method.
  • connection form between the thin film electrode layer and the connection electrode described in detail in the third embodiment, in particular, the structure in the recess can also be applied to the second embodiment.
  • a thin film capacitor as a single passive component will be described.
  • a thin film capacitor as a Si interposer will be described.
  • a circuit board will be described.

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Abstract

【課題】製造効率の高い薄膜キャパシタを提供する。【解決手段】支持基板１１０と、支持基板１１０上に形成され第１薄膜電極層１２１及び第２薄膜電極層１２２と薄膜誘電体１３０を交互に積層してなる容量形成部１４０と、第１薄膜電極層１２１と電気的に接続した第１外部電極１６１と、第２薄膜電極層１２２と電気的に接続した第２外部電極１６２とを備えた薄膜キャパシタ１００において、第１薄膜電極層１２１・第２薄膜電極層１２２と第１外部電極１６１・第２外部電極１６２との接続領域において支持基板１１０と平行な面に第１薄膜電極層１２１・第２薄膜電極層１２２が露出するよう断面階段状に形成されている。

Description

薄膜キャパシタ
本発明は、薄膜製造プロセスにより支持基板上に薄膜電極と薄膜誘電体を交互に積層した容量形成部を有する薄膜キャパシタに関する。
電子部品としてのキャパシタの低背化という観点から、近年、支持基板上に薄膜製造プロセスにより形成されたＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造の容量発生部を有する薄膜キャパシタが注目されてきている。このような薄膜キャパシタでは、高容量を得るために、容量発生部において多数の薄膜電極と薄膜誘電体とを積層化した構造が検討されている。　
最も一般的な薄膜キャパシタの積層方法は、所望とする積層数の電極層、誘電体層を一括に成膜した後、上層から１層枚に加工を繰り返し、最終的にはピラミッド構造とするものである（特許文献１参照）。本手法を用いることにより、電極層と誘電体層との界面への異物の混入を防止して、特性的に優れた積層薄膜キャパシタが得られる。
特許第４６７４６０６号公報
しかしながら、上記従来の手法では、電極層及び誘電体層の全ての層に対して、パターニング、エッチング工程を繰り返し行わなければならず、工程負荷が大きいという課題があった。さらに、上記従来の手法では、下層に形成された電極層と外部電極との接続領域を確保するために内部電極層の層数と同数の接続箇所を設けなければならず、上層の電極面積を減少しなければならないため、交差面積（取得容量）が減少することも課題としてあった。また、ピラミッド構造に起因して、各電極層の交差面積が異なっており、さらに外部電極との接続位置が複数存在するため、積層薄膜キャパシタとしてのインピーダンス特性は、容量値の異なるキャパシタを並列接続したものと同等となっている。その結果、多数の共振点が発生してしまい、回路構成上望ましくない特性となる場合がある。　
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、製造効率の高い薄膜キャパシタを提供することにある。
上記目的を達成するために、本願発明に係る薄膜キャパシタは、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を積層してなる容量形成部と、第１薄膜電極と電気的に接続した第１外部電極と、第２薄膜電極と電気的に接続した第２外部電極とを備えた薄膜キャパシタにおいて、容量形成部は第１薄膜電極と第２薄膜電極とが薄膜誘電体を挟んで交互に配置されており、容量形成部は、第１薄膜電極と第１外部電極との接続領域において支持基板と平行な第１薄膜電極の上面の一部が薄膜誘電体で覆われていないよう断面階段状に形成されており、且つ、第２薄膜電極と第２外部電極との接続領域において支持基板と平行な面に第２薄膜電極の上面の一部が薄膜誘電体で覆われていないよう断面階段状に形成されていることを特徴とする。　
また、本願発明に係る薄膜キャパシタの製造方法は、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を積層してなる容量形成部と、第１薄膜電極と電気的に接続した第１外部電極と、第２薄膜電極と電気的に接続した第２外部電極とを備えた薄膜キャパシタの製造方法において、支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、容量形成部をエッチング処理することにより、第１薄膜電極と第１外部電極との接続領域において支持基板と平行な面に第１薄膜電極が露出するよう断面階段状に加工するとともに、第２薄膜電極と第２外部電極との接続領域において支持基板と平行な面に第２薄膜電極が露出するよう断面階段状に加工するステップと、第１薄膜電極の露出部位に第１外部電極を形成するとともに、第２薄膜電極の露出部位に第２外部電極を形成するステップとを備えたことを特徴とする。　
本発明によれば、第１外部電極との接続領域において容量形成部は第１薄膜電極が露出した階段状に形成されているので第１外部電極を確実に形成・接続することができる。第２外部電極についても同様である。ここで容量形成部の階段状の形成は、積層工程において所定形状の第１薄膜電極及び第２薄膜電極を形成した後に、エッチング処理により薄膜誘電体のみを除去することにより得られる。このように、本発明では、複数の誘電体層のエッチング処理を一括に行うことができるので製造効率が向上する。　
本発明の好適な態様の一例としては、第１薄膜電極は容量形成部の一方の端部に露出し、言い換えれば第１薄膜電極は容量形成部の一方の端部において誘電体で覆われておらず、第２薄膜電極は容量形成部の他方の端部に露出し、言い換えれば第２薄膜電極は容量形成部の一方の端部において誘電体で覆われておらず、第１外部電極は容量形成部の一方の端部を被覆するよう形成され、第２外部電極は容量形成部の他方の端部を被覆するよう形成されていることを特徴とするものが挙げられる。また、本発明の好適な態様の他の例としては、第１薄膜電極は容量形成部に形成した第１凹部の内面に露出し、言い換えれば第１薄膜電極は容量形成部に形成した第１凹部の内面において誘電体で覆われておらず、第２薄膜電極は容量形成部に形成した第２凹部の内面に露出し、言い換えれば第２薄膜電極は容量形成部に形成した第２凹部の内面において誘電体で覆われておらず、第１外部電極は少なくとも第１凹部の内面を被覆するように形成され、第２外部電極は少なくとも第２凹部の内面を被覆するように形成されていることを特徴とするものが挙げられる。　
また、本発明の好適な態様の一例としては、第１薄膜電極と第２薄膜電極とを厚み方向に重ね合わせてみた場合における第１薄膜電極と第２薄膜電極の重なり合う交差領域は各層で共通であることを特徴とするものが挙げられる。　
また、本願発明に係る薄膜キャパシタは、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタにおいて、支持基板には、第１薄膜電極と電気的に接続する第１基板電極と第２薄膜電極と電気的に接続する第２基板電極が形成されており、容量形成部は第１薄膜電極と第２薄膜電極とが交互に配置されているとともに、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板の第１基板電極が露出するよう断面階段状に形成された第１凹部が形成され、且つ、支持基板と平行な面に第２薄膜電極が露出するとともに支持基板の第２基板電極が露出するよう断面階段状に形成された第２凹部が形成され、第１凹部には内面に露出する第１薄膜電極と第１基板電極とを電気的に接続する第１接続電極が形成されており、且つ、第２凹部には内面に露出する第２薄膜電極と第２基板電極とを電気的に接続する第２接続電極が形成されていることを特徴とする。　
また、本願は係る薄膜キャパシタの製造方法は、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタの製造方法において、支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう所定形状の第１薄膜電極及び所定形状の第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、容量形成部をエッチング処理することにより、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板に形成されている第１基板電極が露出するように断面階段状の第１の凹部を形成するとともに、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板に形成されている第２基板電極が露出するように断面階段状の第１の凹部を形成するステップと、第１凹部の内面に第１薄膜電極と第１基板電極とを接続する第１接続電極を形成するとともに、第２凹部の内面に第２薄膜電極と第２基板電極とを接続する第２接続電極を形成するステップとを備えたことを特徴とする。　
本発明によれば、容量形成部に第１薄膜電極が露出した階段状に形成され且つ支持基板の第１引出電極が露出した第１凹部が形成されているので第１薄膜電極及び第１基板電極の接続を確実にすることができる。第２薄膜電極についても同様である。ここで容量形成部の階段状の形成は、積層工程において所定形状の第１薄膜電極及び第２薄膜電極を形成した後に、エッチング処理により薄膜誘電体のみを除去することにより得られる。このように、本発明では、複数の誘電体層のエッチング処理を一括に行うことができるので製造効率が向上する。
本発明によれば、複数の誘電体層のエッチング処理を一括に行うことができるので製造効率が向上する。
第１の実施の形態に係る薄膜キャパシタの断面図 第１の実施の形態に係る製造工程を説明する図 第１の実施の形態に係る製造工程を説明する図 第２の実施の形態に係る薄膜キャパシタの断面図 第２の実施の形態に係る製造工程を説明する図 第２の実施の形態に係る製造工程を説明する図 第３の実施の形態に係る薄膜キャパシタの上面図及び底面図 第３の実施の形態に係る薄膜キャパシタの等価回路図 第３の実施の形態に係る薄膜キャパシタの電極層パターンを説明する図 第３の実施の形態に係る薄膜キャパシタの電極層とビアの接続構造を説明する図 図１０のＡ－Ａ’線断面図 図１０のＢ－Ｂ’線断面図 第３の実施の形態の変形例に係る薄膜キャパシタの電極層とビアの接続構造を説明する図 図１０のＣ－Ｃ’線断面図 第３の実施の形態の他の変形例に係る薄膜キャパシタの電極層とビアの接続構造を説明する図 第３の実施の形態の他の変形例に係る薄膜キャパシタの等価回路図 第３の実施の形態の他の変形例に係る薄膜キャパシタの上面図 第３の実施の形態の他の変形例に係る薄膜キャパシタの上面図 第４の実施の形態に係る薄膜キャパシタの構造を説明する上面図
（第１の実施の形態）　本発明の第１の実施の形態に係る薄膜キャパシタについて図面を参照して説明する。図１は第１の実施の形態に係る薄膜キャパシタの断面図である。なお、本願での各図は、説明の便宜上模式的に表したものであり、正確な縮尺で記載されていない点に留意されたい。　
本実施の形態に係る薄膜キャパシタは、単体の能動部品としてのキャパシタである。薄膜キャパシタ１００は、図１に示すように、支持基板１１０と、支持基板１１０上に形成され薄膜電極層１２０と薄膜誘電体層１３０とを交互に積層してなる容量形成部１４０と、容量形成部１４０の上面に形成され最も上層の薄膜電極層１２０を保護する保護層１５０と、薄膜電極層１２０と電気的に接続する一対の外部電極１６０とを備えている。　
支持基板１１０としては、例えば、石英，アルミナ，サファイア，ガラス等の絶縁性の無機材料からなる支持基板、又は、Ｓｉ等の導電性の無機材料からなる支持基板から形成してもよい。なお、支持基板１１０として導電性支持基板を用いる場合には、当該支持基板１１０上には絶縁層が形成されていることが好ましい。また支持基板１１０上には薄膜電極層１２０との接着性を向上させるために接着層が形成されていることが好ましい。あるいは、支持基板１１０としては、例えば樹脂フィルム等の有機材料からなるものを用いてもよい。ただし、薄いフィルムはハンドリングが困難であることから、樹脂フィルムをＳｉ等の平滑性の良い支持基板に仮接合させたものを用いてもよい。　
２つ以上の薄膜電極層１２０及び１つ以上の薄膜誘電体層１３０による容量形
成部１４０は、いわゆるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）と呼ばれる構造体である。　
薄膜電極層１２０は、第１薄膜電極層１２１と第２薄膜電極層１２２とが交互に配置されている。第１薄膜電極層１２１は、容量形成部１４０の一方の端部に露出する。第２薄膜電極層１２２は、容量形成部１４０の他方の端部に露出する。薄膜電極層１２０は、種々の導電性の材料を用いることができるが、例えばＣｕ、Ｎｉ、Ｐｔ、Ａｌ、Ｔｉ、Ｉｒ，Ｒｕ等の金属、或いはＲｕＯ２，ＩｒＯ２等の導電性を示す酸化物が用いられる。薄膜電極層１２０の成膜にはスパッタリング、ＣＶＤ（Chemical Vapor Deposition）、蒸着、ＡＬＤ（Atomic Layer Deposition）等が採用可能であり、支持基板１１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、Ｎｉを用いた。　
薄膜誘電体層１３０は、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴＯ）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２等の酸化物が望ましい。薄膜誘電体層１３０の成膜手法も薄膜電極層１２０と同様の手法が採用可能であり、支持基板１１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、ＺｒＯ２を用いた。　
容量形成部１４０の両端部は断面階段状に形成されている。より詳細には、容量形成部１４０の一方の端部は、支持基板１１０に平行な面に第１薄膜電極層１２１の上面端部が露出するような階段状に形成されている。容量形成部１４０の他方の端部は、支持基板１１０に平行な面に第２薄膜電極層１２２の上面端部が露出するような階段状に形成されている。　
第１薄膜電極層１２１の、容量形成部１４０の一端側に露出する端部とは反対側の端部は、容量形成部１４０内に埋設されている。ここで、複数（図１では３つ）の第１薄膜電極層１２１の埋設側端部は、容量形成部１４０の厚み方向で一致している。同様に、第２薄膜電極層１２２の、容量形成部１４０の他端側に露出する端部とは反対側の端部は、容量形成部１４０内に埋設されている。ここで、複数（図１では３つ）の第２薄膜電極層１２２の埋設側端部は、容量形成部１４０の厚み方向で一致している。これにより、第１薄膜電極層１２１と第２薄膜電極層１２２を厚み方向に重ね合わせてみた場合における、第１薄膜電極層１２１と第２薄膜電極層１２２の交差領域は、各層で共通する。したがって、薄膜キャパシタ１００は、同じ容量・特性の複数のキャパシタを並列したものと等価となる。　
保護層１５０は、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ＢＳＴといった無機材料またはポリイミド等の有機樹脂を用いる。なお、保護層１５０は、単一材料のみを用いても良いが、２種類以上を組み合わせてもよい。本実施の形態では、感光性ポリイミドを用いた。保護層１５０は、最も上層に位置する薄膜電極層１２０（図１の例では第２薄膜電極層１２２）の端部であって、当該薄膜電極層１２０が接続する外部電極１６０側の上面端部は被覆しておらず、他方の上面端部は被覆している。　
外部電極１６０は、階段状に形成された容量形成部１４０の端部において薄膜電極層１２０と電気的に接続するように形成されている。図１の例では、外部電極１６０は、容量形成部１４０の一方の端部において第１薄膜電極層１２１と電気的に接続する第１外部電極１６１と、容量形成部１４０の他方の端部において第２薄膜電極層１２２と電気的に接続する第２外部電極１６２とを備える。外部電極１６０は、容量形成部１４０の階段状になった端面から、容量形成部１４０の上面に形成された保護層１５０の上面に亘り形成されている。外部電極１６０は、例えば、Ｔｉ／Ｃｕ／Ｎｉ／Ｓｎといった数種類の材料をスパッタ、電子線蒸着、めっき等の手法を用いて成膜して形成する。本実施の形態では、シード層としてＴｉ／Ｃｕをスパッタ成膜後、電界めっきによりＮｉ及びＳｎ膜を形成した。　
次に本実施の形態における薄膜キャパシタ１００の製造方法について図２及び図３を参照して説明する。図２及び図３は薄膜キャパシタの製造工程を説明する図である。　
まず、支持基板１１０を用意し（図２（ａ））、該支持基板１１０に、ＭＩＭ構造の容量形成部１４０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層１２０を支持基板１１０の全面に成膜する。（図２（ｂ））。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法や、電極金属に対して溶解性を持つ薬液によるウエットエッチング法等を用いて、薄膜電極層１２０を所定の形状にパターンニングする（図２（ｃ））。次に、薄膜電極層１２０の上に、スパッタリング法等を使用して薄膜誘電体層１３０を形成する（図２（ｄ））。以上の工程を所定回数繰り返す（図２（ｅ）～（ｆ））。ただし、薄膜電極層１２０は、第１薄膜電極層１２１、第２薄膜電極層１２２に対応するパターンを一層おきに替えて繰り返し形成する。これにより、薄膜電極層１２０及び薄膜誘電体層１３０を積層してなる容量形成部１４０が形成される（図３（ｇ））。なお、容量形成部１４０の最上層は第２薄膜電極層１２２である。　
次に、容量形成部１４０の上面に、感光性ポリイミドをスピンコータで塗布、露光、現像、キュアして保護層１５０を形成する（図３（ｈ））。ここで、保護層１５０は、薄膜電極層１２０と外部電極１６０の接続領域、すなわち階段状に形成する容量形成部１４０の端部領域が開口している。　
次に、この状態で、すなわち保護層１５０をマスクとした状態で、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などのドライエッチング処理を行うことにより、容量形成部１４０の端部を階段状に形成する（図３（ｉ））。該エッチング処理は、誘電体材料が優先的に除去されるが、内部電極材料は削れにくいものとするよう条件を最適化する。これにより容量形成部１４０の端部は、薄膜電極層１２０の上面端部が露出した階段形状に形成される。エッチング処理の条件設定は、エッチング選択性と材料の厚みを考慮して、処理後に薄膜電極層１２０が電気的接続を形成できる厚み以上残存することであり、より具体的な条件の１つとしては「誘電体材料のエッチングレートが内部電極材料のエッチングレートより十分に大きくする」が挙げられる。ここでエッチングレートは、各材料の特性、ドライエッチング処理における、反応ガス種類（例えばＣＦ４などのフッ素系、ＢＣｌ３，Ｃｌ２などの塩素系、その他、Ｏ２、Ｈ２、Ａｒなど）、圧力、パワー、処理時間などがパラメータとなる。なお、反応性イオンエッチングは、ＲＦ電力で励起したガスプラズマと被エッチング材料とを反応させ、蒸気圧の高い反応生成物を生成させてガス化除去する手法である。従って、圧力に関しては、誘電体材料とガス元素からなる生成物の蒸気圧が電極材料とガス元素からなる生成物の蒸気圧よりも十分に高いことが条件となる。本実施形態では、内部電極材料としてＮｉ、誘電体材料としてＺｒＯ２を用い、反応ガスとしてＣＦ４を用い、誘電体材料のエッチングレートが内部電極材料のエッチングレートの１０倍程度となるようにした。これにより、薄膜誘電体層１３０は、薄膜電極層１２０の下部を除いて除去される。　
最後に、容量形成部１４０の両端面から保護層１５０の上面に亘って、スパッタリング法等を使用して外部電極１６０を形成して薄膜キャパシタ１００が得られる。　
本実施の形態に係る薄膜キャパシタ１００によれば、積層体である容量形成部１４０の形成工程では各薄膜電極層１２０の形成毎にパターンニング処理が必要であるものの、外部電極１６０との接続領域を形成する工程が１回のエッチング処理のみなので、製造効率が高いものとなる。特に、本実施の形態では、外部電極１６０との接続領域を形成する工程、換言すれば、薄膜電極層１２０を露出させる工程がダイシングなどの機械的なダメージが生じる手法ではないので高信頼性及び高容量化を図ることができる。　
また、本実施の形態にかかる薄膜キャパシタ１００では、第１薄膜電極層１２１と第２薄膜電極層１２２を厚み方向に重ね合わせみた場合における、第１薄膜電極層１２１と第２薄膜電極層１２２の交差領域が各層で共通するので、薄膜キャパシタ１００は、同じ容量・特性の複数のキャパシタを並列したものと等価となる。したがって、多重共振が抑えられたインピーダンス特性を有する薄膜キャパシタ１００が得られる。　
（第２の実施の形態）　本発明の第２の実施の形態に係る薄膜キャパシタについて図４を参照して説明する。図４は第２の実施の形態に係る薄膜キャパシタの断面図である。本実施の形態が第１の実施の形態と異なる点は外部電極の形成位置と、それに伴う外部電極と薄膜電極層との接続構造にある。その他の構造については第１の実施の形態と同様なので、ここでは相違点のみを詳述する。　
本実施の形態に係る薄膜キャパシタ２００は、図４に示すように、支持基板２１０と、支持基板２１０上に形成され薄膜電極層２２０と薄膜誘電体層２３０とを交互に積層してなる容量形成部２４０と、容量形成部２４０の上面に形成され最も上層の薄膜電極層２２０を保護する保護層２５０と、薄膜電極層２２０と電気的に接続する一対の外部電極２６０とを備えている。　
本実施の形態に係る薄膜キャパシタ２００では、第１の実施の形態とは異なり、外部電極２６０を保護層２５０の上面にのみ形成し、容量形成部２４０の端面には形成していない。このため、外部電極２６０と薄膜電極層２２０との接続領域は、容量形成部２４０の端部ではなく、端部より中央寄りになる。　
容量形成部２４０は、図４に示すように、第１薄膜電極層２２１と第２薄膜電極層２２２を、薄膜誘電体層２３０を介して交互に積層したものである。容量形成部２４０及び保護層２５０の積層体には、第１外部電極２６１用の第１凹部２７１と、第２外部電極２６２用の第２凹部２７２が形成されている。　
第１凹部２７１は、保護層２５０から支持基板２１０に向かって開口面積が小さくなっており、内面の断面形状は階段状になっている。ここで階段状の内面であって支持基板２１０と平行な面は第１薄膜電極層２２１の一部が露出している。また第１凹部２７１の底面も第１薄膜電極層２２１の一部が露出している。ここで、第１凹部２７１には第２薄膜電極層２２２は露出しない。　
同様に、第２凹部２７２は、保護層２５０から支持基板２１０に向かって開口面積が小さくなっており、内面の断面形状は階段状になっている。ここで階段状の内面であって支持基板２１０と平行な面は第２薄膜電極層２２２の一部が露出している。また第２凹部２７２の底面も第２薄膜電極層２２２の一部が露出している。ここで、第２凹部２７２には第１薄膜電極層２２１は露出しない。　
第１薄膜電極層２２１は、第２凹部２７２に露出しないような形状にパターニングされており、且つ、第２凹部２７２の周囲の形状は各層で共通となっている。同様に、第２薄膜電極層２２２は、第１凹部２７１に露出しないような形状にパターニングされており、且つ、第１凹部２７１の周囲の形状は各層で共通となっている。これにより、第１薄膜電極層２２１と第２薄膜電極層２２２を厚み方向に重ね合わせてみた場合における、第１薄膜電極層２２１と第２薄膜電極層２２２の交差領域は、各層で共通する。したがって、薄膜キャパシタ２００は、同じ容量・特性の複数のキャパシタを並列したものと等価となる。　
第１外部電極２６１は、第１凹部２７１を充填するとともに保護層２５０の上面に形成されている。すなわち、第１外部電極２６１は、少なくとも第１凹部２
７１の内面を被覆し、第１薄膜電極層２２１と電気的に接続している。第２外部電極２６２についても同様である。　
次に本実施の形態における薄膜キャパシタ２００の製造方法について図５及び図６を参照して説明する。図５及び図６は薄膜キャパシタの製造工程を説明する図である。　
まず、支持基板２１０を用意し（図５（ａ））、該支持基板２１０に、ＭＩＭ構造の容量形成部２４０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層２２０を支持基板２１０の全面に成膜する。（図５（ｂ））。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法や、電極金属に対して溶解性を持つ薬液によるウエットエッチング法等を用いて、薄膜電極層２２０を所定の形状にパターンニングする（図５（ｃ））。次に、薄膜電極層２２０の上に、スパッタリング法等を使用して薄膜誘電体層２３０を形成する（図５（ｄ））。以上の工程を所定回数繰り返す（図５（ｅ）～（ｆ））。ただし、薄膜電極層２２０は、第１薄膜電極層２２１、第２薄膜電極層２２２に対応するパターンを一層おきに替えて繰り返し形成する。これにより、薄膜電極層２２０及び薄膜誘電体層２３０を積層してなる容量形成部２４０が形成される（図６（ｇ））。なお、容量形成部２４０の最上層は第２薄膜電極層２２２である。　
次に、容量形成部２４０の上面に、感光性ポリイミドをスピンコータで塗布、露光、現像、キュアして保護層２５０を形成する（図６（ｈ））。ここで、保護層２５０は、薄膜電極層２２０と外部電極２６０の接続領域、すなわち内面が階段状である第１凹部２７１及び第２凹部２７２の形成領域が開口している。　
次に、この状態で、すなわち保護層２５０をマスクとした状態で、反応性イオンエッチングなどのドライエッチング処理を行うことにより、内面が階段状である第１凹部２７１及び第２凹部２７２を形成する（図６（ｉ））。これにより第１凹部２７１の内面には第１薄膜電極層２２１が露出し、第２凹部２７２の内面には第２薄膜電極層２２２が露出する。なお、エッチング処理の条件等については第１の実施の形態と同様である。　
最後に、第１凹部２７１及び第２凹部２７２を充填するとともに保護層２５０の上面に、スパッタリング法等を使用して外部電極２６０を形成して薄膜キャパシタ２００が得られる。　
本実施の形態に係る薄膜キャパシタ２００によれば、第１の実施の形態と同様の作用効果が得られる。また、本実施の形態に係る薄膜キャパシタ２００によれば、第１の実施の形態と比較して、薄膜電極層２２０と外部電極２６０との接続点から、薄膜電極層２２０の端部までの最大距離を小さくすることができるので、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を抑えることができる。　
なお、本実施の形態では、第１凹部２７１の底面は、第１薄膜電極層２２１となっていたが、薄膜誘電体層２３０が底面となっていてもよいし、支持基板２１０が底面、すなわち貫通孔となっていてもよい。第２凹部２７２についても同様である。　
（第３の実施の形態）　本発明の第３の実施の形態に係る薄膜キャパシタについて図面を参照して説明する。図７は第３の実施の形態に係る薄膜キャパシタの上面図及び底面図、図８は第３の実施の形態に係る薄膜キャパシタの等価回路、図９は第３の実施の形態に係る薄膜キャパシタの各層における薄膜電極パターンを説明する上面図である。なお、図９において（ａ）～（ｆ）は、各薄膜電極層の上面図を支持基板側から順に説明するものである。また、図１０は第３の実施の形態に係る薄膜キャパシタの薄膜電極パターンの形状を説明する上面図であり、後述するボールバンプ端子及び接続電極を取り除いた図である。図１１及び図１２は第３の実施の形態に係る薄膜キャパシタの縦断面図であり、図１１は図１０のＡ－Ａ’線断面図、図１２は図１０のＢ－Ｂ’線断面図である。　
本実施の形態に係る薄膜キャパシタは、Ｓｉインターポーザに内蔵した実装形態のキャパシタである。薄膜キャパシタ３００は、図７に示すように、矩形板状の本体３０１と、本体３０１の一方の主面（上面）に形成されたボールバンプ端子３６１～３６４とを備えている。本体３０１の他方の主面（底面）には、本体３０１の厚み方向においてボールバンプ端子３６１～３６４と重なる位置にビア３７１～３７４が形成・露出している。図８に示すように、ボールバンプ端子３６１～３６４とビア３７１～３７４とは電気的に導通し、インターポーザとしての機能を果たす。また、ボールバンプ端子３６１・ボールバンプ端子３６４・ビア３７１・ビア３７４はキャパシタ３０２の一端と接続しており、ボールバンプ端子３６２・ボールバンプ端子３６３・ビア３７２・ビア３７３はキャパシタ３０２の他端と接続している。すなわち、キャパシタ３０２の一端と接続する端子と、キャパシタ３０２の一端と接続する端子とは、本体３０１においてマトリクス状に配置されている。　
本体３０１は、図１１～図１２に示すように、支持基板３１０と、支持基板３１０上に形成され薄膜電極層３２０と薄膜誘電体層３３０とを交互に積層してなる容量形成部３４０と、容量形成部３４０の上面に形成され最も上層の薄膜電極層３２０を保護する保護層３５０と、を備えている。　
支持基板３１０は、Ｓｉからなり、前述したように、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）である導電性のビア３７１～３７４が形成されている。ビア３７１～３７４は種々の導電性部材を用いることができるが、本実施の形態ではＣｕを用いた。なお、本実施の形態では、ビア３７１～３７４は特許請求の範囲の「基板電極」に相当し、特にビア３７１とビア３７４は特許請求の範囲の「第１基板電極」に相当し、ビア３７２とビア３７３は特許請求の範囲の「第２基板電極」に相当する。　
２つ以上の薄膜電極層３２０及び１つ以上の薄膜誘電体層３３０による容量形成部３４０は、いわゆるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）と呼ばれる構造体である。　
薄膜電極層３２０は、第１薄膜電極層３２１と第２薄膜電極層３２２とが交互に配置されている。薄膜電極層３２０は、種々の導電性の材料を用いることができるが、例えばＣｕ、Ｎｉ、Ｐｔ、Ａｌ、Ｔｉ、Ｉｒ，Ｒｕ等の金属、或いはＲｕＯ２，ＩｒＯ２等の導電性を示す酸化物が用いられる。薄膜電極層３２０の成膜にはスパッタリング、ＣＶＤ（Chemical Vapor Deposition）、蒸着、ＡＬＤ（Atomic Layer Deposition）等が採用可能であり、支持基板３１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、Ｎｉを用いた。　
薄膜誘電体層３３０は、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴＯ）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２等の酸化物が望ましい。薄膜誘電体層３３０の成膜手法も薄膜電極層３２０と同様の手法が採用可能であり、支持基板３１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、ＺｒＯ２を用いた。　
容量形成部３４０は、第１薄膜電極層３２１と第２薄膜電極層３２２を、薄膜誘電体層３３０を介して交互に積層したものである。容量形成部３４０及び保護層３５０の積層体には、２つの第１凹部３８１と２つの第２凹部３８２が形成されている。　
一方の第１凹部３８１は、ボールバンプ端子３６１及びビア３７１と厚み方向に重なる位置に平面形状円形に形成されており、同様に、他方の第１凹部３８１は、ボールバンプ端子３６４及びビア３７４と厚み方向に重なる位置に平面形状円形に形成されている。第１凹部３８１は、内面の縦断面形状は階段状、立体的にみると螺旋階段状になっている。ここで階段状の内面であって支持基板３１０と平行な面は第１薄膜電極層３２１の一部が露出しているが、第２薄膜電極層３２２は露出していない。また一方の第１凹部３８１の底面にはビア３７１が露出し、他方の第１凹部３８１の底面にはビア３７４が露出している。　
一方の第２凹部３８２は、ボールバンプ端子３６２及びビア３７２と厚み方向に重なる位置に平面形状円形に形成されており、同様に、他方の第２凹部３８２は、ボールバンプ端子３６３及びビア３７３と厚み方向に重なる位置に平面形状円形に形成されている。第２凹部３８２は、内面の縦断面形状は階段状、立体的にみると螺旋階段状になっている。ここで階段状の内面であって支持基板３１０と平行な面は第２薄膜電極層３２２の一部が露出しているが、第１薄膜電極層３２１は露出していない。また一方の第２凹部３８２の底面にはビア３７２が露出し、他方の第２凹部３８２の底面にはビア３７３が露出している。　
第１薄膜電極層３２１は、図９及び図１０に示すように、第２凹部３８２に露出しないような形状にパターニングされている。また、第１薄膜電極層３２１は、第１凹部３８１に一部のみが露出するようパターニングされている。該露出の形状は、上面から第１凹部３８１をみた場合に、該凹部の上面開口形状を複数に区画し、該区画の１つに露出するようになっている。ここで複数の第１薄膜電極層３２１は、各層で互いに異なる区画に露出するように形成されている。さらに、前記区画の１つにはビア３７１，３７４の一部が露出している。本実施の形態では、図１０に示すように、３層の第１薄膜電極層３２１の一部とビア３７１の一部が露出するように、４つの扇状に区画されている。このため、第１薄膜電極層３２１は、図９に示すように、それぞれ第１凹部３８１の上面開口形状よりやや広い円形の孔が形成され、且つ、該孔の縁部から中心にむかって扇形に張り出した形状となっている。第２薄膜電極層３２２についても同様の構造となっている。　
第１凹部３８１には、保護層３５０の上面に亘って第１接続電極３９１が充填されている。該第１接続電極３９１により、複数の第１薄膜電極層３２１及びビア３７１，３７４が電気的に接続される。第１接続電極３９１の上面には、前述のボールバンプ端子３６１，３６４が形成されている。同様に、第２凹部３８２には、保護層３５０の上面に亘って第２接続電極３９２が充填されている。該第２接続電極３９２により、複数の第２薄膜電極層３２２及びビア３７２，３７３が電気的に接続される。第２接続電極３９２の上面には、前述のボールバンプ端子３６２，３６３が形成されている。　
次に本実施の形態における薄膜キャパシタ３００の製造方法について説明する。まず、ビア３７１～３７４が形成された支持基板３１０を用意し、該支持基板３１０に、ＭＩＭ構造の容量形成部３４０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層３２０を支持基板３１０の全面に成膜する。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法や、電極金属に対して溶解性を持つ薬液によるウエットエッチング法等を用いて、薄膜電極層３２０を所定の形状にパターンニングする。次に、薄膜電極層３２０の上に、スパッタリング法等を使用して薄膜誘電体層３３０を形成する。以上の工程を所定回数繰り返す。ただし、薄膜電極層３２０は、図９に示したように、各層における第１薄膜電極層３２１、第２薄膜電極層３２２に対応する所定のパターンで形成する。これにより、薄膜電極層３２０及び薄膜誘電体層３３０を積層してなる容量形成部３４０が形成される。なお、容量形成部３４０の最上層は第２薄膜電極層３２２である。　
次に、容量形成部３４０の上面に、感光性ポリイミドをスピンコータで塗布、露光、現像、キュアして保護層３５０を形成する。ここで、保護層３５０は、第１凹部３８１及び第２凹部３８２の形成領域が開口している。　
次に、この状態で、すなわち保護
層３５０をマスクとした状態で、反応性イオンエッチングなどのドライエッチング処理を行うことにより、内面が階段状である第１凹部３８２及び第２凹部３８２を形成する。これにより第１凹部３８１の内面には第１薄膜電極層３２１及びビア３７１，３７４が露出し、第２凹部３８２の内面には第２薄膜電極層３２２及びビア３７２，３７３が露出する。なお、エッチング処理の条件等については第１の実施の形態と同様である。　
次に、第１凹部３８１及び第２凹部３８２を充填するとともに保護層３５０の上面に、スパッタリング法等を使用して接続電極３９１，３９２を形成する。最後に、接続電極３９１，３９２にボールバンプ端子３６１～３６４を形成して薄膜キャパシタ３００が得られる。　
本実施の形態に係る薄膜キャパシタ３００によれば、第１及び第２の実施の形態と同様の作用効果が得られる。　
なお、本実施の形態では、図１０に示すように、第１凹部３８１及び第２凹部３８２の上面開口形状を複数の扇形に区画し、各区画に第１薄膜電極層３２１、第２薄膜電極層３２２，ビア３７１～３７４が露出するようにしているが、図１３及び図１４に示すように上面開口形状を同心円状に区画するようにしてもよい。さらに、図１５に示すように、上面開口形状の縁部から内側に向けて第１薄膜電極層３２１又は第２薄膜電極層３２２が張り出すようにしてもよい。　
また、本実施の形態では、図８に示すように、全てのボールバンプ端子３６１～３６４及びビア３７１～３７４がキャパシタ３０２に接続していたが、例えば図１６に示すように、ボールバンプ端子３６１，３６４及びビア３７１，３７４はキャパシタ３０２に接続するが、ボールバンプ端子３６２，３６２及びビア３７２，３７４はキャパシタ３０２に接続しないように構成してもよい。なお、この場合には、キャパシタ３０２の一端に接続するボールバンプ端子３６１及びビア３７１と、他端に接続するボールバンプ端子３６４及びビア３７４は、本体３０１において対角線上に位置すると好適である。　
また、本実施の形態では、４つのボールバンプ端子３６１～３６４及びビア３７１～３７４を有するものについて説明したが、さらに多数の端子及びビアを有するものであってもよい。例えば図１７に示すものは、本体３０１に１６個のボールバンプ端子３６５とビア（図示省略）を備えたものである。ここで、キャパシタの一端に接続するボールバンプ端子３６５（図１７では便宜上「＋」符号を付した）及びビアと、キャパシタの他端に接続するボールバンプ端子３６５（図１７では便宜上「－」符号を付した）及びビアとを、マトリクス状に配置すると、低ＥＳＬの観点から好適である。もっとも、図１８に示すように、キャパシタの一端に接続するボールバンプ端子３６５（図１８では便宜上「＋」符号を付した）及びビアを本体３０１の一方側に配置し、キャパシタの他端に接続するボールバンプ端子３６５（図１８では便宜上「－」符号を付した）及びビアを本体３０１の他方側に配置するようにしてもよい。　
また、本実施の形態では、Ｓｉの支持基板を用いたインターポーザについて例示したが、ガラス材料の支持基板を用いたインターポーザであってもよい。　
（第４の実施の形態）　本発明の第４の実施の形態について図１９を参照して説明する。図１９は薄膜キャパシタの上面図であり、接続電極を取り除いた上面図である。本実施の形態に係る薄膜キャパシタ４００は、プリント配線基板４０１上にＭＩＭ構造の容量形成部４１０を形成したものである。プリント配線基板４０１には、第１凹部４２１と第２凹部４２２が形成されており、第１凹部４２１，第２凹部４２２にはそれぞれ第１接続電極（図示省略），第２接続電極（図示省略）が充填されている。　
第１凹部４２１及び第２凹部４２２は縦断面階段状に形成されている。第１凹部４２１には容量形成部４１０を形成するそれぞれ形成層の異なる複数の第１薄膜電極層４１１が露出するとともに、第１凹部４２１の底面には第１薄膜電極層４１１と接続する第１回路パターン４３１が露出している。したがって、複数の第１薄膜電極層４１１と第１回路パターン４３１は前記第１接続電極により互いに電気的に接続される。同様に、第１凹部４２２には容量形成部４１０を形成するそれぞれ形成層の異なる複数の第２薄膜電極層４１２が露出するとともに、第２凹部４２２の底面には第２薄膜電極層４１２と接続する第２回路パターン４３２が露出している。したがって、複数の第２薄膜電極層４１２と第２回路パターン４３２は前記第２接続電極により互いに電気的に接続される。なお、容量形成部４１０の構成や製造方法等は第３の実施の形態と同様であり、プリント配線基板４０１が支持基板に相当する。また、第１回路バターン４３１及び第２回路パターン４３２は、プリント配線基板４０１に予め形成されたものであり、それぞれ特許請求の範囲の第１基板電極、第２基板電極に相当する。　
以上、本発明の第１～第４の実施の形態について詳述したが、本発明はこれに限定されるものではない。例えば、上記各実施の形態で提示した誘電体、内部電極、外部電極、接続電極、基板電極等の材料、さらにエッチング処理の条件等は一例であり、他の材料・条件等であっても本発明を実施することができる。　
また、上記実施第１及び第２の形態では、外部電極をスパッタリングなどのドライプロセスにより形成したが、ディップ法など他の方法で形成するようにしてもよい。　
また、上記第３の実施の形態で詳述した薄膜電極層と接続電極との接続形態、特に、凹部内の構造については、第２の実施の形態においても適用できる。　
また、上記第１及び第２の実施の形態では単体受動部品としての薄膜キャパシタについて説明し、第３の実施の形態ではＳｉインターポーザとしての薄膜キャパシタについて説明し、第４の実施の形態では回路基板上に実装された薄膜キャパシタについて説明したが、ＩＣ上に実装する形態などであっても本発明を適用することができる。
１００，２００，３００，４００…薄膜キャパシタ、１１０，２１０，３１０…支持基板、４０１…プリント配線板、１２０，２２０，３２０…薄膜電極層、１２１，２２１，３２１，４１１…第１薄膜電極層、１２２，２２２，３２２，４１２…第２薄膜電極層、１３０，２３０…３３０…薄膜誘電体層、１４０，２４０，３４０，４１０…容量形成部、１５０，２５０，３５０…保護層、１６０，２６０…外部電極、１６１，２６１…第１外部電極、１６２，２６２…第２外部電極、２７１，３８１，４２１…第１凹部、２７２，３８２，４２２…第２凹部、３６１～３６５…ボールバンプ端子、３７１～３７４…ビア、３９１…第１接続電極、３９２…第２接続電極、４３１…第１回路パターン、４３２…第２回路パターン

Claims (10)

  1. 支持基板と、支持基板上に形成された第１薄膜電極と、前記第１薄膜電極上に形成された第１薄膜誘電体と、前記第１薄膜誘電体上に形成された第２薄膜電極と、前記第２薄膜電極上に形成された第２薄膜誘電体とを少なくとも有する容量形成部と、前記第１薄膜電極と電気的に接続した第１外部電極と、前記第２薄膜電極と電気的に接続した第２外部電極と、前記支持基板と平行な面において前記第１薄膜電極の上面の一部が誘電体で覆われていない、前記第１薄膜電極と前記第１外部電極との接続領域と、前記支持基板と平行な面において前記第２薄膜電極の上面の一部が誘電体で覆われていない、前記第２薄膜電極と前記第２外部電極との接続領域とを有する薄膜キャパシタ。
  2. 第１薄膜電極は容量形成部の一方の端部において誘電体で覆われておらず、第２薄膜電極は容量形成部の他方の端部において誘電体で覆われておらず、　第１外部電極は容量形成部の一方の端部を被覆するよう形成され、第２外部電極は容量形成部の他方の端部を被覆するよう形成されている　ことを特徴とする請求項１記載の薄膜キャパシタ。
  3. 第１薄膜電極は容量形成部に形成した第１凹部の内面において誘電体で覆われておらず、第２薄膜電極は容量形成部に形成した第２凹部の内面において誘電体で覆われておらず、　第１外部電極は少なくとも第１凹部の内面を被覆するように形成され、第２外部電極は少なくとも第２凹部の内面を被覆するように形成されている　ことを特徴とする請求項１記載の薄膜キャパシタ。
  4. 支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタにおいて、　支持基板には、第１薄膜電極と電気的に接続する第１基板電極と第２薄膜電極と電気的に接続する第２基板電極が形成されており、　容量形成部は第１薄膜電極と第２薄膜電極とが交互に配置されているとともに、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板の第１基板電極が露出するよう断面階段状に形成された第１凹部が形成され、且つ、支持基板と平行な面に第２薄膜電極が露出するとともに支持基板の第２基板電極が露出するよう断面階段状に形成された第２凹部が形成され、　第１凹部には内面に露出する第１薄膜電極と第１基板電極とを電気的に接続する第１接続電極が形成されており、且つ、第２凹部には内面に露出する第２薄膜電極と第２基板電極とを電気的に接続する第２接続電極が形成されている　ことを特徴とする薄膜キャパシタ。
  5. 第１基板電極及び第２基板電極の何れか一方又は双方は支持基板に形成された導電性のビアからなる　ことを特徴とする請求項４記載の薄膜キャパシタ。
  6. 第１薄膜電極と第２薄膜電極とを厚み方向に重ね合わせてみた場合における第１薄膜電極と第２薄膜電極の重なり合う交差領域は各層で共通である　ことを特徴とする請求項１乃至５何れか１項記載の薄膜キャパシタ。
  7. 容量形成部の階段形状は、積層工程において所定形状の第１薄膜電極及び第２薄膜電極を形成した後に、エッチング処理により薄膜誘電体のみを除去することにより形成した　ことを特徴とする請求項１乃至６何れか１項記載の薄膜キャパシタ。
  8. 容量形成部の上面に保護層が形成されている　ことを特徴とする請求項１乃至７何れか１項記載の薄膜キャパシタ。
  9. 支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部と、第１薄膜電極と電気的に接続した第１外部電極と、第２薄膜電極と電気的に接続した第２外部電極とを備えた薄膜キャパシタの製造方法において、　支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう所定形状の第１薄膜電極及び所定形状の第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、　容量形成部をエッチング処理することにより、第１薄膜電極と第１外部電極との接続領域において支持基板と平行な面に第１薄膜電極が露出するよう断面階段状に加工するとともに、第２薄膜電極と第２外部電極との接続領域において支持基板と平行な面に第２薄膜電極が露出するよう断面階段状に加工するステップと、　第１薄膜電極の露出部位に第１外部電極を形成するとともに、第２薄膜電極の露出部位に第２外部電極を形成するステップとを備えた　ことを特徴とする薄膜キャパシタの製造方法。
  10. 支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタの製造方法において、　支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう所定形状の第１薄膜電極及び所定形状の第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、　容量形成部をエッチング処理することにより、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板に形成されている第１基板電極が露出するように断面階段状の第１の凹部を形成するとともに、支持基板と平行な面に第２薄膜電極が露出するとともに支持基板に形成されている第２基板
    電極が露出するように断面階段状の第２の凹部を形成するステップと、　第１凹部の内面に第１薄膜電極と第１基板電極とを接続する第１接続電極を形成するとともに、第２凹部の内面に第２薄膜電極と第２基板電極とを接続する第２接続電極を形成するステップとを備えた　ことを特徴とする薄膜キャパシタの製造方法。
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