KR20180046825A - 다층 박막 커패시터 - Google Patents

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KR20180046825A KR1020160149448A KR20160149448A KR20180046825A KR 20180046825 A KR20180046825 A KR 20180046825A KR 1020160149448 A KR1020160149448 A KR 1020160149448A KR 20160149448 A KR20160149448 A KR 20160149448A KR 20180046825 A KR20180046825 A KR 20180046825A
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Abstract

본 개시는 분할층을 통해 상하로 분할되는 제1 적층 바디와 제2 적층 바디를 포함하고, 상기 제1 적층 바디의 하측으로 상기 적층 바디를 배치하여, 상기 제1 적층 바디는 Top Capacitor 를 구성하고, 상기 제2 적층 바디는 Bottom Capacitor 를 구성한다. 상기 제1 적층 바디의 상면으로 제1 내지 제3 외부단자가 배치될 수 있다.

Description

다층 박막 커패시터 {Multilayer Thin-Film Capacitor}
본 개시는 다층 박막 커패시터에 관한 것이며, 특히, LSC (Land Side Capacitor) 형태의 다층 박막 커패시터에 관한 것이다.
최근 스마트폰에 탑재되는 차세대 AP (Application Processor) 나 PMIC (Power Management IC) 의 경우 경박 단소의 박형화로 통상적인 적층 커패시터 (MLCC, Multilayer Ceramic Capacitor) 와 대비하여 더 얇은 다층 박막 커패시터의 필요성이 증가되는 추세이다. 특히, 주요 탑재 디바이스들이 고주파 대역을 사용하게 되면서 발생하는 노이즈를 개선해주는 디커플링 커패시터가 경박 단소형으로 대두되면서 통상적인 적층 커패시터로는 대응이 어려워져 다층 커패시터에 대한 요구는 계속해서 증가될 것으로 보여진다. 이는, 고주파로 인한 디바이스의 구동 동작의 반복에 따른 파워 리플 (Power Ripple) 의 컨트롤을 위한 디커플링 용도의 LSC 형태의 다층 박막 커패시터로의 개발로 이어질 것이 충분히 예상된다.
하기의 특허문헌 1 은 상술한 다층 박막 커패시터의 개발 증가 추세에 따라 내부 전극층과 접속 전극과의 전기적 접속의 안정성을 향상시키기 위한 박막 콘덴서를 개시하여 박막 콘덴서의 접속 신뢰성을 개선하는데 노력하지만, 종래 박막 콘덴서가 제공하는 기능 이외에 추가 기능을 제공할 수 있는 정도에는 이르지 못한 상태이다.
일본 특허공개공보 제2013-229582호
본 개시가 해결하고자 하는 여러 과제들 중 하나는 종래 박막 콘덴서가 발휘할 수 있는 기능에 추가적으로 하나의 칩으로 구성되는 다층 박막 커패시터 내에서 용량 유연성 (Capacitance Flexibility) 을 구현할 수 있는 다층 박막 커패시터를 제공하고자 한다.
본 개시의 일 예에 따른 다층 박막 커패시터는 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디, 상기 제1 적층 바디의 하측으로 배치되고 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디, 상기 제1 적층 바디의 상측으로 배치되어 상기 제1 및 제2 적층 바디의 내부전극층과 연결되는 제1 외부단자, 제2 외부단자, 및 제3 외부단자를 포함한다. 상기 제1 적층 바디와 상기 제2 적층 바디는 그 사이에 개재되는 분할층에 의해 상하로 분할된다.
본 개시의 다른 일 예에 따른 다층 박막 커패시터는 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디, 상기 제1 적층 바디의 하측으로 배치되며, 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디, 상기 제1 적층 바디의 상측으로 배치되는 제1 외부단자, 제2 외부단자, 제3 외부단자, 및 제4 외부단자를 포함한다. 이 경우, 상기 제1 적층 바디가 형성하는 용량 (Capacitance I) 은 상기 제2 적층 바디가 형성하는 용량 (Capacitance ) 과 상이하다.
본 개시에 따른 여러 효과들 중 일 효과는 동일한 칩 사이즈 내 동일한 내부전극층의 층수와 동일한 유전체층의 층수를 가지는 경우, 커패시터의 용량을 극대화하면서, 동시에 용량 유연성을 가지는 다층 박막 커패시터를 제공하는 것이다.
도1 은 본 개시의 제1 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도2 는 본 개시의 제2 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도3 은 본 개시의 제3 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도4 는 본 개시의 제4 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도5 는 각각 제1 내지 제4 실시예들의 변형예 (제5 실시예) 에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도6 은 본 개시의 제6 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도7 은 본 개시의 제7 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도8 은 본 개시의 제8 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도9 는 본 개시의 제9 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도10 은 본 개시의 제10 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도11 은 본 개시의 제11 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도12 는 본 개시의 제12 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도13 은 각각 제6 내지 제12 실시예들의 변형예 (제13 실시예) 에 따른 다층 박막 커패시터의 개략적인 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 개시의 실시형태를 설명한다. 그러나, 본 개시의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 개시의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 개시를 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 개시의 일 예에 따른 다층 박막 커패시터를 설명하되, 반드시 이에 제한되는 것은 아니다.
제1 실시예
도1 은 본 개시의 제1 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도1 을 참고하면, 다층 박막 커패시터 (100) 는 유전체층과 내부전극층이 두께(T) 방향을 따라 교대로 적층되는 적층 구조의 제1 적층 바디 (1) 및 상기 제1 적층 바디 (1) 의 하측으로 배치되며, 유전체층과 내부전극이 두께(T) 방향을 따라 교대로 적층되는 적층 구조의 제2 적층 바디 (2) 를 포함한다. 본 명세서를 통해 두께(T) 방향은 유전체층과 내부전극층을 적층하는 적층 방향을 의미한다.
상기 제1 적층 바디와 상기 제2 적층 바디는 동일한 제작 공정을 통해 형성될 수 있는데, 그 구체적인 방법에 제한은 없으나, 상기 제1 적층 바디가 상부 적층 바디이고 상기 제2 적층 바디가 하부 적층 바디이므로, 상기 제2 적층 바디를 형성한 후 상기 제1 적층 바디를 완성하는 것이 공정상 타당하다.
제1 및 제2 적층 바디를 형성하는 공정을 예를 들어 설명하면, 먼저, Si wafer (W) 를 준비하고, 상기 Si wafer 상에 SiO2 (S) 층을 형성한다. 이 후, 제1 내부전극층 (2a), 유전체층 (2c), 및 제2 내부전극층 (2b) 의 순서대로 반복하여 박막 적층 공정을 진행한다.
상기 제1 및 제2 내부전극층은 금속 타입의 Pt, Ir, Ru, Cu, IrO2 등이며, 유전체 재료는 BaTiO3, 바륨 스트론튬 티타네이트 (BST), Pb(Zr,Ti)O3[PZT] 계열, PNZT계열, SiO2 계열을 선택할 수 있다.
각각의 제1 및 제2 내부전극층, 유전체층의 두께는 적절히 선택될 수 있으며, 대략 1㎛ 이하의 서브 미크론 단위의 두께를 가지는 것이 바람직한데, 예를 들어, 10nm 이상 300nm 이하인 것이 통상적이다.
상기 제1 및 제2 내부전극층, 그에 개재되는 유전체층의 층수는 당업자가 요구되는 용량을 고려하여 적절히 선택할 수 있는데, 예를 들어 200층 내외일 수 있으며, 제1 및 제2 내부전극층이 중첩되는 영역을 통해 용량이 형성되므로, 고용량을 필요로 할 경우, 제1 및 제2 내부전극층, 유전체층의 적층 수를 늘릴 필요가 있다.
다음, 제2 적층 바디에서 요구되는 용량에 따라 제1 및 제2 내부전극층, 유전체층을 교대로 적층한 후에는 제1 적층 바디와 제2 적층 바디를 구분하도록 분할층 (split layer, 3) 을 제2 적층 바디의 상면 상에 배치한다. 상기 분할층은 기생 커패시턴스를 최소로 하는 재질을 사용하는 것이 적절한데, 이를 위해서는 절연 특성을 가지는 재질을 사용하는 것이 특히 바람직하다. 상기 분할층은 예를 들어, SiO2 나 SiNx 계열의 재질을 포함하는 것이 바람직하나, 이에 한정되는 것은 아니다.
상기 분할층은 제1 적층 바디와 제2 적층 바디 사이에서 발생되는 기생 커패시턴스를 저감하기 위해 대략 500nm 내지 1㎛ 로 형성하는 것이 바람직하지만, 경우에 따라 500nm 이하나 1㎛ 이상으로도 형성할 수 있으므로, 분할층의 두께에 특별한 한정은 없다. 다만, 다층 박막 커패시터의 전체 두께를 고려하여 적절히 선택될 것이다.
연이어, 상기 분할층의 위쪽으로 제1 적층 바디의 형성을 위해 제1 내부전극층 (1a) - 유전체층 (1c) - 제2 내부전극층 (1b) 을 순서대로 적층하는 것을 반복한다.
Si wafer 와 SiO2 위로 제2 적층 바디 (2), 상기 분할층 (3), 및 상기 제1 적층 바디 (1) 를 형성한 후, 제1 적층 바디의 최외측 내부전극층 위에 선택적으로 보호층의 역할을 하는 유전체층을 형성한 후, SiNx 나 SiO2 등의 절연막 (P) 을 도포해줌으로써 박막층의 형성을 완료한다.
이후에는, 드라이 에칭을 사용하여 외부단자와 내부전극층을 연결하는 비아를 형성하고, 내부전극층의 절연막을 배치시킨다. 여기서, 비아는 도1 에 도시된 것과 같이 내부전극층과 유전체층을 관통할 때 일직선으로 관통할 수도 있으나, 이에 한정되지 않고, 경사가 있게 드라이 에칭되는 것도 가능하여, 비아의 형상에 구체적인 제한은 전혀 없다. 비아의 측면으로는 극성이 다른 내부전극층의 연결되는 Open/Short 에 따라 절연층이 도포된다.
이 후, 외부단자의 형성을 위해서 시드 금속 - 부동태막 (Passivation layer) - 시드 에칭 - 배선 형성 - 패드 표면 마무리 (Pad Surface Finish) 의 공정을 실행한다. 여기서, 시드의 형성은 주로 Ti/W, Ti/Cu, Ti/Al 의 시드층으로 형성하며, 이 후 외부단자는 E-beam, Sputter, 또는 도금 방식을 통해 처리가 완료된 Au, Cu, ENIG (Electroless Nickel Immersion Gold) 층을 포함하며, 노출되는 외부단자 영역 이외에는 폴리머 계열로 부동태층을 형성해준다.
연이어, 통상적으로 다층 박막 커패시터를 개별 칩으로 구성하기 위해서 Wafer back grinding - Dicing - Cleaning - Tape & Reel Packing 의 공정을 순차적으로 실시한다.
다시, 도1 을 참조하면, 제1 실시예에 따른 다층 박막 커패시터는 외부단자로서, 제1 적층 바디의 상측으로 제1 외부단자 (41), 제2 외부단자 (42), 및 제3 외부단자 (43) 를 포함한다. 상기 제1 외부단자와 상기 제3 외부단자는 Signal Outer Pad를 구성하며, 상기 제2 외부단자는 Ground Outer Pad 를 구성한다.
실질적으로 다층 박막 커패시터의 상면에서 바라볼 때, 제1 내지 제3 외부단자가 노출되는 영역 이외에는 영역에는 폴리머 계열의 부동태층 (D) 이 배치된다.
상기 제1 외부단자 (41) 는 제1 적층 바디의 제1 내부전극층 (1a) 과 전기적으로 연결되도록 형성된다. 상기 제1 외부단자와 상기 제1 내부전극층 간의 연결은 제1 비아 (11) 를 통해 이루어지며, 상기 제1 비아는 제1 외부단자로부터 제1 적층 바디의 최하층 제1 내부전극층까지 관통하도록 배치된다.
상기 제1 외부단자 (41) 의 인접 거리에는 제2 외부단자 (42) 가 배치되는데, 상기 제2 외부단자는 제2 비아 (12) 를 통해 제1 적층 바디의 제2 내부전극층과 제2 적층 바디의 제2 내부전극층과 연결되는데, 상기 제2 비아 (12) 가 제1 적층 바디의 제2 내부전극층 (1b) 을 거쳐 제2 적층 바디의 제2 내부전극층 (2b) 까지 관통하도록 배치되는 것이다. 상기 제2 외부단자는 제1 적층 바디의 제2 내부전극층과 제2 적층 바디의 제2 내부전극층과 모두 연결되므로, 제1 적층 바디와 제2 적층 바디에 대한 공통 단자로 기능하는 것이다.
상기 제2 외부단자 (42) 의 인접 거리에는 제3 외부단자 (43) 가 배치되는데, 상기 제3 외부단자는 제3 비아 (13) 를 통해 제2 적층 바디의 제1 내부전극층 (2a) 과 연결된다.
제1 실시예에 따른 다층 박막 커패시터 (100) 는 3 개의 외부단자 (41, 42, 43) 가 모두 전자 디바이스로 연결되면 최대 용량을 형성할 수 있으며, 상황에 따라, 적은 용량만이 요구되는 경우 제1 외부단자와 제2 외부단자만을 활성화시키거나 제2 외부단자와 제3 외부단자만을 활성화시킬 수가 있다. 이로써, 상기 다층 박막 커패시터 (100) 에 따르면, 추가적으로 작은 다층 박막 커패시터를 만들지 않고도 용량 유연성 (Capacitance Flexibility) 을 구현할 수가 있는 것이다.
도1 에서는, 상부에 배치되는 제1 적층 바디와 그 내부의 내부전극층과 연결되는 제1 및 제2 외부단자에 의해 형성되는 용량이 하부에 배치되는 제2 적층 바디와 그 내부의 내부전극층과 연결되는 제2 및 제3 외부단자에 의해 형성되는 용량이 동일하므로, 모든 외부단자를 연결시킬 때 발현되는 용량 (Max Capacitance) 에 비해 50% 용량에 해당하는 용량을 구현하기 용이하다.
제2 실시예
도2 를 참고하여, 본 개시의 제2 실시예에 따른 다층 박막 커패시터 (200) 를 설명한다. 이하에서는, 제1 실시예에 따른 다층 박막 커패시터와 중복되는 설명은 생략하도록 하며, 도1 과 실질적으로 중복되는 구성은 동일한 도면 부호로 표시하도록 한다.
제2 실시예에 따른 다층 박막 커패시터 (200) 는 제1 적층 바디 (1) 와 그 아래 배치되는 제2 적층 바디 (2), 상기 제1 및 제2 적층 바디를 상하로 분할하는 기능을 하는 분할층 (3) 을 포함한다. 상기 제1 적층 바디의 상면으로는 제1 외부단자 (41), 제2 외부단자 (42), 제3 외부단자 (43) 가 배치되는데, 제2 실시예에서도 제1 및 제3 외부단자는 Signal Outer Pad 를 구성하고, 제2 외부단자는 Ground Outer Pad 를 구성한다.
도2 를 참조하면, 상기 다층 박막 커패시터 (200) 는 공통 외부단자인 제2 외부단자 (42) 와 제1 적층 바디의 제2 내부전극층 (1b), 제2 적층 바디의 제2 내부전극층 (2b)를 연결시키는 제2 비아 (12) 를 복수 개의 전극 홀 (12a, 12b) 의 집합으로 구성한다. 각각의 전극 홀 (12a, 12b) 은 모두 제2 외부단자의 하면으로부터 상기 제2 적층 바디 내 동일한 내부전극층 (2b) 까지 연장되도록 형성될 수 있다.
제1 실시예에 따른 다층 박막 커패시터 (100) 에 비하여 제2 실시예에 따른 다층 박막 커패시터 (200) 는 제2 비아를 복수 개의 전극 홀로 구성하므로, 개별 전극 홀 들의 배열 및 형성 자유도가 높아 후술하는 제3 실시예 또는 제4 실시예에 따른 다층 박막 커패시터들로의 변형을 용이하게 한다.
제2 실시예에 따른 다층 박막 커패시터 (200) 도 상술한 것과 마찬가지로, 제1 적층 바디와 제2 적층 바디 내 적층한 내부전극층과 유전체층의 층수를 동일하게 포함하므로, 최대 용량 대비 50% 의 용량을 구현하는데 적합하다.
제3 실시예
다음, 도3 을 참조하여 본 개시의 제3 실시예에 따른 다층 박막 커패시터 (300) 를 설명한다. 이하에서는, 제1 실시예에 따른 다층 박막 커패시터와 중복되는 설명은 생략하도록 하며, 도1 와 실질적으로 중복되는 구성은 동일한 도면 부호로 표시하도록 한다.
제3 실시예에 따른 다층 박막 커패시터 (300) 는 제1 적층 바디 (1) 와 그 아래 배치되는 제2 적층 바디 (2), 상기 제1 및 제2 적층 바디를 상하로 분할하는 기능을 하는 분할층 (3) 을 포함한다. 상기 제1 적층 바디의 상면으로는 제1 외부단자 (41), 제2 외부단자 (42), 제3 외부단자 (43) 가 배치되는데, 제2 실시예에서도 제1 및 제3 외부단자는 Signal Outer Pad 를 구성하고, 제2 외부단자는 Ground Outer Pad 를 구성한다.
도3 을 참조하면, 상기 다층 박막 커패시터 (300) 는 공통 외부단자인 제2 외부단자 (42) 와 제1 적층 바디의 제2 내부전극층 (1b), 제2 적층 바디의 제2 내부전극층 (2b)를 연결시키는 제2 비아 (12) 를 복수 개의 전극 홀 (12a, 12b) 의 집합으로 구성한다. 이 경우, 복수 개의 전극 홀들 중 적어도 하나의 전극 홀 (12a) 는 제1 적층 바디의 제2 내부전극층 (1b) 까지만 관통하며, 또 다른 적어도 하나의 전극 홀 (12b) 은 제2 적층 바디의 제2 내부전극층 (2b) 까지 관통하여서, 제2 비아 (12) 는 서로 상이한 깊이를 가지는 전극홀을 포함하는 것이다.
제1 실시예에 따른 다층 박막 커패시터 (100) 에 비하여 제3 실시예에 따른 다층 박막 커패시터 (300) 는 제2 비아를 복수 개의 전극 홀로 구성하므로, 개별 전극 홀 들의 배열 및 형성 자유도가 높다는 장점이 있으며, 제3 실시예에 따른 다층 박막 커패시터 (300) 도 상술한 것과 마찬가지로, 제1 적층 바디와 제2 적층 바디 내 적층한 내부전극층과 유전체층의 층수를 동일하게 포함하므로, 최대 용량 대비 50% 의 용량을 구현하는데 적합하다. 아울러, 상기 전극 홀 (12a) 을 추가함으로써 상기 제1 적층 바디을 이용한 용량 유연성을 구현할 때에는, 주(main) 비아의 역할을 제1 적층 바디까지만 연장되는 상기 전극 홀 (12a) 이 할 것이며, 상기 제2 적층 바디를 이용한 용량 유연성을 구현할 때에는, 주(main) 비아의 역할을 제2 적층 바디까지 연장되는 상기 전극 홀 (12b) 이 할 것으로 판단된다.
또한, 제3 실시예에 따른 다층 박막 커패시터 (300) 의 상기 전극 홀 (12a) 은 제2 적층 바디까지 연장되지 않기 때문에, 공정 용이성의 측면에서 유리하다는 장점이 있다.
제4 실시예
다음, 도4 를 참조하여 본 개시의 제4 실시예에 따른 다층 박막 커패시터 (400) 를 설명한다. 제4 실시예에 따른 다층 박막 커패시터는 제3 실시예에 따른 다층 박막 커패시터 (300) 와 유사하며, 제2 외부단자의 형상에서 상이하므로, 이하에서는, 제3 실시예에 따른 다층 박막 커패시터와 중복되는 설명은 생략하도록 하며, 도3 과 실질적으로 중복되는 구성은 동일한 도면 부호로 표시하도록 한다.
제4 실시예에 따른 다층 박막 커패시터 (400) 는 제1 적층 바디 (1) 와 그 아래 배치되는 제2 적층 바디 (2), 상기 제1 및 제2 적층 바디를 상하로 분할하는 기능을 하는 분할층 (3) 을 포함한다. 상기 제1 적층 바디의 상면으로는 제1 외부단자 (41), 제2 외부단자 (42), 제3 외부단자 (43) 가 배치되는데, 제4 실시예에서도 제1 및 제3 외부단자는 Signal Outer Pad 를 구성하고, 제2 외부단자는 Ground Outer Pad 를 구성한다.
도4 를 참조하면, 상기 다층 박막 커패시터 (400) 는 제2 외부단자 (42) 중 최하위 도전층 (42a) 의 표면적을 그 위에 배치되는 도전층 (42b) 의 표면적에 비해 크게 확보한다. 이 경우, 제2 외부단자가 다층 박막 커패시터의 표면으로 노출되는 면적은 동일하게 유지하면서도, 제2 외부단자와 제1 적층 바디의 제2 내부전극층 (1b) 을 연결하는 제2 비아의 일 전극 홀 (12a) 과 제2 적층 바디의 제2 내부전극층 (2b) 을 연결하는 제2 비아의 일 전극 홀 (12b) 이 배치될 수 있는 공간은 넓게 확보할 수 있게 된다. 통상적으로 비아가 형성되는 외부단자의 표면 상에는 상대적으로 큰 정도의 stress 가 인가되는데, 상기 다층 박막 커패시터 (400) 와 같이 제2 외부단자의 최하위 도전층의 면적을 크게 할 경우, 이에 인가되는 stress 등을 효과적으로 분산시킬 수 있다.
한편, 도시하지는 않았으나, 상기 제2 비아의 일 전극홀 (12a) 을 제1 적층 바디의 제2 내부전극층 (1b) 까지만 연장되도록 형성하는 것이 아니라, 제2 적층 바디의 제2 내부전극층 (2b) 까지 연장되도록 형성하는 것도 가능하다.
제5 실시예
한편, 제5 실시예에 따른 다층 박막 커패시터는 상술한 다층 박막 커패시터의 제1 비아 및 제3 비아의 갯수를 복수 개로 도시한 것에 차이가 있을 뿐 실질적으로 동일한 구조를 가진다. 이는 본 개시의 다층 박막 커패시터의 비아의 배열의 자유도를 강조하기 위한 것이며, 비아는 당업자가 요구되는 특성, 예를 들어, 내부전극층의 노출 면적 등을 고려하여 적절히 개수를 설정할 수 있는 것이며, 특별한 한정은 전혀 없다.
구체적으로, 도5(a) 는 제1 실시예에 따른 다층 박막 커패시터에서 제1 비아(11) 와 제3 (13) 비아의 수를 복수 개 (11a, 11b, 13a, 13b) 로 형성한 것이고, 도5(b) 는 제2 실시예에 따른 다층 박막 커패시터에서 제1 비아 (11) 와 제3 비아 (13) 의 수를 복수 개 (11a, 11b, 13a, 13b) 로 형성한 것이고, 도5(c) 는 제3 실시예에 따른 다층 박막 커패시터에서 제1 비아 (11) 와 제3 비아 (13) 의 수를 복수 개 (11a, 11b, 13a, 13b) 로 형성한 것이며, 도5(d) 는 제4 실시예에 따른 다층 박막 커패시터에서 제1 비아 (와 제3 비아의 수를 복수 개로 형성한 것이다.
제6 실시예
제6 실시예에 따른 다층 박막 커패시터 (600) 는 제1 적층 바디 (1), 상기 제1 적층 바디의 하측에 배치되는 제2 적층 바디 (2) 를 포함한다. 상기 제1 적층 바디는 유전체층과 내부전극층이 교대로 적층되는 구조를 가지며, 상기 제2 적층 바디는 유전체층과 내부전극층이 교대로 적층되는 구조를 가진다.
한편, 상술한 제1 내지 제5 실시예에 따른 다층 박막 커패시터와는 다르게 제6 실시예에 따른 다층 박막 커패시터는 추가의 외부단자를 더 포함한다. 상기 추가되는 외부단자도 제1 적층 바디의 상측에 배치된다.
제6 실시예에 따른 다층 박막 커패시터는 제1 적층 바디 (1) 의 제1 내부전극층 (1a) 과 제1 비아 (11) 를 통해 연결되는 제1 외부단자 (41) 를 포함하며, 제1 적층 바디 (1) 의 제2 내부전극층 (1b) 과 제2 비아 (12) 를 통해 연결되는 제2 외부단자 (42) 를 포함하며, 제2 적층 바디 (2) 의 제2 내부전극층 (2a) 과 제3 비아 (13) 를 통해 연결되는 제3 외부단자 (43) 를 포함하며, 제2 적층 바디 (2) 의 제2 내부전극층 (2b) 과 제4 비아 (14) 를 통해 연결되는 제4 외부단자 (44) 를 포함한다.
도6 을 참조하면, 제1 적층 바디와 제2 적층 바디는 분할층 (3) 에 의해 상하로 분리되며, 제1 외부단자와 제4 외부단자는 Signal Outer Pad 로 구성되며, 제2 외부단자와 제3 외부단자는 Ground Outer Pad 로 구성된다.
제6 실시예에 따른 제1 적층 바디와 제2 적층 바디는 각각의 비아를 공유하지 않으므로, 개별적인 커패시터로 작동하는데 유리하다.
제7 실시예
다음, 도7 을 참조하여 제7 실시예에 따른 다층 박막 커패시터 (700) 를 설명한다. 제7 실시예에 따른 다층 박막 커패시터 (700) 는 제6 실시예에 따른 다층 박막 커패시터 (600) 와 대비하여 제1 적층 바디의 적층되는 유전체층의 층수가 제2 적층 바디의 적층되는 유전체층의 층수보다 많다는 점에 차이가 있으므로, 이러한 차이를 중심으로 설명한다.
제7 실시예에 따른 다층 박막 커패시터(700) 는 제1 적층 바디에 의해 형성되는 용량이 제2 적층 바디에 의해 형성되는 용량에 비하여 크다. 이는, 제1 및 제2 내부전극층 사이에 개재되는 유전체층의 층수가 상이한 것에서 알 수 있는데, 제1 및 제2 적층 바디에서 유전체층을 동일한 재질 내지 동일한 두께로 형성할 때, 그 층수를 상이하게 함으로써, 용량을 차별화할 수 있어, 용량 유연성을 용이하게 구현할 수 있는 것이다.
제8 실시예
제8 실시예에 따른 다층 박막 커패시터 (800) 는 제1 적층 바디의 유전체층 (1c) 과 제2 적층 바디의 유전체층 (2c) 간의 재질을 상이하게 하는 것이다. 예를 들어, 제1 유전체층의 재료는 고유전율의 재료를 사용하면서, 제2 유전체층의 재료는 제1 유전체층의 재료보다 상대적으로 저유전율의 재료를 사용하면서 제1 적층 바디와 제2 적층 바디의 용량을 차별화할 수 있다.
구체적인 예시로는, 고유전율을 구현하고자 할 때 사용하는 유전체층의 재료는 금속 계열의 ZrO2, HfO2, La2O3, TiO2, BST, PZT 등을 사용할 수 있고, 상대적으로 저유전율을 구현하고자 할 때 사용하는 유전체층의 재료는 SiO2 및/또는 Si3N4, Al2O3 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 한편, 상기 유전체층 내에 사용하는 상기 재료들은 다양한 증착 공법, 예를 들어, 스퍼터링, Sol-gel, CVD, PVD, PECVD, ALD, ALCVD 등을 활용하여 커패시터 내에 적용시킬 수 있는데, 이러한 증착 공법의 열처리 조건 내지 유전 물질의 조성비 등을 변경함으로써, 그 유전율 특성을 다양하게 변경할 수 있으므로, 고유전율 또는 저유전율의 구현은 특정 재질에만 한정되는 것으로 볼 수 없으며, 당업자가 선택 실시 가능한 것이다.
제9 실시예
제9 실시예에 따른 다층 박막 커패시터 (900) 는 제1 적층 바디의 유전체층 (1c) 의 재질과 동일한 재질을 사용하여 제2 적층 바디의 유전체층 (2c) 을 형성하지만, 제2 적층 바디의 유전체층 (2c) 의 두께를 제1 적층 바디의 유전체층 (1c) 의 두께에 비하여 더 두껍게 한다. 도시하지는 않았으나, 물론 그 반대의 경우, 즉, 제1 적층 바디의 유전체층의 두께를 제2 적층 바디의 유전체층의 두께보다 두껍게 하는 것도 가능하다.
제1 및 제2 적층 바디 내 각각의 유전체층의 두께를 상이하게 함으로써, 제1 적층 바디와 제2 적층 바디가 형성하는 용량을 차별화할 수 있는데, 제1 적층 바디 내 각 유전체층 (1c) 의 두께 (T1) 에 대한 제2 적층 바디 내 유전체층 (2c) 의 두께 (T2) 의 비 (T2/T1) 의 구체적인 수치범위는 제한이 없으나 1.5 이상 30 이하인 것이 바람직한데, 이는 제1 및 제2 적층 바디 내 상이한 유전 재질이 사용되는 것도 포괄하는 범위이다. 동일한 유전체 재료를 사용하는 경우에는 1.5 이상 3.0 이하인 것이 더욱 바람직하다. 이는, 유전 특성을 가지는 재료 간의 전기적, 열적 특성의 상위함 때문에 유전체층의 두께 차이로 발현되는 경우도 포함하는 것이다.
상기 비 (T2/T1) 가 1.5 보다 작은 경우, 제1 및 제2 적층 바디 내 고투자율의 유전체층을 포함시키면서, T1의 두께를 점차 줄이게 되면 Leakage Current 등의 전기적 특성의 악화가 발생할 위험이 있다. 또한, 제1 및 제2 적층 바디 내 저투자율의 유전체층을 포함시키면서, T1 의 두께를 점차 줄이는 것은 장비의 한계성이 존재한다. 또한, 상기 비( T2/T1) 가 30 보다 크게 되면 두께 간 편차가 지나치게 높아 소형화하면서, 장비의 한계성을 극복하는 2 가지 난점을 모두 해소해야 한다는 문제가 있다.
제10 실시예
다음, 제10 실시예에 따른 다층 박막 커패시터 (1000) 는 제7 실시예에 따른 다층 박막 커패시터 (700) 과 대비할 때, 제2 외부단자 (42) 와 제3 외부단자 (43) 가 서로 시드층과 도금층을 공유하여 1 개의 공통 외부단자 (423) 를 구성한다는 것에 차이가 있다.
제10 실시예에 따른 다층 박막 커패시터 (1000) 에서, 공통 외부단자 (423) 에 제2 비아 (12) 와 제3 비아 (13) 가 모두 연결되는데, 제2 비아 (12) 는 제2 적층 바디의 제2 내부전극층 (2b) 까지 연장하고 제3 비아 (13) 도 상기 제2 내부전극층 (2b) 까지 연장하므로, 실질적으로 제2 비아와 제3 비아의 깊이는 동일하게 구성된다.
한편, 제10 실시예에 따른 다층 박막 커패시터 (1000) 에서는, 동일한 내부전극층이 제2 비아 및 제3 비아에 의해 노출되는 면적이 동일하게 도시하였고, 그래서, 동일 높이를 기준으로 제2 비아의 단면의 직경은 제3 비아의 단면의 직경과 동일한 것으로 표현하였으나, 이에 한정되지 않으며, 제10 실시예에 대한 변형으로서 (미도시), 제2 비아의 단면의 직경과 제3 비아의 단면의 직경을 상이하게 하는 것도 가능하다. 제2 비아와 제3 비아의 단면의 직경을 서로 상이하게 할 경우, 제2 내부전극층 (1b, 2b) 이 노출되는 면적이 상이하기 때문에 ESR 값을 적절히 변형할 수도 있다.
제11 실시예
다음, 도11 을 참조하며, 본 개시의 제11 실시예에 따른 다층 박막 커패시터를 설명한다.
제11 실시예에 따른 다층 박막 커패시터 (1100) 는 제10 실시예와 대비하여 제2 외부단자와 제3 외부단자를 하나의 공통 외부단자 (423) 로 구성한다는 점에서 공통된다. 다만, 제11 실시예에 따른 다층 박막 커패시터 (1100) 에서는 제10 실시예와 상반되게 제1 적층 바디 (1) 의 유전체층의 층수는 제2 적층 바디 (2) 의 유전체층의 층수 보다 적다. 그래서, 제1 적층 바디 내 내부전극층을 제1 외부단자 (41) 와 공통 외부단자 (423) 에 연결하여 구현하는 커패시턴스는 제2 적층 바디 내 내부전극층을 공통 외부단자 (423) 와 제4 외부단자 (44) 에 연결하여 구현하는 커패시턴스에 비해 작다. 이는 본 개시에 따른 다층 박막 커패시터의 용량 유연성 (Capacitance Flexibility) 의 효과를 뒷받침하는 일 구조일 수 있다.
제12 실시예
다음, 제12 실시예에 따른 다층 박막 커패시터 (1200) 는 제2 외부단자 (42) 와 제3 외부전극 (43) 이 서로 스플릿 (split) 되어서, 모두 4 개의 외부단자 (41, 42, 43, 44) 를 가진다.
제12 실시예에 따른 다층 박막 커패시터 (1200) 는 제6 실시예에 따른 다층 박막 커패시터 (600) 와 대비하여 전체적인 구조는 동일하지만, 제2 비아 (12) 와 제3 비아 (13) 의 직경을 서로 상이하게 한 것이다. 비아의 직경을 상이하게 하는 것은 그 비아와 연결되는 내부전극층의 노출 면적을 상이하게 하는 것으로서 커패시터의 ESR과 관련되어 당업자가 적절히 제어할 필요가 있으며, 또한, 커패시터가 소형화됨에 따라 비아를 형성할 수 있는 공간이 충분하지 않은 경우가 빈번한데, 이 경우, 각각의 비아들의 직경을 상이하게 제어하는 것은 공정상 유용하다.
구체적으로 도시하지는 않았으나, 비아의 직경을 상이하게 하면서, 동시에 제1 적층 바디와 제2 적층 바디의 유전체층 (1c, 2c) 의 재질, 두께, 층수 등을 차별화하여 다층 박막 커패시터의 용량 유연성 (Capacitance Flexibility) 를 극대화할 수 있는 것은 물론이다.
제13 실시예
한편, 제13 실시예에 따른 다층 박막 커패시터는 상술한 제6 내지 제12 실시예에 따른 다층 박막 커패시터의 제1 비아 및 제4 비아의 갯수를 복수 개로 도시한 것에 차이가 있을 뿐 실질적으로 동일한 구조를 가진다. 이는 본 개시의 다층 박막 커패시터의 비아의 배열의 자유도를 강조하기 위한 것이며, 비아는 당업자가 요구되는 특성, 예를 들어, 내부전극층의 노출 면적 등을 고려하여 적절히 개수를 설정할 수 있는 것이며, 특별한 한정은 전혀 없다.
구체적으로, 도13(a) 내지 도13(g) 는 각각 제6 내지 제12 실시예에 따른 다층 박막 커패시터에서 제1 비아(11) 와 제4 (14) 비아의 수를 복수 개 (11a, 11b, 14a, 14b) 로 형성한 것이다. 물론, 도13 에 도시한 것 이외에도 비아의 개수, 구조, 깊이 등은 Random한 정도로 자유롭게 변형이 가능하여, 도13 은 변형예에 대한 이해를 돕기 위한 몇몇의 실시예를 나타낼 뿐이다.
한편, 구체적으로 도시하지는 않았으나, 본 개시의 일 예에 따른 분할층은 기능적으로 볼 때, 별도로 구동될 수 있는 커패시터 간의 용량을 구별되게 하는 역할을 하기 때문에, 용량 분할부라고 할 수 있다. 상기 용량 분할부는 제1 바디와 제2 바디를 각각 포함하는 제1 커패시터와 제2 커패시터의 용량을 분할하는 기능을 하여, 제1 커패시터, 제2 커패시터, 또는 제1 및 제2 커패시터이 결합된 커패시터의 각각에 해당하는 용량이 독립적으로 구현될 수 있도록 한다.
본 개시는 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.
한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 다층 박막 커패시터
1: 제1 적층 바디
2: 저2 적층 바디
11, 12, 13, 14 : 제1 내지 제4 비아
3: 분할층
1a: 제1 적층 바디의 제1 내부전극층
1b: 제1 적층 바디의 제2 내부전극층
2a: 제2 적층 바디의 제1 내부전극층
2b: 제2 적층 바디의 제2 내부전극층
1c: 제1 적층 바디의 유전체층
2c: 제2 적층 바디의 유전체층
41, 42, 43, 44: 제1 내지 제4 외부단자
423: 공통 외부단자

Claims (18)

  1. 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디;
    상기 제1 적층 바디의 하측으로 배치되고, 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디;
    상기 제1 적층 바디의 상측으로 배치되고, 상기 제1 적층 바디의 내부전극층과 연결되는 제1 외부단자;
    상기 제1 적층 바디의 상측으로 배치되고, 싱기 제1 적층 바디의 내부전극층과 상기 제2 적층 바디의 내부전극층과 연결되는 제2 외부단자;
    상기 제1 적층 바디의 상측으로 배치되고, 상기 제2 적층 바디의 내부전극층과 연결되는 제3 외부단자; 및
    상기 제1 적층 바디와 상기 제2 적층 바디 사이에 배치되어 상기 제1 및 제2 적층 바디를 상하로 분할하는 분할층; 을 포함하는, 다층 박막 커패시터.
  2. 제1항에 있어서,
    상기 제1 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
    상기 제2 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
    상기 제1 적층 바디의 상기 제1 내부전극층은 제1 비아를 통해 상기 제1 외부단자와 연결되고,
    상기 제2 적층 바디의 상기 제1 내부전극층은 제3 비아를 통해 상기 제3 외부단자와 연결되고,
    상기 제1 적층 바디의 상기 제2 내부전극층과 상기 제2 적층 바디의 상기 제2 내부전극층은 제2 비아를 통해 상기 제2 외부단자와 연결되어, 상기 제2 비아는 상기 제1 및 제2 적층 바디를 모두 관통하는, 다층 박막 커패시터.
  3. 제2항에 있어서,
    상기 제2 비아는 복수 개의 전극 홀의 집합으로 구성되며, 각각의 전극홀은 상기 제2 외부단자의 하면으로부터 상기 제2 적층 바디 내 동일한 제2 내부전극층까지 연장되는, 다층 박막 커패시터.
  4. 제1항에 있어서,
    상기 제1 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
    상기 제2 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
    상기 제1 적층 바디의 상기 제1 내부전극층은 제1 비아를 통해 상기 제1 외부단자와 연결되고,
    상기 제2 적층 바디의 상기 제1 내부전극층은 제3 비아를 통해 상기 제3 외부단자와 연결되고,
    상기 제1 적층 바디의 상기 제2 내부전극층과 상기 제2 적층 바디의 상기 제2 내부전극층은 제2 비아를 통해 상기 제2 외부단자와 연결되며,
    상기 제2 비아는 복수 개의 전극 홀의 집합으로 구성되며, 상기 집합 내 적어도 하나의 전극 홀은 상기 제1 적층 바디의 상기 제2 내부전극층까지 연장되며, 또 다른 전극 홀은 상기 제2 적층 바디의 상기 제2 내부전극층까지 연장되는, 다층 박막 커패시터.
  5. 제1항에 있어서,
    상기 제2 외부단자는 적어도 2 개의 도전층을 포함하고, 상기 도전층 중 가장 아래 배치되는 제1 도전층의 표면적은 상기 제1 도전층의 상측에 배치되는 제2 도전층의 표면적보다 큰, 다층 박막 커패시터.
  6. 제1항에 있어서,
    상기 제1 적층 바디 내 적층되는 유전체층의 층수는 상기 제2 적층 바디 내 적층되는 유전체층의 층수와 동일한, 다층 박막 커패시터.
  7. 제1항에 있어서,
    상기 제1 적층 바디 내 내부전극층과 제1 및 제2 외부단자가 형성하는 용량은 상기 제2 적층 바디 내 내부전극층과 제2 및 제3 외부단자가 형성하는 용량과 동일한, 다층 박막 커패시터.
  8. 제1항에 있어서,
    상기 분할층은 절연 특성을 가지며, SiO2 또는 SiNx계열의 재료를 포함하는, 다층 박막 커패시터.
  9. 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디;
    상기 제1 적층 바디의 하측으로 배치되고, 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디;
    상기 제1 적층 바디의 상측으로 배치되고, 상기 제1 적층 바디와 비아를 통해 연결되어 용량을 형성하는 제1 및 제2 외부단자;
    상기 제1 적층 바디의 상측으로 배치되고, 상기 제2 적층 바디와 비아를 통해 연결되어 용량을 형성하는 제3 및 제4 외부단자; 를 포함하고,
    상기 제1 적층 바디가 제1 및 제2 외부단자와 연결되어 형성되는 상기 용량은 상기 제2 적층 바디가 제1 및 제2 외부단자와 연결되어 형성되는 상기 용량과 상이한, 다층 박막 커패시터.
  10. 제9항에 있어서,
    상기 제1 및 제2 적층 바디의 유전체층의 재질은 동일하며, 상기 제1 적층 바디 내 적층되는 유전체층의 층수는 상기 제2 적층 바디 내 적층되는 유전체층의 층수보다 많은, 다층 박막 커패시터.
  11. 제9항에 있어서,
    상기 제1 및 제2 적층 바디 내 유전체층의 층수는 각각 동일하며,
    상기 제1 적층 바디 내 유전체층은 상기 제2 적층 바디 내 유전체층보다 더 큰 유전율을 가지는 재료를 포함하는, 다층 박막 커패시터.
  12. 제9항에 있어서,
    상기 제1 적층 바디 내 포함되는 각각의 유전체층의 두께는 상기 제2 적층 바디 내 포함되는 각각의 유전체층의 두께보다 얇은, 다층 박막 커패시터.
  13. 제9항에 있어서,
    상기 제1 적층 바디는 제1 내부전극층, 및 상기 제1 내부전극층과는 상이한 극성을 구성하는 제2 내부전극층을 포함하고, 상기 제1 적층 바디의 상기 제1 내부전극층은 제1 비아를 통해 상기 제1 외부단자와 연결되며, 상기 제1 적층 바디의 상기 제2 내부전극층은 제2 비아를 통해 상기 제2 외부단자와 연결되고,
    상기 제2 적층 바디는 제1 내부전극층 및 상기 제1 내부전극층과는 상이한 극성을 구성하는 제2 내부전극층을 포함하고, 상기 제2 적층 바디의 상기 제1 내부전극층은 제3 비아를 통해 상기 제3 외부단자와 연결되며, 상기 제2 적층 바디의 상기 제2 내부전극층은 제4 비아를 통해 상기 제4 외부단자와 연결되는, 다층 박막 커패시터.
  14. 제13항에 있어서,
    상기 제2 비아는 상기 제2 적층 바디 내 제2 내부전극층까지 연장되도록 구성되어, 상기 제2 비아의 깊이는 상기 제3 비아의 깊이와 동일한, 다층 박막 커패시터.
  15. 제9항에 있어서,
    상기 제2 외부단자와 상기 제3 외부단자는 각각의 시드층과 도금층을 공유하여 1 개의 공통 외부단자를 구성하는, 다층 박막 커패시터.
  16. 제15항에 있어서,
    상기 공통 외부단자와 연결되는 상기 제2 비아와 상기 제3 비아는 상기 제2 적층 바디 내 동일한 제2 내부전극층까지 연장되는, 다층 박막 커패시터.
  17. 유전 물질과 전극 물질을 포함하는 제1 바디;
    유전 물질과 전극 물질을 포함하는 제2 바디;
    상기 제1 바디와 상기 제2 바디의 사이에 배치되는 용량 분할부;
    상기 제1 바디 내 전극 물질 및 상기 제2 바디 내 전극 물질 중 하나 이상과 전기적으로 연결되는 하나 이상의 외부전극; 을 포함하는, 다층 박막 커패시터.
  18. 제17항에 있어서,
    상기 용량 분할부는 상기 제1 바디와 상기 제2 바디를 상하로 분리하는 분할층인, 다층 박막 커패시터.

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