JP2019207988A

JP2019207988A - 薄膜コンデンサ及び電子部品内蔵基板

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Publication number: JP2019207988A
Application number: JP2018103913A
Authority: JP
Inventors: 英子若田; Hideko Wakata
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2018-05-30
Filing date: 2018-05-30
Publication date: 2019-12-05

Abstract

【課題】低ＥＳＬ化を実現する。【解決手段】薄膜コンデンサ１は、複数の電極層と、複数の電極層のうち隣接する電極層に挟まれた誘電体層と、を含む容量部１０と、容量部１０に対して積層され、互いに異なる電位が与えられる第１導体６１および第２導体６２と、を含む配線層と、複数の電極層のいずれかと、第１導体６１または第２導体６２と、を接続する複数のビア導体７０と、第１導体６１または第２導体６２と接続されると共に、容量部１０の周囲を囲む導体枠体８０と、を有する。導体枠体８０が、複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する電極層と、第１導体６１および第２導体６２のうち、複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する導体と、を接続する。【選択図】図１

Description

本発明は、薄膜コンデンサ及び電子部品内蔵基板に関する。

電子部品等に用いられる薄膜コンデンサについては、ＥＳＬ（等価直列インダクタンス値）を低くすることが求められている。特許文献１では、再配線層に相当する中間電極層の導体部の形状及び配置を変更することで、ＥＳＬを低減することが検討されている。

国際公開第２０１６／１３６４１１号

しかしながら、近年、通信の高速化に対するニーズの高まりに伴って信号の高周波化が進み、薄膜コンデンサにおけるＥＳＬの低減に関する要求が高まっている。

本発明は上記を鑑みてなされたものであり、低ＥＳＬ化を実現可能な薄膜コンデンサ及び電子部品内蔵基板を提供することを目的とする。

上記目的を達成するため、本発明の一形態に係る薄膜コンデンサは、複数の電極層と、複数の電極層のうち隣接する電極層に挟まれた誘電体層と、を含む容量部と、前記容量部に対して積層され、互いに異なる電位が与えられる第１導体および第２導体と、を含む再配線層と、前記複数の電極層のいずれかと、前記第１導体または前記第２導体と、を接続する複数のビア導体と、前記第１導体または前記第２導体と接続されると共に、前記容量部の周囲を囲む導体枠体と、を有し、前記導体枠体は、前記複数の電極層に含まれて前記複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する電極層と、前記第１導体および前記第２導体のうち、前記複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する導体と、を接続する。

上記の薄膜コンデンサによれば、複数のビア導体のうちインダクタンス値が最も大きいビア導体と、インダクタンス値が最も大きいビア導体が接続する電極層と、前記第１導体および前記第２導体のうち、前記複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する導体と、を接続する導体枠体と、が並列に接続されることになる。このような構成を有することで、ビア導体のインダクタンス値が低減されて、薄膜コンデンサ全体としての低ＥＳＬ化が達成される。

ここで、前記第１導体および前記第２導体のうち、前記導体枠体が接続する導体には、グランド電位が与えられる態様とすることができる。

導体枠体が接続する導体にグランド電位が与えられている場合、グランド電位が与えられる導体枠体が、容量部と外部の他の部品との間の電磁的な干渉を防ぐことができる。

また、前記導体枠体は、前記容量部の周囲の全周を囲っている態様とすることができる。

このような構成とすることで、薄膜コンデンサの大型化を防ぎながら、導体枠体の断面積をより大きく確保することができる。

前記インダクタンス値が最も大きいビア導体は、複数の電極層のうち最下層の電極層に対して接続するビア導体である態様とすることができる。

このような構成とすることで、最下層の電極層に対して接続するビア導体のインダクタンス値を低減させ、薄膜コンデンサとしての低ＥＳＬ化を実現することができる。

また、本発明の一形態に係る電子部品内蔵基板は、上記の薄膜コンデンサを有する。このような構成とすることで、薄膜コンデンサの低ＥＳＬ化が達成された電子部品内蔵基板を得ることができる。

本発明によれば、低ＥＳＬ化を実現可能な薄膜コンデンサ及び電子部品内蔵基板が提供される。

本発明の一形態に係る薄膜コンデンサの概略構成図である。第１配線層の平面図である。本発明の一形態に係る電子部品内蔵基板の概略構成図である。変形例に係る薄膜コンデンサの第１配線層の平面図である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明の一形態に係る薄膜コンデンサの概略構成図である。図１に示すように、薄膜コンデンサ１は、基材２と、基材２上に積層された容量部１０と、容量部１０上に積層された第１配線層３１及び第２配線層３２と、外部端子５０（５０Ａ，５０Ｂ）と、を含む。容量部１０と第１配線層３１との間、第１配線層３１と第２配線層３２との間、第２配線層３２と外部端子５０との間には、絶縁層４０が介在している。

なお、本明細書中において「積層方向」とは、基材２、容量部１０、第１配線層３１、第２配線層３２というように、基材２から外部端子５０に向けて各層が順次重なる方向である。また、以下の説明では、積層方向に沿って外部端子５０側を「上」、積層方向に沿って基材２側を「下」として説明する場合がある。

容量部１０は、基材２上に、電極層１１，１２，１３，１４，１５，１６，１７，１８が順次積層されていて、隣接する電極層の間には、基材２側から順に誘電体層２０（２０ａ〜２０ｇ）が順次積層されている。

容量部１０の各電極層（電極層１１〜１８）は、導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や銅（Ｃｕ）を含有する材料が電極層として好適に用いられ、Ｎｉが特に好適に用いられる。なお、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。また、各電極層の主成分がＮｉである場合、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、及び銀（Ａｇ）からなる群より選ばれる少なくとも一種（以下、「添加元素」と記す。）を更に含有してもよい。

また、各電極層の厚さは、例えば、１０ｎｍ〜１０００ｎｍ程度である。なお、薄膜コンデンサ１は、基材２を省略した構成としてもよい。その場合、最下層の電極層である電極層１１を他の電極層と比べて厚くして剛性を高める構成とすることができる。その場合、電極層１１を例えば、３００ｎｍ〜１００μｍ程度とすることができる。

電極層１１〜１８のうち、電極層１１，１３，１５，１７は、外部端子５０Ａ等を介して外部のグランド配線に接続されるため、グランド電位が与えられる第１電極層として機能する。また、電極層１２，１４，１６，１８は、グランド電位とは異なる電位が与えられる第２電極層として機能する。

誘電体層２０（２０ａ〜２０ｇ）は、ペロブスカイト系の誘電体材料によって構成される。本実施形態におけるペロブスカイト系の誘電体材料としては、ＢａＴｉＯ_３（チタン酸バリウム）、（Ｂａ_１−ＸＳｒ_Ｘ）ＴｉＯ_３（チタン酸バリウムストロンチウム）、（Ｂａ_１−ＸＣａ_Ｘ）ＴｉＯ_３、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ_ＸＴｉ_１−Ｘ）Ｏ_３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９等に代表されるビスマス層状化合物、（Ｓｒ_１−ＸＢａ_Ｘ）Ｎｂ_２Ｏ_６、ＰｂＮｂ_２Ｏ_６等に代表されるタングステンブロンズ型強誘電体材料等から構成される。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、誘電体層２０の特性制御のため、誘電体層２０に適宜、副成分として添加物質が含有されていてもよい。なお、誘電体層２０の特性制御のため、誘電体層２０に適宜、副成分として添加物質が含有されていてもよい。誘電体層２０の厚さは、例えば、１０ｎｍ〜１０００ｎｍである。

第１配線層３１及び第２配線層３２は、容量部１０に含まれる各電極層と外部端子５０とを接続するための再配線層として機能する。すなわち、薄膜コンデンサ１は、２層の再配線層を有する。第１配線層３１及び第２配線層３２は、導体パターンにより形成される。なお、本実施形態では、第１配線層３１及び第２配線層３２のそれぞれが、与えられる電位が互いに異なる２種類の導体である第１導体６１と第２導体６２とから構成される。第１導体６１は、グランド電位が与えられる電極層１１，１３，１５，１７とビア導体を介して接続されると共に、一方側の外部端子５０Ａとも接続される導体である。また、第２導体６２は、グランド電位とは異なる電位が与えられる電極層１２，１４，１６，１８とビア導体を介して接続されると共に、一方側の外部端子５０Ｂと接続される導体である。

第１配線層３１及び第２配線層３２を構成する第１導体６１及び第２導体６２は、それぞれ導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や銅（Ｃｕ）を含有する材料が第１導体６１及び第２導体６２として好適に用いられ、Ｃｕが特に好適に用いられる。また、第１配線層３１及び第２配線層３２の厚さは、例えば、１μｍ〜５μｍ程度である。

容量部１０の電極層１１以外の各電極層と第１配線層３１との間、第１配線層３１と第２配線層３２との間には、複数のビア導体７０（７０ａ〜７０ｈ）が設けられる。ビア導体７０の配置の詳細については後述するが、ビア導体７０が設けられることで、容量部１０の各電極層と外部端子５０Ａ、５０Ｂとがそれぞれ接続される。ビア導体７０は、それぞれ導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や銅（Ｃｕ）を含有する材料がビア導体７０として好適に用いられる。ビア導体７０ａ〜７０ｈは、それぞれ、電極層１１〜１８と接続される。したがって、ビア導体７０ａ，７０ｃ，７０ｅ，７０ｇは、グランド電位が与えられる第１導体６１と接続し、導体７０ｂ，７０ｄ，７０ｆ，７０ｈは、グランド電位とは異なる電位が与えられる第２導体６２と接続する。

また、ビア導体７０とは別に、容量部１０の周囲を囲うように形成された導体枠体８０が設けられる。導体枠体８０は、電極層１１に対して接続するビア導体７０ａとは別に設けられて、最下層の電極層１１と第１配線層３１の第１導体６１とを接続するように積層方向に延びる。ビア導体７０および導体枠体８０については後述する。

絶縁層４０は、容量部１０と第１配線層３１との間、第１配線層３１と第２配線層３２との間、第２配線層３２と外部端子５０との間を埋めるように設けられる。また、絶縁層４０は、ビア導体７０および導体枠体８０の周囲にも設けられる。絶縁層４０の材料は、絶縁性を有する材料であれば特に限定されないが、例えば、ポリイミド等の非導電性樹脂、ガラス（ＳｉＯ_２）、アルミナ（Ａｌ_２Ｏ_３）、シリコンナイトライド（ＳｉＮ）等の無機材料、あるいはこれらを混合又は積層させた絶縁材料等を用いることができるが、樹脂材料が好適に用いられる。絶縁層４０の厚さ（容量部と第１配線層３１との間、第１配線層３１と第２配線層３２との間、第２配線層３２と外部端子５０の取り付けられる表面との間、等の長さ）は、例えば、０．５μｍ以上１０μｍ以下である。なお、絶縁層４０は、複数の絶縁層を積層して形成されていてもよい。

薄膜コンデンサ１における導体枠体８０とビア導体７０の配置例について図２を参照しながら説明する。図２は、第１配線層３１の平面図である。

図２に示すように、第１配線層３１では、容量部１０から延びてきたグランド電位とは異なる電位が与えられるビア導体７０ｂ，７０ｄ，７０ｆ，７０ｈをまとめて接続する第２導体６２を有する。第２導体６２は、第１配線層３１において複数分散配置されていてもよい。また、第１配線層３１では、第２導体６２の周囲を覆いながら、下から延びてきたグランド電位が与えられるビア導体７０ａ，７０ｃ，７０ｅ，７０ｇをまとめて接続する第１導体６１と、を有している。なお、図２では、そのほかのビア導体も接続されている状態を示している。図２に示すように、第１配線層３１では、外形が四角形状の第１導体６１の内側に複数の第２導体６２が島状に配置された状態となっている。

さらに、第１配線層３１には、グランド電位が与えられる第１導体６１に対して電極層１１から延びてきた導体枠体８０が接続する。導体枠体８０は、第１配線層３１における第１導体６１の外周に沿った四角形の環状を呈している。

導体枠体８０は、下方の電極層１２〜１８および誘電体層２０の周囲にも延びている。内部の電極層１２〜１８および誘電体層は、それぞれ平面形状が四角形であって、各層に適宜ビア導体が形成される。また、各層の周囲を囲うように四角形の環状の導体枠体８０が設けられる。

上記の薄膜コンデンサ１は、例えば以下の方法で製造することができる。まず、基材２上に各電極層（電極層１１〜電極層１８）と誘電体層２０（２０ａ〜２０ｇ）とを交互に積層すると共に各層のパターニングを行って容量部１０を形成する。各電極層の積層方法としては、例えばＤＣスパッタリング等が挙げられる。また、誘電体層２０の積層方法としては、溶液法、スパッタリング等のＰＶＤ（Physical Vapor Deposition）法、又はＣＶＤ（Chemical Vapor Deposition）法等の成膜技術を用いることができる。ただし、積層方法は特に限定されない。また、誘電体層の形成時に焼成を行ってもよい。

その後、基材２上に形成された容量部１０上に溶液法、スパッタリング等のＰＶＤ法を用いて絶縁層４０を形成する。その後、レーザ加工又は露光現像法等により開口を形成し、開口内および絶縁層４０表面に、ビア導体７０、第１配線層３１、導体枠体８０を形成することができる。その後、再び絶縁層４０を積層し、積層された絶縁層９０上に第２配線層３２を形成し、最後に外部端子５０を取り付けることで、図１に示す薄膜コンデンサが得られる。

ここで、本実施形態に係る薄膜コンデンサ１では、複数層の電極層および隣接する電極層の間に設けられる誘電体層を含む容量部１０の周囲に、第１配線層３１に対して接続する導体枠体８０が形成される。導体枠体８０は電極層１１に対して接続される。また、導体枠体８０は、第１配線層３１を介してビア導体７０ａと接続される。ビア導体７０ａは、薄膜コンデンサ１に設けられるビア導体７０ａ〜７０ｈのうち、インダクタンス値（Ｌ）が高いビア導体となる。すなわち、導体枠体８０は、第１配線層３１および電極層１１を介して、インダクタンス値（Ｌ）が高いビア導体７０ａと並列に接続される。このような構成とすることで、薄膜コンデンサ１としての低ＥＳＬ化を達成することができる。

図１に示す薄膜コンデンサ１では、インダクタンス値（Ｌ）が高いビア導体７０ａが設けられているため、薄膜コンデンサ１に電流が流れた場合のＥＳＬ（等価直列インダクタンス値）が上昇することが考えられる。これに対して、このインダクタンス値（Ｌ）が高いビア導体７０ａと同じ電位が与えられる導体枠体８０とを並列に接続する構成とすることで、ビア導体７０ａのインダクタンス値（Ｌ）を実質的に低くすることができる。したがって、薄膜コンデンサ１全体としての低ＥＳＬ化が達成される。

なお、図１における薄膜コンデンサ１では、インダクタンス値（Ｌ）が高いビア導体がビア導体７０ａである場合について説明しているが、インダクタンス値（Ｌ）が高いビア導体は、ビア導体７０ａに限定されない。薄膜コンデンサにおけるビア導体のインダクタンス値（Ｌ）は、ビア導体の径および長さによって変化する。したがって、ビア導体７０ａ〜７０ｈの径（導体が占める領域の断面積：積層方向に対して直交する面の断面積）が均一である場合には、長さ（電極層と配線層等とを結ぶ長さ）がより大きなビア導体においてインダクタンス値（Ｌ）が高くなる。同一の薄膜コンデンサでは、複数のビア導体の径（断面積）が同一とされている場合が多いため、より長いビア導体、すなわちより下層の電極層に接続されたビア導体が、インダクタンス値（Ｌ）が高いビア導体となる。本実施形態に係る薄膜コンデンサ１では、各ビア導体の径（断面積）が同一であると仮定し、最下層の電極層１１に対して接続するビア導体７０ａが最もインダクタンス値（Ｌ）の高いビア導体であり、導体枠体８０はこのビア導体７０ａと並列になるように接続されている。

なお、最もインダクタンス値（Ｌ）が高いビア導体がどのビア導体になるかは、シミュレーションを用いて特定することができる。薄膜コンデンサの設計を行った段階で、各ビア導体のインダクタンス値（Ｌ）は計算により求めることができるため、インダクタンス値（Ｌ）が高いビア導体を特定することができる。このように特定されたインダクタンス値（Ｌ）が高いビア導体について、導体枠体と並列になるように配線の設計を行うことで、薄膜コンデンサの低ＥＳＬ化が達成される。

なお、導体枠体８０の断面積（積層方向に対して直交する面の断面積）によって、インダクタンス値（Ｌ）が最も高いビア導体に係るインダクタンス値（Ｌ）の低減効果は高められ、薄膜コンデンサ全体のＥＳＬの低減効果も高められる。導体枠体８０の断面積（積層方向に対して直交する面の断面積）は、インダクタンス値（Ｌ）が最も高いビア導体（本実施形態の場合ビア導体７０ａ）の断面積（積層方向に対して直交する面の断面積）に対して１０倍以上確保されていることが好ましい。このような構成とすることで、インダクタンス値（Ｌ）の低減効果が高められる。なお、この場合、導体枠体８０と第１導体６１との接続部分の断面積、および、導体枠体８０と電極層１１との接続部分の断面積も、導体枠体８０の断面積と同程度確保されることで、インダクタンス値（Ｌ）の低減効果が得られる。

導体枠体８０は、容量部１０の全周を囲っていなくてもよい。導体枠体８０の断面積が十分に確保されていれば、インダクタンス値（Ｌ）の低減効果は得られるので、導体枠体８０が容量部１０の一部のみを囲うように導体枠体が設けられていてもよい。容量部１０の周囲を囲うように配置することで、導体枠体８０を設けることによる薄膜コンデンサ１の大型化を防ぎながら、インダクタンス値（Ｌ）の低減および薄膜コンデンサ１の低ＥＳＬを達成することができる。ただし、容量部１０の全周を囲うように導体枠体８０を設けることで、後述のように、容量部１０と外部電子部品との間での電磁波の干渉等を防ぐという副次的な効果が得られる。

導体枠体８０と並列に接続されるビア導体７０ａは、導体枠体８０と近接配置されることが好ましい。導体枠体８０とビア導体７０ａとが近接配置されることで、並列接続によるインダクタンス値（Ｌ）の低減効果が高められる。薄膜コンデンサ１の場合、図１に示すように、ビア導体７０ａを容量部１０の外周側に配置することで、ビア導体７０ａと導体枠体８０とを近接させることができる。

また、薄膜コンデンサ１の第１導体６１、および、導体枠体８０、に対してグランド電位が与えられている場合、グランド電位が与えられたこれらの導体が容量部１０の周囲を囲うように設けられることになる。このような構成とすることで、薄膜コンデンサ１の使用時に電流が流れることでグランド電位とは異なる電位が与えられる第２導体６２において電界放出が発生した場合でも、第２導体６２の周囲に設けられたグランド電位が与えられる第１導体６１により緩和することができる。したがって、第２導体６２がアンテナとして機能して他の電子部品等に対するノイズ源となることを防ぐことができる。さらに、容量部１０が周囲の電子部品等からの電磁波の影響を受けることを防ぐこともできる。

導体枠体８０を設けることで、ＥＳＬが低減した効果について説明する。ＥＳＬの低減効果の評価は以下の手順で行った。まず、予め所定の形状を有する薄膜コンデンサについて、導体枠体８０を設ける場合のモデルと、導体枠体８０を設けない場合のモデルと、の２種類のモデルを作成した。そして、２種類のモデルのそれぞれにおける薄膜コンデンサのＥＳＬをシミュレーションにより評価した。評価に利用した薄膜コンデンサのモデルでは、容量部は１１層の電極層を有する。また、導体枠体を設ける場合のモデルでは、最下層の電極層と上部の再配線層の導体とを接続するビア導体と、外周側の導体枠体とが同じ電位となるように、導体枠体を設けた。したがって、導体枠体は、再配線層の導体と、最下層の電極層とを接続する。さらに、導体枠体は容量部の周囲の全周を囲むように配置した。導体枠体を設けない場合のモデルでは、導体枠体が設けられている位置には絶縁層を配置する構成とした。導体枠体の有無以外は、２種類のモデルは同一の形状および同一の材料であると仮定した。例えば、電極層は銅であり、誘電体層はチタン酸バリウムであると仮定した。

このような条件で、２種類のモデルのＥＳＬをシミュレーションにより評価した結果を表１に示す。表１に示すように、導体枠体を設けることで、薄膜コンデンサとしてのＥＳＬが低下されることが確認された。

図３では、上記の構成を有する薄膜コンデンサ１を有する電子部品内蔵基板３として、薄膜コンデンサ１がグランド配線層２Ａ上の中央付近に配置されて、薄膜コンデンサ１の周囲に第１配線層３３を貫通して上下方向に第２配線層３４まで延びるビア導体８１が設けられた例を示している。電子部品内蔵基板３では、グランド配線層２Ａがニッケル（Ｎｉ）や銅（Ｃｕ）等の導体材料から構成されていて、容量部１０との間には絶縁層４０が設けられることで、グランド配線層２Ａと薄膜コンデンサ１の間は絶縁される。このような電子部品内蔵基板３では、グランド配線層２Ａは、ビア導体８１により、第１導体６１と同じグランド電位が与えられる。したがって、図３に示す電子部品内蔵基板３は、薄膜コンデンサ１の周囲が、グランド電位が与えられる導体材料により囲われた状態となる。このような構成とした場合、電子部品内蔵基板３に対して電流を流して電場を発生させた場合、内部の薄膜コンデンサ１に対する放出を抑制することも可能となる。

なお、電子部品内蔵基板３では、ビア導体８１が設けられている例を示しているが、ビア導体８１を有していない場合でも、上述のように導体枠体８０が形成された薄膜コンデンサ１を収容する電子部品内蔵基板３では、薄膜コンデンサ１の容量部１０からの電磁界放出および外部の電磁界により容量部１０が影響を受けることを抑制することができる。

以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に限定されず、種々の変更を行うことができる。例えば、上記の実施形態では、容量部１０が８つの電極層（電極層１１〜電極層１８）及び７つの誘電体層２０（２０ａ〜２０ｇ）を有する場合について説明したが、容量部１０が有する電極層及び誘電体層の層数は特に限定されず、任意に変更可能である。

また、上記の実施形態では、再配線層として、２層の配線層（第１配線層３１及び第２配線層３２）を有する場合について説明したが、再配線層の層数は特に限定されず、任意に変更可能である。なお、再配線層の層数が変更された場合であっても、配線層を構成する導体と電極層とを接続する導体枠体を設ける構成とすることで、上述した効果が得られる。

図４では、導体枠体８０および再配線層（図４では、第１導体６１）の配置に係る変形例を示している。図４に示すように、導体枠体８０と第１導体６１とは一体型ではなく、それぞれに個別体として形成され、少なくとも一箇所以上の接続導体部１００を介して接続してもよい。導体枠体８０と第１導体６１とが一体型となっている場合と比較して、個別体として形成された導体枠体８０および第１導体６１に発生する応力が緩和され、絶縁層９０との剥離が抑制されるという副次的な効果が得られる。

また、再配線層の各層における第１導体６１及び第２導体６２の形状は、薄膜コンデンサに求められる機能等に応じて適宜変更することができる。

１…薄膜コンデンサ、２…基材、３…電子部品内蔵基板、１０…容量部、１１〜１８…電極層、２０…誘電体層、３１…第１配線層、３２…第２配線層、４０…絶縁層、５０…外部端子、６１…第１導体、６２…第２導体、７０…ビア導体、８０…導体枠体、１００…接続導体部。

Claims

複数の電極層と、複数の電極層のうち隣接する電極層に挟まれた誘電体層と、を含む容量部と、
前記容量部に対して積層され、互いに異なる電位が与えられる第１導体および第２導体と、を含む再配線層と、
前記複数の電極層のいずれかと、前記第１導体または前記第２導体と、を接続する複数のビア導体と、
前記第１導体または前記第２導体と接続されると共に、前記容量部の周囲を囲む導体枠体と、
を有し、
前記導体枠体は、前記複数の電極層に含まれて前記複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する電極層と、前記第１導体および前記第２導体のうち、前記複数のビア導体のうちインダクタンス値が最も大きいビア導体が接続する導体と、を接続する、薄膜コンデンサ。
前記第１導体および前記第２導体のうち、前記導体枠体が接続する導体には、グランド電位が与えられる、請求項１に記載の薄膜コンデンサ。
前記導体枠体は、前記容量部の周囲の全周を囲っている、請求項１または２に記載の薄膜コンデンサ。
前記インダクタンス値が最も大きいビア導体は、前記複数の電極層のうち最下層の電極層に対して接続するビア導体である、請求項１〜３のいずれか一項に記載の薄膜コンデンサ。
請求項１〜４のいずれか一項に記載の薄膜コンデンサを有する、電子部品内蔵基板。