WO2018079042A1 - キャパシタ - Google Patents

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WO2018079042A1
WO2018079042A1 PCT/JP2017/030480 JP2017030480W WO2018079042A1 WO 2018079042 A1 WO2018079042 A1 WO 2018079042A1 JP 2017030480 W JP2017030480 W JP 2017030480W WO 2018079042 A1 WO2018079042 A1 WO 2018079042A1
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electrodes
electrode
capacitor
wiring layer
base substrate
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PCT/JP2017/030480
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Inventor
奏子 深堀
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 

Definitions

  • the present invention relates to a capacitor having a configuration in which an electrode and a dielectric layer are formed on a base substrate using a thin film formation process.
  • Patent Document 1 describes a capacitor using a thin film formation process.
  • the capacitor disclosed in Patent Document 1 includes a semiconductor substrate and a capacitor layer.
  • the capacitor layer is formed on the surface of the semiconductor substrate, and is formed by sequentially stacking a lower electrode, a dielectric layer, and an upper electrode.
  • the surface of the capacitor layer is covered with an inorganic insulating layer.
  • the connection portion to the outside is formed on the surface of the inorganic insulating layer, and the upper electrode and the lower electrode are connected by a contact hole formed in the inorganic insulating layer.
  • the thickness of capacitors has been further reduced.
  • the reduction in thickness of the capacitor is generally realized by reducing the thickness of the substrate.
  • an object of the present invention is to provide a highly reliable capacitor even if the thickness is reduced.
  • the capacitor according to the present invention includes a base substrate, a capacitor layer, a first wiring layer, and a second wiring layer.
  • the capacitor layer is provided on the base substrate, and the first capacitor electrode and the second capacitor electrode are arranged to face each other.
  • the first wiring layer is formed on the side opposite to the base substrate side with respect to the capacitor layer.
  • the second wiring layer is formed on the side opposite to the capacitor layer side with respect to the first wiring layer.
  • the first wiring layer includes a plurality of first electrodes connected to the first capacitor electrode and a plurality of second electrodes connected to the second capacitor electrode.
  • the second wiring layer includes a plurality of third electrodes connected to the plurality of first electrodes and a plurality of fourth electrodes connected to the plurality of second electrodes.
  • the plurality of first electrodes, the plurality of second electrodes, the plurality of third electrodes, and the plurality of fourth electrodes are band-like electrodes each having a predetermined width.
  • the plurality of first electrodes and the plurality of second electrodes extend along the first direction and are arranged side by side in a direction orthogonal to the first direction.
  • the plurality of third electrodes and the plurality of fourth electrodes extend along a second direction that intersects the first direction, and are arranged side by side in a direction orthogonal to the second direction.
  • the plurality of strip electrodes of the first wiring layer composed of the plurality of first electrodes and the plurality of second electrodes, and the plurality of strip electrodes of the second wiring layer composed of the plurality of third electrodes and the plurality of fourth electrodes. are arranged so as to cross each other.
  • the first wiring layer and the second wiring layer function as a reinforcing material against cracks in the base substrate (particularly, cracks that progress in the vertical direction (direction perpendicular to the surface)).
  • the capacitor of the present invention preferably has the following configuration.
  • the width of the first electrode and the width of the second electrode are wider than the distance between the adjacent first electrode and second electrode.
  • the width of the third electrode and the width of the fourth electrode are wider than the distance between the adjacent third electrode and the fourth electrode.
  • the capacitor of the present invention preferably has the following configuration.
  • the width of the third electrode and the width of the fourth electrode are not constant, and the distance between the adjacent third electrode and the fourth electrode is constant.
  • the capacitor of the present invention preferably has the following configuration. At least one of the plurality of first electrodes is connected to the first capacitor electrode at a plurality of locations, and at least one of the plurality of second electrodes is connected to the second capacitor electrode at a plurality of locations.
  • the capacitor layer is wired in a plurality of paths in parallel to the external connection terminals, and the wiring resistance is reduced. That is, the capacitor can be reduced in ESR.
  • the capacitor of the present invention preferably has the following configuration. At least one of the plurality of third electrodes is connected to the plurality of first electrodes at a plurality of locations. At least one of the plurality of fourth electrodes is connected to the plurality of second electrodes at a plurality of locations.
  • the resistance of the wiring is further reduced. That is, the capacitor can be reduced in ESR.
  • the capacitor of the present invention includes a base substrate made of a single crystal, a capacitor layer, and a first wiring layer.
  • the capacitor layer is provided on the base substrate, and the first capacitor electrode and the second capacitor electrode are arranged to face each other.
  • the first wiring layer is formed on the side opposite to the base substrate in the capacitor layer.
  • the first wiring layer includes a plurality of first electrodes connected to the first capacitor electrode and a plurality of second electrodes connected to the second capacitor electrode.
  • the plurality of first electrodes and the plurality of second electrodes extend along the first direction and are alternately arranged in a direction orthogonal to the first direction.
  • the first direction intersects the cleavage direction parallel to the cleavage plane of the single crystal.
  • the plurality of strip electrodes of the first wiring layer composed of the plurality of first electrodes and the plurality of second electrodes intersect with the cleavage direction.
  • the first wiring layer functions as a reinforcing material against cracks along the cleavage direction of the base substrate.
  • the width of the first electrode and the width of the second electrode are wider than the interval between the adjacent first electrode and second electrode.
  • the width of the first electrode and the width of the second electrode are not constant, and the distance between the adjacent first electrode and the second electrode is constant.
  • At least one of the plurality of first electrodes is connected to the first capacitor electrode at a plurality of locations, and at least one of the plurality of second electrodes is connected to the second capacitor electrode at a plurality of locations. It is preferable that they are connected with each other.
  • the capacitor layer is wired in a plurality of paths in parallel to the external connection terminals, and the wiring resistance is reduced. That is, the capacitor can be reduced in ESR.
  • the base substrate is rectangular in plan view, and the first direction may cross two connected sides of the base substrate.
  • FIG. 1 is an exploded perspective view showing a schematic configuration of a capacitor according to a first embodiment of the present invention. It is a section lineblock diagram showing a schematic structure of a capacitor concerning a 1st embodiment of the present invention.
  • (A) is a top view which shows the electrode pattern of the 2nd wiring layer of the capacitor based on the 1st Embodiment of this invention
  • (B) is the 1st of the capacitor concerning the 1st Embodiment of this invention. It is a top view which shows the electrode pattern of a wiring layer.
  • (A) is a top view which shows the electrode pattern of the 2nd wiring layer of the capacitor based on the 2nd Embodiment of this invention
  • (B) is the 1st of the capacitor concerning the 2nd Embodiment of this invention. It is a top view which shows the electrode pattern of a wiring layer. It is a section lineblock diagram showing a schematic structure of a capacitor concerning a 2nd embodiment of the present invention. It is a disassembled perspective view which shows schematic structure of the capacitor which concerns on the 3rd Embodiment of this invention. It is a top view which shows the electrode pattern of the 1st wiring layer of the capacitor which concerns on the 3rd Embodiment of this invention.
  • FIG. 1 is an exploded perspective view showing a schematic configuration of the capacitor according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional configuration diagram showing a schematic configuration of the capacitor according to the first embodiment of the present invention.
  • FIG. 3A is a plan view showing an electrode pattern of the second wiring layer of the capacitor according to the first embodiment of the present invention.
  • FIG. 3B is a plan view showing an electrode pattern of the first wiring layer of the capacitor according to the first embodiment of the present invention.
  • illustration of insulating resist films 71 and 72 described later is omitted.
  • FIG. 2 shows a schematic configuration for easy understanding of the characteristics of the capacitor according to the present embodiment.
  • FIG. 3A shows the external terminal electrode together with the second wiring layer
  • FIG. 3B also shows the contact hole together with the first wiring layer.
  • the capacitor 10 includes a base substrate 20, a capacitor layer 30, insulator layers 41 and 42, a first wiring layer 50, a second wiring layer 60, insulating resist films 71 and 72, and External terminal electrodes 81 and 82 are provided.
  • the capacitor 10 is a so-called thin film capacitor in which a capacitor layer and each wiring layer are formed on a base substrate by a thin film process.
  • the base substrate 20 is a semiconductor substrate or an insulating substrate.
  • the base substrate 20 is made of a semiconductor single crystal substrate such as Si, or an insulating substrate such as a ceramic substrate or a glass substrate.
  • the base substrate 20 is a semiconductor single crystal substrate (single crystal substrate)
  • the base substrate 20 is rectangular in plan view.
  • the capacitor layer 30 is formed on the surface of the base substrate 20.
  • the capacitor layer 30 includes a plurality of first capacitor electrodes 31, a plurality of second capacitor electrodes 32, and a plurality of dielectric layers 33.
  • the first capacitor electrode 31 and the second capacitor electrode 32 are Pt electrode films.
  • the dielectric layer 33 is a BST ((Ba x Sr 1-x ) TiO 3 ) film.
  • the capacitor layer 30 has the following configuration.
  • the surface on which the capacitor layer 30 is formed is (100), and one of the side surfaces connected to it is (110), for example.
  • a dielectric layer 33 that functions as an adhesion layer is formed on the surface of the base substrate 20.
  • a first capacitor electrode 31, a dielectric layer 33, and a second capacitor electrode 32 are sequentially formed on the surface of the adhesion layer.
  • the first capacitor electrode 31 and the second capacitor electrode 32 are opposed to each other with the dielectric layer 33 interposed therebetween.
  • a dielectric layer 33 is further formed on the surface of the second capacitor electrode 32.
  • the insulator layer 41 is made of an inorganic insulating material such as SiO 2 .
  • the insulator layer 41 has a shape that covers substantially the entire surface of the base substrate 20. At this time, the insulator layer 41 covers the surface and side surfaces of the capacitor layer 30.
  • the insulator layer 41 functions as a moisture resistant protective film. As a result, the entire surface of the capacitor layer 30 is covered with the insulator layer 41 and the base substrate 20 and is protected from the external environment such as humidity.
  • the insulator layer 42 is made of an organic insulating material such as PBO (polybenzoxador).
  • the insulator layer 42 is formed on the surface of the insulator layer 41 (the surface on the opposite side to the surface in contact with the base substrate 20).
  • the first wiring layer 50 includes a plurality of first electrodes 51 and a plurality of second electrodes 52.
  • the first wiring layer 50 is made of an electrode having a three-layer structure of Ti / Cu / Ti.
  • the first wiring layer 50 is formed on the surface of the insulator layer 42 (the surface opposite to the surface in contact with the insulator layer 41). The specific shape of the first wiring layer 50 will be described later.
  • the plurality of first electrodes 51 are connected to the first capacitor electrode 31 by the plurality of contact holes 501 formed in the insulator layers 41 and 42. Yes. At this time, it is preferable that at least one first electrode 51 is connected to the first capacitor electrode 31 by a plurality of contact holes 501.
  • the plurality of second electrodes 52 are connected to the second capacitor electrode 32 by a plurality of contact holes 502. At this time, it is preferable that at least one second electrode 52 is connected to the second capacitor electrode 32 by a plurality of contact holes 502.
  • the insulating resist film 71 covers the surface and side surfaces of the insulating layer 42, the side surfaces of the insulating layer 41, and a part of the surface of the base substrate 20.
  • the second wiring layer 60 includes a plurality of third electrodes 61 and a plurality of fourth electrodes 62.
  • the second wiring layer 60 is made of an electrode having a three-layer structure of Ti / Cu / Ti.
  • the first wiring layer 50 is formed on the surface of the insulating resist film 71 (surface opposite to the surface in contact with the insulating layer 42). The specific shape of the second wiring layer 60 will be described later.
  • the plurality of third electrodes 61 are connected to the plurality of first electrodes 51 by the plurality of contact holes 601 formed in the insulating resist film 71. Yes.
  • the plurality of fourth electrodes 62 are connected to the second electrode 52 by a plurality of contact holes 602.
  • the resistance between the first electrode 51 and the third electrode 61 and the resistance between the second electrode 52 and the fourth electrode 62 can be reduced, and the ESR (equivalent series resistance) of the capacitor 10 can be reduced. ) Can be reduced.
  • the insulating resist film 72 covers the surfaces of the second wiring layer 60 and the insulating resist film 71.
  • Each of the external terminal electrodes 81 and 82 is composed of an electrode having a Ni / Au two-layer structure.
  • the external terminal electrode 81 is formed on the surface of the third electrode 61 exposed through the opening formed in the insulating resist film 72.
  • the external terminal electrode 82 is formed on the surface of the fourth electrode 62 exposed through the opening formed in the insulating resist film 72.
  • the external terminal electrodes 81 and 82 there are a plurality of external terminal electrodes 81 and 82, respectively.
  • the area of the external terminal electrodes 81 and 82 in plan view is larger than the area of the contact holes 501, 502, 601, and 602 in plan view.
  • the external terminal electrode 81 is formed as large as possible according to the width of the third electrode 61.
  • the external terminal electrode 82 is formed as large as possible according to the width of the fourth electrode 62.
  • ESR equivalent series resistance
  • the ESL equivalent series inductance
  • the capacitor 10 is thin and can realize low ESR and low ESL.
  • the capacitor of the above-mentioned structure can be built in the resin substrate formed by laminating a thermoplastic resin or the like by forming the external terminal electrodes 81 and 82 from Cu. That is, if each terminal is made of a Cu-based electrode material, it can be connected to Cu or the like provided on the substrate side, and a built-in capacitor can be formed. In addition, since the external terminals of the thin film capacitor are large, it becomes easy to laser process contact holes with the outside after being incorporated in the substrate.
  • the first wiring layer 50 includes a plurality of first electrodes 51 and a plurality of second electrodes 52.
  • the plurality of first electrodes 51 are strip-like electrodes extending along the first direction except for the first electrode 51 close to the corner of the capacitor 10.
  • the plurality of second electrodes 52 are band-like electrodes extending in the first direction except for the second electrode 52 close to the corner of the capacitor 10.
  • the first direction is set to an angle that is not parallel to two sides (two sides connected in plan view) indicating the side surface of the capacitor 10 (base substrate 20).
  • the plurality of first electrodes 51 and the plurality of second electrodes 52 are alternately arranged along a direction orthogonal to the first direction when the capacitor 10 is viewed in plan.
  • a gap SP5 is provided between the adjacent first electrode 51 and second electrode 52.
  • the width of the gap SP5 is constant.
  • the 1st electrode 51 and the 2nd electrode 52 do not necessarily need to be arranged alternately, and should just be arranged along with the direction orthogonal to the 1st direction.
  • a strip-shaped electrode is an electrode that has a shape that extends long and has a predetermined length (predetermined width) in the width direction orthogonal to the extending direction, and has a very short width, such as a linear electrode. Is different. Specifically, the electrode width of the first electrode 51 and the electrode width of the second electrode 52 made of strip-shaped electrodes are larger than the width of the gap SP5.
  • the first electrode 51 and the second electrode 52 adjacent to the corner of the capacitor 10 are triangular in plan view, but this shape is the shape of the corner in the shape of the capacitor 10 in plan view. What is necessary is just to set suitably based on.
  • the strip-like electrode extending in the first direction is arranged on the surface side of the base substrate 20 in a region having the same area as the area of the base substrate 20 along the direction orthogonal to the first direction.
  • the width of the gap SP5 is made significantly smaller than the electrode width. Therefore, it is possible to realize a configuration in which the electrodes of the first wiring layer 50 are formed in substantially the same area as the area of the base substrate 20.
  • the second wiring layer 60 includes a plurality of third electrodes 61 and a plurality of fourth electrodes 62.
  • the plurality of third electrodes 61 are strip-like electrodes extending along the second direction except for the third electrode 61 close to the corner of the capacitor 10.
  • the plurality of fourth electrodes 62 are band-like electrodes extending in the second direction except for the fourth electrode 62 close to the corner of the capacitor 10.
  • the second direction is set to an angle that is not parallel to two sides (two sides connected in plan view) indicating the side surface of the capacitor 10 (base substrate 20).
  • the plurality of third electrodes 61 and the plurality of fourth electrodes 62 are alternately arranged along a direction orthogonal to the second direction in plan view of the capacitor 10.
  • a gap SP6 is provided between the adjacent third electrode 61 and fourth electrode 62.
  • the width of the gap SP6 is constant.
  • the electrode width of the third electrode 61 and the electrode width of the fourth electrode 62 made of strip-like electrodes are larger than the width of the gap SP6.
  • the 3rd electrode 61 and the 4th electrode 62 do not necessarily need to be arranged alternately, and should just be arranged along with the direction orthogonal to the 2nd direction.
  • the third electrode 61 and the fourth electrode 62 adjacent to the corner of the capacitor 10 are triangular in plan view, but this shape is the shape of the corner in the shape of the capacitor 10 in plan view. What is necessary is just to set suitably based on.
  • the strip-like electrode extending in the second direction is disposed on the surface side of the base substrate 20 in a region having the same area as the area of the base substrate 20 along the direction orthogonal to the second direction.
  • the width of the gap SP6 is made significantly smaller than the electrode width. Therefore, a configuration in which the electrode of the second wiring layer 60 is formed in substantially the same area as the area of the base substrate 20 can be realized.
  • the first direction and the second direction intersect, and the intersection angle between the first direction and the second direction is preferably about 90 ° ⁇ 45 °.
  • the plurality of first electrodes 51 and the plurality of second electrodes 52 constituting the first wiring layer 50, and the plurality of third electrodes 61 and the plurality of fourth electrodes 62 constituting the second wiring layer 60 Intersects the capacitor 10 (base substrate 20) in plan view. That is, a plurality of strip electrodes are arranged so as to intersect with a surface where the base substrate 20 is easily cracked. Therefore, the plurality of first electrodes 51 and the plurality of second electrodes 52 constituting the first wiring layer 50 and the plurality of third electrodes 61 and the plurality of fourth electrodes 62 constituting the second wiring layer 60 are based on the base. It suppresses that the crack of the board
  • the base substrate 20 is thinned as described above. Therefore, by using the configuration of the present application, cracking of the base substrate 20 can be effectively suppressed. That is, it is possible to realize the capacitor 10 having a high bending strength despite being thin.
  • the first wiring layer 50 and the second wiring layer that act on both the structure that realizes low ESR and low ESL and the structure that increases reliability are not realized by separate members. 60 electrodes are used. Therefore, the thin capacitor 10 with high reliability, low ESR, low ESL, and thin can be realized more efficiently.
  • the rigidity and stretchability of the metal can be used, and the base substrate 20 can be cracked. It can suppress more effectively.
  • the reinforcement effect is increased by the plurality of first electrodes 51, second electrodes 52, third electrodes 61, and fourth electrodes 62.
  • the first electrode 51, the second electrode 52, the third electrode 61, and the fourth electrode 62 are arranged in a shape covering substantially the entire surface in plan view of the base substrate 20, so that the base substrate 20 is positioned at a position within the base substrate 20. Cracks are suppressed on the entire surface without being involved.
  • the capacitor 10 having such a configuration is manufactured by the following manufacturing method using a thin film formation process.
  • a base substrate 20 is prepared.
  • the base substrate 20 is a semiconductor substrate or an insulating substrate.
  • the capacitor layer 30 is formed on the surface of the base substrate 20.
  • the dielectric layer 33 is a BST film and is formed by spin coating and baking.
  • the first capacitor electrode 31 and the second capacitor electrode 32 are Pt electrodes, and are formed by sputtering.
  • the insulator layer 41 is formed on the surface side of the base substrate 20.
  • the insulator layer 41 is an inorganic insulator such as SiO 2 and is formed by a CVD method or a sputtering method.
  • the insulator layer 42 is formed on the surface of the insulator layer 41.
  • the insulator layer 42 is an organic insulator such as PBO, and is formed by coating and baking.
  • Openings for contact holes 501 and 502 are formed in the insulator layers 41 and 42. Openings for the contact holes 501 and 502 are formed by inductively coupled plasma reactive etching (ICP-RIE) or the like.
  • ICP-RIE inductively coupled plasma reactive etching
  • the first electrode 51 and the second electrode 52 are formed on the surface of the insulator layer 42, and the contact holes 501 and 502 are formed in the openings.
  • the first electrode 51, the second electrode 52, and the contact holes 501, 502 are Ti / Cu / Ti electrode films and are formed by sputtering. More specifically, the electrode widths of the first electrode 51 and the second electrode 52 are formed by patterning the electrode film formed on the surface of the insulator layer 42.
  • An insulating resist is formed on the surface of the insulating layer 42 including the first electrode 51 and the second electrode 52, the side surface of the insulating layer 42, the side surface of the insulating layer 41, and a part of the surface of the base substrate 20.
  • a film 71 is formed.
  • the insulating resist film 71 is a so-called solder resist film, and is formed by coating and baking.
  • Openings for contact holes 601 and 602 are formed in the insulating resist film 71. Openings for the contact holes 601 and 602 are formed by a photolithography method or the like.
  • the third electrode 61 and the fourth electrode are formed on the surface of the insulating resist film 71, and the contact holes 601 and 602 are formed in the openings.
  • the third electrode 61, the fourth electrode 62, and the contact holes 601 and 602 are Ti / Cu / Ti electrode films and are formed by sputtering. More specifically, the electrode widths of the third electrode 61 and the fourth electrode 62 are formed by patterning the electrode film formed on the surface of the insulating resist film 71.
  • An insulating resist film 72 is formed on the surface of the insulating resist film 71 including the third electrode 61 and the fourth electrode 62.
  • the insulating resist film 72 is a so-called solder resist film, and is formed by coating and baking.
  • Openings for the external terminal electrodes 81 and 82 are formed in the insulating resist film 72. Openings for the external terminal electrodes 81 and 82 are formed by a photolithography method or the like.
  • External terminal electrodes 81 and 82 are formed in the opening of the insulating resist film 72.
  • the external terminal electrodes 81 and 82 are Ni / Au electrode films and are formed by plating or the like.
  • a plurality of capacitors are collectively formed on the mother substrate. Thereafter, the plurality of capacitors are divided into individual pieces from the state of the mother substrate.
  • the mother substrate forming the plurality of base substrates is a semiconductor single crystal and the cleavage plane is used for singulation.
  • the thin capacitor 10 having high reliability, low ESR and low ESL, and being thin can be easily and reliably manufactured.
  • FIG. 4A is a plan view showing an electrode pattern of the second wiring layer of the capacitor according to the second embodiment of the present invention.
  • FIG. 4B is a plan view showing an electrode pattern of the first wiring layer of the capacitor according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional configuration diagram showing a schematic configuration of a capacitor according to the second embodiment of the present invention.
  • 4A shows the external terminal electrode together with the second wiring layer
  • FIG. 4B also shows the contact hole together with the first wiring layer.
  • symbols of the external terminal electrodes and part of the contact holes are omitted.
  • symbols for the first capacitor electrode 31, the second capacitor electrode 32, and the dielectric layer 33 to be described later are omitted.
  • the capacitor 10A according to the present embodiment is different from the capacitor 10 according to the first embodiment in the structure of the first wiring layer 50A and the second wiring layer 60A. Further, the capacitor 10A is different from the capacitor 10 according to the first embodiment in that a reinforcing side electrode 54 is provided.
  • the other configuration of the capacitor 10A is the same as that of the capacitor 10, and the description of the same portion is omitted.
  • the first wiring layer 50A includes a plurality of first electrodes 51A, a plurality of second electrodes 52A, and a reinforcing electrode 53.
  • the plurality of first electrodes 51A, the plurality of second electrodes 52A, and the reinforcing electrode 53 are band-shaped electrodes.
  • the plurality of first electrodes 51A and the plurality of second electrodes 52A are roughly shaped to extend along the first direction.
  • the plurality of first electrodes 51A and the plurality of second electrodes 52A are alternately arranged in a direction orthogonal to the first direction, and a gap SP5A is provided between the adjacent first electrode 51A and second electrode 52A. Is provided.
  • the plurality of first electrodes 51A have the same basic structure as the plurality of first electrodes 51 according to the first embodiment.
  • the plurality of first electrodes 51A have a shape whose width changes according to the position in the extending direction.
  • some of the first electrodes 51A have a shape that bends or curves in the middle of the extending direction.
  • this end is bent according to the shape of the corner of the capacitor 10.
  • the plurality of second electrodes 52A have the same basic structure as the plurality of second electrodes 52 according to the first embodiment.
  • the plurality of second electrodes 52A has a shape whose width changes according to the position in the extending direction.
  • some of the second electrodes 52A have a shape that is bent or curved at a midway position in the extending direction. For example, in the second electrode 52 ⁇ / b> A whose one end in the extending direction is close to the corner of the capacitor 10, this end is bent according to the shape of the corner of the capacitor 10.
  • the plurality of first electrodes 51 ⁇ / b> A are connected to the plurality of contact holes 501, and the plurality of second electrodes 52 ⁇ / b> A are connected to the plurality of contact holes 502.
  • the width of the gap SP5A is the same at any position.
  • the change pattern of the widths of the plurality of first electrodes 51A and the change pattern of the widths of the plurality of second electrodes 52A are set so that the width of the gap SP5A is always the same. With this configuration, even if the width of the plurality of first electrodes 51A and the width of the plurality of second electrodes 52A change depending on the extending direction, electrodes are formed on substantially the entire surface of the first wiring layer 50A.
  • the reinforcing electrode 53 surrounds the formation region of the plurality of first electrodes 51 and the plurality of second electrodes 52 and is disposed at a position close to the four side surfaces of the capacitor 10.
  • the second wiring layer 60A includes a plurality of third electrodes 61A and a plurality of fourth electrodes 62A.
  • the plurality of third electrodes 61A and the plurality of fourth electrodes 62A are band-like electrodes.
  • the plurality of third electrodes 61A and the plurality of fourth electrodes 62A are roughly shaped to extend along the second direction.
  • the plurality of third electrodes 61A and the plurality of fourth electrodes 62A are alternately arranged in a direction orthogonal to the second direction, and a gap SP6A is provided between the adjacent third electrode 61A and the fourth electrode 62A. Is provided.
  • the plurality of third electrodes 61A are the same as the plurality of third electrodes 61 according to the first embodiment as a basic structure.
  • the plurality of third electrodes 61A have a shape whose width changes according to the position in the extending direction.
  • the plurality of fourth electrodes 62A are the same as the plurality of fourth electrodes 62 according to the first embodiment as a basic structure.
  • the plurality of fourth electrodes 62A have a shape whose width changes according to the position in the extending direction.
  • the plurality of third electrodes 61A are connected to the plurality of contact holes 601 and the plurality of fourth electrodes 62A are connected to the plurality of contact holes 602.
  • the width of the gap SP6A is the same at any position.
  • the change pattern of the widths of the plurality of third electrodes 61A and the change pattern of the widths of the plurality of fourth electrodes 62A are set so that the width of the gap SP6A is always the same. With this configuration, even if the widths of the plurality of third electrodes 61A and the widths of the plurality of fourth electrodes 62A change depending on the extending direction, electrodes are formed on substantially the entire surface of the second wiring layer 60A.
  • the external terminal electrode 81 is formed at a wide portion of the plurality of third electrodes 61A.
  • the external terminal electrode 82 is formed at a wide location in the plurality of fourth electrodes 62A.
  • the reinforcing side electrode 54 has a shape covering the four side surfaces of the insulator layers 41 and 42. Thereby, the crack of the base substrate 20 can be further suppressed. Further, by joining or integrating the reinforcing electrode 53 and the reinforcing side electrode 54 of the first wiring layer 50 ⁇ / b> A, the crack of the base substrate 20 can be further suppressed.
  • FIG. 6 is an exploded perspective view showing a schematic configuration of a capacitor according to the third embodiment of the present invention.
  • FIG. 7 is a plan view showing an electrode pattern of the first wiring layer of the capacitor according to the third embodiment of the present invention.
  • the insulating resist film is not shown.
  • illustration of the external terminal electrodes and addition of symbols of some contact holes 501 and 502 are omitted.
  • the capacitor 10B according to the present embodiment is different from the capacitor 10 according to the first embodiment in that the base substrate 20 is a semiconductor single crystal substrate and the second wiring layer 60 is omitted. It is different in point.
  • the other configuration of the capacitor 10B is the same as that of the capacitor 10, and the description of the same portion is omitted.
  • the base substrate 20 is a semiconductor single crystal substrate such as Si.
  • the base substrate 20 has a cleavage plane as shown by a two-dot chain line in FIG.
  • the cleavage plane is a plane where the crack is most likely to proceed when a crack occurs in the semiconductor single crystal substrate, and depends on the crystal structure of the semiconductor single crystal. Therefore, the cleavage plane is unique depending on the material and crystal structure of the semiconductor single crystal forming the base substrate 20.
  • the direction parallel to the cleavage plane is defined as the cleavage direction.
  • the plurality of first electrodes 51 and the plurality of second electrodes 52 of the first wiring layer 50 are strip electrodes extending in the first direction, and the first direction intersects the cleavage direction. To do. At this time, the crossing angle between the first direction and the cleavage direction is preferably about 45 ° ⁇ 30 °, and more preferably 45 °.
  • a plurality of external terminal electrodes 81 are formed on the plurality of first electrodes 51 and a plurality of external terminal electrodes 82 are formed on the plurality of second electrodes 52.
  • 10B can realize low ESR and low ESL in the same manner as the capacitor 10.
  • the second wiring layer 60 in the capacitor 10 according to the first embodiment is omitted and the first wiring layer 50 is used.
  • the first wiring layer 50 is omitted.
  • the second wiring layer 60 may be used.
  • the second direction in which the plurality of third electrodes 61 and the plurality of fourth electrodes 62 constituting the second wiring layer 60 extend may intersect with the cleavage direction.
  • first wiring layer 50A or the second wiring layer 60A of the capacitor 10A according to the second embodiment may be applied to the capacitor 10B according to the third embodiment.
  • both the first direction and the second direction may cross the cleavage direction.
  • the configuration of the present embodiment shows a capacitor whose capacitance is not variable, it can be applied to a capacitor whose capacitance is variable. Furthermore, the configuration of this embodiment can also be applied to a composite electronic device in which passive elements such as inductance elements and resistance elements, and active elements such as diodes and transistors are formed on a base substrate together with a capacitor.
  • the capacitor layer 30 includes a plurality of layers of the first capacitor electrode 31, the dielectric layer 33, and the second capacitor electrode 32. However, at least a pair of the first capacitor electrode 31 and What is necessary is just to provide the 2nd capacitor electrode 32 and the dielectric material layer 33 pinched
  • the BST sintered body of the dielectric layer 33 of the capacitor layer 30 is used, but other dielectric materials may be used.
  • the BST sintered body has a high relative dielectric constant, and the thickness of the capacitor layer 30 for obtaining a desired capacitance can be reduced. That is, the capacitor can be made thinner and effective. And in the case of such further thinning, the structure of this invention is more effective.
  • the number of external terminal electrodes, the number of contact holes, and the like shown in the configuration of the present embodiment are not limited thereto, and may be set as appropriate according to required ESR, ESL characteristics, and the like. Further, the number of first electrodes and the number of second electrodes constituting the first wiring layer, the number of the third electrodes constituting the second wiring layer and the number of the fourth electrodes are also determined by the required ESR and ESL characteristics. And may be set as appropriate according to the required strength against cracking.
  • the shape of the capacitor in plan view that is, the shape of the base substrate is not limited to a rectangle, and may be set as appropriate.
  • 10, 10A, 10B capacitor 20: base substrate 30: capacitor layer 31: first capacitor electrode 32: second capacitor electrode 33: dielectric layer 41, 42: insulator layer 50, 50A: first wiring layers 51, 51A : First electrode 52, 52A: second electrode 53: reinforcing electrode 54: reinforcing side electrode 60, 60A: second wiring layer 61, 61A: third electrode 62, 62A: fourth electrode 71, 72: insulating resist Films 81 and 82: External terminal electrodes 501, 502, 601, and 602: Contact holes SP5, SP5A, SP6, and SP6A: Gaps

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Abstract

信頼性の高い薄膜のキャパシタを実現する。キャパシタ（１０）は、ベース基板（２０）、キャパシタ層（３０）、第１配線層（５０）、および、第２配線層（６０）を備える。第１配線層（５０）は、複数の第１電極（５１）と複数の第２電極（５２）と備える。第２配線層（６０）は、複数の第３電極（６１）と複数の第４電極（６２）とを備える。第１電極（５１）、第２電極（５２）、第３電極（６１）、および、第４電極（６２）は、帯状電極である。複数の第１電極（５１）と複数の第２電極（５２）は、第１方向に沿って延び、該第１方向に直交する方向に交互に配置されている。複数の第３電極（６１）と複数の第４電極（６２）は、第１方向に交差する第２方向に沿って延び、該第２方向に直交する方向に交互に配置されている。

Description

キャパシタ
　本発明は、ベース基板に対して薄膜形成プロセスを用いて電極および誘電体層を形成した構成を備えるキャパシタに関する。
　特許文献１には、薄膜形成プロセスを用いたキャパシタが記載されている。特許文献１のキャパシタは、半導体基板とキャパシタ層とを備える。キャパシタ層は、半導体基板の表面に形成されており、下部電極、誘電体層、および上部電極が順に積層されてなる。
　キャパシタ層の表面は、無機絶縁層によって覆われている。外部への接続部は、無機絶縁層の表面に形成されており、無機絶縁層に形成されたコンタクトホールによって、上部電極および下部電極の接続されている。
国際公開第２００７／０４６１７３号パンフレット
　現在、キャパシタのさらなる薄型化が進んでいる。上述の従来の構成からなるキャパシタの場合、キャパシタンスを変化させないで薄型化を実現するために、キャパシタの薄型化は、基板の薄型化によって実現されることが一般的である。
　しかしながら、基板を薄型化することによって、基板の強度が低下してしまう。このため、落下等の衝撃に対する十分な信頼性を確保することが容易ではない。
　したがって、本発明の目的は、薄型化が進んでも、信頼性の高いキャパシタを提供することにある。
　この発明のキャパシタは、ベース基板、キャパシタ層、第１配線層、および、第２配線層を備える。キャパシタ層は、ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されている。第１配線層は、キャパシタ層を基準にベース基板側と反対側に形成されている。第２配線層は、第１配線層を基準にキャパシタ層側と反対側に形成されている。
　第１配線層は、第１キャパシタ電極に接続する複数の第１電極と、第２キャパシタ電極に接続する複数の第２電極と、備える。第２配線層は、複数の第１電極に接続する複数の第３電極と、複数の第２電極に接続する複数の第４電極とを備える。複数の第１電極、複数の第２電極、複数の第３電極、および、複数の第４電極は、それぞれ所定幅を有する帯状電極である。複数の第１電極と複数の第２電極は、第１方向に沿って延び、且つ、該第１方向に直交する方向に並んで配置されている。複数の第３電極と複数の第４電極は、第１方向に交差する第２方向に沿って延び、且つ、該第２方向に直交する方向に並んで配置されている。
　この構成では、複数の第１電極および複数の第２電極からなる第１配線層の複数の帯状電極と、複数の第３電極および複数の第４電極からなる第２配線層の複数の帯状電極とが、交差して配置される。これにより、第１配線層と第２配線層とは、ベース基板の割れ（特に、縦方向（表面に直交する方向）に進展する割れ）に対する補強材として機能する。
　また、この発明のキャパシタでは、次の構成であることが好ましい。第１電極の幅および第２電極の幅は、隣り合う第１電極と第２電極との間の距離よりも広い。第３電極の幅および第４電極の幅は、隣り合う第３電極と第４電極との間の距離よりも広い。
　この構成では、補強される面積が広くなり、補強効果が向上する。
　また、この発明のキャパシタでは、次の構成であることが好ましい。第３電極の幅および第４電極の幅は、一定でなく、隣り合う第３電極と第４電極との間の距離とは、一定である。
　この構成では、補強される面積が小さくなることを抑制しながら、第３電極と第４電極とに、部分的な面積が大きな領域が形成される。この領域を外部接続端子に用いることで、外部接続端子の面積が大きくなる。
　また、この発明のキャパシタでは、次の構成であることが好ましい。複数の第１電極の少なくとも１つは、第１キャパシタ電極に複数箇所で接続されており、複数の第２電極の少なくとも１つは、第２キャパシタ電極に複数箇所で接続されている。
　この構成では、キャパシタ層が外部接続端子に対して並列に複数形路で配線され、配線の抵抗が低くなる。すなわち、キャパシタを低ＥＳＲ化できる。
　また、この発明のキャパシタでは、次の構成であることが好ましい。複数の第３電極の少なくとも１つは、複数の第１電極に複数箇所で接続されている。複数の第４電極の少なくとも１つは、複数の第２電極に複数箇所で接続されている。
　この構成では、配線の抵抗がさらに低くなる。すなわち、キャパシタを低ＥＳＲ化できる。
　また、この発明のキャパシタは、単結晶体からなるベース基板、キャパシタ層、第１配線層を備える。キャパシタ層は、ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されている。第１配線層は、キャパシタ層おけるベース基板と反対側に形成されている。
　第１配線層は、第１キャパシタ電極に接続する複数の第１電極と、第２キャパシタ電極に接続する複数の第２電極と、を備える。複数の第１電極と複数の第２電極は、第１方向に沿って延び、該第１方向に直交する方向に交互に配置されている。第１方向は、単結晶体のへき開面に平行なへき開方向と交差している。
　この構成では、複数の第１電極および複数の第２電極からなる第１配線層の複数の帯状電極とへき開方向とが交差する。これにより、第１配線層は、ベース基板のへき開方向に沿った割れに対する補強材として機能する。
　また、この発明のキャパシタでは、第１電極の幅および第２電極の幅は、隣り合う第１電極と第２電極との間隔よりも広いことが好ましい。
　この構成では、補強される面積が広くなり、補強効果が向上する。
　また、この発明のキャパシタでは、第１電極の幅および第２電極の幅は、一定でなく、隣り合う第１電極と第２電極との間の距離は、一定であることが好ましい。
　この構成では、補強される面積が小さくなることを抑制しながら、第１電極と第２電極とに、部分的な面積が大きな領域が形成される。この領域を外部接続端子に用いることで、外部接続端子の面積が大きくなる。
　また、この発明のキャパシタでは、複数の第１電極の少なくとも１つは、第１キャパシタ電極に複数箇所で接続されており、複数の第２電極の少なくとも１つは、第２キャパシタ電極に複数箇所で接続されていることが好ましい。
　この構成では、キャパシタ層が外部接続端子に対して並列に複数形路で配線され、配線の抵抗が低くなる。すなわち、キャパシタを低ＥＳＲ化できる。
　また、この発明のキャパシタでは、ベース基板は、平面視して矩形であり、第１方向は、ベース基板の連接する２辺と交差しているとよい。
　この構成では、複数のキャパシタが形成されたマザー基板の状態から、キャパシタを個片化する際に生じる応力よって生じるキャパシタ層が形成された領域の割れが効果的に抑制される。
　この発明によれば、信頼性が高く薄型のキャパシタを実現できる。
本発明の第１の実施形態に係るキャパシタの概略構成を示す分解斜視図である。 本発明の第１の実施形態に係るキャパシタの概略構成を示す断面構成図である。 （Ａ）は、本発明の第１の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図であり、（Ｂ）は、本発明の第１の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。 （Ａ）は、本発明の第２の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図であり、（Ｂ）は、本発明の第２の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。 本発明の第２の実施形態に係るキャパシタの概略構成を示す断面構成図である。 本発明の第３の実施形態に係るキャパシタの概略構成を示す分解斜視図である。 本発明の第３の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。
　本発明の第１の実施形態に係るキャパシタについて、図を参照して説明する。図１は、本発明の第１の実施形態に係るキャパシタの概略構成を示す分解斜視図である。図２は、本発明の第１の実施形態に係るキャパシタの概略構成を示す断面構成図である。図３（Ａ）は、本発明の第１の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図である。図３（Ｂ）は、本発明の第１の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。なお、図１では、後述の絶縁性レジスト膜７１、７２の図示を省略している。図２では、本実施形態に係るキャパシタの特徴を分かり易く図示するために概略的な構成を示しており、後述の第１キャパシタ電極３１、第２キャパシタ電極３２および誘電体層３３に対する記号の付記を省略している。図３（Ａ）には、第２配線層とともに外部端子電極も図示しており、図３（Ｂ）には、第１配線層とともにコンタクトホールも図示している。
　図１、図２に示すように、キャパシタ１０は、ベース基板２０、キャパシタ層３０、絶縁体層４１、４２、第１配線層５０、第２配線層６０、絶縁性レジスト膜７１、７２、および、外部端子電極８１、８２を備える。キャパシタ１０はいわゆる薄膜キャパシタであって、ベース基板の上に薄膜プロセスによってキャパシタ層や各配線層を形成したものである。
　ベース基板２０は、半導体基板または絶縁性基板である。例えば、ベース基板２０は、Ｓｉ等の半導体単結晶基板、または、セラミック基板、ガラス基板等の絶縁体基板からなる。但し、ベース基板２０を半導体単結晶基板（単結晶体の基板）とすることによって、基板の薄型化が容易になる。ベース基板２０は、平面視して矩形である。
　キャパシタ層３０は、ベース基板２０の表面に形成されている。キャパシタ層３０は、複数の第１キャパシタ電極３１、複数の第２キャパシタ電極３２、複数の誘電体層３３を備える。第１キャパシタ電極３１および第２キャパシタ電極３２は、Ｐｔ電極膜である。誘電体層３３は、ＢＳＴ（（ＢａｘＳｒ１－ｘ）ＴｉＯ３）膜である。
　より具体的には、キャパシタ層３０は、次の構成からなる。
　ベース基板２０は、キャパシタ層３０の形成される面が（１００）であり、連接する側面の１つが例えば（１１０）である。
　ベース基板２０の表面には、密着層として機能する誘電体層３３が形成されている。この密着層の表面には、第１キャパシタ電極３１、誘電体層３３、および、第２キャパシタ電極３２が順に形成されている。第１キャパシタ電極３１と第２キャパシタ電極３２とは、誘電体層３３を挟んで対向している。第２キャパシタ電極３２の表面には、さらに、誘電体層３３が形成されている。以下、この層構造が繰り返されることによって、積層方向に並ぶ複数の第１キャパシタ電極３１と複数の第２キャパシタ電極３２とがそれぞれに誘電体層３３を挟んで対向する。
　絶縁体層４１は、ＳｉＯ２等の無機絶縁性材料からなる。絶縁体層４１は、ベース基板２０の表面側の略全面を覆う形状である。この際、絶縁体層４１は、キャパシタ層３０の表面および側面を覆っている。絶縁体層４１は、耐湿性保護膜として機能する。これにより、キャパシタ層３０は、絶縁体層４１とベース基板２０とによって全面が覆われ、湿度等の外部環境から保護される。
　絶縁体層４２は、ＰＢＯ（ポリベンゾオキサドール）等の有機絶縁性材料からなる。絶縁体層４２は、絶縁体層４１の表面（ベース基板２０に当接する面と反対側の面）に形成されている。
　第１配線層５０は、複数の第１電極５１と、複数の第２電極５２とを備える。第１配線層５０は、Ｔｉ／Ｃｕ／Ｔｉの３層構造の電極からなる。第１配線層５０は、絶縁体層４２の表面（絶縁体層４１に当接する面と反対側の面）に形成されている。なお、第１配線層５０の具体的な形状は、後述する。
　図１、図２、図３（Ｂ）に示すように、複数の第１電極５１は、絶縁体層４１、４２に形成された複数のコンタクトホール５０１によって、第１キャパシタ電極３１に接続されている。この際、少なくとも１個の第１電極５１は、複数のコンタクトホール５０１によって、第１キャパシタ電極３１に接続されることが好ましい。
　同様に、図１、図２、図３（Ｂ）に示すように、複数の第２電極５２は、複数のコンタクトホール５０２によって、第２キャパシタ電極３２に接続されている。この際、少なくとも１個の第２電極５２は、複数のコンタクトホール５０２によって、第２キャパシタ電極３２に接続されることが好ましい。
　このような構成とすることによって、第１キャパシタ電極３１および第２キャパシタ電極３２を外部端子に配線する電極経路の抵抗を低減でき、キャパシタ１０のＥＳＲ（等価直列抵抗）を低減できる。
　絶縁性レジスト膜７１は、絶縁体層４２の表面と側面、絶縁体層４１の側面、ベース基板２０の表面の一部を覆っている。
　第２配線層６０は、複数の第３電極６１と、複数の第４電極６２とを備える。第２配線層６０は、Ｔｉ／Ｃｕ／Ｔｉの３層構造の電極からなる。第１配線層５０は、絶縁性レジスト膜７１の表面（絶縁体層４２に当接する面と反対側の面）に形成されている。なお、第２配線層６０の具体的な形状は、後述する。
　図１、図２、図３（Ａ）に示すように、複数の第３電極６１は、絶縁性レジスト膜７１に形成された複数のコンタクトホール６０１によって、複数の第１電極５１に接続されている。
　同様に、図１、図２、図３（Ａ）に示すように、複数の第４電極６２は、複数のコンタクトホール６０２によって、第２電極５２に接続されている。
　このような構成とすることによって、第１電極５１と第３電極６１との間、および、第２電極５２と第４電極６２との間の抵抗を低減でき、キャパシタ１０のＥＳＲ（等価直列抵抗）を低減できる。
　絶縁性レジスト膜７２は、第２配線層６０および絶縁性レジスト膜７１の表面を覆っている。
　外部端子電極８１、８２のそれぞれは、Ｎｉ／Ａｕの２層構造の電極からなる。外部端子電極８１は、絶縁性レジスト膜７２に形成された開口によって露出した第３電極６１の表面に形成されている。外部端子電極８２は、絶縁性レジスト膜７２に形成された開口によって露出した第４電極６２の表面に形成されている。
　図３（Ａ）に示すように、外部端子電極８１、８２は、それぞれ複数である。外部端子電極８１、８２を平面視した面積は、コンタクトホール５０１、５０２、６０１、６０２を平面視した面積よりも大きい。さらに、外部端子電極８１は、第３電極６１の幅に応じてできる限り大面積で形成されている。同様に、外部端子電極８２は、第４電極６２の幅に応じてできる限り大面積で形成されている。これにより、キャパシタ１０のＥＳＲ（等価直列抵抗）を低減できる。また、外部端子電極８１、８２をそれぞれ複数配置することによりキャパシタの１０のＥＳＬ（等価直列インダクタンス）を低減できる。
　このように、上述の構成を備えることによって、キャパシタ１０は、薄型で、且つ、低ＥＳＲおよび低ＥＳＬを実現できる。
　なお、外部端子電極８１、８２をそれぞれＣｕで作成することで、熱可塑性樹脂等を積層してなる樹脂基板に、上述の構成のキャパシタを内蔵することができる。つまり、各端子をＣｕ系の電極材料で構成すれば、基板側に設けられるＣｕ等との接続が可能となり、内蔵用キャパシタを構成できる。また、薄膜キャパシタの外部端子が大きいことで、基板に内蔵したのち外部とのコンタクトホールをレーザー加工するのが容易になる。
　次に、キャパシタ１０における第１配線層５０および第２配線層６０の具体的な構造について説明する。
　（第１配線層５０）
　図１、図３（Ｂ）に示すように、第１配線層５０は、複数の第１電極５１と、複数の第２電極５２とを備える。
　複数の第１電極５１は、キャパシタ１０の角部に近接する第１電極５１を除いて、第１方向に沿って延びる帯状電極である。複数の第２電極５２は、キャパシタ１０の角部に近接する第２電極５２を除いて、第１方向に延びる帯状電極である。第１方向は、キャパシタ１０（ベース基板２０）の側面を示す２辺（平面視した際の連接する２辺）に対して、平行でない角度に設定されている。
　複数の第１電極５１と複数の第２電極５２は、キャパシタ１０を平面視して、第１方向に直交する方向に沿って、交互に配列されている。隣り合う第１電極５１と第２電極５２との間には、空隙ＳＰ５が設けられている。空隙ＳＰ５の幅は一定である。第１電極５１と第２電極５２とは、必ずしも交互に配置されていなくてもよく、第１方向に直交する方向に沿って並んで配置されていればよい。
　なお、帯状電極とは、長く延びる形状であり、この延びる方向に対して直交する幅方向に所定の長さ（所定の幅）を有する電極であり、線状電極のように幅が極短いものとは異なる。具体的に、帯状電極からなる第１電極５１の電極幅および第２電極５２の電極幅は、空隙ＳＰ５の幅よりも大きい。
　キャパシタ１０の角部に近接する第１電極５１および第２電極５２は、本実施形態では、平面視して三角形であるが、この形状は、キャパシタ１０を平面視した形状の角部の形状に基づいて適宜設定すればよい。
　このような構成によって、ベース基板２０の表面側には、ベース基板２０の面積と同じ面積の領域に、第１方向に延びる帯状電極が第１方向に直交する方向に沿って配置される。
　さらに、図１、図３（Ｂ）に示すように、空隙ＳＰ５の幅を、電極幅よりも大幅に小さくする。これにより、ベース基板２０の面積と略同じ面積に、第１配線層５０の電極が形成される構成を実現できる。
　（第２配線層６０）
　図１、図３（Ａ）に示すように、第２配線層６０は、複数の第３電極６１と、複数の第４電極６２とを備える。
　複数の第３電極６１は、キャパシタ１０の角部に近接する第３電極６１を除いて、第２方向に沿って延びる帯状電極である。複数の第４電極６２は、キャパシタ１０の角部に近接する第４電極６２を除いて、第２方向に延びる帯状電極である。第２方向は、キャパシタ１０（ベース基板２０）の側面を示す２辺（平面視した際の連接する２辺）に対して、平行でない角度に設定されている。
　複数の第３電極６１と複数の第４電極６２は、キャパシタ１０を平面視して、第２方向に直交する方向に沿って、交互に配列されている。隣り合う第３電極６１と第４電極６２との間には、空隙ＳＰ６が設けられている。空隙ＳＰ６の幅は一定である。帯状電極からなる第３電極６１の電極幅および第４電極６２の電極幅は、空隙ＳＰ６の幅よりも大きい。第３電極６１と第４電極６２とは、必ずしも交互に配置されていなくてもよく、第２方向に直交する方向に沿って並んで配置されていればよい。
　キャパシタ１０の角部に近接する第３電極６１および第４電極６２は、本実施形態では、平面視して三角形であるが、この形状は、キャパシタ１０を平面視した形状の角部の形状に基づいて適宜設定すればよい。
　このような構成によって、ベース基板２０の表面側には、ベース基板２０の面積と同じ面積の領域に、第２方向に延びる帯状電極が第２方向に直交する方向に沿って配置される。
　さらに、図１、図３（Ｂ）に示すように、空隙ＳＰ６の幅を、電極幅よりも大幅に小さくする。これにより、ベース基板２０の面積と略同じ面積に、第２配線層６０の電極が形成される構成を実現できる。
　そして、第１方向と第２方向とは交差しており、第１方向と第２方向との交差角は、９０°±４５°程度あることが好ましい。
　このような構成によって、第１配線層５０を構成する複数の第１電極５１および複数の第２電極５２と、第２配線層６０を構成する複数の第３電極６１および複数の第４電極６２とは、キャパシタ１０（ベース基板２０）を平面視して交差する。すなわち、ベース基板２０における割れが発生しやすい面に対して、複数の帯状電極が交差して配置される。したがって、第１配線層５０を構成する複数の第１電極５１および複数の第２電極５２と、第２配線層６０を構成する複数の第３電極６１および複数の第４電極６２とは、ベース基板２０のクラックが進展することを抑制し、割れに対する補強部材として機能する。
　したがって、ベース基板２０の割れを抑制できる。特に、キャパシタ１０の薄型化の場合、上述のように、ベース基板２０の薄型化が進行するため、本願の構成を用いることによって、ベース基板２０の割れを効果的に抑制できる。すなわち、薄型であるにもかかわらず抗折強度の高いキャパシタ１０を実現できる。
　これにより、信頼性が高い薄型のキャパシタ１０を実現できる。特に、本実施形態では、低ＥＳＲ、低ＥＳＬを実現する構造と、信頼性が高くする構造とを別部材で実現するのではなく、いずれにも作用する第１配線層５０と第２配線層６０の電極を用いる。したがって、信頼性が高く、低ＥＳＲ、低ＥＳＬで、薄型のキャパシタ１０を、より効率的に実現できる。
　また、キャパシタ１０では、第１電極５１、第２電極５２、第３電極６１、および第４電極６２に帯状電極を用いることによって、金属の剛性、延伸性を利用でき、ベース基板２０の割れをより効果的に抑制できる。また、第１電極５１、第２電極５２、第３電極６１、および第４電極６２が複数であることによって、補強効果が増加する。さらに、ベース基板２０を平面視した略全面に亘る形状で、第１電極５１、第２電極５２、第３電極６１、および第４電極６２が配置されることによって、ベース基板２０内の位置にかかわることなく、全面で割れが抑制される。
　このような構成からなるキャパシタ１０は、薄膜形成プロセスを用い、次に示す製造方法によって製造される。
　（１）ベース基板２０を用意する。ベース基板２０は、半導体基板または絶縁性基板である。
　（２）ベース基板２０の表面に、キャパシタ層３０を形成する。誘電体層３３は、ＢＳＴ膜であり、スピンコートと焼成とによって形成される。第１キャパシタ電極３１および第２キャパシタ電極３２は、Ｐｔ電極であり、スパッタリング法によって成膜される。
　（３）ベース基板２０の表面側に、絶縁体層４１を形成する。絶縁体層４１は、ＳｉＯ２等の無機絶縁体であり、ＣＶＤ法やスパッタリング法によって形成される。
　（４）絶縁体層４１の表面に、絶縁体層４２を形成する。絶縁体層４２は、ＰＢＯ等の有機絶縁体であり、塗布と焼成によって形成される。
　（５）絶縁体層４１、４２に、コンタクトホール５０１、５０２のための開口を形成する。コンタクトホール５０１、５０２のための開口は、誘導結合型プラズマ反応性エッチング（ＩＣＰ－ＲＩＥ）等によって形成される。
　（６）絶縁体層４２の表面に、第１電極５１、第２電極５２を形成し、開口にコンタクトホール５０１、５０２を形成する。第１電極５１、第２電極５２およびコンタクトホール５０１、５０２は、Ｔｉ／Ｃｕ／Ｔｉの電極膜であり、スパッタリング法よって成膜される。より具体的には、第１電極５１および第２電極５２の電極幅は、絶縁体層４２の表面に形成された電極膜をパターニング処理することによって形成される。
　（７）第１電極５１、第２電極５２を含む絶縁体層４２の表面、絶縁体層４２の側面、絶縁体層４１の側面、および、ベース基板２０の表面の一部に、絶縁性レジスト膜７１を形成する。絶縁性レジスト膜７１は、いわゆるソルダレジスト膜であり、塗布と焼成によって形成される。
　（８）絶縁性レジスト膜７１に、コンタクトホール６０１、６０２のための開口を形成する。コンタクトホール６０１、６０２のための開口は、フォトリソ法等によって形成される。
　（９）絶縁性レジスト膜７１の表面に、第３電極６１および第４電極を形成し、開口にコンタクトホール６０１、６０２を形成する。第３電極６１、第４電極６２およびコンタクトホール６０１、６０２は、Ｔｉ／Ｃｕ／Ｔｉの電極膜であり、スパッタリング法よって成膜される。より具体的には、第３電極６１および第４電極６２の電極幅は、絶縁性レジスト膜７１の表面に形成された電極膜をパターニング処理することによって形成される。
　（１０）第３電極６１、第４電極６２を含む絶縁性レジスト膜７１の表面に、絶縁性レジスト膜７２を形成する。絶縁性レジスト膜７２は、いわゆるソルダレジスト膜であり、塗布と焼成によって形成される。
　（１１）絶縁性レジスト膜７２に、外部端子電極８１、８２のための開口を形成する。外部端子電極８１、８２のための開口は、フォトリソ法等によって形成される。
　（１２）絶縁性レジスト膜７２の開口に外部端子電極８１、８２を形成する。外部端子電極８１、８２は、Ｎｉ／Ａｕの電極膜であり、メッキ法等によって成膜される。
　（１３）これまでの工程によって、マザー基板上に一括して複数のキャパシタが形成される。この後、マザー基板の状態から複数のキャパシタを分割して個片化する。ここで、第１方向および第２方向が、キャパシタ１０を平面視した際の連接する２辺に交差することによって、個片化される際にキャパシタに生じる応力よってキャパシタ層が形成された領域が不要に割れることを、効果的に抑制される。特に、複数のベース基板を形成するマザー基板が半導体単結晶であり、へき開面を個片化に利用する場合に、特に有効である。
　このような製造方法を用いることによって、信頼性が高く、低ＥＳＲ、低ＥＳＬで、薄型のキャパシタ１０を、容易且つ確実に製造できる。
　次に、本発明の第２の実施形態に係るキャパシタについて、図を参照して説明する。図４（Ａ）は、本発明の第２の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図である。図４（Ｂ）は、本発明の第２の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。図５は、本発明の第２の実施形態に係るキャパシタの概略構成を示す断面構成図である。図４（Ａ）には、第２配線層とともに外部端子電極も図示しており、図４（Ｂ）には、第１配線層とともにコンタクトホールも図示している。また、図４（Ａ）、図４（Ｂ）において、外部端子電極およびコンタクトホールの一部については、記号の付記を省略している。図５では、後述の第１キャパシタ電極３１、第２キャパシタ電極３２および誘電体層３３に対する記号の付記を省略している。
　本実施形態に係るキャパシタ１０Ａは、第１配線層５０Ａ、第２配線層６０Ａの構造において、第１の実施形態に係るキャパシタ１０と異なる。また、キャパシタ１０Ａは、第１の実施形態に係るキャパシタ１０に対して、補強用側面電極５４を備える点で異なる。キャパシタ１０Ａの他の構成は、キャパシタ１０と同様であり、同様の箇所の説明は省略する。
　（第１配線層５０Ａ）
　図４（Ｂ）に示すように、第１配線層５０Ａは、複数の第１電極５１Ａ、複数の第２電極５２Ａ、および、補強電極５３を備える。複数の第１電極５１Ａ、複数の第２電極５２Ａ、および、補強電極５３は、帯状電極である。
　複数の第１電極５１Ａ、複数の第２電極５２Ａは、概略的には第１方向に沿って延びる形状である。複数の第１電極５１Ａ、複数の第２電極５２Ａは、第１方向に直交する方向において、交互に配置されており、隣り合う第１電極５１Ａと第２電極５２Ａとの間には、空隙ＳＰ５Ａが設けられている。
　複数の第１電極５１Ａは、基本的な構造としては、第１の実施形態に係る複数の第１電極５１と同じである。複数の第１電極５１Ａは、延びる方向の位置に応じて幅が変化する形状である。
　また、一部の第１電極５１Ａは、延びる方向の途中位置で屈曲または湾曲する形状である。例えば、延びる方向の一端がキャパシタ１０の角部に近接する第１電極５１Ａでは、この端部は、キャパシタ１０の角部の形状に応じて屈曲している。
　複数の第２電極５２Ａは、基本的な構造としては、第１の実施形態に係る複数の第２電極５２と同じである。複数の第２電極５２Ａは、延びる方向の位置に応じて幅が変化する形状である。
　また、一部の第２電極５２Ａは、延びる方向の途中位置で屈曲または湾曲する形状である。例えば、延びる方向の一端がキャパシタ１０の角部に近接する第２電極５２Ａでは、この端部は、キャパシタ１０の角部の形状に応じて屈曲している。
　複数の第１電極５１Ａは、複数のコンタクトホール５０１に接続されており、複数の第２電極５２Ａは、複数のコンタクトホール５０２に接続されている。
　空隙ＳＰ５Ａの幅は、どの位置においても同じである。言い換えれば、空隙ＳＰ５Ａの幅が常に同じになるように、複数の第１電極５１Ａの幅の変化パターンと、複数の第２電極５２Ａの幅の変化パターンとは設定されている。この構成によって、複数の第１電極５１Ａの幅および複数の第２電極５２Ａの幅が延びる方向によって変化しても、第１配線層５０Ａの略全面に電極が形成される。
　補強電極５３は、複数の第１電極５１と複数の第２電極５２との形成領域を囲んでおり、キャパシタ１０の四側面に近接する位置に配置されている。
　（第２配線層６０Ａ）
　図４（Ａ）に示すように、第２配線層６０Ａは、複数の第３電極６１Ａ、および、複数の第４電極６２Ａを備える。複数の第３電極６１Ａ、および、複数の第４電極６２Ａは、帯状電極である。
　複数の第３電極６１Ａ、複数の第４電極６２Ａは、概略的には第２方向に沿って延びる形状である。複数の第３電極６１Ａ、複数の第４電極６２Ａは、第２方向に直交する方向において、交互に配置されており、隣り合う第３電極６１Ａと第４電極６２Ａとの間には、空隙ＳＰ６Ａが設けられている。
　複数の第３電極６１Ａは、基本的な構造としては、第１の実施形態に係る複数の第３電極６１と同じである。複数の第３電極６１Ａは、延びる方向の位置に応じて幅が変化する形状である。
　複数の第４電極６２Ａは、基本的な構造としては、第１の実施形態に係る複数の第４電極６２と同じである。複数の第４電極６２Ａは、延びる方向の位置に応じて幅が変化する形状である。
　複数の第３電極６１Ａは、複数のコンタクトホール６０１に接続されており、複数の第４電極６２Ａは、複数のコンタクトホール６０２に接続されている。
　空隙ＳＰ６Ａの幅は、どの位置においても同じである。言い換えれば、空隙ＳＰ６Ａの幅が常に同じになるように、複数の第３電極６１Ａの幅の変化パターンと、複数の第４電極６２Ａの幅の変化パターンとは設定されている。この構成によって、複数の第３電極６１Ａの幅および複数の第４電極６２Ａの幅が延びる方向によって変化しても、第２配線層６０Ａの略全面に電極が形成される。
　本実施形態の構成を用いても、第１の実施形態と同様に、ベース基板２０の割れを抑制できる。
　さらに、本実施形態では、ベース基板２０の４側面に沿った周状の補強電極５３を備えることによって、ベース基板２０の割れをさらに抑制できる。
　外部端子電極８１は、複数の第３電極６１Ａにおける幅広の箇所に形成されている。外部端子電極８２は、複数の第４電極６２Ａにおける幅広の箇所に形成されている。この構成を用いることによって、平面視して外部端子電極８１、８２を略円形または略正多角形とする場合に、外部端子電極８１、８２の面積を大きくできる。したがって、ＥＳＲをさらに低減できる。
　補強用側面電極５４は、絶縁体層４１、４２の四側面を覆う形状である。これにより、ベース基板２０の割れをさらに抑制できる。さらに、第１配線層５０Ａの補強電極５３と補強用側面電極５４とを接合または一体化ことによって、ベース基板２０の割れをさらに抑制できる。
　次に、第３の実施形態に係るキャパシタについて、図を参照して説明する。図６は、本発明の第３の実施形態に係るキャパシタの概略構成を示す分解斜視図である。図７は、本発明の第３の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。なお、図６では、絶縁性レジスト膜の図示を省略している。また、図７では、外部端子電極の図示を、および、一部のコンタクトホール５０１、５０２の記号の付記を省略している。
　図６、図７に示すように、本実施形態に係るキャパシタ１０Ｂは、第１の実施形態に係るキャパシタ１０に対して、ベース基板２０が半導体単結晶基板であり、第２配線層６０を省略した点で異なる。キャパシタ１０Ｂの他の構成は、キャパシタ１０と同様であり、同様の箇所の説明は省略する。
　ベース基板２０は、Ｓｉ等の半導体単結晶基板である。このため、ベース基板２０は、図７の二点鎖線に示すようなへき開面を有する。へき開面は、半導体単結晶基板にクラックが生じたときに、当該クラックが最も進行し易い面であり、半導体単結晶の結晶構造に依存する。したがって、へき開面は、ベース基板２０を形成する半導体単結晶の材質および結晶構造によって固有のものである。以下、このへき開面に平行な方向を、へき開方向とする。
　第１の実施形態に示したように、第１配線層５０の複数の第１電極５１および複数の第２電極５２は第１方向に延びる帯状電極であり、第１方向は、へき開方向に交差する。この際、第１方向とへき開方向との交差角は、４５°±３０°程度であることが好ましく、４５°であることがより好ましい。
　このような構成によって、半導体単結晶基板において特に生じ易いへき開面による割れを、帯状電極である複数の第１電極５１および複数の第２電極５２によって抑制できる。すなわち、ベース基板２０の割れを効果的に抑制できる。
　なお、この構成では、図６に示すように、複数の第１電極５１に複数の外部端子電極８１を形成し、複数の第２電極５２に複数の外部端子電極８２を形成することによって、キャパシタ１０Ｂは、キャパシタ１０と同様に、低ＥＳＲ、低ＥＳＬを実現できる。
　なお、本実施形態の説明では、第１の実施形態に係るキャパシタ１０における第２配線層６０を省略して、第１配線層５０を用いる態様を示したが、第１配線層５０を省略して、第２配線層６０を用いる態様としてもよい。この場合、第２配線層６０を構成する複数の第３電極６１および複数の第４電極６２の延びる第２方向がへき開方向に交差すればよい。
　また、第３の実施形態に係るキャパシタ１０Ｂに、第２の実施形態に係るキャパシタ１０Ａの第１配線層５０Ａまたは第２配線層６０Ａの構成を適用してもよい。
　また、第１の実施形態に係るキャパシタ１０において、ベース基板２０を半導体単結晶基板とした場合には、第１方向と第２方向との両方がへき開方向に交差すればよい。
　また、本実施形態の構成は、キャパシタンスが可変でないキャパシタを示したが、キャパシタンスが可変のキャパシタに適用することができる。さらには、本実施形態の構成は、インダクタンス素子、抵抗素子等の受動素子、ダイオード、トランジスタ等の能動素子がキャパシタとともにベース基板に形成された複合電子デバイスにも適用することができる。
　また、本実施形態の構成では、キャパシタ層３０において、第１キャパシタ電極３１、誘電体層３３、および第２キャパシタ電極３２を複数層備える構成を示したが、少なくとも一対の第１キャパシタ電極３１および第２キャパシタ電極３２と、これらに挟まれた誘電体層３３とを備えていればよい。但し、複数層化することによって、キャパシタンスを大きくできる。
　また、本実施形態の構成では、キャパシタ層３０の誘電体層３３のＢＳＴ焼結体を用いたが、他の誘電体材料であってもよい。しかしながら、ＢＳＴ焼結体は比誘電率が高く、所望のキャパシタンスを得るためのキャパシタ層３０の厚みを薄くできる。すなわち、キャパシタをさらに薄型化でき、有効である。そして、このようなさらなる薄型化の場合に、本願発明の構成はより有効である。
　また、本実施形態の構成に示した外部端子電極数、コンタクトホール数等は、これに限るものではなく、必要とされるＥＳＲ、ＥＳＬの特性等に応じて適宜設定すればよい。また、第１配線層を構成する第１電極の数および第２電極の数、第２配線層を構成する第３電極の数および第４電極の数も、必要とされるＥＳＲ、ＥＳＬの特性と、割れに対する必要強度等に応じて適宜設定すればよい。
　また、キャパシタを平面視した形状、すなわち、ベース基板の形状は、矩形に限るものではなく、適宜設定すればよい。
１０、１０Ａ、１０Ｂ：キャパシタ
２０：ベース基板
３０：キャパシタ層
３１：第１キャパシタ電極
３２：第２キャパシタ電極
３３：誘電体層
４１、４２：絶縁体層
５０、５０Ａ：第１配線層
５１、５１Ａ：第１電極
５２、５２Ａ：第２電極
５３：補強電極
５４：補強用側面電極
６０、６０Ａ：第２配線層
６１、６１Ａ：第３電極
６２、６２Ａ：第４電極
７１、７２：絶縁性レジスト膜
８１、８２：外部端子電極
５０１、５０２、６０１、６０２：コンタクトホール
ＳＰ５、ＳＰ５Ａ、ＳＰ６、ＳＰ６Ａ：空隙

Claims (10)

  1. 　ベース基板と、
    　該ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されたキャパシタ層と、
    　前記キャパシタ層を基準に前記ベース基板側と反対側に形成された第１配線層と、
    　前記第１配線層を基準に前記キャパシタ層側と反対側に形成された第２配線層と、
    　を備え、
    　前記第１配線層は、前記第１キャパシタ電極に接続する複数の第１電極と、前記第２キャパシタ電極に接続する複数の第２電極と、を備え、
    　前記第２配線層は、前記複数の第１電極に接続する複数の第３電極と、前記複数の第２電極に接続する複数の第４電極とを備え、
    　前記複数の第１電極、前記複数の第２電極、前記複数の第３電極、および、前記複数の第４電極は、それぞれ所定幅を有する帯状電極であり、
    　前記複数の第１電極と前記複数の第２電極は、第１方向に沿って延び、且つ、該第１方向に直交する方向に並んで配置されており、
    　前記複数の第３電極と前記複数の第４電極は、前記第１方向に交差する第２方向に沿って延び、且つ、該第２方向に直交する方向に並んで配置されている、
    　キャパシタ。
  2. 　前記第１電極の幅および前記第２電極の幅は、隣り合う前記第１電極と前記第２電極との間の距離よりも広く、
    　前記第３電極の幅および前記第４電極の幅は、隣り合う前記第３電極と前記第４電極との間の距離よりも広い、
    　請求項１に記載のキャパシタ。
  3. 　前記第３電極の幅および前記第４電極の幅は、一定でなく、
    　隣り合う前記第３電極と前記第４電極との間の距離とは、一定である、
    　請求項２に記載のキャパシタ。
  4. 　前記複数の第１電極の少なくとも１つは、前記第１キャパシタ電極に複数箇所で接続されており、
    　前記複数の第２電極の少なくとも１つは、前記第２キャパシタ電極に複数箇所で接続されている、
    　請求項１乃至請求項３のいずれかに記載のキャパシタ。
  5. 　前記複数の第３電極の少なくとも１つは、前記複数の第１電極に複数箇所で接続されており、
    　前記複数の第４電極の少なくとも１つは、前記複数の第２電極に複数箇所で接続されている、
    　請求項１乃至請求項４のいずれかに記載のキャパシタ。
  6. 　単結晶体からなるベース基板と、
    　該ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されたキャパシタ層と、
    　前記キャパシタ層おける前記ベース基板と反対側に形成された第１配線層と、
    　を備え、
    　前記第１配線層は、前記第１キャパシタ電極に接続する複数の第１電極と、前記第２キャパシタ電極に接続する複数の第２電極と、備え、
    　前記複数の第１電極と前記複数の第２電極は、第１方向に沿って延び、且つ、該第１方向に直交する方向に並んで配置されており、
    　前記第１方向は、前記単結晶体のへき開面に平行なへき開方向と交差している、
    　キャパシタ。
  7. 　前記第１電極の幅および前記第２電極の幅は、隣り合う前記第１電極と前記第２電極との間隔よりも広い、
    　請求項６に記載のキャパシタ。
  8. 　前記第１電極の幅および前記第２電極の幅は、一定でなく、
    　隣り合う前記第１電極と前記第２電極との間の距離は、一定である、
    　請求項７に記載のキャパシタ。
  9. 　前記複数の第１電極の少なくとも１つは、前記第１キャパシタ電極に複数箇所で接続されており、
    　前記複数の第２電極の少なくとも１つは、前記第２キャパシタ電極に複数箇所で接続されている、
    　請求項８に記載のキャパシタ。
  10. 　前記ベース基板は、平面視して矩形であり、
    　前記第１方向は、前記ベース基板の連接する２辺と交差している、
    　請求項１乃至請求項９のいずれかに記載のキャパシタ。
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