KR102121745B1 - 커패시터 - Google Patents

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KR102121745B1
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소우코 후카호리
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

신뢰성이 높은 박막의 커패시터를 실현한다. 커패시터(10)는 베이스 기판(20), 커패시터층(30), 제1 배선층(50), 및 제2 배선층(60)을 포함한다. 제1 배선층(50)은 복수개의 제1 전극(51)과 복수개의 제2 전극(52)을 포함한다. 제2 배선층(60)은 복수개의 제3 전극(61)과 복수개의 제4 전극(62)을 포함한다. 제1 전극(51), 제2 전극(52), 제3 전극(61), 및 제4 전극(62)은 대상 전극이다. 복수개의 제1 전극(51)과 복수개의 제2 전극(52)은 제1 방향을 따라 연장되고, 상기 제1 방향에 직교하는 방향으로 교대로 배치되어 있다. 복수개의 제3 전극(61)과 복수개의 제4 전극(62)은 제1 방향에 교차하는 제2 방향을 따라 연장되고, 상기 제2 방향에 직교하는 방향으로 교대로 배치되어 있다.

Description

커패시터
본 발명은, 베이스 기판에 대해 박막 형성 프로세스를 이용하여 전극 및 유전체층을 형성한 구성을 포함하는 커패시터에 관한 것이다.
특허문헌 1에는, 박막 형성 프로세스를 이용한 커패시터가 기재되어 있다. 특허문헌 1의 커패시터는, 반도체 기판과 커패시터층을 포함한다. 커패시터층은 반도체 기판의 표면에 형성되어 있고, 하부 전극, 유전체층, 및 상부 전극이 순서대로 적층되어 이루어진다.
커패시터층의 표면은 무기 절연층에 의해 덮여 있다. 외부로의 접속부는 무기 절연층의 표면에 형성되어 있고, 무기 절연층에 형성된 콘택트 홀에 의해, 상부 전극 및 하부 전극이 접속되어 있다.
국제공개공보 WO2007/046173 팸플릿
현재, 커패시터의 가일층의 박형화가 진행되고 있다. 상술한 종래의 구성으로 이루어지는 커패시터의 경우, 커패시턴스를 변화시키지 않고 박형화를 실현하기 위해, 커패시터의 박형화는 기판의 박형화에 의해 실현되는 것이 일반적이다.
그러나, 기판을 박형화함으로써 기판의 강도가 저하되어버린다. 이 때문에, 낙하 등의 충격에 대한 충분한 신뢰성을 확보하는 것이 용이하지 않다.
따라서, 본 발명의 목적은 박형화가 진행되어도, 신뢰성이 높은 커패시터를 제공하는 것에 있다.
이 발명의 커패시터는 베이스 기판, 커패시터층, 제1 배선층, 및 제2 배선층을 포함한다. 커패시터층은 베이스 기판에 마련되며, 제1 커패시터 전극과 제2 커패시터 전극이 서로 대향(對向)하여 배치되어 있다. 제1 배선층은 커패시터층을 기준으로 베이스 기판 측과 반대측에 형성되어 있다. 제2 배선층은 제1 배선층을 기준으로 커패시터층 측과 반대측에 형성되어 있다.
제1 배선층은 제1 커패시터 전극에 접속하는 복수개의 제1 전극과, 제2 커패시터 전극에 접속하는 복수개의 제2 전극을 포함한다. 제2 배선층은 복수개의 제1 전극에 접속하는 복수개의 제3 전극과, 복수개의 제2 전극에 접속하는 복수개의 제4 전극을 포함한다. 복수개의 제1 전극, 복수개의 제2 전극, 복수개의 제3 전극, 및 복수개의 제4 전극은 각각 소정 폭을 가지는 대상(帶狀) 전극이다. 복수개의 제1 전극과 복수개의 제2 전극은 제1 방향을 따라 연장되면서, 상기 제1 방향에 직교하는 방향으로 나란히 배치되어 있다. 복수개의 제3 전극과 복수개의 제4 전극은 제1 방향에 교차하는 제2 방향을 따라 연장되면서, 상기 제2 방향에 직교하는 방향으로 나란히 배치되어 있다.
이 구성에서는, 복수개의 제1 전극 및 복수개의 제2 전극으로 이루어지는 제1 배선층의 복수개의 대상 전극과, 복수개의 제3 전극 및 복수개의 제4 전극으로 이루어지는 제2 배선층의 복수개의 대상 전극이 교차하여 배치된다. 이로써, 제1 배선층과 제2 배선층은 베이스 기판의 갈라짐(특히, 세로 방향(표면에 직교하는 방향)으로 진전되는 갈라짐)에 대한 보강재로서 기능한다.
또한, 이 발명의 커패시터에서는 다음의 구성인 것이 바람직하다. 제1 전극의 폭 및 제2 전극의 폭은 서로 이웃하는 제1 전극과 제2 전극 사이의 거리보다도 넓다. 제3 전극의 폭 및 제4 전극의 폭은 서로 이웃하는 제3 전극과 제4 전극 사이의 거리보다도 넓다.
이 구성에서는 보강되는 면적이 넓어지고, 보강 효과가 향상된다.
또한, 이 발명의 커패시터에서는 다음의 구성인 것이 바람직하다. 제3 전극의 폭 및 제4 전극의 폭은 일정하지 않고, 서로 이웃하는 제3 전극과 제4 전극 사이의 거리는 일정하다.
이 구성에서는 보강되는 면적이 작아지는 것을 억제하면서, 제3 전극과 제4 전극에 부분적인 면적이 큰 영역이 형성된다. 이 영역을 외부 접속 단자에 이용함으로써, 외부 접속 단자의 면적이 커진다.
또한, 이 발명의 커패시터에서는 다음의 구성인 것이 바람직하다. 복수개의 제1 전극 중 적어도 하나는 제1 커패시터 전극에 복수개 부분에서 접속되어 있고, 복수개의 제2 전극 중 적어도 하나는 제2 커패시터 전극에 복수개 부분에서 접속되어 있다.
이 구성에서는, 커패시터층이 외부 접속 단자에 대해 병렬로 복수개 형로(形路)에서 배선되며 배선의 저항이 낮아진다. 즉, 커패시터를 저 ESR화할 수 있다.
또한, 이 발명의 커패시터에서는 다음의 구성인 것이 바람직하다. 복수개의 제3 전극 중 적어도 하나는 복수개의 제1 전극에 복수개 부분에서 접속되어 있다. 복수개의 제4 전극 중 적어도 하나는 복수개의 제2 전극에 복수개 부분에서 접속되어 있다.
이 구성에서는 배선의 저항이 더 낮아진다. 즉, 커패시터를 저 ESR화할 수 있다.
또한, 이 발명의 커패시터는 단결정체로 이루어지는 베이스 기판, 커패시터층, 제1 배선층을 포함한다. 커패시터층은 베이스 기판에 마련되며, 제1 커패시터 전극과 제2 커패시터 전극이 서로 대향하여 배치되어 있다. 제1 배선층은 커패시터층에서의 베이스 기판과 반대측에 형성되어 있다.
제1 배선층은 제1 커패시터 전극에 접속하는 복수개의 제1 전극과, 제2 커패시터 전극에 접속하는 복수개의 제2 전극을 포함한다. 복수개의 제1 전극과 복수개의 제2 전극은 제1 방향을 따라 연장되고, 상기 제1 방향에 직교하는 방향으로 교대로 배치되어 있다. 제1 방향은 단결정체의 벽개면에 평행한 벽개 방향과 교차하고 있다.
이 구성에서는, 복수개의 제1 전극 및 복수개의 제2 전극으로 이루어지는 제1 배선층의 복수개의 대상 전극과 벽개 방향이 교차한다. 이로써, 제1 배선층은 베이스 기판의 벽개 방향을 따른 갈라짐에 대한 보강재로서 기능한다.
또한, 이 발명의 커패시터에서는 제1 전극의 폭 및 제2 전극의 폭은 서로 이웃하는 제1 전극과 제2 전극의 간격보다도 넓은 것이 바람직하다.
이 구성에서는, 보강되는 면적이 넓어지고 보강 효과가 향상된다.
또한, 이 발명의 커패시터에서는 제1 전극의 폭 및 제2 전극의 폭은 일정하지 않고, 서로 이웃하는 제1 전극과 제2 전극 사이의 거리는 일정한 것이 바람직하다.
이 구성에서는 보강되는 면적이 작아지는 것을 억제하면서, 제1 전극과 제2 전극에 부분적인 면적이 큰 영역이 형성된다. 이 영역을 외부 접속 단자에 이용함으로써, 외부 접속 단자의 면적이 커진다.
또한, 이 발명의 커패시터에서는 복수개의 제1 전극 중 적어도 하나는 제1 커패시터 전극에 복수개 부분에서 접속되어 있고, 복수개의 제2 전극 중 적어도 하나는 제2 커패시터 전극에 복수개 부분에서 접속되어 있는 것이 바람직하다.
이 구성에서는, 커패시터층이 외부 접속 단자에 대해 병렬로 복수개 형로에서 배선되며 배선의 저항이 낮아진다. 즉, 커패시터를 저 ESR화할 수 있다.
또한, 이 발명의 커패시터에서는, 베이스 기판은 평면에서 봤을 때 직사각형이고, 제1 방향은 베이스 기판의 연접(連接)하는 두 변(邊)과 교차하고 있으면 된다.
이 구성에서는, 복수개의 커패시터가 형성된 마더 기판의 상태로부터, 커패시터를 개편화할 때에 생기는 응력에 의해 생기는 커패시터층이 형성된 영역의 갈라짐이 효과적으로 억제된다.
이 발명에 의하면, 신뢰성이 높고 박형의 커패시터를 실현할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 커패시터(10)의 개략 구성을 나타내는 분해 사시도(斜視圖)이다.
도 2는 본 발명의 제1 실시형태에 따른 커패시터(10)의 개략 구성을 나타내는 단면 구성도이다.
도 3의 (A)는 본 발명의 제1 실시형태에 따른 커패시터(10)의 제2 배선층(60)의 전극 패턴을 나타내는 평면도이고, 도 3의 (B)는 본 발명의 제1 실시형태에 따른 커패시터(10)의 제1 배선층(50)의 전극 패턴을 나타내는 평면도이다.
도 4의 (A)는 본 발명의 제2 실시형태에 따른 커패시터(10A)의 제2 배선층(60A)의 전극 패턴을 나타내는 평면도이고, 도 4의 (B)는 본 발명의 제2 실시형태에 따른 커패시터(10A)의 제1 배선층(50A)의 전극 패턴을 나타내는 평면도이다.
도 5는 본 발명의 제2 실시형태에 따른 커패시터(10A)의 개략 구성을 나타내는 단면 구성도이다.
도 6은 본 발명의 제3 실시형태에 따른 커패시터(10B)의 개략 구성을 나타내는 분해 사시도이다.
도 7은 본 발명의 제3 실시형태에 따른 커패시터(10B)의 제1 배선층(50)의 전극 패턴을 나타내는 평면도이다.
본 발명의 제1 실시형태에 따른 커패시터에 대해, 도면을 참조하여 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 커패시터(10)의 개략 구성을 나타내는 분해 사시도이다. 도 2는 본 발명의 제1 실시형태에 따른 커패시터(10)의 개략 구성을 나타내는 단면 구성도이다. 도 3의 (A)는 본 발명의 제1 실시형태에 따른 커패시터(10)의 제2 배선층(60)의 전극 패턴을 나타내는 평면도이다. 도 3의 (B)는 본 발명의 제1 실시형태에 따른 커패시터(10)의 제1 배선층(50)의 전극 패턴을 나타내는 평면도이다. 한편, 도 1에서는 후술의 절연성 레지스트막(71, 72)의 도시를 생략하고 있다. 도 2에서는 본 실시형태에 따른 커패시터의 특징을 이해하기 쉽게 도시하기 위해 개략적인 구성을 나타내고 있고, 후술의 제1 커패시터 전극(31), 제2 커패시터 전극(32) 및 유전체층(33)에 대한 기호의 부기를 생략하고 있다. 도 3의 (A)에는 제2 배선층과 함께 외부 단자 전극도 도시하고 있고, 도 3의 (B)에는 제1 배선층과 함께 콘택트 홀도 도시하고 있다.
도 1, 도 2에 나타내는 바와 같이, 커패시터(10)는 베이스 기판(20), 커패시터층(30), 절연체층(41, 42), 제1 배선층(50), 제2 배선층(60), 절연성 레지스트막(71, 72), 및 외부 단자 전극(81, 82)을 포함한다. 커패시터(10)는 이른바 박막 커패시터로서, 베이스 기판 상에 박막 프로세스에 의해 커패시터층이나 각 배선층을 형성한 것이다.
베이스 기판(20)은 반도체 기판 또는 절연성 기판이다. 예를 들면, 베이스 기판(20)은 Si 등의 반도체 단결정 기판, 또는 세라믹 기판, 유리 기판 등의 절연체 기판으로 이루어진다. 단, 베이스 기판(20)을 반도체 단결정 기판(단결정체의 기판)으로 함으로써, 기판의 박형화가 용이해진다. 베이스 기판(20)은 평면에서 봤을 때 직사각형이다.
커패시터층(30)은 베이스 기판(20)의 표면에 형성되어 있다. 커패시터층(30)은 복수개의 제1 커패시터 전극(31), 복수개의 제2 커패시터 전극(32), 복수개의 유전체층(33)을 포함한다. 제1 커패시터 전극(31) 및 제2 커패시터 전극(32)은 Pt 전극막이다. 유전체층(33)은 BST((BaxSr1-x)TiO3)막이다.
보다 구체적으로는, 커패시터층(30)은 다음의 구성으로 이루어진다.
베이스 기판(20)은 커패시터층(30)의 형성되는 면이 (100)이고, 연접하는 측면의 하나가 예를 들면 (110)이다.
베이스 기판(20)의 표면에는 밀착층으로서 기능하는 유전체층(33)이 형성되어 있다. 이 밀착층의 표면에는 제1 커패시터 전극(31), 유전체층(33), 및 제2 커패시터 전극(32)이 순서대로 형성되어 있다. 제1 커패시터 전극(31)과 제2 커패시터 전극(32)은 유전체층(33)을 끼고 대향하고 있다. 제2 커패시터 전극(32)의 표면에는, 또한 유전체층(33)이 형성되어 있다. 이하, 이 층구조가 반복됨으로써 적층 방향으로 늘어서는 복수개의 제1 커패시터 전극(31)과 복수개의 제2 커패시터 전극(32)이 각각 유전체층(33)을 끼고 대향한다.
절연체층(41)은 SiO2 등의 무기 절연성 재료로 이루어진다. 절연체층(41)은 베이스 기판(20)의 표면측의 거의 전체면을 덮는 형상이다. 이 때, 절연체층(41)은 커패시터층(30)의 표면 및 측면을 덮고 있다. 절연체층(41)은 내습성 보호막으로서 기능한다. 이로써, 커패시터층(30)은 절연체층(41)과 베이스 기판(20)에 의해 전체면이 덮어지고, 습도 등의 외부 환경으로부터 보호된다.
절연체층(42)은 PBO(폴리벤조옥사졸) 등의 유기 절연성 재료로 이루어진다. 절연체층(42)은 절연체층(41)의 표면(베이스 기판(20)에 접촉하는 면과 반대측의 면)에 형성되어 있다.
제1 배선층(50)은 복수개의 제1 전극(51)과, 복수개의 제2 전극(52)을 포함한다. 제1 배선층(50)은 Ti/Cu/Ti의 3층 구조의 전극으로 이루어진다. 제1 배선층(50)은 절연체층(42)의 표면(절연체층(41)에 접촉하는 면과 반대측의 면)에 형성되어 있다. 한편, 제1 배선층(50)의 구체적인 형상은 후술한다.
도 1, 도 2, 도 3의 (B)에 나타내는 바와 같이, 복수개의 제1 전극(51)은 절연체층(41, 42)에 형성된 복수개의 콘택트 홀(501)에 의해, 제1 커패시터 전극(31)에 접속되어 있다. 이 때, 적어도 1개의 제1 전극(51)은 복수개의 콘택트 홀(501)에 의해, 제1 커패시터 전극(31)에 접속되는 것이 바람직하다.
동일하게, 도 1, 도 2, 도 3의 (B)에 나타내는 바와 같이, 복수개의 제2 전극(52)은 복수개의 콘택트 홀(502)에 의해, 제2 커패시터 전극(32)에 접속되어 있다. 이 때, 적어도 1개의 제2 전극(52)은 복수개의 콘택트 홀(502)에 의해, 제2 커패시터 전극(32)에 접속되는 것이 바람직하다.
이와 같은 구성으로 함으로써, 제1 커패시터 전극(31) 및 제2 커패시터 전극(32)을 외부 단자에 배선하는 전극 경로의 저항을 저감할 수 있고, 커패시터(10)의 ESR(등가직렬 저항)을 저감할 수 있다.
절연성 레지스트막(71)은, 절연체층(42)의 표면과 측면, 절연체층(41)의 측면, 베이스 기판(20)의 표면의 일부를 덮고 있다.
제2 배선층(60)은 복수개의 제3 전극(61)과, 복수개의 제4 전극(62)을 포함한다. 제2 배선층(60)은 Ti/Cu/Ti의 3층 구조의 전극으로 이루어진다. 제1 배선층(50)은 절연성 레지스트막(71)의 표면(절연체층(42)에 접촉하는 면과 반대측의 면)에 형성되어 있다. 한편, 제2 배선층(60)의 구체적인 형상은 후술한다.
도 1, 도 2, 도 3의 (A)에 나타내는 바와 같이, 복수개의 제3 전극(61)은 절연성 레지스트막(71)에 형성된 복수개의 콘택트 홀(601)에 의해, 복수개의 제1 전극(51)에 접속되어 있다.
동일하게, 도 1, 도 2, 도 3의 (A)에 나타내는 바와 같이, 복수개의 제4 전극(62)은 복수개의 콘택트 홀(602)에 의해, 제2 전극(52)에 접속되어 있다.
이와 같은 구성으로 함으로써, 제1 전극(51)과 제3 전극(61)의 사이, 및 제2 전극(52)과 제4 전극(62)의 사이의 저항을 저감할 수 있고, 커패시터(10)의 ESR(등가직렬 저항)을 저감할 수 있다.
절연성 레지스트막(72)은 제2 배선층(60) 및 절연성 레지스트막(71)의 표면을 덮고 있다.
외부 단자 전극(81, 82)의 각각은 Ni/Au의 2층 구조의 전극으로 이루어진다. 외부 단자 전극(81)은 절연성 레지스트막(72)에 형성된 개구(開口)에 의해 노출된 제3 전극(61)의 표면에 형성되어 있다. 외부 단자 전극(82)은 절연성 레지스트막(72)에 형성된 개구에 의해 노출된 제4 전극(62)의 표면에 형성되어 있다.
도 3의 (A)에 나타내는 바와 같이, 외부 단자 전극(81, 82)은 각각 복수개이다. 외부 단자 전극(81, 82)을 평면에서 본 면적은, 콘택트 홀(501, 502, 601, 602)을 평면에서 본 면적보다도 크다. 또한, 외부 단자 전극(81)은 제3 전극(61)의 폭에 따라 할 수 있는 한 대면적(大面積)으로 형성되어 있다. 동일하게, 외부 단자 전극(82)은 제4 전극(62)의 폭에 따라 할 수 있는 한 대면적으로 형성되어 있다. 이로써, 커패시터(10)의 ESR(등가직렬 저항)을 저감할 수 있다. 또한, 외부 단자 전극(81, 82)을 각각 복수개 배치함으로써 커패시터(10)의 ESL(등가직렬 인덕턴스)을 저감할 수 있다.
이와 같이 상술의 구성을 포함함으로써, 커패시터(10)는 박형이면서, 저 ESR 및 저 ESL을 실현할 수 있다.
한편, 외부 단자 전극(81, 82)을 각각 Cu로 작성함으로써, 열가소성 수지 등을 적층하여 이루어지는 수지 기판에 상술한 구성의 커패시터를 내장할 수 있다. 즉, 각 단자를 Cu계의 전극 재료로 구성하면 기판 측에 마련되는 Cu 등과의 접속이 가능해지고, 내장용 커패시터를 구성할 수 있다. 또한, 박막 커패시터의 외부 단자가 크므로, 기판에 내장된 뒤 외부와의 콘택트 홀을 레이저 가공하는 것이 용이해진다.
이어서, 커패시터(10)에서의 제1 배선층(50) 및 제2 배선층(60)의 구체적인 구조에 대해 설명한다.
(제1 배선층(50))
도 1, 도 3의 (B)에 나타내는 바와 같이, 제1 배선층(50)은 복수개의 제1 전극(51)과, 복수개의 제2 전극(52)을 포함한다.
복수개의 제1 전극(51)은 커패시터(10)의 모서리부에 근접하는 제1 전극(51)을 제외하고, 제1 방향을 따라 연장되는 대상 전극이다. 복수개의 제2 전극(52)은 커패시터(10)의 모서리부에 근접하는 제2 전극(52)을 제외하고, 제1 방향으로 연장되는 대상 전극이다. 제1 방향은 커패시터(10)(베이스 기판(20))의 측면을 나타내는 두 변(평면에서 봤을 때 연접하는 두 변)에 대해, 평행하지 않은 각도로 설정되어 있다.
복수개의 제1 전극(51)과 복수개의 제2 전극(52)은 커패시터(10)를 평면에서 봤을 때, 제1 방향에 직교하는 방향을 따라 교대로 배열되어 있다. 서로 이웃하는 제1 전극(51)과 제2 전극(52)의 사이에는 공극(SP5)이 마련되어 있다. 공극(SP5)의 폭은 일정하다. 제1 전극(51)과 제2 전극(52)은 반드시 교대로 배치되어 있지 않아도 되고, 제1 방향에 직교하는 방향을 따라 나란히 배치되어 있으면 된다.
한편, 대상 전극이란 길게 연장되는 형상이고, 이 연장되는 방향에 대해 직교하는 폭 방향으로 소정의 길이(소정의 폭)를 가지는 전극이며, 선상(線狀) 전극과 같이 폭이 지극히 짧은 것과는 다르다. 구체적으로, 대상 전극으로 이루어지는 제1 전극(51)의 전극 폭 및 제2 전극(52)의 전극 폭은 공극(SP5)의 폭보다도 크다.
커패시터(10)의 모서리부에 근접하는 제1 전극(51) 및 제2 전극(52)은 본 실시형태에서는 평면에서 봤을 때 삼각형이지만, 이 형상은 커패시터(10)를 평면에서 본 형상의 모서리부의 형상에 기초하여 적당히 설정하면 된다.
이와 같은 구성에 의해, 베이스 기판(20)의 표면측에는 베이스 기판(20)의 면적과 동일한 면적의 영역에, 제1 방향으로 연장되는 대상 전극이 제1 방향에 직교하는 방향을 따라 배치된다.
또한, 도 1, 도 3의 (B)에 나타내는 바와 같이, 공극(SP5)의 폭을 전극 폭보다도 대폭으로 작게 한다. 이로써, 베이스 기판(20)의 면적과 거의 동일한 면적에, 제1 배선층(50)의 전극이 형성되는 구성을 실현할 수 있다.
(제2 배선층(60))
도 1, 도 3의 (A)에 나타내는 바와 같이, 제2 배선층(60)은 복수개의 제3 전극(61)과, 복수개의 제4 전극(62)을 포함한다.
복수개의 제3 전극(61)은 커패시터(10)의 모서리부에 근접하는 제3 전극(61)을 제외하고, 제2 방향을 따라 연장되는 대상 전극이다. 복수개의 제4 전극(62)은 커패시터(10)의 모서리부에 근접하는 제4 전극(62)을 제외하고, 제2 방향으로 연장되는 대상 전극이다. 제2 방향은 커패시터(10)(베이스 기판(20))의 측면을 나타내는 두 변(평면에서 봤을 때의 연접하는 두 변)에 대해, 평행하지 않은 각도로 설정되어 있다.
복수개의 제3 전극(61)과 복수개의 제4 전극(62)은 커패시터(10)를 평면에서 봤을 때, 제2 방향에 직교하는 방향을 따라 교대로 배열되어 있다. 서로 이웃하는 제3 전극(61)과 제4 전극(62)의 사이에는, 공극(SP6)이 마련되어 있다. 공극(SP6)의 폭은 일정하다. 대상 전극으로 이루어지는 제3 전극(61)의 전극 폭 및 제4 전극(62)의 전극 폭은, 공극(SP6)의 폭보다도 크다. 제3 전극(61)과 제4 전극(62)은 반드시 교대로 배치되어 있지 않아도 되고, 제2 방향에 직교하는 방향을 따라 나란히 배치되어 있으면 된다.
커패시터(10)의 모서리부에 근접하는 제3 전극(61) 및 제4 전극(62)은 본 실시형태에서는 평면에서 봤을 때 삼각형이지만, 이 형상은 커패시터(10)를 평면에서 본 형상의 모서리부의 형상에 기초하여 적당히 설정하면 된다.
이와 같은 구성에 의해, 베이스 기판(20)의 표면 측에는 베이스 기판(20)의 면적과 동일한 면적의 영역에, 제2 방향으로 연장되는 대상 전극이 제2 방향에 직교하는 방향을 따라 배치된다.
또한, 도 1, 도 3의 (B)에 나타내는 바와 같이, 공극(SP6)의 폭을 전극 폭보다도 대폭으로 작게 한다. 이로써, 베이스 기판(20)의 면적과 거의 동일한 면적에 제2 배선층(60)의 전극이 형성되는 구성을 실현할 수 있다.
그리고, 제1 방향과 제2 방향은 교차하고 있고, 제1 방향과 제2 방향의 교차각은 90°±45° 정도인 것이 바람직하다.
이와 같은 구성에 의해, 제1 배선층(50)을 구성하는 복수개의 제1 전극(51) 및 복수개의 제2 전극(52)과, 제2 배선층(60)을 구성하는 복수개의 제3 전극(61) 및 복수개의 제4 전극(62)은 커패시터(10)(베이스 기판(20))를 평면에서 봤을 때 교차한다. 즉, 베이스 기판(20)에서의 갈라짐이 발생하기 쉬운 면에 대해, 복수개의 대상 전극이 교차하여 배치된다. 따라서, 제1 배선층(50)을 구성하는 복수개의 제1 전극(51) 및 복수개의 제2 전극(52)과, 제2 배선층(60)을 구성하는 복수개의 제3 전극(61) 및 복수개의 제4 전극(62)은 베이스 기판(20)의 크랙이 진전되는 것을 억제하고, 갈라짐에 대한 보강 부재로서 기능한다.
따라서, 베이스 기판(20)의 갈라짐을 억제할 수 있다. 특히, 커패시터(10)의 박형화의 경우 상술한 바와 같이, 베이스 기판(20)의 박형화가 진행되기 위해 본원의 구성을 이용함으로써, 베이스 기판(20)의 갈라짐을 효과적으로 억제할 수 있다. 즉, 박형임에도 불구하고 항절 강도(抗折强度)가 높은 커패시터(10)를 실현할 수 있다.
이로써, 신뢰성이 높은 박형의 커패시터(10)를 실현할 수 있다. 특히, 본 실시형태에서는 저 ESR, 저 ESL을 실현하는 구조와, 신뢰성이 높게 되는 구조를 다른 부재에서 실현하는 것이 아니라, 어느 것에도 작용하는 제1 배선층(50)과 제2 배선층(60)의 전극을 이용한다. 따라서, 신뢰성이 높고, 저 ESR, 저 ESL에서 박형의 커패시터(10)를 보다 효율적으로 실현할 수 있다.
또한, 커패시터(10)에서는 제1 전극(51), 제2 전극(52), 제3 전극(61), 및 제4 전극(62)에 대상 전극을 이용함으로써, 금속의 강성, 연장성을 이용할 수 있고, 베이스 기판(20)의 갈라짐을 보다 효과적으로 억제할 수 있다. 또한, 제1 전극(51), 제2 전극(52), 제3 전극(61), 및 제4 전극(62)이 복수개인 것에 의해, 보강 효과가 증가한다. 또한, 베이스 기판(20)을 평면에서 봤을 때 거의 전체면에 걸치는 형상에서, 제1 전극(51), 제2 전극(52), 제3 전극(61), 및 제4 전극(62)이 배치됨으로써, 베이스 기판(20) 내의 위치와 관계없이 전체면에서 갈라짐이 억제된다.
이와 같은 구성으로 이루어지는 커패시터(10)는, 박막 형성 프로세스를 이용하고, 다음에 나타내는 제조 방법에 의해 제조된다.
(1) 베이스 기판(20)을 준비한다. 베이스 기판(20)은 반도체 기판 또는 절연성 기판이다.
(2) 베이스 기판(20)의 표면에 커패시터층(30)을 형성한다. 유전체층(33)은 BST막이고, 스핀 코트와 소성에 의해 형성된다. 제1 커패시터 전극(31) 및 제2 커패시터 전극(32)은 Pt 전극이고, 스퍼터링법에 의해 성막된다.
(3) 베이스 기판(20)의 표면측에 절연체층(41)을 형성한다. 절연체층(41)은 SiO2 등의 무기 절연체이고, CVD법이나 스퍼터링법에 의해 형성된다.
(4) 절연체층(41)의 표면에 절연체층(42)을 형성한다. 절연체층(42)은 PBO 등의 유기 절연체이고, 도포와 소성에 의해 형성된다.
(5) 절연체층(41, 42)에, 콘택트 홀(501, 502)을 위한 개구를 형성한다. 콘택트 홀(501, 502)을 위한 개구는 유도 결합형 플라즈마 반응성 이온 에칭(ICP-RIE) 등에 의해 형성된다.
(6) 절연체층(42)의 표면에 제1 전극(51), 제2 전극(52)을 형성하고, 개구에 콘택트 홀(501, 502)을 형성한다. 제1 전극(51), 제2 전극(52) 및 콘택트 홀(501, 502)은 Ti/Cu/Ti의 전극막이고, 스퍼터링법에 의해 성막된다. 보다 구체적으로는, 제1 전극(51) 및 제2 전극(52)의 전극 폭은 절연체층(42)의 표면에 형성된 전극막을 패터닝 처리함으로써 형성된다.
(7) 제1 전극(51), 제2 전극(52)을 포함하는 절연체층(42)의 표면, 절연체층(42)의 측면, 절연체층(41)의 측면, 및 베이스 기판(20)의 표면의 일부에 절연성 레지스트막(71)을 형성한다. 절연성 레지스트막(71)은 이른바 솔더 레지스트막이고, 도포와 소성에 의해 형성된다.
(8) 절연성 레지스트막(71)에 콘택트 홀(601, 602)을 위한 개구를 형성한다. 콘택트 홀(601, 602)을 위한 개구는 포토리소법 등에 의해 형성된다.
(9) 절연성 레지스트막(71)의 표면에 제3 전극(61) 및 제4 전극을 형성하고, 개구에 콘택트 홀(601, 602)을 형성한다. 제3 전극(61), 제4 전극(62) 및 콘택트 홀(601, 602)은 Ti/Cu/Ti의 전극막이고, 스퍼터링법에 의해 성막된다. 보다 구체적으로는, 제3 전극(61) 및 제4 전극(62)의 전극 폭은 절연성 레지스트막(71)의 표면에 형성된 전극막을 패터닝 처리함으로써 형성된다.
(10) 제3 전극(61), 제4 전극(62)을 포함하는 절연성 레지스트막(71)의 표면에, 절연성 레지스트막(72)을 형성한다. 절연성 레지스트막(72)은 이른바 솔더 레지스트막이고, 도포와 소성에 의해 형성된다.
(11) 절연성 레지스트막(72)에 외부 단자 전극(81, 82)을 위한 개구를 형성한다. 외부 단자 전극(81, 82)을 위한 개구는 포토리소법 등에 의해 형성된다.
(12) 절연성 레지스트막(72)의 개구에 외부 단자 전극(81, 82)을 형성한다. 외부 단자 전극(81, 82)은 Ni/Au의 전극막이고, 도금법 등에 의해 성막된다.
(13) 이제까지의 공정에 의해, 마더 기판 상에 일괄하여 복수개의 커패시터가 형성된다. 이 후, 마더 기판의 상태로부터 복수개의 커패시터를 분할하여 개편화한다. 여기서, 제1 방향 및 제2 방향이 커패시터(10)를 평면에서 봤을 때의 연접하는 두 변에 교차함으로써, 개편화될 때에 커패시터에 생기는 응력에 의해 커패시터층이 형성된 영역이 불필요하게 갈라지는 것을 효과적으로 억제할 수 있다. 특히, 복수개의 베이스 기판을 형성하는 마더 기판이 반도체 단결정이고, 벽개면을 개편화에 이용하는 경우에 특히 유효하다.
이와 같은 제조 방법을 이용함으로써, 신뢰성이 높고 저 ESR, 저 ESL에서 박형의 커패시터(10)를, 용이하면서 확실하게 제조할 수 있다.
이어서, 본 발명의 제2 실시형태에 따른 커패시터에 대해, 도면을 참조하여 설명한다. 도 4의 (A)는 본 발명의 제2 실시형태에 따른 커패시터(10A)의 제2 배선층(60A)의 전극 패턴을 나타내는 평면도이다. 도 4의 (B)는 본 발명의 제2 실시형태에 따른 커패시터(10A)의 제1 배선층(50A)의 전극 패턴을 나타내는 평면도이다. 도 5는 본 발명의 제2 실시형태에 따른 커패시터(10A)의 개략 구성을 나타내는 단면 구성도이다. 도 4의 (A)에는 제2 배선층과 함께 외부 단자 전극도 도시하고 있고, 도 4의 (B)에는 제1 배선층과 함께 콘택트 홀도 도시하고 있다. 또한, 도 4의 (A), 도 4의 (B)에서 외부 단자 전극 및 콘택트 홀의 일부에 대해서는, 기호의 부기를 생략하고 있다. 도 5에서는 후술의 제1 커패시터 전극(31), 제2 커패시터 전극(32) 및 유전체층(33)에 대한 기호의 부기를 생략하고 있다.
본 실시형태에 따른 커패시터(10A)는, 제1 배선층(50A), 제2 배선층(60A)의 구조에서 제1 실시형태에 따른 커패시터(10)와 다르다. 또한, 커패시터(10A)는 제1 실시형태에 따른 커패시터(10)에 대해, 보강용 측면 전극(54)을 포함하는 점에서 다르다. 커패시터(10A)의 다른 구성은 커패시터(10)와 동일하고, 동일한 부분의 설명은 생략한다.
(제1 배선층(50A))
도 4의 (B)에 나타내는 바와 같이, 제1 배선층(50A)은 복수개의 제1 전극(51A), 복수개의 제2 전극(52A), 및 보강 전극(53)을 포함한다. 복수개의 제1 전극(51A), 복수개의 제2 전극(52A), 및 보강 전극(53)은 대상 전극이다.
복수개의 제1 전극(51A), 복수개의 제2 전극(52A)은 개략적으로는 제1 방향을 따라 연장되는 형상이다. 복수개의 제1 전극(51A), 복수개의 제2 전극(52A)은 제1 방향에 직교하는 방향에서 교대로 배치되어 있고, 서로 이웃하는 제1 전극(51A)과 제2 전극(52A)의 사이에는 공극(SP5A)이 마련되어 있다.
복수개의 제1 전극(51A)은 기본적인 구조로서는, 제1 실시형태에 따른 복수개의 제1 전극(51)과 동일하다. 복수개의 제1 전극(51A)은 연장되는 방향의 위치에 따라 폭이 변화되는 형상이다.
또한, 일부의 제1 전극(51A)은 연장되는 방향의 도중 위치에서 굴곡 또는 만곡되는 형상이다. 예를 들면, 연장되는 방향의 일단이 커패시터(10)의 모서리부에 근접하는 제1 전극(51A)에서는, 이 단부(端部)는 커패시터(10)의 모서리부의 형상에 따라 굴곡되고 있다.
복수개의 제2 전극(52A)은 기본적인 구조로서는 제1 실시형태에 따른 복수개의 제2 전극(52)과 동일하다. 복수개의 제2 전극(52A)은 연장되는 방향의 위치에 따라 폭이 변화되는 형상이다.
또한, 일부의 제2 전극(52A)은 연장되는 방향의 도중 위치에서 굴곡 또는 만곡되는 형상이다. 예를 들면, 연장되는 방향의 일단이 커패시터(10)의 모서리부에 근접하는 제2 전극(52A)에서는 이 단부는 커패시터(10)의 모서리부의 형상에 따라 굴곡되고 있다.
복수개의 제1 전극(51A)은 복수개의 콘택트 홀(501)에 접속되어 있고, 복수개의 제2 전극(52A)은 복수개의 콘택트 홀(502)에 접속되어 있다.
공극(SP5A)의 폭은 어느 위치에서도 동일하다. 바꿔 말하면, 공극(SP5A)의 폭이 항상 동일하게 되도록, 복수개의 제1 전극(51A) 폭의 변화 패턴과, 복수개의 제2 전극(52A) 폭의 변화 패턴은 설정되어 있다. 이 구성에 의해, 복수개의 제1 전극(51A) 폭 및 복수개의 제2 전극(52A) 폭이 연장되는 방향에 따라 변화되어도, 제1 배선층(50A)의 거의 전체면에 전극이 형성된다.
보강 전극(53)은 복수개의 제1 전극(51)과 복수개의 제2 전극(52)의 형성 영역을 둘러싸고 있고, 커패시터(10)의 네 측면에 근접하는 위치에 배치되어 있다.
(제2 배선층(60A))
도 4의 (A)에 나타내는 바와 같이, 제2 배선층(60A)은 복수개의 제3 전극(61A), 및 복수개의 제4 전극(62A)을 포함한다. 복수개의 제3 전극(61A), 및 복수개의 제4 전극(62A)은 대상 전극이다.
복수개의 제3 전극(61A), 복수개의 제4 전극(62A)은 개략적으로는 제2 방향을 따라 연장되는 형상이다. 복수개의 제3 전극(61A), 복수개의 제4 전극(62A)은 제2 방향에 직교하는 방향에서 교대로 배치되어 있고, 서로 이웃하는 제3 전극(61A)과 제4 전극(62A)의 사이에는 공극(SP6A)이 마련되어 있다.
복수개의 제3 전극(61A)은 기본적인 구조로서는, 제1 실시형태에 따른 복수개의 제3 전극(61)과 동일하다. 복수개의 제3 전극(61A)은 연장되는 방향의 위치에 따라 폭이 변화되는 형상이다.
복수개의 제4 전극(62A)은 기본적인 구조로서는, 제1 실시형태에 따른 복수개의 제4 전극(62)과 동일하다. 복수개의 제4 전극(62A)은 연장되는 방향의 위치에 따라 폭이 변화되는 형상이다.
복수개의 제3 전극(61A)은 복수개의 콘택트 홀(601)에 접속되어 있고, 복수개의 제4 전극(62A)은 복수개의 콘택트 홀(602)에 접속되어 있다.
공극(SP6A)의 폭은 어느 위치에서도 동일하다. 바꿔 말하면, 공극(SP6A)의 폭이 항상 동일하게 되도록, 복수개의 제3 전극(61A)의 폭의 변화 패턴과, 복수개의 제4 전극(62A)의 폭의 변화 패턴은 설정되어 있다. 이 구성에 의해, 복수개의 제3 전극(61A)의 폭 및 복수개의 제4 전극(62A)의 폭이 연장되는 방향에 의해 변화되어도, 제2 배선층(60A)의 거의 전체면에 전극이 형성된다.
본 실시형태의 구성을 이용해도, 제1 실시형태와 동일하게, 베이스 기판(20)의 갈라짐을 억제할 수 있다.
또한, 본 실시형태에서는 베이스 기판(20)의 네 측면을 따른 둘레 형상의 보강 전극(53)을 포함함으로써, 베이스 기판(20)의 갈라짐을 더 억제할 수 있다.
외부 단자 전극(81)은 복수개의 제3 전극(61A)에서의 폭 넓은 부분에 형성되어 있다. 외부 단자 전극(82)은 복수개의 제4 전극(62A)에서의 폭 넓은 부분에 형성되어 있다. 이 구성을 이용함으로써, 평면에서 봤을 때 외부 단자 전극(81, 82)을 거의 원형 또는 거의 정다각형으로 하는 경우에, 외부 단자 전극(81, 82)의 면적을 크게 할 수 있다. 따라서, ESR을 더 저감할 수 있다.
보강용 측면 전극(54)은 절연체층(41, 42)의 네 측면을 덮는 형상이다. 이로써, 베이스 기판(20)의 갈라짐을 더 억제할 수 있다. 또한, 제1 배선층(50A)의 보강 전극(53)과 보강용 측면 전극(54)을 접합 또는 일체화함으로써, 베이스 기판(20)의 갈라짐을 더 억제할 수 있다.
이어서, 제3 실시형태에 따른 커패시터에 대해, 도면을 참조하여 설명한다. 도 6은 본 발명의 제3 실시형태에 따른 커패시터(10B)의 개략 구성을 나타내는 분해 사시도이다. 도 7은 본 발명의 제3 실시형태에 따른 커패시터(10B)의 제1 배선층(50)의 전극 패턴을 나타내는 평면도이다. 한편, 도 6에서는 절연성 레지스트막의 도시를 생략하고 있다. 또한, 도 7에서는 외부 단자 전극의 도시를, 및 일부의 콘택트 홀(501, 502)의 기호의 부기를 생략하고 있다.
도 6, 도 7에 나타내는 바와 같이, 본 실시형태에 따른 커패시터(10B)는 제1 실시형태에 따른 커패시터(10)에 비해, 베이스 기판(20)이 반도체 단결정 기판이고, 제2 배선층(60)을 생략한 점에서 다르다. 커패시터(10B)의 다른 구성은 커패시터(10)와 동일하고, 동일한 부분의 설명은 생략한다.
베이스 기판(20)은 Si 등의 반도체 단결정 기판이다. 이 때문에, 베이스 기판(20)은 도 7의 이점쇄선에 나타내는 바와 같은 벽개면을 가진다. 벽개면은 반도체 단결정 기판에 크랙이 생겼을 때에, 상기 크랙이 가장 진행되기 쉬운 면이고, 반도체 단결정의 결정 구조에 의존한다. 따라서, 벽개면은 베이스 기판(20)을 형성하는 반도체 단결정의 재질 및 결정 구조에 의해 고유한 것이다. 이하, 이 벽개면에 평행한 방향을, 벽개 방향으로 한다.
제1 실시형태에 나타낸 바와 같이, 제1 배선층(50)의 복수개의 제1 전극(51) 및 복수개의 제2 전극(52)은 제1 방향으로 연장되는 대상 전극이고, 제1 방향은 벽개 방향에 교차한다. 이 때, 제1 방향과 벽개 방향의 교차 각은 45°±30° 정도인 것이 바람직하고, 45°인 것이 보다 바람직하다.
이와 같은 구성에 의해, 반도체 단결정 기판에서 특히 생기기 쉬운 벽개면에 의한 갈라짐을, 대상 전극인 복수개의 제1 전극(51) 및 복수개의 제2 전극(52)에 의해 억제할 수 있다. 즉, 베이스 기판(20)의 갈라짐을 효과적으로 억제할 수 있다.
한편, 이 구성에서는 도 6에 나타내는 바와 같이, 복수개의 제1 전극(51)에 복수개의 외부 단자 전극(81)을 형성하고, 복수개의 제2 전극(52)에 복수개의 외부 단자 전극(82)을 형성함으로써, 커패시터(10B)는 커패시터(10)와 동일하게 저 ESR, 저 ESL을 실현할 수 있다.
한편, 본 실시형태의 설명에서는, 제1 실시형태에 따른 커패시터(10)에서의 제2 배선층(60)을 생략하고, 제1 배선층(50)을 이용하는 양태를 나타냈지만, 제1 배선층(50)을 생략하고, 제2 배선층(60)을 이용하는 양태로서도 된다. 이 경우, 제2 배선층(60)을 구성하는 복수개의 제3 전극(61) 및 복수개의 제4 전극(62)의 연장되는 제2 방향이 벽개 방향에 교차하면 된다.
또한, 제3 실시형태에 따른 커패시터(10B)에, 제2 실시형태에 따른 커패시터(10A)의 제1 배선층(50A) 또는 제2 배선층(60A)의 구성을 적용해도 된다.
또한, 제1 실시형태에 따른 커패시터(10)에서, 베이스 기판(20)을 반도체 단결정 기판으로 한 경우에는, 제1 방향과 제2 방향의 양쪽이 벽개 방향에 교차하면 된다.
또한, 본 실시형태의 구성은 커패시턴스가 가변이 아닌 커패시터를 나타냈지만, 커패시턴스가 가변의 커패시터에 적용될 수 있다. 게다가, 본 실시형태의 구성은 인덕턴스 소자, 저항 소자 등의 수동 소자, 다이오드, 트랜지스터 등의 능동 소자가 커패시터와 함께 베이스 기판에 형성된 복합 전자 디바이스에도 적용될 수 있다.
또한, 본 실시형태의 구성에서는 커패시터층(30)에서 제1 커패시터 전극(31), 유전체층(33), 및 제2 커패시터 전극(32)을 복수층 포함하는 구성을 나타냈지만, 적어도 한 쌍의 제1 커패시터 전극(31) 및 제2 커패시터 전극(32)과, 이들에 끼인 유전체층(33)을 포함하고 있으면 된다. 단, 복수층화함으로써 커패시턴스를 크게 할 수 있다.
또한, 본 실시형태의 구성에서는 커패시터층(30)의 유전체층(33)의 BST 소결체를 이용했지만, 다른 유전체 재료이어도 된다. 그러나, BST 소결체는 비 유전율이 높고, 원하는 커패시턴스를 얻기 위한 커패시터층(30)의 두께를 얇게할 수 있다. 즉, 커패시터를 더 박형화할 수 있고 유효하다. 그리고, 이와 같은 가일층의 박형화의 경우에, 본원 발명의 구성은 보다 유효하다.
또한, 본 실시형태의 구성에 나타낸 외부 단자 전극 수, 콘택트홀 수 등은, 이에 한하는 것이 아니라, 필요로 되는 ESR, ESL의 특성 등에 따라 적당히 설정하면 된다. 또한, 제1 배선층을 구성하는 제1 전극의 수 및 제2 전극의 수, 제2 배선층을 구성하는 제3 전극의 수 및 제4 전극의 수도 필요로 되는 ESR, ESL의 특성과, 갈라짐에 대한 필요 강도 등에 따라 적당히 설정하면 된다.
또한, 커패시터를 평면에서 본 형상, 즉 베이스 기판의 형상은 직사각형에 한하는 것이 아니라, 적당히 설정하면 된다.
10, 10A, 10B: 커패시터 20: 베이스 기판
30: 커패시터층 31: 제1 커패시터 전극
32: 제2 커패시터 전극 33: 유전체층
41, 42: 절연체층 50, 50A: 제1 배선층
51, 51A: 제1 전극 52, 52A: 제2 전극
53: 보강 전극 54: 보강용 측면 전극
60, 60A: 제2 배선층 61, 61A: 제3 전극
62, 62A: 제4 전극 71, 72: 절연성 레지스트막
81, 82: 외부 단자 전극 501, 502, 601, 602: 콘택트 홀
SP5, SP5A, SP6, SP6A: 공극

Claims (10)

  1. 베이스 기판과,
    상기 베이스 기판에 마련되며, 제1 커패시터 전극과 제2 커패시터 전극이 서로 대향(對向)하여 배치된 커패시터층과,
    상기 커패시터층을 기준으로 상기 베이스 기판 측과 반대측에 형성된 제1 배선층과,
    상기 제1 배선층을 기준으로 상기 커패시터층 측과 반대측에 형성된 제2 배선층을 포함하고,
    상기 제1 배선층은 상기 제1 커패시터 전극에 접속하는 복수개의 제1 전극과, 상기 제2 커패시터 전극에 접속하는 복수개의 제2 전극을 포함하며,
    상기 제2 배선층은 상기 복수개의 제1 전극에 접속하는 복수개의 제3 전극과, 상기 복수개의 제2 전극에 접속하는 복수개의 제4 전극을 포함하고,
    상기 복수개의 제1 전극, 상기 복수개의 제2 전극, 상기 복수개의 제3 전극, 및 상기 복수개의 제4 전극은 각각 소정 폭을 가지는 대상(帶狀) 전극이며,
    상기 복수개의 제1 전극과 상기 복수개의 제2 전극은 제1 방향을 따라 연장되면서, 상기 제1 방향에 직교하는 방향으로 나란히 배치되어 있고,
    상기 복수개의 제3 전극과 상기 복수개의 제4 전극은 상기 제1 방향에 교차하는 제2 방향을 따라 연장되면서, 상기 제2 방향에 직교하는 방향으로 나란히 배치되어 있는 커패시터.
  2. 제1항에 있어서,
    상기 제1 전극의 폭 및 상기 제2 전극의 폭은 서로 이웃하는 상기 제1 전극과 상기 제2 전극 사이의 거리보다도 넓고,
    상기 제3 전극의 폭 및 상기 제4 전극의 폭은 서로 이웃하는 상기 제3 전극과 상기 제4 전극 사이의 거리보다도 넓은 커패시터.
  3. 제2항에 있어서,
    상기 제3 전극의 폭 및 상기 제4 전극의 폭은 일정하지 않고,
    서로 이웃하는 상기 제3 전극과 상기 제4 전극 사이의 거리는 일정한 커패시터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수개의 제1 전극 중 적어도 하나는 상기 제1 커패시터 전극에 복수개 부분에서 접속되어 있고,
    상기 복수개의 제2 전극 중 적어도 하나는 상기 제2 커패시터 전극에 복수개 부분에서 접속되어 있는 커패시터.
  5. 제1항에 있어서,
    상기 복수개의 제3 전극 중 적어도 하나는 상기 복수개의 제1 전극에 복수개 부분에서 접속되어 있고,
    상기 복수개의 제4 전극 중 적어도 하나는 상기 복수개의 제2 전극에 복수개 부분에서 접속되어 있는 커패시터.
  6. 단결정체로 이루어지는 베이스 기판과,
    상기 베이스 기판에 마련되며, 제1 커패시터 전극과 제2 커패시터 전극이 서로 대향하여 배치된 커패시터층과,
    상기 커패시터층에서의 상기 베이스 기판과 반대측에 형성된 제1 배선층을 포함하고,
    상기 제1 배선층은 상기 제1 커패시터 전극에 접속하는 복수개의 제1 전극과, 상기 제2 커패시터 전극에 접속하는 복수개의 제2 전극을 포함하고,
    상기 복수개의 제1 전극과 상기 복수개의 제2 전극은 제1 방향을 따라 연장되면서, 상기 제1 방향에 직교하는 방향으로 나란히 배치되어 있으며,
    상기 제1 방향은 상기 단결정체의 벽개면에 평행한 벽개 방향과 교차하고 있는 커패시터.
  7. 제6항에 있어서,
    상기 제1 전극의 폭 및 상기 제2 전극의 폭은 서로 이웃하는 상기 제1 전극과 상기 제2 전극의 간격보다도 넓은 커패시터.
  8. 제7항에 있어서,
    상기 제1 전극의 폭 및 상기 제2 전극의 폭은 일정하지 않고,
    서로 이웃하는 상기 제1 전극과 상기 제2 전극 사이의 거리는 일정한 커패시터.
  9. 제8항에 있어서,
    상기 복수개의 제1 전극 중 적어도 하나는 상기 제1 커패시터 전극에 복수개 부분에서 접속되어 있고,
    상기 복수개의 제2 전극 중 적어도 하나는 상기 제2 커패시터 전극에 복수개 부분에서 접속되어 있는 커패시터.
  10. 제1항 또는 제6항에 있어서,
    상기 베이스 기판은 평면에서 봤을 때 직사각형이고,
    상기 제1 방향은 상기 베이스 기판의 연접(連接)하는 두 변(邊)과 교차하고 있는 커패시터.
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