JP6369665B1 - キャパシタ - Google Patents

Abstract

信頼性の高い薄膜のキャパシタを実現する。キャパシタ（１０）は、ベース基板（２０）、キャパシタ層（３０）、第１配線層（５０）、および、第２配線層（６０）を備える。第１配線層（５０）は、複数の第１電極（５１）と複数の第２電極（５２）と備える。第２配線層（６０）は、複数の第３電極（６１）と複数の第４電極（６２）とを備える。第１電極（５１）、第２電極（５２）、第３電極（６１）、および、第４電極（６２）は、帯状電極である。複数の第１電極（５１）と複数の第２電極（５２）は、第１方向に沿って延び、該第１方向に直交する方向に交互に配置されている。複数の第３電極（６１）と複数の第４電極（６２）は、第１方向に交差する第２方向に沿って延び、該第２方向に直交する方向に交互に配置されている。

Description

本発明は、ベース基板に対して薄膜形成プロセスを用いて電極および誘電体層を形成した構成を備えるキャパシタに関する。

特許文献１には、薄膜形成プロセスを用いたキャパシタが記載されている。特許文献１のキャパシタは、半導体基板とキャパシタ層とを備える。キャパシタ層は、半導体基板の表面に形成されており、下部電極、誘電体層、および上部電極が順に積層されてなる。

キャパシタ層の表面は、無機絶縁層によって覆われている。外部への接続部は、無機絶縁層の表面に形成されており、無機絶縁層に形成されたコンタクトホールによって、上部電極および下部電極の接続されている。

国際公開第２００７／０４６１７３号パンフレット

現在、キャパシタのさらなる薄型化が進んでいる。上述の従来の構成からなるキャパシタの場合、キャパシタンスを変化させないで薄型化を実現するために、キャパシタの薄型化は、基板の薄型化によって実現されることが一般的である。

しかしながら、基板を薄型化することによって、基板の強度が低下してしまう。このため、落下等の衝撃に対する十分な信頼性を確保することが容易ではない。

したがって、本発明の目的は、薄型化が進んでも、信頼性の高いキャパシタを提供することにある。

この発明のキャパシタは、ベース基板、キャパシタ層、第１配線層、および、第２配線層を備える。キャパシタ層は、ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されている。第１配線層は、キャパシタ層を基準にベース基板側と反対側に形成されている。第２配線層は、第１配線層を基準にキャパシタ層側と反対側に形成されている。

第１配線層は、第１キャパシタ電極に接続する複数の第１電極と、第２キャパシタ電極に接続する複数の第２電極と、備える。第２配線層は、複数の第１電極に接続する複数の第３電極と、複数の第２電極に接続する複数の第４電極とを備える。複数の第１電極、複数の第２電極、複数の第３電極、および、複数の第４電極は、それぞれ所定幅を有する帯状電極である。複数の第１電極と複数の第２電極は、第１方向に沿って延び、且つ、該第１方向に直交する方向に並んで配置されている。複数の第３電極と複数の第４電極は、第１方向に交差する第２方向に沿って延び、且つ、該第２方向に直交する方向に並んで配置されている。

この構成では、複数の第１電極および複数の第２電極からなる第１配線層の複数の帯状電極と、複数の第３電極および複数の第４電極からなる第２配線層の複数の帯状電極とが、交差して配置される。これにより、第１配線層と第２配線層とは、ベース基板の割れ（特に、縦方向（表面に直交する方向）に進展する割れ）に対する補強材として機能する。

また、この発明のキャパシタでは、次の構成であることが好ましい。第１電極の幅および第２電極の幅は、隣り合う第１電極と第２電極との間の距離よりも広い。第３電極の幅および第４電極の幅は、隣り合う第３電極と第４電極との間の距離よりも広い。

この構成では、補強される面積が広くなり、補強効果が向上する。

また、この発明のキャパシタでは、次の構成であることが好ましい。第３電極の幅および第４電極の幅は、一定でなく、隣り合う第３電極と第４電極との間の距離とは、一定である。

この構成では、補強される面積が小さくなることを抑制しながら、第３電極と第４電極とに、部分的な面積が大きな領域が形成される。この領域を外部接続端子に用いることで、外部接続端子の面積が大きくなる。

また、この発明のキャパシタでは、次の構成であることが好ましい。複数の第１電極の少なくとも１つは、第１キャパシタ電極に複数箇所で接続されており、複数の第２電極の少なくとも１つは、第２キャパシタ電極に複数箇所で接続されている。

この構成では、キャパシタ層が外部接続端子に対して並列に複数形路で配線され、配線の抵抗が低くなる。すなわち、キャパシタを低ＥＳＲ化できる。

また、この発明のキャパシタでは、次の構成であることが好ましい。複数の第３電極の少なくとも１つは、複数の第１電極に複数箇所で接続されている。複数の第４電極の少なくとも１つは、複数の第２電極に複数箇所で接続されている。

この構成では、配線の抵抗がさらに低くなる。すなわち、キャパシタを低ＥＳＲ化できる。

また、この発明のキャパシタは、単結晶体からなるベース基板、キャパシタ層、第１配線層を備える。キャパシタ層は、ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されている。第１配線層は、キャパシタ層おけるベース基板と反対側に形成されている。

第１配線層は、第１キャパシタ電極に接続する複数の第１電極と、第２キャパシタ電極に接続する複数の第２電極と、を備える。複数の第１電極と複数の第２電極は、第１方向に沿って延び、該第１方向に直交する方向に交互に配置されている。第１方向は、単結晶体のへき開面に平行なへき開方向と交差している。

この構成では、複数の第１電極および複数の第２電極からなる第１配線層の複数の帯状電極とへき開方向とが交差する。これにより、第１配線層は、ベース基板のへき開方向に沿った割れに対する補強材として機能する。

また、この発明のキャパシタでは、第１電極の幅および第２電極の幅は、隣り合う第１電極と第２電極との間隔よりも広いことが好ましい。

この構成では、補強される面積が広くなり、補強効果が向上する。

また、この発明のキャパシタでは、第１電極の幅および第２電極の幅は、一定でなく、隣り合う第１電極と第２電極との間の距離は、一定であることが好ましい。

この構成では、補強される面積が小さくなることを抑制しながら、第１電極と第２電極とに、部分的な面積が大きな領域が形成される。この領域を外部接続端子に用いることで、外部接続端子の面積が大きくなる。

また、この発明のキャパシタでは、複数の第１電極の少なくとも１つは、第１キャパシタ電極に複数箇所で接続されており、複数の第２電極の少なくとも１つは、第２キャパシタ電極に複数箇所で接続されていることが好ましい。

この構成では、キャパシタ層が外部接続端子に対して並列に複数形路で配線され、配線の抵抗が低くなる。すなわち、キャパシタを低ＥＳＲ化できる。

また、この発明のキャパシタでは、ベース基板は、平面視して矩形であり、第１方向は、ベース基板の連接する２辺と交差しているとよい。

この構成では、複数のキャパシタが形成されたマザー基板の状態から、キャパシタを個片化する際に生じる応力よって生じるキャパシタ層が形成された領域の割れが効果的に抑制される。

この発明によれば、信頼性が高く薄型のキャパシタを実現できる。

本発明の第１の実施形態に係るキャパシタの概略構成を示す分解斜視図である。 本発明の第１の実施形態に係るキャパシタの概略構成を示す断面構成図である。 （Ａ）は、本発明の第１の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図であり、（Ｂ）は、本発明の第１の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。 （Ａ）は、本発明の第２の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図であり、（Ｂ）は、本発明の第２の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。 本発明の第２の実施形態に係るキャパシタの概略構成を示す断面構成図である。 本発明の第３の実施形態に係るキャパシタの概略構成を示す分解斜視図である。 本発明の第３の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。

本発明の第１の実施形態に係るキャパシタについて、図を参照して説明する。図１は、本発明の第１の実施形態に係るキャパシタの概略構成を示す分解斜視図である。図２は、本発明の第１の実施形態に係るキャパシタの概略構成を示す断面構成図である。図３（Ａ）は、本発明の第１の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図である。図３（Ｂ）は、本発明の第１の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。なお、図１では、後述の絶縁性レジスト膜７１、７２の図示を省略している。図２では、本実施形態に係るキャパシタの特徴を分かり易く図示するために概略的な構成を示しており、後述の第１キャパシタ電極３１、第２キャパシタ電極３２および誘電体層３３に対する記号の付記を省略している。図３（Ａ）には、第２配線層とともに外部端子電極も図示しており、図３（Ｂ）には、第１配線層とともにコンタクトホールも図示している。

図１、図２に示すように、キャパシタ１０は、ベース基板２０、キャパシタ層３０、絶縁体層４１、４２、第１配線層５０、第２配線層６０、絶縁性レジスト膜７１、７２、および、外部端子電極８１、８２を備える。キャパシタ１０はいわゆる薄膜キャパシタであって、ベース基板の上に薄膜プロセスによってキャパシタ層や各配線層を形成したものである。

ベース基板２０は、半導体基板または絶縁性基板である。例えば、ベース基板２０は、Ｓｉ等の半導体単結晶基板、または、セラミック基板、ガラス基板等の絶縁体基板からなる。但し、ベース基板２０を半導体単結晶基板（単結晶体の基板）とすることによって、基板の薄型化が容易になる。ベース基板２０は、平面視して矩形である。

キャパシタ層３０は、ベース基板２０の表面に形成されている。キャパシタ層３０は、複数の第１キャパシタ電極３１、複数の第２キャパシタ電極３２、複数の誘電体層３３を備える。第１キャパシタ電極３１および第２キャパシタ電極３２は、Ｐｔ電極膜である。誘電体層３３は、ＢＳＴ（（Ｂａ_ｘＳｒ_１−ｘ）ＴｉＯ_３）膜である。

より具体的には、キャパシタ層３０は、次の構成からなる。

ベース基板２０は、キャパシタ層３０の形成される面が（１００）であり、連接する側面の１つが例えば（１１０）である。

ベース基板２０の表面には、密着層として機能する誘電体層３３が形成されている。この密着層の表面には、第１キャパシタ電極３１、誘電体層３３、および、第２キャパシタ電極３２が順に形成されている。第１キャパシタ電極３１と第２キャパシタ電極３２とは、誘電体層３３を挟んで対向している。第２キャパシタ電極３２の表面には、さらに、誘電体層３３が形成されている。以下、この層構造が繰り返されることによって、積層方向に並ぶ複数の第１キャパシタ電極３１と複数の第２キャパシタ電極３２とがそれぞれに誘電体層３３を挟んで対向する。

絶縁体層４１は、ＳｉＯ_２等の無機絶縁性材料からなる。絶縁体層４１は、ベース基板２０の表面側の略全面を覆う形状である。この際、絶縁体層４１は、キャパシタ層３０の表面および側面を覆っている。絶縁体層４１は、耐湿性保護膜として機能する。これにより、キャパシタ層３０は、絶縁体層４１とベース基板２０とによって全面が覆われ、湿度等の外部環境から保護される。

絶縁体層４２は、ＰＢＯ（ポリベンゾオキサドール）等の有機絶縁性材料からなる。絶縁体層４２は、絶縁体層４１の表面（ベース基板２０に当接する面と反対側の面）に形成されている。

第１配線層５０は、複数の第１電極５１と、複数の第２電極５２とを備える。第１配線層５０は、Ｔｉ／Ｃｕ／Ｔｉの３層構造の電極からなる。第１配線層５０は、絶縁体層４２の表面（絶縁体層４１に当接する面と反対側の面）に形成されている。なお、第１配線層５０の具体的な形状は、後述する。

図１、図２、図３（Ｂ）に示すように、複数の第１電極５１は、絶縁体層４１、４２に形成された複数のコンタクトホール５０１によって、第１キャパシタ電極３１に接続されている。この際、少なくとも１個の第１電極５１は、複数のコンタクトホール５０１によって、第１キャパシタ電極３１に接続されることが好ましい。

同様に、図１、図２、図３（Ｂ）に示すように、複数の第２電極５２は、複数のコンタクトホール５０２によって、第２キャパシタ電極３２に接続されている。この際、少なくとも１個の第２電極５２は、複数のコンタクトホール５０２によって、第２キャパシタ電極３２に接続されることが好ましい。

このような構成とすることによって、第１キャパシタ電極３１および第２キャパシタ電極３２を外部端子に配線する電極経路の抵抗を低減でき、キャパシタ１０のＥＳＲ（等価直列抵抗）を低減できる。

絶縁性レジスト膜７１は、絶縁体層４２の表面と側面、絶縁体層４１の側面、ベース基板２０の表面の一部を覆っている。

第２配線層６０は、複数の第３電極６１と、複数の第４電極６２とを備える。第２配線層６０は、Ｔｉ／Ｃｕ／Ｔｉの３層構造の電極からなる。第１配線層５０は、絶縁性レジスト膜７１の表面（絶縁体層４２に当接する面と反対側の面）に形成されている。なお、第２配線層６０の具体的な形状は、後述する。

図１、図２、図３（Ａ）に示すように、複数の第３電極６１は、絶縁性レジスト膜７１に形成された複数のコンタクトホール６０１によって、複数の第１電極５１に接続されている。

同様に、図１、図２、図３（Ａ）に示すように、複数の第４電極６２は、複数のコンタクトホール６０２によって、第２電極５２に接続されている。

このような構成とすることによって、第１電極５１と第３電極６１との間、および、第２電極５２と第４電極６２との間の抵抗を低減でき、キャパシタ１０のＥＳＲ（等価直列抵抗）を低減できる。

絶縁性レジスト膜７２は、第２配線層６０および絶縁性レジスト膜７１の表面を覆っている。

外部端子電極８１、８２のそれぞれは、Ｎｉ／Ａｕの２層構造の電極からなる。外部端子電極８１は、絶縁性レジスト膜７２に形成された開口によって露出した第３電極６１の表面に形成されている。外部端子電極８２は、絶縁性レジスト膜７２に形成された開口によって露出した第４電極６２の表面に形成されている。

図３（Ａ）に示すように、外部端子電極８１、８２は、それぞれ複数である。外部端子電極８１、８２を平面視した面積は、コンタクトホール５０１、５０２、６０１、６０２を平面視した面積よりも大きい。さらに、外部端子電極８１は、第３電極６１の幅に応じてできる限り大面積で形成されている。同様に、外部端子電極８２は、第４電極６２の幅に応じてできる限り大面積で形成されている。これにより、キャパシタ１０のＥＳＲ（等価直列抵抗）を低減できる。また、外部端子電極８１、８２をそれぞれ複数配置することによりキャパシタの１０のＥＳＬ（等価直列インダクタンス）を低減できる。

このように、上述の構成を備えることによって、キャパシタ１０は、薄型で、且つ、低ＥＳＲおよび低ＥＳＬを実現できる。

なお、外部端子電極８１、８２をそれぞれＣｕで作成することで、熱可塑性樹脂等を積層してなる樹脂基板に、上述の構成のキャパシタを内蔵することができる。つまり、各端子をＣｕ系の電極材料で構成すれば、基板側に設けられるＣｕ等との接続が可能となり、内蔵用キャパシタを構成できる。また、薄膜キャパシタの外部端子が大きいことで、基板に内蔵したのち外部とのコンタクトホールをレーザー加工するのが容易になる。

次に、キャパシタ１０における第１配線層５０および第２配線層６０の具体的な構造について説明する。

（第１配線層５０）
図１、図３（Ｂ）に示すように、第１配線層５０は、複数の第１電極５１と、複数の第２電極５２とを備える。

複数の第１電極５１は、キャパシタ１０の角部に近接する第１電極５１を除いて、第１方向に沿って延びる帯状電極である。複数の第２電極５２は、キャパシタ１０の角部に近接する第２電極５２を除いて、第１方向に延びる帯状電極である。第１方向は、キャパシタ１０（ベース基板２０）の側面を示す２辺（平面視した際の連接する２辺）に対して、平行でない角度に設定されている。

複数の第１電極５１と複数の第２電極５２は、キャパシタ１０を平面視して、第１方向に直交する方向に沿って、交互に配列されている。隣り合う第１電極５１と第２電極５２との間には、空隙ＳＰ５が設けられている。空隙ＳＰ５の幅は一定である。第１電極５１と第２電極５２とは、必ずしも交互に配置されていなくてもよく、第１方向に直交する方向に沿って並んで配置されていればよい。

なお、帯状電極とは、長く延びる形状であり、この延びる方向に対して直交する幅方向に所定の長さ（所定の幅）を有する電極であり、線状電極のように幅が極短いものとは異なる。具体的に、帯状電極からなる第１電極５１の電極幅および第２電極５２の電極幅は、空隙ＳＰ５の幅よりも大きい。

キャパシタ１０の角部に近接する第１電極５１および第２電極５２は、本実施形態では、平面視して三角形であるが、この形状は、キャパシタ１０を平面視した形状の角部の形状に基づいて適宜設定すればよい。

このような構成によって、ベース基板２０の表面側には、ベース基板２０の面積と同じ面積の領域に、第１方向に延びる帯状電極が第１方向に直交する方向に沿って配置される。

さらに、図１、図３（Ｂ）に示すように、空隙ＳＰ５の幅を、電極幅よりも大幅に小さくする。これにより、ベース基板２０の面積と略同じ面積に、第１配線層５０の電極が形成される構成を実現できる。

（第２配線層６０）
図１、図３（Ａ）に示すように、第２配線層６０は、複数の第３電極６１と、複数の第４電極６２とを備える。

複数の第３電極６１は、キャパシタ１０の角部に近接する第３電極６１を除いて、第２方向に沿って延びる帯状電極である。複数の第４電極６２は、キャパシタ１０の角部に近接する第４電極６２を除いて、第２方向に延びる帯状電極である。第２方向は、キャパシタ１０（ベース基板２０）の側面を示す２辺（平面視した際の連接する２辺）に対して、平行でない角度に設定されている。

複数の第３電極６１と複数の第４電極６２は、キャパシタ１０を平面視して、第２方向に直交する方向に沿って、交互に配列されている。隣り合う第３電極６１と第４電極６２との間には、空隙ＳＰ６が設けられている。空隙ＳＰ６の幅は一定である。帯状電極からなる第３電極６１の電極幅および第４電極６２の電極幅は、空隙ＳＰ６の幅よりも大きい。第３電極６１と第４電極６２とは、必ずしも交互に配置されていなくてもよく、第２方向に直交する方向に沿って並んで配置されていればよい。

キャパシタ１０の角部に近接する第３電極６１および第４電極６２は、本実施形態では、平面視して三角形であるが、この形状は、キャパシタ１０を平面視した形状の角部の形状に基づいて適宜設定すればよい。

このような構成によって、ベース基板２０の表面側には、ベース基板２０の面積と同じ面積の領域に、第２方向に延びる帯状電極が第２方向に直交する方向に沿って配置される。

さらに、図１、図３（Ｂ）に示すように、空隙ＳＰ６の幅を、電極幅よりも大幅に小さくする。これにより、ベース基板２０の面積と略同じ面積に、第２配線層６０の電極が形成される構成を実現できる。

そして、第１方向と第２方向とは交差しており、第１方向と第２方向との交差角は、９０°±４５°程度あることが好ましい。

このような構成によって、第１配線層５０を構成する複数の第１電極５１および複数の第２電極５２と、第２配線層６０を構成する複数の第３電極６１および複数の第４電極６２とは、キャパシタ１０（ベース基板２０）を平面視して交差する。すなわち、ベース基板２０における割れが発生しやすい面に対して、複数の帯状電極が交差して配置される。したがって、第１配線層５０を構成する複数の第１電極５１および複数の第２電極５２と、第２配線層６０を構成する複数の第３電極６１および複数の第４電極６２とは、ベース基板２０のクラックが進展することを抑制し、割れに対する補強部材として機能する。

したがって、ベース基板２０の割れを抑制できる。特に、キャパシタ１０の薄型化の場合、上述のように、ベース基板２０の薄型化が進行するため、本願の構成を用いることによって、ベース基板２０の割れを効果的に抑制できる。すなわち、薄型であるにもかかわらず抗折強度の高いキャパシタ１０を実現できる。

これにより、信頼性が高い薄型のキャパシタ１０を実現できる。特に、本実施形態では、低ＥＳＲ、低ＥＳＬを実現する構造と、信頼性が高くする構造とを別部材で実現するのではなく、いずれにも作用する第１配線層５０と第２配線層６０の電極を用いる。したがって、信頼性が高く、低ＥＳＲ、低ＥＳＬで、薄型のキャパシタ１０を、より効率的に実現できる。

また、キャパシタ１０では、第１電極５１、第２電極５２、第３電極６１、および第４電極６２に帯状電極を用いることによって、金属の剛性、延伸性を利用でき、ベース基板２０の割れをより効果的に抑制できる。また、第１電極５１、第２電極５２、第３電極６１、および第４電極６２が複数であることによって、補強効果が増加する。さらに、ベース基板２０を平面視した略全面に亘る形状で、第１電極５１、第２電極５２、第３電極６１、および第４電極６２が配置されることによって、ベース基板２０内の位置にかかわることなく、全面で割れが抑制される。

このような構成からなるキャパシタ１０は、薄膜形成プロセスを用い、次に示す製造方法によって製造される。

（１）ベース基板２０を用意する。ベース基板２０は、半導体基板または絶縁性基板である。

（２）ベース基板２０の表面に、キャパシタ層３０を形成する。誘電体層３３は、ＢＳＴ膜であり、スピンコートと焼成とによって形成される。第１キャパシタ電極３１および第２キャパシタ電極３２は、Ｐｔ電極であり、スパッタリング法によって成膜される。

（３）ベース基板２０の表面側に、絶縁体層４１を形成する。絶縁体層４１は、ＳｉＯ_２等の無機絶縁体であり、ＣＶＤ法やスパッタリング法によって形成される。

（４）絶縁体層４１の表面に、絶縁体層４２を形成する。絶縁体層４２は、ＰＢＯ等の有機絶縁体であり、塗布と焼成によって形成される。

（５）絶縁体層４１、４２に、コンタクトホール５０１、５０２のための開口を形成する。コンタクトホール５０１、５０２のための開口は、誘導結合型プラズマ反応性エッチング（ＩＣＰ−ＲＩＥ）等によって形成される。

（６）絶縁体層４２の表面に、第１電極５１、第２電極５２を形成し、開口にコンタクトホール５０１、５０２を形成する。第１電極５１、第２電極５２およびコンタクトホール５０１、５０２は、Ｔｉ／Ｃｕ／Ｔｉの電極膜であり、スパッタリング法よって成膜される。より具体的には、第１電極５１および第２電極５２の電極幅は、絶縁体層４２の表面に形成された電極膜をパターニング処理することによって形成される。

（７）第１電極５１、第２電極５２を含む絶縁体層４２の表面、絶縁体層４２の側面、絶縁体層４１の側面、および、ベース基板２０の表面の一部に、絶縁性レジスト膜７１を形成する。絶縁性レジスト膜７１は、いわゆるソルダレジスト膜であり、塗布と焼成によって形成される。

（８）絶縁性レジスト膜７１に、コンタクトホール６０１、６０２のための開口を形成する。コンタクトホール６０１、６０２のための開口は、フォトリソ法等によって形成される。

（９）絶縁性レジスト膜７１の表面に、第３電極６１および第４電極を形成し、開口にコンタクトホール６０１、６０２を形成する。第３電極６１、第４電極６２およびコンタクトホール６０１、６０２は、Ｔｉ／Ｃｕ／Ｔｉの電極膜であり、スパッタリング法よって成膜される。より具体的には、第３電極６１および第４電極６２の電極幅は、絶縁性レジスト膜７１の表面に形成された電極膜をパターニング処理することによって形成される。

（１０）第３電極６１、第４電極６２を含む絶縁性レジスト膜７１の表面に、絶縁性レジスト膜７２を形成する。絶縁性レジスト膜７２は、いわゆるソルダレジスト膜であり、塗布と焼成によって形成される。

（１１）絶縁性レジスト膜７２に、外部端子電極８１、８２のための開口を形成する。外部端子電極８１、８２のための開口は、フォトリソ法等によって形成される。

（１２）絶縁性レジスト膜７２の開口に外部端子電極８１、８２を形成する。外部端子電極８１、８２は、Ｎｉ／Ａｕの電極膜であり、メッキ法等によって成膜される。

（１３）これまでの工程によって、マザー基板上に一括して複数のキャパシタが形成される。この後、マザー基板の状態から複数のキャパシタを分割して個片化する。ここで、第１方向および第２方向が、キャパシタ１０を平面視した際の連接する２辺に交差することによって、個片化される際にキャパシタに生じる応力よってキャパシタ層が形成された領域が不要に割れることを、効果的に抑制される。特に、複数のベース基板を形成するマザー基板が半導体単結晶であり、へき開面を個片化に利用する場合に、特に有効である。

このような製造方法を用いることによって、信頼性が高く、低ＥＳＲ、低ＥＳＬで、薄型のキャパシタ１０を、容易且つ確実に製造できる。

次に、本発明の第２の実施形態に係るキャパシタについて、図を参照して説明する。図４（Ａ）は、本発明の第２の実施形態に係るキャパシタの第２配線層の電極パターンを示す平面図である。図４（Ｂ）は、本発明の第２の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。図５は、本発明の第２の実施形態に係るキャパシタの概略構成を示す断面構成図である。図４（Ａ）には、第２配線層とともに外部端子電極も図示しており、図４（Ｂ）には、第１配線層とともにコンタクトホールも図示している。また、図４（Ａ）、図４（Ｂ）において、外部端子電極およびコンタクトホールの一部については、記号の付記を省略している。図５では、後述の第１キャパシタ電極３１、第２キャパシタ電極３２および誘電体層３３に対する記号の付記を省略している。

本実施形態に係るキャパシタ１０Ａは、第１配線層５０Ａ、第２配線層６０Ａの構造において、第１の実施形態に係るキャパシタ１０と異なる。また、キャパシタ１０Ａは、第１の実施形態に係るキャパシタ１０に対して、補強用側面電極５４を備える点で異なる。キャパシタ１０Ａの他の構成は、キャパシタ１０と同様であり、同様の箇所の説明は省略する。

（第１配線層５０Ａ）
図４（Ｂ）に示すように、第１配線層５０Ａは、複数の第１電極５１Ａ、複数の第２電極５２Ａ、および、補強電極５３を備える。複数の第１電極５１Ａ、複数の第２電極５２Ａ、および、補強電極５３は、帯状電極である。

複数の第１電極５１Ａ、複数の第２電極５２Ａは、概略的には第１方向に沿って延びる形状である。複数の第１電極５１Ａ、複数の第２電極５２Ａは、第１方向に直交する方向において、交互に配置されており、隣り合う第１電極５１Ａと第２電極５２Ａとの間には、空隙ＳＰ５Ａが設けられている。

複数の第１電極５１Ａは、基本的な構造としては、第１の実施形態に係る複数の第１電極５１と同じである。複数の第１電極５１Ａは、延びる方向の位置に応じて幅が変化する形状である。

また、一部の第１電極５１Ａは、延びる方向の途中位置で屈曲または湾曲する形状である。例えば、延びる方向の一端がキャパシタ１０の角部に近接する第１電極５１Ａでは、この端部は、キャパシタ１０の角部の形状に応じて屈曲している。

複数の第２電極５２Ａは、基本的な構造としては、第１の実施形態に係る複数の第２電極５２と同じである。複数の第２電極５２Ａは、延びる方向の位置に応じて幅が変化する形状である。

また、一部の第２電極５２Ａは、延びる方向の途中位置で屈曲または湾曲する形状である。例えば、延びる方向の一端がキャパシタ１０の角部に近接する第２電極５２Ａでは、この端部は、キャパシタ１０の角部の形状に応じて屈曲している。

複数の第１電極５１Ａは、複数のコンタクトホール５０１に接続されており、複数の第２電極５２Ａは、複数のコンタクトホール５０２に接続されている。

空隙ＳＰ５Ａの幅は、どの位置においても同じである。言い換えれば、空隙ＳＰ５Ａの幅が常に同じになるように、複数の第１電極５１Ａの幅の変化パターンと、複数の第２電極５２Ａの幅の変化パターンとは設定されている。この構成によって、複数の第１電極５１Ａの幅および複数の第２電極５２Ａの幅が延びる方向によって変化しても、第１配線層５０Ａの略全面に電極が形成される。

補強電極５３は、複数の第１電極５１と複数の第２電極５２との形成領域を囲んでおり、キャパシタ１０の四側面に近接する位置に配置されている。

（第２配線層６０Ａ）
図４（Ａ）に示すように、第２配線層６０Ａは、複数の第３電極６１Ａ、および、複数の第４電極６２Ａを備える。複数の第３電極６１Ａ、および、複数の第４電極６２Ａは、帯状電極である。

複数の第３電極６１Ａ、複数の第４電極６２Ａは、概略的には第２方向に沿って延びる形状である。複数の第３電極６１Ａ、複数の第４電極６２Ａは、第２方向に直交する方向において、交互に配置されており、隣り合う第３電極６１Ａと第４電極６２Ａとの間には、空隙ＳＰ６Ａが設けられている。

複数の第３電極６１Ａは、基本的な構造としては、第１の実施形態に係る複数の第３電極６１と同じである。複数の第３電極６１Ａは、延びる方向の位置に応じて幅が変化する形状である。

複数の第４電極６２Ａは、基本的な構造としては、第１の実施形態に係る複数の第４電極６２と同じである。複数の第４電極６２Ａは、延びる方向の位置に応じて幅が変化する形状である。

複数の第３電極６１Ａは、複数のコンタクトホール６０１に接続されており、複数の第４電極６２Ａは、複数のコンタクトホール６０２に接続されている。

空隙ＳＰ６Ａの幅は、どの位置においても同じである。言い換えれば、空隙ＳＰ６Ａの幅が常に同じになるように、複数の第３電極６１Ａの幅の変化パターンと、複数の第４電極６２Ａの幅の変化パターンとは設定されている。この構成によって、複数の第３電極６１Ａの幅および複数の第４電極６２Ａの幅が延びる方向によって変化しても、第２配線層６０Ａの略全面に電極が形成される。

本実施形態の構成を用いても、第１の実施形態と同様に、ベース基板２０の割れを抑制できる。

さらに、本実施形態では、ベース基板２０の４側面に沿った周状の補強電極５３を備えることによって、ベース基板２０の割れをさらに抑制できる。

外部端子電極８１は、複数の第３電極６１Ａにおける幅広の箇所に形成されている。外部端子電極８２は、複数の第４電極６２Ａにおける幅広の箇所に形成されている。この構成を用いることによって、平面視して外部端子電極８１、８２を略円形または略正多角形とする場合に、外部端子電極８１、８２の面積を大きくできる。したがって、ＥＳＲをさらに低減できる。

補強用側面電極５４は、絶縁体層４１、４２の四側面を覆う形状である。これにより、ベース基板２０の割れをさらに抑制できる。さらに、第１配線層５０Ａの補強電極５３と補強用側面電極５４とを接合または一体化ことによって、ベース基板２０の割れをさらに抑制できる。

次に、第３の実施形態に係るキャパシタについて、図を参照して説明する。図６は、本発明の第３の実施形態に係るキャパシタの概略構成を示す分解斜視図である。図７は、本発明の第３の実施形態に係るキャパシタの第１配線層の電極パターンを示す平面図である。なお、図６では、絶縁性レジスト膜の図示を省略している。また、図７では、外部端子電極の図示を、および、一部のコンタクトホール５０１、５０２の記号の付記を省略している。

図６、図７に示すように、本実施形態に係るキャパシタ１０Ｂは、第１の実施形態に係るキャパシタ１０に対して、ベース基板２０が半導体単結晶基板であり、第２配線層６０を省略した点で異なる。キャパシタ１０Ｂの他の構成は、キャパシタ１０と同様であり、同様の箇所の説明は省略する。

ベース基板２０は、Ｓｉ等の半導体単結晶基板である。このため、ベース基板２０は、図７の二点鎖線に示すようなへき開面を有する。へき開面は、半導体単結晶基板にクラックが生じたときに、当該クラックが最も進行し易い面であり、半導体単結晶の結晶構造に依存する。したがって、へき開面は、ベース基板２０を形成する半導体単結晶の材質および結晶構造によって固有のものである。以下、このへき開面に平行な方向を、へき開方向とする。

第１の実施形態に示したように、第１配線層５０の複数の第１電極５１および複数の第２電極５２は第１方向に延びる帯状電極であり、第１方向は、へき開方向に交差する。この際、第１方向とへき開方向との交差角は、４５°±３０°程度であることが好ましく、４５°であることがより好ましい。

このような構成によって、半導体単結晶基板において特に生じ易いへき開面による割れを、帯状電極である複数の第１電極５１および複数の第２電極５２によって抑制できる。すなわち、ベース基板２０の割れを効果的に抑制できる。

なお、この構成では、図６に示すように、複数の第１電極５１に複数の外部端子電極８１を形成し、複数の第２電極５２に複数の外部端子電極８２を形成することによって、キャパシタ１０Ｂは、キャパシタ１０と同様に、低ＥＳＲ、低ＥＳＬを実現できる。

なお、本実施形態の説明では、第１の実施形態に係るキャパシタ１０における第２配線層６０を省略して、第１配線層５０を用いる態様を示したが、第１配線層５０を省略して、第２配線層６０を用いる態様としてもよい。この場合、第２配線層６０を構成する複数の第３電極６１および複数の第４電極６２の延びる第２方向がへき開方向に交差すればよい。

また、第３の実施形態に係るキャパシタ１０Ｂに、第２の実施形態に係るキャパシタ１０Ａの第１配線層５０Ａまたは第２配線層６０Ａの構成を適用してもよい。

また、第１の実施形態に係るキャパシタ１０において、ベース基板２０を半導体単結晶基板とした場合には、第１方向と第２方向との両方がへき開方向に交差すればよい。

また、本実施形態の構成は、キャパシタンスが可変でないキャパシタを示したが、キャパシタンスが可変のキャパシタに適用することができる。さらには、本実施形態の構成は、インダクタンス素子、抵抗素子等の受動素子、ダイオード、トランジスタ等の能動素子がキャパシタとともにベース基板に形成された複合電子デバイスにも適用することができる。

また、本実施形態の構成では、キャパシタ層３０において、第１キャパシタ電極３１、誘電体層３３、および第２キャパシタ電極３２を複数層備える構成を示したが、少なくとも一対の第１キャパシタ電極３１および第２キャパシタ電極３２と、これらに挟まれた誘電体層３３とを備えていればよい。但し、複数層化することによって、キャパシタンスを大きくできる。

また、本実施形態の構成では、キャパシタ層３０の誘電体層３３のＢＳＴ焼結体を用いたが、他の誘電体材料であってもよい。しかしながら、ＢＳＴ焼結体は比誘電率が高く、所望のキャパシタンスを得るためのキャパシタ層３０の厚みを薄くできる。すなわち、キャパシタをさらに薄型化でき、有効である。そして、このようなさらなる薄型化の場合に、本願発明の構成はより有効である。

また、本実施形態の構成に示した外部端子電極数、コンタクトホール数等は、これに限るものではなく、必要とされるＥＳＲ、ＥＳＬの特性等に応じて適宜設定すればよい。また、第１配線層を構成する第１電極の数および第２電極の数、第２配線層を構成する第３電極の数および第４電極の数も、必要とされるＥＳＲ、ＥＳＬの特性と、割れに対する必要強度等に応じて適宜設定すればよい。

また、キャパシタを平面視した形状、すなわち、ベース基板の形状は、矩形に限るものではなく、適宜設定すればよい。

１０、１０Ａ、１０Ｂ：キャパシタ
２０：ベース基板
３０：キャパシタ層
３１：第１キャパシタ電極
３２：第２キャパシタ電極
３３：誘電体層
４１、４２：絶縁体層
５０、５０Ａ：第１配線層
５１、５１Ａ：第１電極
５２、５２Ａ：第２電極
５３：補強電極
５４：補強用側面電極
６０、６０Ａ：第２配線層
６１、６１Ａ：第３電極
６２、６２Ａ：第４電極
７１、７２：絶縁性レジスト膜
８１、８２：外部端子電極
５０１、５０２、６０１、６０２：コンタクトホール
ＳＰ５、ＳＰ５Ａ、ＳＰ６、ＳＰ６Ａ：空隙

Claims (10)

1. ベース基板と、
   該ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されたキャパシタ層と、
   前記キャパシタ層を基準に前記ベース基板側と反対側に形成された第１配線層と、
   前記第１配線層を基準に前記キャパシタ層側と反対側に形成された第２配線層と、
   を備え、
   前記第１配線層は、前記第１キャパシタ電極に接続する複数の第１電極と、前記第２キャパシタ電極に接続する複数の第２電極と、を備え、
   前記第２配線層は、前記複数の第１電極に接続する複数の第３電極と、前記複数の第２電極に接続する複数の第４電極とを備え、
   前記複数の第１電極、前記複数の第２電極、前記複数の第３電極、および、前記複数の第４電極は、それぞれ所定幅を有する帯状電極であり、
   前記複数の第１電極と前記複数の第２電極は、第１方向に沿って延び、且つ、該第１方向に直交する方向に並んで配置されており、
   前記複数の第３電極と前記複数の第４電極は、前記第１方向に交差する第２方向に沿って延び、且つ、該第２方向に直交する方向に並んで配置されている、
   キャパシタ。
2. 前記第１電極の幅および前記第２電極の幅は、隣り合う前記第１電極と前記第２電極との間の距離よりも広く、
   前記第３電極の幅および前記第４電極の幅は、隣り合う前記第３電極と前記第４電極との間の距離よりも広い、
   請求項１に記載のキャパシタ。
3. 前記第３電極の幅および前記第４電極の幅は、一定でなく、
   隣り合う前記第３電極と前記第４電極との間の距離とは、一定である、
   請求項２に記載のキャパシタ。
4. 前記複数の第１電極の少なくとも１つは、前記第１キャパシタ電極に複数箇所で接続されており、
   前記複数の第２電極の少なくとも１つは、前記第２キャパシタ電極に複数箇所で接続されている、
   請求項１乃至請求項３のいずれかに記載のキャパシタ。
5. 前記複数の第３電極の少なくとも１つは、前記複数の第１電極に複数箇所で接続されており、
   前記複数の第４電極の少なくとも１つは、前記複数の第２電極に複数箇所で接続されている、
   請求項１乃至請求項４のいずれかに記載のキャパシタ。
6. 単結晶体からなるベース基板と、
   該ベース基板に設けられ、第１キャパシタ電極と第２キャパシタ電極とが互いに対向して配置されたキャパシタ層と、
   前記キャパシタ層おける前記ベース基板と反対側に形成された第１配線層と、
   を備え、
   前記第１配線層は、前記第１キャパシタ電極に接続する複数の第１電極と、前記第２キャパシタ電極に接続する複数の第２電極と、備え、
   前記複数の第１電極と前記複数の第２電極は、第１方向に沿って延び、且つ、該第１方向に直交する方向に並んで配置されており、
   前記第１方向は、前記単結晶体のへき開面に平行なへき開方向と交差している、
   キャパシタ。
7. 前記第１電極の幅および前記第２電極の幅は、隣り合う前記第１電極と前記第２電極との間隔よりも広い、
   請求項６に記載のキャパシタ。
8. 前記第１電極の幅および前記第２電極の幅は、一定でなく、
   隣り合う前記第１電極と前記第２電極との間の距離は、一定である、
   請求項７に記載のキャパシタ。
9. 前記複数の第１電極の少なくとも１つは、前記第１キャパシタ電極に複数箇所で接続されており、
   前記複数の第２電極の少なくとも１つは、前記第２キャパシタ電極に複数箇所で接続されている、
   請求項８に記載のキャパシタ。
10. 前記ベース基板は、平面視して矩形であり、
    前記第１方向は、前記ベース基板の連接する２辺と交差している、
    請求項１乃至請求項９のいずれかに記載のキャパシタ。

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