WO2019203054A1 - キャパシタおよびその製造方法 - Google Patents

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WO2019203054A1
WO2019203054A1 PCT/JP2019/015404 JP2019015404W WO2019203054A1 WO 2019203054 A1 WO2019203054 A1 WO 2019203054A1 JP 2019015404 W JP2019015404 W JP 2019015404W WO 2019203054 A1 WO2019203054 A1 WO 2019203054A1
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electrode layer
surface portion
uneven surface
capacitor
layer
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PCT/JP2019/015404
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武史 香川
真臣 原田
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株式会社村田製作所
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    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Definitions

  • the present invention relates to a capacitor and a manufacturing method thereof, and more particularly to a thin film capacitor and a manufacturing method thereof.
  • Patent Document 1 JP-A-2015-216246 is a prior document disclosing the configuration of a capacitor.
  • the capacitor described in Patent Document 1 is a thin film capacitor, and includes a laminate in which a dielectric layer and an upper electrode layer are sequentially laminated on a base electrode, a protective layer, and a terminal electrode.
  • the protective layer covers at least the dielectric layer and the upper electrode layer, and has through holes on the base electrode and the upper electrode layer.
  • the terminal electrode is electrically connected to the base electrode and the upper electrode layer through a through hole in the protective layer.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a capacitor and a method for manufacturing the capacitor in which the contact resistance is reduced to reduce ESR and the Q value is increased.
  • the capacitor according to the present invention includes a substrate, a first electrode layer, a dielectric layer, a second electrode layer, and an external electrode.
  • the substrate has one main surface and the other main surface located on the opposite side of the one main surface, and the first electrode layer is located on one main surface side of the substrate.
  • the dielectric layer is laminated on a part of the first electrode layer.
  • the second electrode layer is laminated on a part of the dielectric layer.
  • the external electrode is connected corresponding to each of the first electrode layer and the second electrode layer. At least one of the first electrode layer and the second electrode layer and the external electrode are in contact with each other at the first contact surface.
  • the first contact surface includes a first uneven surface portion.
  • the contact resistance can be reduced to reduce ESR, and the Q value of the capacitor can be increased.
  • FIG. 6 is a cross-sectional view showing a state in which a dielectric layer is provided on the first electrode layer in the capacitor manufacturing method according to Embodiment 1 of the present invention.
  • the manufacturing method of the capacitor concerning Embodiment 1 of the present invention it is a sectional view showing the state where the 2nd electrode layer was provided on the dielectric layer.
  • FIG. 6 is a cross-sectional view showing a state where through holes are formed in a dielectric layer in the method for manufacturing a capacitor according to Embodiment 1 of the present invention.
  • FIG. 1 is a cross-sectional view of a capacitor according to Embodiment 1 of the present invention.
  • FIG. 2 is a plan view of the capacitor according to Embodiment 1 of the present invention as viewed from the external electrode side.
  • the internal structure of the capacitor is indicated by a dotted line.
  • the capacitor 100 includes a substrate 110, a first electrode layer 120, a dielectric layer 130, a second electrode layer 140, and an external electrode 150. It has.
  • the substrate 110 has one main surface 111 and the other main surface 112 located on the opposite side of the one main surface 111.
  • the substrate 110 has a rectangular outer shape having long sides in the direction in which the two external electrodes 150 are arranged when the capacitor 100 is viewed from the external electrode side.
  • the rectangular shape has, for example, a long side with a length of 200 ⁇ m to 600 ⁇ m and a short side with a length of 100 ⁇ m to 300 ⁇ m.
  • the thickness of the substrate 110 before being ground in the back grinding process is preferably 500 ⁇ m or more and 700 ⁇ m or less.
  • the thickness of the substrate 110 is the thickness of the substrate 110 in a direction perpendicular to the one main surface 111.
  • the substrate 110 is preferably made of a semiconductor material such as silicon or gallium arsenide, or an insulating material such as glass or alumina.
  • an insulating layer 115 is laminated over the entire surface of one main surface 111 of the substrate 110.
  • the thickness of the insulating layer 115 is not particularly limited as long as the substrate 110 in the capacitor 100 is electrically insulated from other components by the insulating layer 115.
  • the thickness of the insulating layer 115 is preferably 0.1 ⁇ m or more.
  • the material of the insulating layer 115 is not particularly limited, but the insulating layer 115 is preferably made of an insulating material such as SiO 2 , SiN, Al 2 O 3 , HfO 2 , Ta 2 O 5, or ZrO 2 .
  • the capacitor 100 may not include the insulating layer 115.
  • the member stacked on the insulating layer 115 is directly stacked on the substrate 110.
  • the first electrode layer 120 is located on one main surface side of the substrate 110.
  • the first electrode layer 120 is laminated on a part of the insulating layer 115 laminated on the substrate 110.
  • the periphery of the first electrode layer 120 is positioned along the inside of the periphery of the substrate 110 when the capacitor 100 is viewed from the external electrode side.
  • the thickness of the first electrode layer 120 is not particularly limited, but is preferably 0.5 ⁇ m to 10 ⁇ m, and more preferably 2 ⁇ m to 6 ⁇ m.
  • the material of the first electrode layer 120 is not particularly limited as long as it is a conductive material, but the first electrode layer 120 is made of a metal such as Cu, Ag, Au, Al, Pt, Ni, Cr, or Ti, or these It is preferably composed of an alloy containing at least one metal.
  • the dielectric layer 130 is laminated on a part of the first electrode layer 120. As shown in FIG. 1, the dielectric layer 130 is laminated so as to extend to a portion of the insulating layer 115 where the first electrode layer 120 is not laminated.
  • the thickness of the dielectric layer 130 is adjusted according to the capacitance required for the capacitor 100 and is not particularly limited, but is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the material of the dielectric layer 130 is not particularly limited, but the dielectric layer 130 is made of an oxide such as SiO 2 , Al 2 O 3 , HfO 2 , Ta 2 O 5 or ZrO 2 , or a nitride such as SiN. It is preferred that
  • the second electrode layer 140 is laminated on a part of the dielectric layer 130 so as to face the first electrode layer 120 with the dielectric layer 130 interposed therebetween.
  • the thickness of the second electrode layer 140 is not particularly limited, but is preferably 0.5 ⁇ m to 10 ⁇ m, and more preferably 2 ⁇ m to 6 ⁇ m.
  • the material of the second electrode layer 140 is not particularly limited as long as it is a conductive material, but the second electrode layer 140 may be a metal such as Cu, Ag, Au, Al, Pt, Ni, Cr, or Ti, or these It is preferably composed of an alloy containing at least one metal.
  • the capacitor 100 according to the present embodiment further includes a protective layer 145.
  • the protective layer 145 is laminated on a part of the dielectric layer 130 opposite to the substrate side and a part of the second electrode layer 140.
  • the peripheral edge of the protective layer 145 is along the peripheral edge between the peripheral edge of the substrate 110 and the peripheral edge of the first electrode layer 120. positioned.
  • the thickness of the protective layer 145 is not particularly limited, but is preferably 1 ⁇ m or more and 20 ⁇ m or less.
  • the material of the protective layer 145 is not particularly limited, but the protective layer 145 is preferably made of a resin material such as polyimide.
  • a moisture resistant layer may be laminated between the protective layer 145 and each of the dielectric layer 130 and the second electrode layer 140.
  • the material of the moisture resistant layer is not particularly limited, but the moisture resistant layer is preferably composed of SiN or the like.
  • the external electrode 150 is connected corresponding to each of the first electrode layer 120 and the second electrode layer 140. As shown in FIG. 1, the external electrode 150 connected to the first electrode layer 120 is laminated on a portion of the first electrode layer 120 where the dielectric layer 130 is not laminated. The external electrode 150 connected to the second electrode layer 140 is laminated on a portion of the second electrode layer 140 where the protective layer 145 is not laminated.
  • the external electrode 150 is also laminated on a part of the protective layer 145. As shown in FIG. 2, when the capacitor 100 is viewed from the external electrode side, the external electrode 150 stacked on the first electrode layer 120 is surrounded by the external electrode 150 stacked on a part of the protective layer 145. The external electrode 150 stacked on the second electrode layer 140 is surrounded by the external electrode 150 stacked on a part of the protective layer 145.
  • the material of the external electrode 150 is not particularly limited as long as it is a conductive material, but the external electrode 150 is made of a metal such as Cu, Ni, Ag, Au, or Al, or an alloy containing at least one of these metals. It is preferable.
  • the material constituting the external electrode 150 is preferably a material having a lower resistivity than the first electrode layer 120 and the second electrode layer 140. Further, from the viewpoint that the capacitor 100 can be mounted by soldering, it is preferable that at least a part of the surface of the external electrode 150 opposite to the substrate side is made of Au or Sn.
  • the thickness of the entire capacitor 100 according to this embodiment is preferably 10 ⁇ m or more and 300 ⁇ m or less.
  • the total thickness of the capacitor 100 is the thickness from the other main surface different from the one main surface 111 of the substrate 110 to the surface of the external electrode opposite to the substrate side.
  • the first contact surface 160 includes a first uneven surface portion 161.
  • each of the first contact surface 160 between the first electrode layer 120 and the external electrode 150 and the first contact surface 160 between the second electrode layer 140 and the external electrode 150 are the first uneven surface portion 161. Is included.
  • the first uneven surface portion 161 is composed of a plurality of concave portions formed in the first electrode layer 120 or the second electrode layer 140, but the first electrode layer 120 or the second electrode layer 140. You may be comprised by the some convex part formed in this.
  • variety of the some recessed part which comprises the 1st uneven surface part 161 is 3 micrometers or more. This is because if the width of each of the plurality of recesses is less than 3 ⁇ m, there may be a problem in the film forming process when the external electrode 150 is formed.
  • each of the plurality of recesses constituting the first uneven surface portion 161 is preferably 0.2 ⁇ m or more and 2 ⁇ m or less.
  • the depth of each of the plurality of recesses constituting the first uneven surface portion 161 is preferably 0.5 times or less the thickness of each of the first electrode layer 120 and the second electrode layer 140.
  • corresponds to each height of a some convex part.
  • the first uneven surface portion 161 of the first contact surface 160 between the first electrode layer 120 and the external electrode 150 has a first uneven surface pattern 164 a
  • the second electrode layer 140 and the external electrode 150 The first uneven surface portion 161 of the first contact surface 160 has a second uneven pattern 165a.
  • each of the first concavo-convex pattern 164a and the second concavo-convex pattern 165a is composed of a plurality of rectangular shapes.
  • each corner of the first concavo-convex pattern 164a and the second concavo-convex pattern 165a is rounded.
  • the plurality of rectangular shapes in the first concavo-convex pattern 164a are configured by the outer shapes of a plurality of concave portions formed in the first electrode layer 120 constituting the first concavo-convex surface portion 161.
  • the plurality of rectangular shapes in the second concavo-convex pattern 165 a are configured by the outer shapes of a plurality of concave portions formed in the second electrode layer 140 that constitutes the first concavo-convex surface portion 161.
  • each of the first uneven pattern 164a and the second uneven pattern 165a is It is visible through the external electrode 150.
  • Each of the first concavo-convex pattern 164a and the second concavo-convex pattern 165a may have a shape different from the above shape.
  • the capacitor 100 according to each modification of the first embodiment of the present invention will be described.
  • FIG. 3 is a plan view of the capacitor according to the first modification of the first embodiment of the present invention as viewed from the external electrode side.
  • FIG. 4 is a plan view of the capacitor according to the second modification of the first embodiment of the present invention as viewed from the external electrode side. 3 and 4, the internal configuration of the capacitor is indicated by a dotted line.
  • each of the first uneven pattern 164b and the second uneven pattern 165b includes a plurality of substantially It is composed of a square shape.
  • the plurality of substantially square shapes in the first concavo-convex pattern 164 b are configured by the outer shapes of a plurality of concave portions formed in the first electrode layer 120 that constitutes the first concavo-convex surface portion 161.
  • the plurality of substantially square shapes in the second concavo-convex pattern 165 b are configured by the outer shapes of a plurality of concave portions formed in the second electrode layer 140 constituting the first concavo-convex surface portion 161.
  • the first uneven pattern 164c is different from the second uneven pattern 165c.
  • the specific patterns of the first concavo-convex pattern 164c and the second concavo-convex pattern 165c in the present embodiment are not particularly limited.
  • the first uneven pattern 164c is the first uneven pattern 164b of the capacitor 100b according to the first modification of the first embodiment.
  • the second uneven pattern 165c is the same as the second uneven pattern 165a of the capacitor 100 according to the first embodiment.
  • the first uneven pattern 164c is different from the second uneven pattern 165c, and each of the first uneven pattern 164c and the second uneven pattern 165c is: Visible through the external electrode 150. Therefore, the external electrode 150 connected to the first electrode layer 120 and the external electrode 150 connected to the second electrode layer 140 can be easily identified from the appearance of the capacitor 100c.
  • FIG. 5 is a cross-sectional view showing a state in which an insulating layer is provided on one main surface of the substrate in the method for manufacturing a capacitor according to Embodiment 1 of the present invention.
  • an insulating layer 115 is provided on one main surface 111 of the substrate 110 by CVD or PVD.
  • FIG. 6 is a cross-sectional view showing a state in which the first electrode layer is provided on the insulating layer in the capacitor manufacturing method according to Embodiment 1 of the present invention.
  • the first electrode layer 120 is provided on the opposite side of the insulating layer 115 from the substrate side by a lift-off method, a plating method, an etching method, or the like. That is, when manufacturing the capacitor according to Embodiment 1 of the present invention, the first electrode layer 120 is provided on one main surface side of the substrate 110.
  • FIG. 7 is a cross-sectional view showing a state in which a dielectric layer is provided on the first electrode layer in the method for manufacturing a capacitor according to Embodiment 1 of the present invention.
  • the entire surface of the first electrode layer 120 opposite to the substrate side, the peripheral edge of the first electrode layer 120, and the substrate side of the insulating layer 115 are opposite by CVD or PVD.
  • a dielectric layer 130 is provided on the side where the first electrode layer 120 is not provided.
  • FIG. 8 is a cross-sectional view showing a state in which the second electrode layer is provided on the dielectric layer in the capacitor manufacturing method according to the first embodiment of the present invention.
  • the second electrode layer 140 is provided on a part of the dielectric layer 130 opposite to the substrate side by a lift-off method, a plating method, an etching method, or the like.
  • FIG. 9 is a cross-sectional view showing a state in which through holes are formed in the dielectric layer in the method for manufacturing a capacitor according to Embodiment 1 of the present invention. As shown in FIG. 9, through holes are formed in the dielectric layer 130 by etching a part of the dielectric layer 130.
  • FIG. 10 is a cross-sectional view showing a state in which a first uneven surface portion is formed on each of the first electrode layer and the second electrode layer in the capacitor manufacturing method according to Embodiment 1 of the present invention.
  • the first uneven surface portion 161 is formed by etching a part of each of the first electrode layer 120 and the second electrode layer 140.
  • the first concavo-convex surface portion 161 is formed on each of the first electrode layer 120 and the second electrode layer 140.
  • the present invention is not limited to this, and at least the first electrode layer 120 and the second electrode layer 140
  • the first uneven surface portion 161 may be formed by etching one of them.
  • FIG. 11 is a cross-sectional view showing a state in which a protective layer is provided in the method for manufacturing a capacitor according to Embodiment 1 of the present invention.
  • the protective layer 145 provided so as to cover the one main surface 111 side of the substrate 110 is patterned by photolithography so that the first contact surface 160 is exposed.
  • the protective layer 145 is laminated on the opposite side of the dielectric layer 130, the first electrode layer 120, and the second electrode layer 140 from the substrate side.
  • a resist pattern is formed on the protective layer 145, and the protective layer 145 is patterned by etching the protective layer 145 using the resist pattern as a mask.
  • the protective layer 145 is made of a photosensitive material
  • the protective layer 145 is patterned by exposure and development by a photolithography method.
  • the external electrode 150 is provided by a lift-off method, a plating method, an etching method, or the like so as to be connected to the first uneven surface portion 161 of each of the first electrode layer 120 and the second electrode layer 140.
  • the external electrode 150 is provided on the first uneven surface portion 161 of each of the first electrode layer 120 and the second electrode layer 140 and on a part of the protective layer 145 opposite to the substrate side.
  • a plurality of capacitors 100 may be manufactured on the mother substrate at once by the above-described manufacturing method.
  • the manufacturing method of the capacitor 100 according to the present embodiment includes a back grinding process for grinding a main surface opposite to the one main surface 111 of the substrate 110 in order to adjust the thickness of the substrate 110, and a plurality of methods.
  • the capacitor 100 may be provided with at least one of the steps of dividing into pieces by blade dicing, stealth dicing, plasma dicing, or the like.
  • the capacitor 100 As described above, in the capacitor 100 according to this embodiment, at least one of the first electrode layer 120 and the second electrode layer 140 and the external electrode 150 are in contact with each other at the first contact surface 160, and the first contact is made. Since the surface 160 includes the first uneven surface portion 161, the area of the first contact surface 160 increases and the contact resistance decreases. As a result, the ESR of the capacitor 100 can be reduced and the Q value of the capacitor 100 can be increased.
  • the capacitor according to Embodiment 2 of the present invention will be described.
  • the second contact surface between the first electrode layer and the dielectric layer and the third contact surface between the dielectric layer and the second electrode layer are mainly It differs from the capacitor 100 according to the first embodiment of the present invention in that it has two uneven surface portions and a third uneven surface portion. Therefore, the description of the same configuration as the capacitor 100 according to the first embodiment of the present invention will not be repeated.
  • FIG. 12 is a cross-sectional view of a capacitor according to Embodiment 2 of the present invention. As shown in FIG. 12, the second contact surface 270 between the first electrode layer 120 and the dielectric layer 130 includes a second uneven surface portion 271.
  • the second uneven surface portion 271 includes a plurality of concave portions formed in the first electrode layer 120, but includes a plurality of convex portions formed in the first electrode layer 120. May be.
  • variety of each of the some recessed part which comprises the 2nd uneven surface part 271 is 6 micrometers or more. This is because, when the width of each of the plurality of recesses is less than 6 ⁇ m, the thickness dimension of each layer may be limited, or a defect may occur in the film forming process.
  • each recess constituting the second uneven surface portion 271 is preferably 0.2 ⁇ m or more and 4 ⁇ m or less.
  • the depth of each of the concave portions constituting the second uneven surface portion 271 is preferably 0.5 times or less the thickness of the first electrode layer 120.
  • the third contact surface 280 between the dielectric layer 130 and the second electrode layer 140 includes a third uneven surface portion 281.
  • the third uneven surface portion 281 is composed of a plurality of recesses formed in the dielectric layer 130.
  • the 3rd uneven surface part 281 is comprised by the several convex part formed in the dielectric material layer 130. FIG. It may be.
  • the third uneven surface portion 281 of the third contact surface 280 between the dielectric layer 130 and the second electrode layer 140 is the second uneven surface portion 271 of the second contact surface 270 between the first electrode layer 120 and the dielectric layer 130. It is formed along. The portion closest to the other main surface 112 in the third uneven surface portion 281 is located closer to the other main surface 112 than the portion farthest from the other main surface 112 in the second uneven surface portion 271.
  • the plurality of recesses formed in the dielectric layer 130 are positioned along each of the plurality of recesses formed in the first electrode layer 120, so that the first electrode layer 120 and the The second uneven surface portion 271 of the second contact surface 270 with the dielectric layer 130 and the third uneven surface portion 281 of the third contact surface 280 between the dielectric layer 130 and the second electrode layer 140 are positioned so as to engage with each other. is doing.
  • the first electrode layer 120 is provided on one main surface side of the substrate 110 in the same manner as when the capacitor 100 according to the first embodiment is manufactured.
  • FIG. 13 is a cross-sectional view showing a state in which a first uneven surface portion and a second uneven surface portion are formed in the first electrode layer in the method for manufacturing a capacitor according to Embodiment 2 of the present invention.
  • the first uneven surface part 161 and the second uneven surface part 271 are formed on a part of the first electrode layer 120 opposite to the substrate side.
  • FIG. 14 is a cross-sectional view showing a state in which a dielectric layer is provided on the first electrode layer in the method for manufacturing a capacitor according to Embodiment 2 of the present invention.
  • the dielectric layer 130 is laminated on the entire surface of the first electrode layer 120, and then the dielectric layer 130 is etched.
  • the third uneven surface portion 281 as described above, the second uneven surface portion 271 of the second contact surface 270 and the third uneven surface portion 281 of the third contact surface 280 are positioned so as to mesh with each other.
  • FIG. 15 is a cross-sectional view showing a state in which the second electrode layer is provided on the dielectric layer in the capacitor manufacturing method according to the second embodiment of the present invention.
  • the second electrode layer 140 is stacked on at least the third uneven surface portion 281 of the dielectric layer 130 by a lift-off method or a plating method.
  • the first uneven surface portion 161 is formed on at least a part of the second electrode layer 140 opposite to the substrate side.
  • FIG. 16 is a cross-sectional view showing a state where through holes are formed in the dielectric layer in the method for manufacturing a capacitor according to Embodiment 2 of the present invention. As shown in FIG. 16, a part of the dielectric layer 130 is etched to form a through hole for connecting the first electrode layer 120 and the external electrode 150.
  • FIG. 17 is a cross-sectional view showing a state in which a protective layer is provided in the method for manufacturing a capacitor according to Embodiment 2 of the present invention.
  • the protective layer 145 provided so as to cover one main surface 111 side of the substrate 110 is patterned by photolithography so that the first contact surface 160 is exposed.
  • the protective layer 145 is laminated on the opposite side of the dielectric layer 130, the first electrode layer 120, and the second electrode layer 140 from the substrate side.
  • a resist pattern is formed on the protective layer 145, and the protective layer 145 is patterned by etching the protective layer 145 using the resist pattern as a mask.
  • the external electrode 150 is provided by a lift-off method, a plating method, an etching method, or the like so as to be connected to the first uneven surface portion 161 of each of the first electrode layer 120 and the second electrode layer 140.
  • the external electrode 150 is provided on the first uneven surface portion 161 of each of the first electrode layer 120 and the second electrode layer 140 and on a part of the protective layer 145 opposite to the substrate side.
  • the capacitor 200 As described above, in the capacitor 200 according to this embodiment, at least a part of the second uneven surface portion 271 overlaps with the third uneven surface portion 281 when viewed from the external electrode 150 side. Since the portion closest to the other main surface 112 in the third uneven surface portion 281 is located closer to the other main surface 112 than the portion farthest from the other main surface 112 in the second uneven surface portion 271, The facing area between the first electrode layer 120 and the second electrode layer 140 increases. Therefore, the capacitance of the capacitor 200 can be increased.
  • the third uneven surface portion 281 is naturally formed by stacking the dielectric layer 130 on at least the second uneven surface portion 271 of the first electrode layer 120. There is no need to separately form the third uneven surface portion 281 after the step of laminating the layer 130.
  • the first uneven surface portion 161 is naturally formed by stacking the second electrode layer 140 on at least the third uneven surface portion 281 of the dielectric layer 130, the first electrode is separately provided after the step of stacking the second electrode layer 140. The process of forming the uneven surface portion 161 is not necessary.
  • the facing area between the first electrode layer 120 and the second electrode layer 140 is increased to increase the capacitance of the capacitor 200, and the second electrode layer 140 and the external electrode 150 are By increasing the area of the first contact surface 160 and reducing the contact resistance, ESR can be reduced and the Q value of the capacitor 200 can be increased.
  • wet etching may be performed instead of dry etching a part of the first electrode layer 120.
  • wet etching may be performed instead of dry etching a part of the first electrode layer 120.
  • FIG. 18 is a cross-sectional view showing a state where a part of the first electrode layer is wet-etched when manufacturing a capacitor according to a modification of Embodiment 2 of the present invention.
  • FIG. 19 is a cross-sectional view of a capacitor according to a modification of the second embodiment of the present invention.
  • the first electrode layer 120 is wet-etched in the step of forming the second uneven surface portion 271.
  • the first uneven surface portion 161 and the second uneven surface portion 271 configured by the first electrode layer 120 are formed in the first electrode layer 120 by wet etching.
  • Each of the first uneven surface portion 161 and the second uneven surface portion 271 is composed of a plurality of recesses formed in the first electrode layer 120.
  • Each corner of the plurality of recesses formed by wet etching is rounded, and each peripheral wall of the plurality of recesses is tapered toward the bottom.
  • the 3rd uneven surface part 281 of capacitor 200a concerning this modification is formed like the manufacturing method of capacitor 200 concerning Embodiment 2.
  • the third uneven surface portion 281 of the capacitor 200 a is positioned so as to mesh with the second uneven surface portion 271.
  • the corners of the plurality of recesses formed in the dielectric layer 130 constituting the third uneven surface portion 281 are rounded, and the peripheral walls of the plurality of recesses face the bottom. It is inclined in a tapered shape.
  • the first uneven surface portion 161 configured by the second electrode layer 140 is positioned so as to overlap the third uneven surface portion 281. Further, each corner of the plurality of recesses formed in the second electrode layer 140 constituting the first uneven surface portion 161 is rounded, and each peripheral wall of the plurality of recesses is tapered toward the bottom. Is formed.
  • the capacitor 100a according to this modification includes the first uneven surface portion 161, the second uneven surface portion 271, and the first uneven surface portion 271.
  • Each corner portion of the three uneven surface portions 281 has a rounding shape, and the peripheral walls of the first uneven surface portion 161, the second uneven surface portion 271 and the third uneven surface portion 281 are tapered toward the bottom.
  • the electric field concentration at each of the corners of the second uneven surface portion 271 and the corner portions of the third uneven surface portion 281 in the dielectric layer 130 is alleviated. Therefore, the capacitor 200a according to this modification has a withstand voltage performance. Has improved.
  • each of the second uneven surface portion 271 and the third uneven surface portion 281 have rounding shapes, and the peripheral walls of each of the second uneven surface portion 271 and the third uneven surface portion 281 face the bottom. And at least one state that is inclined in a tapered shape. By at least one state, electric field concentration in each of the corners of the second uneven surface portion 271 and the corner portions of the third uneven surface portion 281 in the dielectric layer 130 can be reduced.
  • the capacitor according to Embodiment 3 of the present invention is mainly the capacitor according to Embodiment 2 of the present invention in that a part of another layer is located on the other main surface side when viewed from one main surface. Different from 200. Therefore, the description of the same configuration as that of the capacitor 200 according to Embodiment 2 of the present invention will not be repeated.
  • FIG. 20 is a cross-sectional view of a capacitor according to Embodiment 3 of the present invention.
  • the substrate 110 has a plurality of recesses on one main surface 111.
  • the depth of the recess is preferably 0.2 ⁇ m or more and 6 ⁇ m or less. When the depth of the recess is less than 0.2 ⁇ m, the effect due to the formation of the plurality of recesses on one main surface 111 may not be sufficiently obtained. When the depth of the recess is more than 6 ⁇ m This is because problems may occur in the film forming process.
  • the width of each of the plurality of recesses is preferably 12 ⁇ m or more.
  • each of the plurality of recesses is less than 12 ⁇ m, the thickness dimension of each layer may be limited, or a defect may occur in the film forming process. Note that the inner surfaces of the plurality of recesses are not included in one main surface 111.
  • the insulating layer 115 is laminated along the inner surface of each of the main surface 111 and the plurality of recesses of the substrate 110. At least a part of the contact surface between the substrate 110 and the insulating layer 115 is located on the other main surface 112 side when viewed from the one main surface 111.
  • the first electrode layer 120 is disposed on the substrate side of the insulating layer 115 so as to be along the inner surface of each of the main surface 111 and the plurality of recesses of the substrate 110. Are stacked on the opposite side.
  • the first electrode layer 120 By laminating the first electrode layer 120 in this way, at least a part of the second uneven surface portion 371 of the second contact surface 270 between the first electrode layer 120 and the dielectric layer 130 is one main surface 111. When viewed from the side, it is located on the other main surface 112 side.
  • the depth dimension of each of the plurality of recesses constituting the second uneven surface portion 371 in the present embodiment is the same as that of the first electrode layer 120. It may be larger than the thickness dimension.
  • the depth dimension of each of the plurality of recesses constituting the third uneven surface portion 381 of the third contact surface 280 of the dielectric layer 130 and the second electrode layer 140 in the present embodiment is The thickness of the second electrode layer 140 may be larger than the dimension of the thickness.
  • the first electrode layer 120 and the external electrode 150 are in contact with each other at the first contact surface 160.
  • the first contact surface 160 includes a first uneven surface portion 361, and at least a part of the first uneven surface portion 361 of the first contact surface 160 between the first electrode layer 120 and the external electrode 150 is viewed from one main surface 111. And located on the other main surface 112 side.
  • the first electrode layer 120 and the external electrode in the present embodiment Since at least a part of the first uneven surface portion 361 in the first contact surface 160 between the first electrode layer 120 and the external electrode 150 is positioned as described above, the first electrode layer 120 and the external electrode in the present embodiment.
  • the depth dimension of each of the plurality of recesses constituting the first uneven surface part 361 on the first contact surface 160 with 150 may be larger than the thickness dimension of the first electrode layer 120.
  • FIG. 21 is a cross-sectional view showing a state where a plurality of recesses are provided on a substrate in the method for manufacturing a capacitor according to Embodiment 3 of the present invention.
  • a plurality of recesses are provided on one main surface 111 of the substrate 110 by an etching method.
  • FIG. 22 is a cross-sectional view showing a state in which an insulating layer is provided on one main surface of a substrate in the method for manufacturing a capacitor according to Embodiment 3 of the present invention. As shown in FIG. 22, an insulating layer 115 is provided on one main surface of the substrate 110 by a CVD method, a PVD method, or the like.
  • FIG. 23 is a cross-sectional view showing a state in which the first electrode layer is provided on the insulating layer in the capacitor manufacturing method according to the third embodiment of the present invention.
  • the first electrode layer 120 is provided on the side opposite to the substrate side of the insulating layer 115 by a lift-off method, a plating method, an etching method, or the like. That is, the first electrode layer 120 is provided on one main surface side of the substrate 110.
  • the first uneven surface portion 361 and the second uneven surface portion 371 are formed so as to follow the shape of the concave portion of the substrate 110.
  • FIG. 24 is a cross-sectional view showing a state in which a dielectric layer is provided on the first electrode layer in the method for manufacturing a capacitor according to Embodiment 3 of the present invention.
  • the dielectric layer 130 by laminating the dielectric layer 130 on at least the second uneven surface portion 371 of the first electrode layer 120 by the CVD method, the PVD method, or the like, the side opposite to the substrate side of the dielectric layer 130 is obtained.
  • a third uneven surface portion 381 is formed in part.
  • FIG. 25 is a cross-sectional view showing a state in which the second electrode layer is provided on the dielectric layer in the capacitor manufacturing method according to the third embodiment of the present invention.
  • the second electrode layer 140 is stacked on at least the third uneven surface portion 381 of the dielectric layer 130 by a lift-off method, a plating method, an etching method, or the like.
  • the first uneven surface portion 361 is formed on at least a part of the second electrode layer 140 opposite to the substrate side.
  • FIG. 26 is a cross-sectional view showing a state where through holes are formed in the dielectric layer in the method for manufacturing a capacitor according to the third embodiment of the present invention. As shown in FIG. 26, a part of the dielectric layer 130 is etched to form a through hole for connecting the first electrode layer 120 and the external electrode 150.
  • FIG. 27 is a cross-sectional view showing a state in which a protective layer is provided in the method for manufacturing a capacitor according to Embodiment 3 of the present invention.
  • the protective layer 145 provided so as to cover the one main surface 111 side of the substrate 110 is patterned by photolithography so that the first contact surface 160 is exposed.
  • the protective layer 145 is laminated on the opposite side of the dielectric layer 130, the first electrode layer 120, and the second electrode layer 140 from the substrate side.
  • a resist pattern is formed on the protective layer 145, and the protective layer 145 is patterned by etching the protective layer 145 using the resist pattern as a mask.
  • the external electrode 150 is provided by the lift-off method, the plating method, the etching method, or the like so as to be connected to the first uneven surface portion 361 of each of the first electrode layer 120 and the second electrode layer 140.
  • the external electrode 150 is provided on the first uneven surface portion 361 of each of the first electrode layer 120 and the second electrode layer 140 and on a part of the protective layer 145 opposite to the substrate side.
  • the capacitor 300 As described above, in the capacitor 300 according to this embodiment, at least a part of the second uneven surface portion 371 of the second contact surface 270 between the first electrode layer 120 and the dielectric layer 130 is viewed from the one main surface 111.
  • the depth dimension of each of the plurality of recesses constituting the second uneven surface portion 371 can be further increased without being limited by the thickness of the first electrode layer 120. Can be bigger.
  • the depth dimension of each of the plurality of recesses constituting the second uneven surface part 371 is further increased. Can do.
  • the opposing area of the first electrode layer 120 and the second electrode layer 140 can be increased, the capacitance of the capacitor 300 can be further increased.
  • the capacitor 300 according to the present embodiment, at least a part of the first uneven surface portion 361 of the first contact surface 160 between the first electrode layer 120 and the external electrode 150 is viewed from one main surface 111 and the other Since it is located on the main surface 112 side, the depth dimension of each of the plurality of recesses constituting the first uneven surface portion 361 can be further increased without being restricted by the thickness of the first electrode layer 120. . As a result, the contact resistance at the first contact surface 160 can be further reduced, so that the ESR of the capacitor 300 can be further reduced and the Q value of the capacitor 300 can be further increased.

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Abstract

キャパシタ(１００)は、基板(１１０)と、第１電極層(１２０)と、誘電体層(１３０)と、第２電極層(１４０)と、外部電極(１５０)とを備えている。基板(１１０)は、一方の主面(１１１)および一方の主面とは反対側に位置する他方の主面(１１２)を有しており、第１電極層(１２０)は、基板(１１０)の一方の主面側に位置している。誘電体層(１３０)は、第１電極層(１２０)の一部に積層されている。第２電極層(１４０)は、誘電体層(１３０)の一部に積層されている。外部電極(１５０)は、第１電極層(１２０)および第２電極層(１４０)の各々に対応して接続されている。第１電極層(１２０)および第２電極層(１４０)のうち少なくとも一方と外部電極(１５０)とは、第１接触面(１６０)で接触している。第１接触面(１６０)は、第１凹凸面部(１６１)を含んでいる。

Description

キャパシタおよびその製造方法
　本発明は、キャパシタおよびその製造方法に関し、特に、薄膜キャパシタおよびその製造方法に関する。
　キャパシタの構成を開示した先行文献として、特開２０１５－２１６２４６号公報（特許文献１）がある。特許文献１に記載されたキャパシタは、薄膜キャパシタであって、下地電極上に誘電体層および上部電極層を順次積層した積層体と、保護層と、端子電極とを備えている。保護層は、少なくとも誘電体層および上部電極層を被覆するとともに、下地電極上および上部電極層上に貫通孔を備えている。端子電極は、保護層内の貫通孔を通して、下地電極および上部電極層と電気的に接続している。
特開２０１５－２１６２４６号公報
　近年、従来より小型のキャパシタが求められている。特許文献１に記載されたキャパシタを小型化した場合、端子電極と下地電極との接触面、および、端子電極と上部電極層との接触面の各々の面積が小さくなり、コンタクト抵抗が大きくなる。コンタクト抵抗が大きいほど、キャパシタのＥＳＲ（Equivalent　Series　Resistance：等価直列抵抗）が大きくなって、キャパシタのＱ値が低くなる。
　本発明は、上記の問題点に鑑みてなされたものであって、コンタクト抵抗を小さくしてＥＳＲを低減するとともに、Ｑ値を大きくしたキャパシタおよびキャパシタの製造方法を提供することを目的とする。
　本発明に基づくキャパシタは、基板と、第１電極層と、誘電体層と、第２電極層と、外部電極とを備えている。基板は、一方の主面、および、一方の主面とは反対側に位置する他方の主面を有しており、第１電極層は、基板の一方の主面側に位置している。誘電体層は、第１電極層の一部に積層されている。第２電極層は、誘電体層の一部に積層されている。外部電極は、第１電極層および第２電極層の各々に対応して接続されている。第１電極層および第２電極層のうち少なくとも一方と外部電極とは、第１接触面で接触している。第１接触面は、第１凹凸面部を含んでいる。
　本発明によれば、コンタクト抵抗を小さくしてＥＳＲを低減するとともに、キャパシタのＱ値を大きくすることができる。
本発明の実施形態１に係るキャパシタの断面図である。 本発明の実施形態１に係るキャパシタを外部電極側から見た平面図である。 本発明の実施形態１の第１変形例に係るキャパシタを外部電極側から見た平面図である。 本発明の実施形態１の第２変形例に係るキャパシタを外部電極側から見た平面図である。 本発明の実施形態１に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。 本発明の実施形態１に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。 本発明の実施形態１に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。 本発明の実施形態１に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。 本発明の実施形態１に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。 本発明の実施形態１に係るキャパシタの製造方法において、第１電極層および第２電極層の各々に第１凹凸面部を形成した状態を示す断面図である。 本発明の実施形態１に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。 本発明の実施形態２に係るキャパシタの断面図である。 本発明の実施形態２に係るキャパシタの製造方法において、第１電極層に、第１凹凸面部および第２凹凸面部を形成した状態を示す断面図である。 本発明の実施形態２に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。 本発明の実施形態２に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。 本発明の実施形態２に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。 本発明の実施形態２に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。 本発明の実施形態２の変形例に係るキャパシタを製造する際に、第１電極層の一部をウェットエッチングした状態を示す断面図である。 本発明の実施形態２の変形例に係るキャパシタの断面図である。 本発明の実施形態３に係るキャパシタの断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、基板に複数の凹部を設けた状態を示す断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。 本発明の実施形態３に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。
　以下、本発明の各実施形態に係るキャパシタについて図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
　（実施形態１）
　図１は、本発明の実施形態１に係るキャパシタの断面図である。図２は、本発明の実施形態１に係るキャパシタを外部電極側から見た平面図である。図２においては、キャパシタの内部の構成を点線で示している。
　図１および図２に示すように、本発明の実施形態１に係るキャパシタ１００は、基板１１０と、第１電極層１２０と、誘電体層１３０と、第２電極層１４０と、外部電極１５０とを備えている。
　基板１１０は、一方の主面１１１、および、一方の主面１１１とは反対側に位置する他方の主面１１２を有している。図２に示すように、基板１１０は、キャパシタ１００を外部電極側から見たときに、２つの外部電極１５０が並んでいる方向に長辺を有する矩形形状の外形を備えている。上記矩形形状は、たとえば、２００μｍ以上６００μｍ以下の長さの長辺と、１００μｍ以上３００μｍ以下の長さの短辺を有している。なお、本実施形態に係るキャパシタ１００の製造方法が、後述するバックグラインド工程を備える場合、バックグラインド工程で研削される前の基板１１０の厚さは、５００μｍ以上７００μｍ以下が好ましい。ここでいう基板１１０の厚さとは、一方の主面１１１に垂直な方向における基板１１０の厚さである。
　基板１１０は、シリコン若しくはガリウム砒素などの半導体材料、または、ガラス若しくはアルミナなどの絶縁性材料で構成されることが好ましい。
　本実施形態においては、図１に示すように、基板１１０の一方の主面１１１の全面に渡って、絶縁層１１５が積層されている。
　絶縁層１１５の厚さは、キャパシタ１００における基板１１０が絶縁層１１５によって他の構成部材と電気的に絶縁される厚さであれば、特に限定されない。絶縁層１１５の厚さは、０．１μｍ以上であることが好ましい。
　絶縁層１１５の材料は特に限定されないが、絶縁層１１５は、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5またはＺｒＯ2などの絶縁性材料で構成されていることが好ましい。
　なお、基板１１０の材料がガラスまたはアルミナなどの絶縁性材料である場合、キャパシタ１００は絶縁層１１５を備えていなくてもよい。キャパシタ１００が絶縁層１１５を備えていない場合、絶縁層１１５に積層される部材は、基板１１０に直接積層される。
　第１電極層１２０は、基板１１０の一方の主面側に位置している。本実施形態においては、基板１１０に積層された絶縁層１１５の一部に第１電極層１２０が積層されている。図２に示すように、キャパシタ１００を外部電極側から見たときに、第１電極層１２０の周縁は、基板１１０の周縁の内側に沿うように位置している。
　第１電極層１２０の厚さは、特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がより好ましい。
　第１電極層１２０の材料は、導電性材料であれば特に限定されないが、第１電極層１２０は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。
　誘電体層１３０は、第１電極層１２０の一部に積層されている。図１に示すように、誘電体層１３０は、絶縁層１１５において第１電極層１２０が積層されていない部分にも延在するように積層されている。
　誘電体層１３０の厚さは、キャパシタ１００に要求される静電容量に従って調節され、特に限定されないが、０．１μｍ以上１．５μｍ以下であることが好ましい。
　誘電体層１３０の材料は特に限定されないが、誘電体層１３０は、ＳｉＯ2、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5若しくはＺｒＯ2などの酸化物、または、ＳｉＮなどの窒化物で構成されることが好ましい。
　図１に示すように、第２電極層１４０は、誘電体層１３０を間に挟んで第１電極層１２０と対向するように、誘電体層１３０の一部に積層されている。
　第２電極層１４０の厚さは特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がより好ましい。
　第２電極層１４０の材料は、導電性材料であれば特に限定されないが、第２電極層１４０は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。
　本実施形態に係るキャパシタ１００は、保護層１４５をさらに備える。図１に示すように、保護層１４５は、誘電体層１３０の基板側とは反対側の一部、および、第２電極層１４０の一部に積層されている。図２に示すように、キャパシタ１００を外部電極側から見たときに、保護層１４５の周縁は、基板１１０の周縁と第１電極層１２０の周縁との間において、各々の周縁に沿うように位置している。
　保護層１４５の厚さは特に限定されないが、１μｍ以上２０μｍ以下が好ましい。
　保護層１４５の材料は特に限定されないが、保護層１４５は、ポリイミドなどの樹脂材料で構成されることが好ましい。
　また、保護層１４５と、誘電体層１３０および第２電極層１４０の各々との間には、耐湿層が積層されていてもよい。耐湿層の材料は特に限定されないが、耐湿層はＳｉＮなどで構成されることが好ましい。
　外部電極１５０は、第１電極層１２０および第２電極層１４０の各々に対応して接続されている。図１に示すように、第１電極層１２０に接続された外部電極１５０は、第１電極層１２０において誘電体層１３０が積層されていない部分に積層されている。第２電極層１４０に接続された外部電極１５０は、第２電極層１４０において保護層１４５が積層されていない部分に積層されている。
　また、外部電極１５０は保護層１４５の一部にも積層されている。図２に示すように、キャパシタ１００を外部電極側から見たときに、第１電極層１２０に積層された外部電極１５０は、保護層１４５の一部に積層された外部電極１５０に取り囲まれており、第２電極層１４０に積層された外部電極１５０は、保護層１４５の一部に積層された外部電極１５０に取り囲まれている。
　外部電極１５０の材料は、導電性材料であれば特に限定されないが、外部電極１５０は、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ若しくはＡｌなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。外部電極１５０を構成する材料は、第１電極層１２０および第２電極層１４０よりも抵抗率の低い材料であることが好ましい。また、キャパシタ１００がはんだ付けで実装され得るという観点から、外部電極１５０は、基板側とは反対側の面の少なくとも一部がＡｕまたはＳｎで構成されていることが好ましい。
　本実施形態に係るキャパシタ１００全体の厚さは、１０μｍ以上３００μｍ以下が好ましい。キャパシタ１００全体の厚さとは、基板１１０の一方主面１１１とは異なる他方の主面から、外部電極の基板側とは反対側の面までの厚さである。
　図１に示すように、第１電極層１２０および第２電極層１４０のうち少なくとも一方と外部電極１５０とは、第１接触面１６０で接触している。第１接触面１６０は、第１凹凸面部１６１を含んでいる。本実施形態においては、第１電極層１２０と外部電極１５０との第１接触面１６０、および、第２電極層１４０と外部電極１５０との第１接触面１６０の各々が、第１凹凸面部１６１を含んでいる。
　第１凹凸面部１６１は、図１に示すように、第１電極層１２０または第２電極層１４０に形成された複数の凹部で構成されているが、第１電極層１２０または第２電極層１４０に形成された複数の凸部で構成されていてもよい。なお、第１凹凸面部１６１を構成する複数の凹部の各々の幅は、３μｍ以上であることが好ましい。上記複数の凹部の各々の幅が３μｍ未満の場合、外部電極１５０形成時の成膜プロセスにおいて不具合が生じる可能性があるためである。
　第１凹凸面部１６１を構成する複数の凹部の各々の深さは、０．２μｍ以上２μｍ以下が好ましい。また、第１凹凸面部１６１を構成する複数の凹部の各々の深さは、第１電極層１２０および第２電極層１４０の各々の厚さの０．５倍以下であることが好ましい。なお、凹凸面部が、複数の凸部で構成されている場合は、複数の凹部の各々の深さは、複数の凸部の各々の高さに対応する。
　本実施形態においては、第１電極層１２０と外部電極１５０との第１接触面１６０の第１凹凸面部１６１は、第１凹凸パターン１６４ａを有し、第２電極層１４０と外部電極１５０との第１接触面１６０の第１凹凸面部１６１は、第２凹凸パターン１６５ａを有する。図２に示すように、キャパシタ１００を外部電極１５０側から見たとき、第１凹凸パターン１６４ａおよび第２凹凸パターン１６５ａの各々は、複数の矩形形状から構成されている。なお、キャパシタ１００を外部電極１５０側から見たとき、第１凹凸パターン１６４ａおよび第２凹凸パターン１６５ａの各々の角部は、丸みを帯びている。
　第１凹凸パターン１６４ａにおける上記複数の矩形形状は、第１凹凸面部１６１を構成する第１電極層１２０に形成された複数の凹部の外形で構成されている。第２凹凸パターン１６５ａにおける上記複数の矩形形状は、第１凹凸面部１６１を構成する第２電極層１４０に形成された複数の凹部の外形で構成されている。
　なお、本実施形態においては、キャパシタ１００全体の厚さが上記範囲内であり、外部電極１５０が上記材料で構成されているため、第１凹凸パターン１６４ａ、および、第２凹凸パターン１６５ａの各々は、外部電極１５０を通じて視認可能である。
　第１凹凸パターン１６４ａおよび第２凹凸パターン１６５ａの各々は、上記の形状とは異なる形状から構成されるものであってもよい。ここで、本発明の実施形態１の各変形例に係るキャパシタ１００について説明する。
　図３は、本発明の実施形態１の第１変形例に係るキャパシタを外部電極側から見た平面図である。図４は、本発明の実施形態１の第２変形例に係るキャパシタを外部電極側から見た平面図である。図３および図４においては、キャパシタの内部の構成を点線で示している。
　図３に示すように、本発明の実施形態１の第１変形例に係るキャパシタ１００ｂを外部電極側から見たときに、第１凹凸パターン１６４ｂおよび第２凹凸パターン１６５ｂの各々は、複数の略正方形形状から構成されている。第１凹凸パターン１６４ｂにおける上記複数の略正方形形状は、第１凹凸面部１６１を構成する第１電極層１２０に形成された複数の凹部の外形で構成されている。第２凹凸パターン１６５ｂにおける上記複数の略正方形形状は、第１凹凸面部１６１を構成する第２電極層１４０に形成された複数の凹部の外形で構成されている。
　図４に示すように、本発明の実施形態１の第２変形例に係るキャパシタ１００ｃにおいては、第１凹凸パターン１６４ｃは、第２凹凸パターン１６５ｃと異なっている。本実施形態における第１凹凸パターン１６４ｃおよび第２凹凸パターン１６５ｃの具体的なパターンは特に限定されない。たとえば、図４に示すように、外部電極側から本実施形態に係るキャパシタ１００ｃを見たとき、第１凹凸パターン１６４ｃは、実施形態１の第１変形例に係るキャパシタ１００ｂの第１凹凸パターン１６４ｂと同じであって、第２凹凸パターン１６５ｃは、実施形態１に係るキャパシタ１００の第２凹凸パターン１６５ａと同じである。
　本発明の実施形態１の第２変形例に係るキャパシタ１００ｃは、第１凹凸パターン１６４ｃが第２凹凸パターン１６５ｃと異なり、かつ、第１凹凸パターン１６４ｃ、および、第２凹凸パターン１６５ｃの各々は、外部電極１５０を通じて視認可能である。よって、キャパシタ１００ｃの外観から、第１電極層１２０に接続する外部電極１５０と第２電極層１４０に接続する外部電極１５０とを容易に識別できる。
　以下、本発明の実施形態１に係るキャパシタの製造方法について説明する。
　図５は、本発明の実施形態１に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。図５に示すように、ＣＶＤ法またはＰＶＤ法などによって基板１１０の一方の主面１１１に絶縁層１１５を設ける。
　図６は、本発明の実施形態１に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。図６に示すように、リフトオフ法、めっき法、または、エッチング法などにより絶縁層１１５の基板側とは反対側に第１電極層１２０を設ける。すなわち、本発明の実施形態１に係るキャパシタを製造する際には、基板１１０の一方の主面側に、第１電極層１２０を設ける。
　図７は、本発明の実施形態１に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図７に示すように、ＣＶＤ法またはＰＶＤ法などにより、第１電極層１２０の基板側とは反対側の全面、第１電極層１２０の周縁部、および、絶縁層１１５の基板側とは反対側において第１電極層１２０が設けられていない面に、誘電体層１３０を設ける。
　図８は、本発明の実施形態１に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図８に示すように、リフトオフ法、めっき法、または、エッチング法などにより、誘電体層１３０の基板側とは反対側の一部に第２電極層１４０を設ける。
　図９は、本発明の実施形態１に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。図９に示すように、誘電体層１３０の一部をエッチングすることにより、誘電体層１３０に貫通孔を形成する。
　図１０は、本発明の実施形態１に係るキャパシタの製造方法において、第１電極層および第２電極層の各々に第１凹凸面部を形成した状態を示す断面図である。図１０に示すように、第１電極層１２０および第２電極層１４０の各々の一部をエッチングすることにより、第１凹凸面部１６１を形成する。本実施形態においては、第１電極層１２０および第２電極層１４０の各々に第１凹凸面部１６１を形成しているが、これに限られず、第１電極層１２０および第２電極層１４０の少なくとも一方をエッチングすることによって、第１凹凸面部１６１を形成してもよい。
　図１１は、本発明の実施形態１に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図１１に示すように、基板１１０の一方の主面１１１側を覆うように設けた保護層１４５を、フォトリソグラフィ法により、第１接触面１６０が露出するようにパターニングする。具体的には、まず、誘電体層１３０、第１電極層１２０および第２電極層１４０の各々の基板側とは反対側に、保護層１４５を積層する。そして、保護層１４５上にレジストパターンを形成し、レジストパターンをマスクとして保護層１４５をエッチングすることで、保護層１４５をパターニングする。保護層１４５が感光性材料で構成される場合は、保護層１４５を積層した後、フォトリソグラフィ法により、露光および現像することで、保護層１４５をパターニングする。
　次に、リフトオフ法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１に対応して接続されるように、外部電極１５０を設ける。本実施形態においては、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１、かつ、保護層１４５の基板側とは反対側の一部に、外部電極１５０を設ける。上記の工程により、図１に示すような本発明の実施形態１に係るキャパシタ１００が製造される。
　なお、本実施形態に係るキャパシタ１００の製造方法においては、上述の製造方法により、マザー基板に複数のキャパシタ１００を一括で作製してもよい。この場合、本実施形態に係るキャパシタ１００の製造方法は、基板１１０の厚さを調節するために基板１１０の一方の主面１１１とは反対側の主面を研削するバックグラインド工程、および、複数のキャパシタ１００をブレードダイシング、ステルスダイシングまたはプラズマダイシングなどで個片化する工程の少なくとも一方を備えていてもよい。
　上記のように、本実施形態に係るキャパシタ１００は、第１電極層１２０および第２電極層１４０のうち少なくとも一方と外部電極１５０とが、第１接触面１６０で接触しており、第１接触面１６０が、第１凹凸面部１６１を含んでいることにより、第１接触面１６０の面積が大きくなり、コンタクト抵抗が小さくなる。結果として、キャパシタ１００のＥＳＲを低減できるとともに、キャパシタ１００のＱ値を大きくすることができる。
　（実施形態２）
　以下、本発明の実施形態２に係るキャパシタについて説明する。本発明の実施形態２に係るキャパシタは、主に、第１電極層と誘電体層との第２接触面、および、誘電体層と第２電極層との第３接触面が、それぞれ、第２凹凸面部および第３凹凸面部を有する点で、本発明の実施形態１に係るキャパシタ１００と異なる。よって、本発明の実施形態１に係るキャパシタ１００と同様である構成については説明を繰り返さない。
　図１２は、本発明の実施形態２に係るキャパシタの断面図である。図１２に示すように、第１電極層１２０と誘電体層１３０との第２接触面２７０は、第２凹凸面部２７１を含んでいる。
　第２凹凸面部２７１は、図１２に示すように、第１電極層１２０に形成された複数の凹部で構成されているが、第１電極層１２０に形成された複数の凸部で構成されていてもよい。なお、第２凹凸面部２７１を構成する複数の凹部の各々の幅は、６μｍ以上であることが好ましい。上記複数の凹部の各々の幅が６μｍ未満の場合、各層の厚みの寸法が制限される可能性、または、成膜プロセスにおいて不具合が起こる可能性があるためである。
　第２凹凸面部２７１を構成する凹部の各々の深さは、０．２μｍ以上４μｍ以下が好ましい。また、第２凹凸面部２７１を構成する凹部の各々の深さは、第１電極層１２０の厚さの０．５倍以下であることが好ましい。第２凹凸面部２７１の各々の深さが、第１電極層１２０の厚さの０．５倍超である場合、凹凸加工時のプロセスマージンを十分に確保できず、凹部の底が貫通するなどの所望の凹部形状を得られない可能性がある。
　図１２に示すように、誘電体層１３０と第２電極層１４０との第３接触面２８０は、第３凹凸面部２８１を含んでいる。第３凹凸面部２８１は、誘電体層１３０に形成された複数の凹部で構成されている。なお、第２凹凸面部２７１が第１電極層１２０に形成された複数の凸部で構成されている場合、第３凹凸面部２８１は、誘電体層１３０に形成された複数の凸部で構成されていてもよい。
　そして、外部電極１５０側から見たときに、第２凹凸面部２７１の少なくとも一部は、第３凹凸面部２８１と重なっている。また、誘電体層１３０と第２電極層１４０との第３接触面２８０の第３凹凸面部２８１は、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部２７１に沿って形成されている。第３凹凸面部２８１における他方の主面１１２から最も近い部分は、第２凹凸面部２７１における他方の主面１１２から最も遠い部分より、他方の主面１１２側に位置している。本実施形態においては、誘電体層１３０に形成された複数の凹部が、第１電極層１２０に形成された複数の凹部のそれぞれに沿うように位置していることで、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部２７１、および、誘電体層１３０と第２電極層１４０との第３接触面２８０の第３凹凸面部２８１は、互いにかみ合うように位置している。
　以下、本発明の実施形態２に係るキャパシタの製造方法について説明する。
　本実施形態に係るキャパシタ２００を製造する際には、実施形態１に係るキャパシタ１００を製造する際と同様にして、基板１１０の一方の主面側に、第１電極層１２０を設ける。
　図１３は、本発明の実施形態２に係るキャパシタの製造方法において、第１電極層に、第１凹凸面部および第２凹凸面部を形成した状態を示す断面図である。図１３に示すように、第１電極層１２０の一部をドライエッチングすることによって、第１電極層１２０の基板側とは反対側の一部に、第１凹凸面部１６１および第２凹凸面部２７１を形成する。
　図１４は、本発明の実施形態２に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図１４に示すように、ＣＶＤ法またはＰＶＤ法などによって、第１電極層１２０の少なくとも第２凹凸面部２７１に誘電体層１３０を積層することにより、誘電体層１３０の基板側とは反対側の一部に第３凹凸面部２８１を形成する。本実施形態の製造方法においては、第１電極層１２０全面に誘電体層１３０を積層し、その後、誘電体層１３０をエッチングする。上記のように第３凹凸面部２８１を形成することにより、第２接触面２７０の第２凹凸面部２７１と第３接触面２８０の第３凹凸面部２８１が互いにかみ合うように位置する。
　図１５は、本発明の実施形態２に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図１５に示すように、リフトオフ法またはめっき法などにより、誘電体層１３０の少なくとも第３凹凸面部２８１に第２電極層１４０を積層する。このように第２電極層１４０を積層することによって、第２電極層１４０の基板側とは反対側の少なくとも一部に第１凹凸面部１６１を形成する。
　図１６は、本発明の実施形態２に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。図１６に示すように、誘電体層１３０の一部をエッチングすることにより、第１電極層１２０と外部電極１５０を接続するための貫通孔を形成する。
　図１７は、本発明の実施形態２に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図１７に示すように、基板１１０の一方の主面１１１側を覆うように設けた保護層１４５を、フォトリソグラフィ法により、第１接触面１６０が露出するようにパターニングする。具体的には、まず、誘電体層１３０、第１電極層１２０および第２電極層１４０の各々の基板側とは反対側に、保護層１４５を積層する。そして、保護層１４５上にレジストパターンを形成し、レジストパターンをマスクとして保護層１４５をエッチングすることで、保護層１４５をパターニングする。
　次に、リフトオフ法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１に対応して接続されるように、外部電極１５０を設ける。本実施形態においては、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１、かつ、保護層１４５の基板側とは反対側の一部に、外部電極１５０を設ける。上記の工程により、図１２に示すような本発明の実施形態２に係るキャパシタ２００が製造される。
　上記のように、本実施形態に係るキャパシタ２００は、外部電極１５０側から見たときに、第２凹凸面部２７１の少なくとも一部が、第３凹凸面部２８１と重なっている。そして、第３凹凸面部２８１における他方の主面１１２から最も近い部分は、第２凹凸面部２７１における他方の主面１１２から最も遠い部分より、他方の主面１１２側に位置しているため、第１電極層１２０と第２電極層１４０の対向面積が増加する。よって、キャパシタ２００の静電容量を大きくできる。
　また、本実施形態に係るキャパシタ２００の製造方法では、第１電極層１２０の少なくとも第２凹凸面部２７１に誘電体層１３０を積層することにより自ずと第３凹凸面部２８１が形成されるため、誘電体層１３０を積層する工程の後に別途第３凹凸面部２８１を形成する工程は必要ない。また、誘電体層１３０の少なくとも第３凹凸面部２８１に第２電極層１４０を積層することにより自ずと第１凹凸面部１６１が形成されるため、第２電極層１４０を積層する工程の後に別途第１凹凸面部１６１を形成する工程は必要ない。すなわち、簡便な製造方法で、第１電極層１２０と第２電極層１４０との対向面積を増加させてキャパシタ２００の静電容量を増大させ、かつ、第２電極層１４０と外部電極１５０との第１接触面１６０の面積を大きくしてコンタクト抵抗を小さくすることにより、ＥＳＲを低減できるとともに、キャパシタ２００のＱ値を大きくできる。
　なお、本実施形態に係るキャパシタ２００の製造方法においては、第２凹凸面部２７１を形成する工程において、第１電極層１２０の一部をドライエッチングする代わりにウェットエッチングしてもよい。ここで、本実施形態に係るキャパシタ２００の製造方法の変形例について説明する。
　図１８は、本発明の実施形態２の変形例に係るキャパシタを製造する際に、第１電極層の一部をウェットエッチングした状態を示す断面図である。図１９は、本発明の実施形態２の変形例に係るキャパシタの断面図である。
　本変形例においては、第２凹凸面部２７１を形成する工程において、第１電極層１２０をウェットエッチングする。図１８に示すように、ウェットエッチングによって、第１電極層１２０には、第１電極層１２０で構成された第１凹凸面部１６１および第２凹凸面部２７１が形成される。第１凹凸面部１６１および第２凹凸面部２７１の各々は、第１電極層１２０に形成された複数の凹部で構成される。ウェットエッチングによって形成された複数の凹部の各々の角部は、丸みを帯びており、複数の凹部の各々の周壁は、底に向かってテーパ状に傾斜している。
　そして、本変形例に係るキャパシタ２００ａの第３凹凸面部２８１は、実施形態２に係るキャパシタ２００の製造方法と同様にして形成される。図１９に示すように、キャパシタ２００ａの第３凹凸面部２８１は、第２凹凸面部２７１と互いにかみ合うように位置する。本変形例においては、第３凹凸面部２８１を構成する誘電体層１３０に形成された複数の凹部の各々の角部は、丸みを帯びており、複数の凹部の各々の周壁は、底に向かってテーパ状に傾斜している。
　さらに、図１９に示すように、キャパシタ２００ａを外部電極１５０側から見たときに、第２電極層１４０で構成された第１凹凸面部１６１は、第３凹凸面部２８１と重なるように位置する。また、第１凹凸面部１６１を構成する第２電極層１４０に形成された複数の凹部の各々の角部は、丸みを帯びており、複数の凹部の各々の周壁は、底に向かってテーパ状に形成している。
　上記のように、第２凹凸面部２７１を形成する工程において、第１電極層１２０をウェットエッチングすることにより、本変形例に係るキャパシタ１００ａは、第１凹凸面部１６１、第２凹凸面部２７１および第３凹凸面部２８１の各々の角部がラウンディング形状を有し、第１凹凸面部１６１、第２凹凸面部２７１および第３凹凸面部２８１の各々の周壁が、底に向かってテーパ状に傾斜する。これにより、誘電体層１３０内における、第２凹凸面部２７１の角部および第３凹凸面部２８１の角部の各々での電界集中が緩和されるため、本変形例に係るキャパシタ２００ａは、耐圧性能が向上している。なお、第２凹凸面部２７１および第３凹凸面部２８１の各々の角部がラウンディング形状を有している、および、第２凹凸面部２７１および第３凹凸面部２８１の各々の周壁が、底に向かってテーパ状に傾斜している、少なくとも一方の状態であればよい。少なくとも一方の状態により、誘電体層１３０内における、第２凹凸面部２７１の角部および第３凹凸面部２８１の角部の各々での電界集中を緩和できる。
　（実施形態３）
　以下、本発明の実施形態３に係るキャパシタについて説明する。本発明の実施形態３に係るキャパシタは、主に、一方の主面から見て他方の主面側に他の層の一部が位置している点で、本発明の実施形態２に係るキャパシタ２００と異なる。よって、本発明の実施形態２に係るキャパシタ２００と同様である構成については説明を繰り返さない。
　図２０は、本発明の実施形態３に係るキャパシタの断面図である。
　図２０に示すように、基板１１０には、一方の主面１１１に複数の凹部が形成されている。凹部の深さは０．２μｍ以上６μｍ以下であることが好ましい。凹部の深さが０．２μｍ未満の場合は、一方の主面１１１に複数の凹部が形成されたことによる効果が十分に得られない可能性があり、凹部の深さが６μｍ超の場合は、成膜プロセスにおいて不具合が起こる可能性があるためである。複数の凹部の各々の幅は、１２μｍ以上であることが好ましい。上記複数の凹部の各々の幅が１２μｍ未満の場合、各層の厚みの寸法が制限される可能性、または、成膜プロセスにおいて不具合が起こる可能性があるためである。なお、複数の凹部の内表面は、一方の主面１１１には含まれない。
　本実施形態においては、絶縁層１１５は、基板１１０の一方の主面１１１および複数の凹部の各々の内表面に沿うように積層されている。基板１１０と絶縁層１１５との接触面の少なくとも一部は、一方の主面１１１から見て、他方の主面１１２側に位置している。
　図２０に示すように、本実施形態においては、第１電極層１２０は、基板１１０の一方の主面１１１および複数の凹部の各々の内表面に沿うようにして、絶縁層１１５の基板側とは反対側に積層されている。このように第１電極層１２０が積層されていることにより、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部３７１の少なくとも一部は、一方の主面１１１から見て、他方の主面１１２側に位置している。
　第２凹凸面部３７１の少なくとも一部が上記のように位置しているので、本実施形態における第２凹凸面部３７１を構成する複数の凹部の各々の深さの寸法は、第１電極層１２０の厚さの寸法より大きくてもよい。
　また、図２０に示すように、本実施形態における誘電体層１３０と第２電極層１４０との第３接触面２８０の第３凹凸面部３８１を構成する複数の凹部の各々の深さの寸法は、第２電極層１４０の厚さの寸法よりも大きくてもよい。
　さらに、本実施形態においては、第１電極層１２０と外部電極１５０とは、第１接触面１６０で接触している。第１接触面１６０は、第１凹凸面部３６１を含み、第１電極層１２０と外部電極１５０との第１接触面１６０の第１凹凸面部３６１の少なくとも一部は、一方の主面１１１から見て、他方の主面１１２側に位置している。
　第１電極層１２０と外部電極１５０との第１接触面１６０における第１凹凸面部３６１の少なくとも一部が上記のように位置していることにより、本実施形態における第１電極層１２０と外部電極１５０との第１接触面１６０における第１凹凸面部３６１を構成する複数の凹部の各々の深さの寸法は、第１電極層１２０の厚みの寸法より大きくてもよい。
　以下、本発明の実施形態３に係るキャパシタ３００の製造方法について説明する。
　図２１は、本発明の実施形態３に係るキャパシタの製造方法において、基板に複数の凹部を設けた状態を示す断面図である。本実施形態に係るキャパシタ３００を製造する際には、図２１に示すように、まず、エッチング法によって基板１１０の一方の主面１１１に複数の凹部を設ける。
　図２２は、本発明の実施形態３に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。図２２に示すように、ＣＶＤ法またはＰＶＤ法などによって基板１１０の一方の主面上に絶縁層１１５を設ける。
　図２３は、本発明の実施形態３に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。図２３に示すように、リフトオフ法、めっき法、または、エッチング法などにより絶縁層１１５の基板側とは反対側に第１電極層１２０を設ける。すなわち、基板１１０の一方の主面側に、第１電極層１２０を設ける。第１電極層１２０においては、基板１１０の凹部の形状に沿うように、第１凹凸面部３６１および第２凹凸面部３７１が形成される。
　図２４は、本発明の実施形態３に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図２４に示すように、ＣＶＤ法またはＰＶＤ法などによって、第１電極層１２０の少なくとも第２凹凸面部３７１に誘電体層１３０を積層することにより、誘電体層１３０の基板側とは反対側の一部に第３凹凸面部３８１を形成する。
　図２５は、本発明の実施形態３に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図２５に示すように、リフトオフ法、めっき法、または、エッチング法などにより、誘電体層１３０の少なくとも第３凹凸面部３８１に第２電極層１４０を積層する。このように第２電極層１４０を積層することによって、第２電極層１４０の基板側とは反対側の少なくとも一部に第１凹凸面部３６１を形成する。
　図２６は、本発明の実施形態３に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。図２６に示すように、誘電体層１３０の一部をエッチングすることにより、第１電極層１２０と外部電極１５０を接続するための貫通孔を形成する。
　図２７は、本発明の実施形態３に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図２７に示すように、基板１１０の一方の主面１１１側を覆うように設けた保護層１４５を、フォトリソグラフィ法により、第１接触面１６０が露出するようにパターニングする。具体的には、まず、誘電体層１３０、第１電極層１２０および第２電極層１４０の各々の基板側とは反対側に、保護層１４５を積層する。そして、保護層１４５上にレジストパターンを形成し、レジストパターンをマスクとして保護層１４５をエッチングすることで、保護層１４５をパターニングする。
　次に、リフトオフ法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部３６１に対応して接続されるように、外部電極１５０を設ける。本実施形態においては、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部３６１、かつ、保護層１４５の基板側とは反対側の一部に、外部電極１５０を設ける。上記の工程により、図２０に示すような本発明の実施形態３に係るキャパシタ３００が製造される。
　上記のように、本実施形態に係るキャパシタ３００は、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部３７１の少なくとも一部が、一方の主面１１１から見て、他方の主面１１２側に位置していることにより、第１電極層１２０の厚さによる制限を受けることなく第２凹凸面部３７１を構成する複数の凹部の各々の深さの寸法をより大きくすることができる。そして、第２凹凸面部３７１を構成する複数の凹部の各々の深さの寸法をより大きくすることで、第３凹凸面部３８１を構成する複数の凹部の各々の深さの寸法をより大きくすることができる。その結果、第１電極層１２０と第２電極層１４０の対向面積をより大きくすることができるため、キャパシタ３００の静電容量をより一層大きくできる。
　また、本実施形態に係るキャパシタ３００は、第１電極層１２０と外部電極１５０との第１接触面１６０の第１凹凸面部３６１の少なくとも一部が、一方の主面１１１から見て、他方の主面１１２側に位置しているので、第１電極層１２０の厚さによる制限を受けることなく第１凹凸面部３６１を構成する複数の凹部の各々の深さの寸法をより大きくすることができる。その結果、第１接触面１６０におけるコンタクト抵抗をさらに小さくできるので、キャパシタ３００のＥＳＲをさらに低減できるとともに、キャパシタ３００のＱ値をさらに大きくすることできる。
　上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，１００ｂ，１００ｃ，２００，２００ａ，３００　キャパシタ、１１０　基板、１１１　一方の主面、１１２　他方の主面、１１５　絶縁層、１２０　第１電極層、１３０　誘電体層、１４０　第２電極層、１４５　保護層、１５０　外部電極、１６０　第１接触面、１６１，３６１　第１凹凸面部、１６４ａ，１６４ｂ，１６４ｃ　第１凹凸パターン、１６５ａ，１６５ｂ，１６５ｃ　第２凹凸パターン、２７０　第２接触面、２７１，３７１　第２凹凸面部、２８０　第３接触面、２８１，３８１　第３凹凸面部。

Claims (7)

  1. 　一方の主面および該一方の主面とは反対側に位置する他方の主面を有する基板と、
    　前記基板の一方の主面側に位置する第１電極層と、
    　前記第１電極層の一部に積層された誘電体層と、
    　前記誘電体層の一部に積層された第２電極層と、
    　前記第１電極層および前記第２電極層の各々に対応して接続された外部電極とを備え、
    　前記第１電極層および前記第２電極層のうち少なくとも一方と前記外部電極とは、第１接触面で接触しており、前記第１接触面は、第１凹凸面部を含む、キャパシタ。
  2. 　前記第１電極層と前記誘電体層との第２接触面は、第２凹凸面部を含み、
    　前記誘電体層と前記第２電極層との第３接触面は、第３凹凸面部を含み、
    　外部電極側から見たときに、前記第２凹凸面部の少なくとも一部が、前記第３凹凸面部と重なり、
    　前記第３凹凸面部における前記他方の主面から最も近い部分が、前記第２凹凸面部における前記他方の主面から最も遠い部分より、他方の主面側に位置している、請求項１に記載のキャパシタ。
  3. 　前記第１凹凸面部、前記第２凹凸面部および前記第３凹凸面部の各々の角部がラウンディング形状を有している、および、前記第１凹凸面部、前記第２凹凸面部および前記第３凹凸面部の各々の周壁が、底に向かってテーパ状に傾斜している、少なくとも一方の状態である、請求項２に記載のキャパシタ。
  4. 　前記第２凹凸面部の少なくとも一部は、前記一方の主面から見て、他方の主面側に位置する、請求項２または請求項３に記載のキャパシタ。
  5. 　前記第１電極層と前記外部電極との前記第１接触面は、前記第１凹凸面部を含み、
    　前記第１電極層と前記外部電極との前記第１接触面の前記第１凹凸面部の少なくとも一部は、前記一方の主面から見て、他方の主面側に位置する、請求項１～請求項４のいずれか１項に記載のキャパシタ。
  6. 　前記第１電極層と前記外部電極との前記第１接触面の前記第１凹凸面部は、第１凹凸パターンを有し、
    　前記第２電極層と前記外部電極との前記第１接触面の前記第１凹凸面部は、前記第１凹凸パターンとは異なる第２凹凸パターンを有する、請求項１～請求項５のいずれか１項に記載のキャパシタ。
  7. 　基板の一方の主面側に、第１電極層を設ける工程と、
    　前記第１電極層の基板側とは反対側の一部に、第１凹凸面部および第２凹凸面部を形成する工程と、
    　前記第１電極層の少なくとも前記第２凹凸面部に誘電体層を積層することにより、前記誘電体層の基板側とは反対側の一部に第３凹凸面部を形成する工程と、
    　前記誘電体層の少なくとも前記第３凹凸面部に第２電極層を積層することにより、前記第２電極層の基板側とは反対側の少なくとも一部に第１凹凸面部を形成する工程と、
    　前記第１電極層および前記第２電極層の各々の前記第１凹凸面部に対応して接続されるように、外部電極を設ける工程とを備える、キャパシタの製造方法。
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