KR20010014957A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 기억 장치나 정보 처리 장치등과 같이 전극이나 배선을 내장하는 반도체 장치에 관한 것으로, 디싱의 발생에 상관없이 배선 저항을 충분히 억제하는 것을 목적으로 한다.
제N-1층의 배선층(10) 상에 배리어층(22)을 통해 층간막층(24)을 형성한다. 층간막층(24)의 상층에 제N층의 배선층(12)을 형성한다. 배선층(12)과 층간막층(24) 내에 상감 구조의 배선(38)을 형성한다. 배선(38)은 선폭이 좁은 배선부(42)와 선폭이 넓은 패드부(44)를 갖고 있다. 배선층(12)의 절연막에 배선부(42) 및 패드부(44)에 대응하는 오목부(46)를 설치한다. 층간막층(24)의 층간막(26)에 패드부(44)에 대응하는 오목부(30)를 설치한다. 오목부(46) 및 오목부(30) 내에 배리어 메탈(34) 및 메탈막(36)을 퇴적시키고, CMP에 의해 여분의 부분을 제거함으로써 다층 배선 구조를 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 기억 장치나 정보 처리 장치등과 같이 전극이나 배선을 내장하는 반도체 장치, 및 그 제조 방법에 관한 것이다.
기억 장치나 정보 처리 장치등의 반도체 장치에서는 고집적화나 고속도화가 요구됨에 따라, AlCu나 Cu 등의 저저항 재료를 배선 재료로 하는 상감 구조의 배선이 널리 이용되도록 되어 있다. 상감 구조의 배선은 층간막등에 배선이나 컨택트부를 격납하기 위한 오목부를 설치하고, 그 중에 배선 재료를 매립, 마지막으로 CMP(Chemical Mechanical Polishing) 등의 수법으로 오목부 이외의 부분에 존재하는 배선 재료를 제거함으로써 형성된다.
그러나, 불필요한 배선 재료를 제거하기 위한 CMP의 공정에서는 상기된 오목부에 매립된 배선 재료의 표면 부근의 부분이 필요하지 않은 부분과 함께 제거된다. 이 때문에, 상감 구조의 배선의 표면에는 접시형의 오목부가 형성되기쉽다. 이하, 그 현상을 디싱(Dishing)이라고 칭한다.
상술된 디싱은 배선의 막 두께를 감소시켜 배선 저항을 증대시킴과 함께 배선의 평탄성을 악화시킨다. 이러한 디싱은 특히 배선 부분에 비해 큰 면적을 갖는 부분, 구체적으로는 반도체 장치의 중간층에 설치되는 컨택트 패드부나, 그 최상층에 설치되는 본딩 패드부에 현저히 나타난다.
컨택트 패드부에 나타나는 현저한 디싱은 배선 저항을 증대시키는 원인이 됨과 함께, 중간층의 평탄성을 악화시켜 배선의 다층화를 곤란하게 한다. 또한, 본딩 패드부에 나타나는 현저한 디싱은 배선 저항을 증대시키는 원인이 됨과 함께, 최상층의 평탄성을 악화시켜 본딩 불량을 발생시키기 쉽게 한다. 이와 같이, 종래의 상감 구조의 배선에는 디싱에 기인하는 여러 악영향이 미치고 있었다.
본 발명은 상기된 바와 같은 과제를 해결하기 위해 이루어진 것으로, 디싱의 발생에 상관없이 배선 저항을 충분히 억제할 수 있는 배선 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 디싱의 발생을 억제할 수 있는 배선 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
청구항1에 기재된 발명은 상감 구조의 배선을 갖는 반도체 장치에 있어서, 층간막층 상에 형성된 배선층과,
상기 배선층에 형성된 오목부 내에 격납되는 1층 부분과, 상기 배선층과 상기 층간막층의 쌍방에 걸쳐 설치된 오목부 내에 격납되는 2층 부분을 갖는 배선을 구비하고,
상기 2층 부분은 절연막 상에 형성되는 것을 특징으로 하는 것이다.
청구항2에 기재된 발명은 상감 구조의 배선을 갖는 반도체 장치에 있어서,
배선층에 형성된 오목부 내에 격납되는 배선과,
상기 배선 내에 절연 물질로 형성된 복수의 더미를 구비하고,
상기 더미는 상기 배선의 저면으로부터 상면을 향해 연장하는 소정 높이의 돌기인 것을 특징으로 하는 것이다.
청구항3에 기재된 발명은 상감 구조의 배선을 갖는 반도체 장치의 제조 방법에 있어서,
층간막층의 층간막 상에, 배선층의 절연막을 형성하는 스텝과,
상기 층간막에 제1 오목부를 형성하는 스텝과,
상기 절연막에, 상기 제1 오목부와 중복하고, 또한 상기 제1 오목부에 비해 큰 제2 오목부를 형성하는 스텝과,
상기 제1 오목부 및 상기 제2 오목부를 도전 물질로 채움으로써 배선을 형성하는 스텝을 포함하고,
상기 제1 오목부의 내부에서, 상기 배선은 절연막 상에 형성되는 것을 특징으로 하는 것이다.
도 1은 본 발명의 제1 실시예의 반도체 장치가 구비하는 다층 배선 구조의 사시도.
도 2는 도 1에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
도 3은 배선의 시트 저항과 배선의 메탈막 두께와의 관계를 나타내는 도면.
도 4는 본 발명의 제2 실시예의 반도체 장치가 구비된 다층 배선 구조의 사시도.
도 5는 도 4에 도시된 배선 내에 형성되어 있는 더미의 배치를 나타내는 평면도.
도 6은 도 4에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제3 실시예의 반도체 장치가 구비되는 다층 배선 구조의 사시도.
도 8은 도 7에 도시된 배선 내에 형성되어 있는 더미의 배치를 나타내는 평면도.
도 9는 도 7에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
도 10은 본 발명의 제4 실시예의 반도체 장치가 구비하는 다층 배선 구조의 사시도.
도 11은 도 10에 도시된 배선 내에 형성되어 있는 더미의 점유율을 나타내는 개념도.
도 12는 도 10에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
도 13은 본 발명의 제5 실시예의 반도체 장치가 구비되는 다층 배선 구조의 사시도.
도 14는 도 13에 도시된 배선 내에 형성되어 있는 더미의 점유율을 나타내는 개념도.
도 15는 도 13에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
도 16은 본 발명의 제6 실시예의 반도체 장치가 구비되는 다층 배선 구조의 사시도.
도 17은 도 16에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
도 18은 본 발명의 제7 실시예의 반도체 장치가 구비되는 다층 배선 구조의 사시도.
도 19는 도 18에 도시된 다층 배선 구조의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제N-1 배선층
12 : 제N 배선층
14, 34 : 배리어 매탈
16, 36 : 메탈막
18, 38 : 배선
20, 40 : 절연막
22 : 배리어막
24 : 층간막층
26 : 층간막
28 : 컨택트
30, 46 : 오목부
32 : 에칭 스토퍼막
42 : 배선부
44 : 패드부
60, 70, 80, 90, 100, 110 : 더미
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 또한, 각 도면에 있어서 공통되는 요소에는 동일한 부호를 붙여 중복하는 설명을 생략한다.
제1 실시예
도 1은 본 발명의 제1 실시예의 반도체 장치의 주요부의 사시도를 도시한다. 본 실시예의 반도체 장치는 다층 배선 구조를 갖고 있고, 도 1에는 제N-1층의 배선층(10)(이하, 「제N-1 배선층(10)」이라고 칭함)과, 제N 층의 배선층(12)(이하, 「제N 배선층(12)」이라고 칭함)이 나타내어져 있다.
제N-1 배선층(10)에는 배리어 메탈(14)과 메탈막(16)으로 구성되는 배선(18)과, 배선(18)을 둘러싼 절연막(20)이 포함되어 있다. 배리어 메탈(14)에는 질화 티탄(TiN)이, 또한 절연막(20)에는 실리콘 산화막이 각각 사용되고 있다.
배선층(10)의 상층에는 절연성의 배리어막(22)(예를 들면 실리콘 질화막)을 통해 층간막층(24)이 적층되어 있다. 층간막층(24)에는 실리콘 산화막으로 구성되는 층간막(26)과 배선(18)과 도통하는 컨택트(28)가 설치됨과 함께, 제N 배선층(12)의 배선의 일부를 수납하기 위한 오목부(30)가 설치되어 있다.
층간막층(24)의 상층에는 실리콘 질화막으로 구성되는 에칭 스토퍼막(32)을 통해 제N 배선층(12)이 적층되어 있다. 제N 배선층(12)에는 배리어 메탈(34)과 메탈막(36)으로 구성되는 배선(38)과, 배선(38)을 둘러싼 절연막(40)이 포함되어 있다. 제N 배선층(24)의 배선(38)은 컨택트(28)를 통해 제N-1 배선층의 배선(28)과 도통하고 있어, 비교적 폭이 좁은 배선부(42)와, 배선부(42)에 비해 큰 폭을 갖는 패드부(44)를 구비하고 있다. 패드부(44)는 구체적으로는 한변이 25∼200㎛ 정도의 사각형에 상당하는 크기를 갖고 있다.
본 실시예에서, 배선부(42)는 제N 배선층(12)의 절연막(40)에 형성된 오목부(46) 내에 격납되어 있다. 한편, 패드부(44)는 제N 배선층(12)의 오목부(46) 및 층간막층(24)의 오목부(30) 내에 격납되어 있다. 따라서, 배선부(42)는 제N 배선층(12)의 막 두께와 거의 동일 막 두께를, 또한 패드부(44)는 제N 배선층(12)의 막 두께와 층간막층(24)의 막 두께와의 합에 거의 같은 막 두께를 갖고 있다.
이어서, 도 2를 참조하여 도 1에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제N-1 배선층(10)이 형성되면, 그 상층에 배리어막(22), 층간막(26), 에칭 스토퍼막(32), 및 절연막(40)이 적층된다(도 2의 (A)).
사진 제판에 의해, 컨택트(28)에 대응하는 부분과 패드부(44)에 대응하는 부분에 개구부를 갖는 레지스트막(48)이 형성된다. 이어서, 레지스트막(48)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 제N 배선층(12)의 절연막(40)에 컨택트(28)와 패드부(44)에 대응하는 오목부(50, 52)가 형성된다(도 2의 (B)).
상기된 레지스트막(48)이 제거된 후, 절연막(40)의 상층에, 제N 배선층(12)의 배선(38)의 형상에 대응하는 개구부를 갖는 레지스트막(54)이 형성된다(도 2의 (C)).
레지스트막(54)을 마스크로 하여 드라이 에칭이 행해짐에 따라, 층간막층(24)에 컨택트홀(56)과 오목부(30)가, 또한 제N 배선층(12)에 오목부(46)가, 각각 형성된다. 컨택트홀(56)의 내부, 오목부(30, 46)의 내부, 및 절연막(40)의 표면이 덮어지도록 배리어 메탈(34) 및 메탈막(36)이 형성된다(도 2의 (D)).
배리어 메탈(34) 및 메탈막(36)의 필요하지 않은 부분(제N 배선층(12)의 오목부(46)로부터 돌출한 부분)을 제거하기 위해 CMP가 행해진다. 그 결과, 도 1에 도시된 배선 구조가 실현된다(도 2의 (E)). 이후, 동일한 처리를 반복함에 따라 제N+1층 이후의 배선층을 형성할 수 있다.
본 실시예의 반도체 장치의 제조 과정에서는 배리어 메탈(34) 및 메탈막(36)의 필요하지 않은 부분을 제거하기 위한 CMP가 행해짐에 따라, 배선(38)의 디싱, 즉 배선(38)의 표면에 접시형의 오목부가 형성되는 현상이 일어난다. 이러한 디싱은 특히 패턴 폭의 큰 부분에 발생하기 쉽기 때문에, 도 1에 도시된 배선 구조에서는 배선부(42)에 비해 패드부(44)에 큰 오목부가 형성된다.
그런데, 본 실시예의 반도체 장치에서는 패턴 폭이 넓은 패드부(44)에, 제N 배선층(12)의 막 두께와 층간막층(24)의 막 두께의 합에 거의 같은 막 두께가 주어지고 있다. 따라서, 본 실시예의 구조에 따르면, 디싱의 발생에 상관없이 패드부(44)의 막 두께를 충분히 확보할 수 있다.
도 3은 메탈막(36)의 막 두께와 시트 저항치와의 관계를 나타난다. 도 3에 도시된 바와 같이, 메탈막(36)의 시트 저항치는 그 막 두께가 클수록 작아진다. 따라서, 본 실시예의 반도체 장치에 따르면, 디싱의 발생에 상관없이 패드부(44)의 시트 저항을 억제하여, 배선 저항을 충분히 작게 할 수 있다.
제2 실시예
이어서, 도 4 내지 도 6을 참조하여 본 발명의 제2 실시예의 반도체 장치에 관해 설명한다.
도 4는 본 실시예의 반도체 장치의 제N-1 배선층(10) 및 제N 배선층(12)을 나타내는 사시도이다. 본 실시예의 반도체 장치는 제N 배선층(12)의 배선(38) 내에 복수의 더미(60)가 설치되어 있는 점을 제외하여 제1 실시예의 반도체 장치와 동일한 구성을 갖고 있다. 더미(60)는 한변이 수㎛의 각 기둥형의 부재이고, 층간막층(24)의 오목부(30) 내에 층간막(26)과 동일한 실리콘 산화막에 의해 형성되어 있다.
도 5는 더미(60)의 배치를 나타내는 평면도를 도시한다. 도 5에 도시된 바와 같이 본 실시예에서 더미(60)는 패드부(44)의 전역에 균일하게 분포하도록 설치되어 있다. 또한, 본 실시예에서는 더미(60)를 패드부(44)에만 설치하고 있지만, 더미(60)는 패드부(44)와 배선부(42) 쌍방에 설치해도 좋다.
이어서, 도 6을 참조하여 도 4에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제1 실시예의 경우와 마찬가지로, 제N-1 배선층(10) 상층에 배리어막(22), 층간막(26), 에칭 스토퍼막(32), 및 절연막(40)이 적층된다(도 6의 (A)).
사진 제판에 의해, 컨택트(28)에 대응하는 부분에 개구부를 지니고, 또한 패드부(44)에 대응하는 부분에 개구부를 지니고, 또한 더미(60)를 형성해야 할 부분을 피복하는 레지스트막(62)이 형성된다. 이어서, 레지스트막(62)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 제N 배선층(12)의 절연막(40)에, 컨택트(28)에 대응하는 오목부(50)와, 외형이 패드부(44) 대응하는 오목부(64)가 형성된다(도 6(B)). 이 시점에서, 오목부(64)의 내부에는 더미(60)에 대응하는 실리콘 산화막(66)이 잔존하고 있다.
상기된 레지스트막(62)이 제거된 후, 절연막(40) 상층에, 제N 배선층(12)의 배선(38)의 형상에 대응하는 개구부를 갖는 레지스트막(54)이 형성된다(도 6의 (C)).
레지스트막(54) 및 실리콘 산화막(66)을 마스크로 하여 드라이 에칭이 행해짐에 따라, 층간막층(24)에 컨택트홀(56)과 오목부(30)가, 또한 제N 배선층(12)에 오목부(46)가, 각각 형성된다. 이 때, 오목부(30) 내에는 실리콘 산화막(66)에 피복되어 있는 부분에 더미(60)가 형성된다. 컨택트홀(56)의 내부, 오목부(30, 46)의 내부, 및 절연막(40) 표면이 피복되도록 배리어 메탈(34) 및 메탈막(36)이 형성된다(도 6의 (D)).
배리어 메탈(34) 및 메탈막(36)의 필요하지 않은 부분(제N 배선층(12)의 오목부(46)로부터 돌출된 부분)을 제거하기 위해 CMP가 행해진다. 그 결과, 도 4에 도시된 배선 구조가 실현된다(도 6(E)). 이후, 동일한 처리를 반복함에 따라 제N+1층 이후의 배선층을 형성할 수 있다.
층간막층(24)에 더미(60)가 배치되면, 더미(60)가 형성되지 않은 경우에 비해 배선(38)의 표면이 CMP에 의해 제거되기 어려워진다. 이 때문에, 본 실시예의 제조 방법에 따르면, 패드부(44)에서의 디싱을 제1 실시예의 경우에 비해 더욱 억제할 수 있다. 따라서, 본 실시예의 제조 방법에 따르면, 배선 저항이 충분히 작음과 함께, 다층 배선 구조를 용이하게 실현할 수 있고, 또한 본딩 불량을 발생시키기 어려운 반도체 장치를 실현할 수 있다.
제3 실시예
이어서, 도 7 내지 도 9를 참조하여 본 발명의 제3 실시예의 반도체 장치에 대해 설명한다.
도 7은 본 실시예의 반도체 장치의 제N-1 배선층(10) 및 제N 배선층(12)을 나타내는 사시도이다. 본 실시예의 반도체 장치는 제N 배선층(12)의 배선(38) 내에, 더미(60)를 대신하여 더미(70)를 구비하고 있는 점을 제외하고 제2 실시예의 반도체 장치와 동일한 구성을 갖고 있다. 더미(70)는 한변이 수 ㎛의 각 기둥형의 부재이고, 층간막층(24)의 오목부(30)의 저면으로부터, 제N 배선층(12)의 오목부(46)의 도중까지 연장하도록 형성되어 있다.
도 8의 (A) 및 도 8의 (B)은 각각 더미(70)의 레이아웃을 나타내는 평면도이다. 본 실시예에서 더미(70)는 도 8의 (A) 또는 도 8의 (B)에 도시된 바와 같이, 동심의 정방형, 혹은 동심원형으로, 패드부(44)의 중앙에서 가장 분포 밀도가 높아, 패드부(44)의 주연부를 향해 그 밀도가 저하하도록 배치되어 있다. 또한, 본 실시예에서는 더미(70)를 패드부(44)에만 설치하고 있지만, 더미(70)는 패드부(44)와 배선부(42)의 쌍방에 설치해도 좋다.
이어서, 도 9를 참조하여 도 7에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제1 실시예의 경우와 마찬가지로, 제N-1 배선층(10)의 상층에 배리어막(22), 층간막(26), 에칭 스토퍼막(32), 및 절연막(40)이 적층된다(도 9의 (A)).
사진 제판에 의해, 컨택트(28) 및 패드부(44)에 대응하는 부분에 개구부를 지니고, 또한 더미(70)를 형성해야 할 부분을 피복하는 레지스트막(72)이 형성된다. 이어서, 레지스트막(72)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 제N 배선층(12)의 절연막(40)에, 컨택트(28)에 대응하는 오목부(50)와, 외형이 패드부(44)에 대응하는 오목부(74)가 형성된다(도 9(B)). 이 시점에서, 오목부(74)의 내부에는 더미(70)에 대응하는 실리콘 산화막(76)이 형성된다.
상기된 레지스트막(72)이 제거된 후, 절연막(40) 상층에 레지스트막(78)이 형성된다. 레지스트막(78)은 제N 배선층(12)의 배선(38)에 대응하는 개구부를 지니고, 또한 더미(70)에 대응하는 실리콘 산화막(76)을 덮도록 패터닝된다. 레지스트막(78)을 마스크로 하여 드라이 에칭이 행해짐에 따라, 층간막층(24)에 컨택트홀(56)과 오목부(30)가, 또한 제N 배선층(12)에 오목부(46)가, 각각 형성된다. 더미(70)에 대응하는 실리콘 산화막(76)은 이 시점에서 아직 오목부(30, 46) 내에 잔존하고 있다.(도 9의 (C)).
상기된 레지스트막(78)이 제거된 후, 절연막(40) 상층에, 제N 배선층(12)의 배선(38)의 형상에 대응하는 개구부를 갖는 레지스트막(79)이 형성된다. 레지스트막(79)을 마스크로 하여 드라이 에칭이 행해짐에 따라, 실리콘 산화막(76)이 소정량만큼 제거된다. 그 결과, 제N 배선층(12)의 오목부(46) 내에, 그 도중까지 연장하는 더미(70)가 형성된다(도 9의 (D)).
컨택트홀(56)의 내부, 오목부(30, 46)의 내부, 및 절연막(40)의 표면이 피복되도록 배리어 메탈(34) 및 메탈막(36)이 형성된다(도 9의 (E)).
배리어 메탈(34) 및 메탈막(36)의 필요하지 않은 부분(제N 배선층(12)의 오목부(46)로부터 돌출된 부분)을 제거하기 위해 CMP가 행해진다. 그 결과, 도 7에 도시된 배선 구조가 실현된다(도 9의 (F)). 이후, 동일한 처리를 반복함으로써 제N+1층 이후의 배선층을 형성할 수 있다.
배선(38) 내에 더미(70)가 설치되면, 더미(70)가 존재하지 않은 경우에 비해 배선(38)의 표면이 CMP에 의해 제거되기 어려워진다. 특히, 본 실시예에서는 디싱에 의해 크게 오목하게 되기 쉬운 패드부(44)의 중앙부 부근에 더미(70)가 고밀도로 배치되어 있음과 함께, 더미(70)가 제N 배선층(12)의 도중까지 연장하도록 설치되어 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 디싱에 기인하는 패드부(44)의 오목부를 제2 실시예의 경우에 비해 더욱 억제할 수 있다.
제4 실시예
이어서, 도 10 내지 도 12를 참조하여 본 발명의 제4 실시예의 반도체 장치에 대해 설명한다.
도 10은 본 실시예의 반도체 장치의 제N-1 배선층(10) 및 제N 배선층(12)을 나타내는 사시도이다. 본 실시예의 반도체 장치는 배선(38)이 제N 배선층(12)의 막 두께 내에 들어가도록 형성되어 있는 점, 및 배선(38) 내에 더미(80)가 형성되어 있는 점을 제외하고 제1 실시예의 반도체 장치와 동일한 구성을 갖고 있다. 더미(80)는 한변이 수㎛의 각 기둥형의 부재이고, 에칭 스토퍼막(32) 상에 제N 배선층(12)의 도중까지 연장하도록 형성되어 있다.
도 11은 패드부(44)의 각 부에서의 더미(80)의 점유율을 나타내는 개념도이다. 도 11에서 격자형으로 나타낸 복수의 파선은 패드부(44)를 복수의 영역(82)으로 분할하는 가상의 경계선을 나타낸다. 또한, 도 11에 도시된 화살표는 개개의 영역(82) 내에서의 더미(80)의 점유율의 경사를 나타낸다. 본 실시예에서, 더미(80)는 패드부(44)의 중심일수록 영역(82) 내의 점유율이 높아, 패드부(44)의 주변을 향할수록 영역(82) 내의 점유율이 낮아지도록 설치되어 있다. 또한, 본 실시예에서는 더미(80)를 패드부(44)에만 설치하는 것으로 하고 있지만, 더미(80)는 패드부(44)와 배선부(42) 쌍방에 설치해도 좋다.
이어서, 도 12를 참조하여 도 10에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제1 실시예의 경우와 마찬가지로, 제N-1 배선층(10) 상층에 배리어막(22), 층간막(26), 에칭 스토퍼막(32), 및 절연막(40)이 적층된다(도 12의 (A)).
사진 제판에 의해, 컨택트(28)에 대응하는 부분에 개구부를 갖는 레지스트막(84)이 형성된다. 이어서, 레지스트막(84)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 제N 배선층(12)의 절연막(40)에 컨택트(28)에 대응하는 오목부(50)가 형성된다(도 9의 (B)).
상기된 레지스트막(84)이 제거된 후, 절연막(40)의 상층에, 제N 배선층(12)의 배선(38)에 대응하는 부분에 개구부를 지니고, 또한 더미(80)를 형성해야 할 부분을 피복하는 레지스트막(86)이 형성된다. 레지스트막(86)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 층간막층(24)에 컨택트홀(56)이, 또한 제N 배선층(12)에 오목부(46)가 각각 형성된다. 이 시점에서, 오목부(46)의 내부에는 더미(80)에 대응하는 실리콘 산화막(88)이 형성된다(도 12의 (C)).
상기된 레지스트막(86)이 제거된 후, 절연막(40)의 상층에 제N 배선층(12)의 배선(38)의 형상에 대응하는 개구부를 갖는 레지스트막(89)이 형성된다(도 9의 (D)).
레지스트막(89)을 마스크로 하여 드라이 에칭이 행해짐에 따라, 실리콘 산화막(88) 소정량만큼 제거된다. 그 결과, 제N 배선층(12)의 오목부(46) 내에, 그 도중까지 연장하는 더미(80)가 형성된다. 컨택트홀(56)의 내부, 오목부(46)의 내부, 및 절연막(40)의 표면이 피복되도록 배리어 메탈(34) 및 메탈막(36)이 형성된다(도 12의 (E)).
배리어 메탈(34) 및 메탈막(36)의 필요하지 않은 부분(제N 배선층(12)의 오목부(46)로부터 돌출된 부분)을 제거하기 위해 CMP가 행해진다. 그 결과, 도 10에 도시된 배선 구조가 실현된다(도 12의 (F)). 이후, 동일한 처리를 반복함에 따라 제N+1층 이후의 배선층을 형성할 수 있다.
배선(38) 내에 더미(80)가 설치되면, 더미(80)가 존재하지 않은 경우에 비해 배선(38)의 표면이 CMP에 의해 제거되어 어려워진다. 특히, 본 실시예에서는 디싱에 의해 크게 오목하게 되기 쉬운 패드부(44)의 중앙부 부근의 더미(80)에 큰 점유율이 주어지고 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 디싱에 기인하는 패드부(44)의 오목부를 충분히 억제하여, 평탄성이 좋은 배선층을 형성할 수 있다.
제5 실시예
이어서, 도 13 내지 도 15를 참조하여 본 발명의 제5 실시예의 반도체 장치에 대해 설명한다.
도 13은 본 실시예의 반도체 장치의 제N-1 배선층(10) 및 제N 배선층(12)을 나타내는 사시도이다. 본 실시예의 반도체 장치는 배선(38) 내에 더미(80)를 대신하여 더미(90)를 구비하는 점을 제외하고 제4 실시예의 반도체 장치와 동일한 구성을 갖고 있다. 더미(90)는 한변이 수㎛의 각 기둥형의 부재이고, 에칭 스토퍼막(32) 상에 제N 배선층(12)의 도중까지 연장하도록 형성되어 있다.
도 14는 패드부(44)의 내부에서의 더미(90)의 배치를 나타내는 평면도이다. 도 14에 도시된 바와 같이, 본 실시예에서 더미(90)는 방사선형으로 패드부(44)의 중심만큼 밀도가 높고, 패드부(44)의 주변을 향할수록 밀도가 저하하도록 배치되어 있다. 또한, 본 실시예에서는 더미(90)를 패드부(44)에만 설치하고 있지만, 더미(90)는 패드부(44)와 배선부(42)의 쌍방에 설치해도 좋다.
이어서, 도 15를 참조하여 도 13에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제4 실시예의 경우와 동일한 순서로 제N 배선층(12)의 절연막(40)에 컨택트(28)에 대응하는 오목부(50)가 형성된다(도 15의 (A) 및 도 15의 (B)).
레지스트막(84)이 제거된 후, 절연막(40)의 상층에, 제N 배선층(12)의 배선(38)에 대응하는 개구부를 지니고, 또한 더미(90)를 형성해야 할 부분을 피복하는 레지스트막(92)이 형성된다. 레지스트막(92)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 층간막층(24)에 컨택트홀(56)이, 또한 제N 배선층(12)에 오목부(46)가 각각 형성된다. 이 시점에서, 오목부(46)의 내부에는 더미(90)에 대응하는 실리콘 산화막(94)이 형성된다(도 15의 (C)).
이하, 제4 실시예의 경우와 동일한 순서로 실리콘 산화막(94)이 에칭되고(도 15의 (D)), 배리어 메탈(34) 및 메탈막(36)이 퇴적되고(도 15의 (E)), CMP가 행해짐에 따라 도 13에 도시된 배선 구조가 실현된다(도 15의 (F)). 이후, 동일한 처리를 반복함에 따라 제N+1층 이후의 배선층을 형성할 수 있다.
배선(38) 내에 더미(90)가 설치되면, 더미(90)가 존재하지 않은 경우에 비해 배선(38)의 표면이 CMP에 의해 제거되기 어려워진다. 특히, 본 실시예에서는 디싱에 의해 크게 오목하게 되기 쉬운 패드부(44)의 중앙부 부근에 큰 밀도로 더미(80)가 배치되어 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 디싱에 기인하는 패드부(44)의 오목부를 충분히 억제하여, 평탄성이 좋은 배선층을 형성할 수 있다.
제6 실시예
이어서, 도 16 및 도 17을 참조하여 본 발명의 제6 실시예의 반도체 장치에 관해 설명한다.
도 16은 본 실시예의 반도체 장치의 제N-1 배선층(10) 및 제N 배선층(12)을 나타내는 사시도이다. 본 실시예의 반도체 장치는 배선(38) 내에 더미(100)를 구비함과 함께, 배선(38)의 표면에 더미(100)에 대응하는 작은 요철이 형성되는 점을 제외하고, 제4 실시예 또는 5의 반도체 장치와 동일한 구성을 갖고 있다. 더미(100)는 한변이 수 ㎛의 각 기둥형의 부재이고, 에칭 스토퍼막(32) 상에 제N 배선층(12)의 도중까지 연장하도록 형성되어 있다.
본 실시예에서, 더미(100)는 제2 실시예의 경우와 마찬가지로 패드부(44)의 전역에 균일한 분포로 배치되어 있다(도 5참조). 또한, 본 실시예에서는 더미(100)를 패드부(44)에만 설치하고 있지만, 더미(100)는 패드부(44)와 배선부(42) 쌍방에 설치해도 좋다.
이어서, 도 17을 참조하여 도 16에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제4 실시예의 경우와 동일한 순서로 제N 배선층(12)의 절연막(40)에 컨택트(28)에 대응하는 오목부(50)가 형성된다(도 17의 (A) 및 도 17의 (B)).
레지스트막(84)이 제거된 후, 절연막(40)의 상층에, 제N 배선층(12)의 배선(38)에 대응하는 개구부를 지니고, 또한 더미(100)를 형성해야 할 부분을 피복하는 레지스트막(102)이 형성된다. 레지스트막(102)을 마스크로 하여, 에칭 스토퍼막(32)을 스토퍼로 하면서 드라이 에칭이 행해진다. 그 결과, 층간막층(24)에 컨택트홀(56)이, 또한 제N 배선층(12)에 오목부(46)가 각각 형성된다. 이 시점에서, 오목부(46)의 내부에는 더미(100)의 기초가 되는 실리콘 산화막(104)이 형성된다(도 17의 (C)).
레지스트막(102)이 제거된 후, 컨택트홀(56)의 내부, 오목부(46)의 내부, 및 절연막(40)의 표면이 피복되도록 배리어 메탈(34) 및 메탈막(36)이 형성된다(도 17의 (D)).
배리어 메탈(34) 및 메탈막(36)의 필요하지 않은 부분(제N 배선층(12)의 오목부(46)로부터 돌출된 부분)을 제거하기 위해 CMP가 행해진다. 이어서, 제N 배선층(12)의 배선(38)과 동일 형상의 개구부를 갖는 레지스트막(106)이 절연막(40) 상에 형성된다(도 17의 (E)).
실리콘 산화막(104)을 소정량만큼 제거하기 위해 레지스트막(106)을 마스크로 하여 웨트 에칭이 행해진다. 그 결과, 도 10에 도시된 바와 같이 패드부(44) 내에 더미(100)를 갖는 배선 구조가 실현된다(도 17의 (F)). 이후, 동일한 처리를 반복함에 따라 제N+1층 이후의 배선층을 형성할 수 있다.
배선(38) 내에 더미(100)가 설치되면, 더미(100)가 존재하지 않은 경우에 비해 배선(38)의 표면이 CMP에 의해 제거되기 어려워진다. 이 때문에, 본 실시예의 제조 방법에 따르면, 디싱에 기인하는 패드부(44)의 오목부를 억제하여, 평탄성이 좋은 배선층을 형성할 수 있다.
제7 실시예
이어서, 도 18 및 도 19를 참조하여 본 발명의 제7 실시예의 반도체 장치에 대해 설명한다.
도 18은 본 실시예의 반도체 장치의 제N-1 배선층(10) 및 제N 배선층(12)을 나타내는 사시도이다. 본 실시예의 반도체 장치는 배선(38) 내에 더미(100)를 대신하여 더미(110)를 구비하고 있는 점을 제외하고, 제6 실시예의 반도체 장치와 동일한 구성을 갖고 있다. 더미(110)는 한변이 수㎛의 각 기둥형의 부재이고, 에칭 스토퍼막(32) 상에, 그 단부면의 높이가 배선(38)의 표면 높이와 일치하도록 형성되어 있다.
본 실시예에서, 더미(110)는 제2 실시예의 경우와 마찬가지로 패드부(44)의 전역에 균일한 분포로 배치되어 있다(도 5참조). 또한, 본 실시예에서는 더미(110)를 패드부(44)에만 설치하고 있지만, 더미(110)는 패드부(44)와 배선부(42) 쌍방에 설치해도 좋다.
이어서, 도 19를 참조하여 도 18에 도시된 다층 배선 구조의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 제6 실시예의 경우와 동일한 순서로, 컨택트홀(56)이나 오목부(46)가 형성된다(도 19의 (A)∼도 19의 (C)). 본 실시예에서는 이 시점에서 이미 더미(110)(제6 실시예에서의 실리콘 질화막(104)에 상당)이 형성된다.
레지스트막(102)이 제거된 후, 컨택트홀(56)의 내부, 오목부(46)의 내부, 및 절연막(40) 표면이 피복되도록 배리어 메탈(34) 및 메탈막(36)이 형성된다(도 19의 (D)).
배리어 메탈(34)이나 메탈막(36)의 필요하지 않은 부분(제N 배선층(12)의 오목부(46)로부터 돌출된 부분)이 CMP에 의해 제거됨으로써 도 18에 도시된 배선 구조가 실현된다(도 19의 (F)). 이후, 동일한 처리를 반복함에 따라 제N+1층 이후의 배선층을 형성할 수 있다.
배선(38) 내에 더미(110)가 설치되면, 더미(110)가 존재하지 않은 경우에 비해 배선(38)의 표면이 CMP에 의해 제거되기 어려워진다. 이 때문에, 본 실시예의 제조 방법에 따르면, 디싱에 기인하는 패드부(44)의 오목부를 억제할 수 있다. 또한, 본 실시예의 제조 방법에 따르면, 배선(38)의 표면을 제6 실시예의 경우에 비해 더욱 평탄화할 수 있다. 따라서, 본 실시예의 제조 방법에 따르면, 다층 배선 구조의 반도체 기판을 용이하고 또한 정밀도좋게 제조할 수 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 이하에 도시된 바와 같은 효과를 발휘한다.
본 발명에서, 배선에는 배선층에 설치된 1층 부분과, 절연막 상에 형성된 2층 부분이 포함되어 있다. 2층 부분은 1층 부분에 비해 막 두께가 크기 때문에, 배선의 형성 과정에서 디싱이 생기기 쉬운 부분을 2층 부분으로 하면, 모든 부분에서 저저항의 배선을 형성할 수 있다.
본 발명에 따르면, 배선 내에 더미가 형성되기 때문에, 디싱에 의해 배선에 생기는 오목부를 작게 할 수 있다. 이 때문에, 본 발명에 따르면, 배선 저항을 억제함과 함께, 반도체 기판의 표면을 평탄하게 형성할 수 있다.
본 발명에 따르면, 2층 부분에 더미를 구비하기 때문에, 2층 부분의 오목부를 특히 작게 억제할 수 있다.
본 발명에 따르면, 더미의 높이가 배선의 높이와 동일하기 때문에, 배선층의 표면을 평탄하게 할 수 있다.
본 발명에 따르면, 더미의 높이가 배선보다 작기 때문에, 배선의 표면에 더미가 노출하는 것을 방지할 수 있다.
본 발명에 따르면, 배선 내에 더미가 균일하게 설치되기 때문에, 배선의 전역에서 우수한 내디싱 특성을 실현할 수 있다.
본 발명에 따르면, 더미가 동심원형으로 배치되기 때문에, 배선의 내디싱 특성을 동심원형으로 변화시킬 수 있다. 디싱에 의한 오목부는 배선의 중앙 부근에 크게, 또한 배선의 주변 부근에 작게 발생한다. 즉, 디싱에 의한 오목부가 발생하기 쉬운 것은 동심원형으로 변화한다. 본 발명에 따르면, 오목부가 발생하기 쉬운 것에 따른 내디싱 특성을 설정할 수 있기 때문에, 배선의 오목부를 충분히 작게 억제할 수 있다.
본 발명에 따르면, 더미의 밀도를 배선의 중앙부에서 높게 함으로써, 디싱에 의한 오목부가 발생하기 쉬운 것에 따른 내성을 배선의 각 영역에 제공할 수 있다. 따라서, 본 발명에 따르면 디싱에 의한 오목부를 배선의 전역에서 작게 억제할 수 있다.
본 발명에 따르면, 격자형의 경계선으로 분할된 영역마다 더미를 배치함으로써, 배선의 각 영역에 원하는 내디싱 특성을 제공할 수 있다.
본 발명에 따르면, 더미의 점유율을 배선의 중앙부에서 높게 함으로써, 디싱에 의한 오목부가 발생하기 쉬운 것에 따른 내성을 배선의 각 영역에 제공할 수 있다. 따라서, 본 발명에 따르면 디싱에 의한 오목부를 배선의 전역에서 작게 억제할 수 있다.
본 발명에 따르면, 더미를 방사선형으로 배치함으로써, 그 밀도를 배선의 중심 부근에서 높게, 또한 배선의 주변 부근에서 낮게 할 수 있다. 이 때문에, 본 발명에 따르면 디싱에 의한 오목부를 배선의 전역에서 작게 억제할 수 있다.
본 발명에 따르면, 배선층 내에 격납되는 1층 부분과, 배선층과 층간막층의 쌍방에 걸친 2층 부분을 갖는 배선을 형성할 수 있다. 따라서, 본 발명에 따르면, 디싱에 의한 오목부에 상관없이 낮은 저항을 나타내는 배선을 실현할 수 있다.
본 발명에 따르면, 배선을 격납하기 위한 오목부 내에 더미를 설치한 후에 배선을 형성함으로써, 배선의 내부에 용이하게 더미를 배치할 수 있다.

Claims (3)

  1. 상감 구조의 배선을 갖는 반도체 장치에 있어서,
    층간막층 상에 형성된 배선층과,
    상기 배선층에 형성된 오목부 내에 격납되는 1층 부분과, 상기 배선층과 상기 층간막층의 쌍방에 걸쳐 설치된 오목부 내에 격납되는 2층 부분을 갖는 배선을 구비하고,
    상기 2층 부분은 절연막 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 상감 구조의 배선을 갖는 반도체 장치에 있어서,
    배선층에 형성된 오목부 내에 격납되는 배선과,
    상기 배선 내에 절연 물질로 형성된 복수의 더미를 구비하고,
    상기 더미는 상기 배선의 저면으로부터 상면을 향해 연장하는 소정 높이의 돌기인 것을 특징으로 하는 반도체 장치.
  3. 상감 구조의 배선을 갖는 반도체 장치의 제조 방법에 있어서,
    층간막층의 층간막 상에, 배선층의 절연막을 형성하는 스텝과,
    상기 층간막에 제1 오목부를 형성하는 스텝과,
    상기 절연막에, 상기 제1 오목부와 중복하고, 또한 상기 제1 오목부에 비해 큰 제2 오목부를 형성하는 스텝과,
    상기 제1 오목부 및 상기 제2 오목부를 도전 물질로 채움에 따라 배선을 형성하는 스텝을 포함하고,
    상기 제1 오목부의 내부에 있어서, 상기 배선은 절연막 상에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
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