JP2007207878A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、半導体基板101上に設けられた下部電極102(第1の電極)と、下部電極102上に、下部電極102に接して設けられた絶縁膜105(容量膜)と、絶縁膜105上に絶縁膜105に接して設けられた上部電極103(第2の電極)と、下部電極102中に設けられ、下部電極102を貫通する溝部121(第1の溝部)と、上部電極103中に設けられ、上部電極103を貫通する溝部122(第2の溝部)と、を備えている。下部電極102中に設けられた溝部121内には、絶縁膜123が埋め込まれている。同様に、上部電極103中に設けられた溝部122内には、絶縁膜124が埋め込まれている。
【選択図】図1
Description
図1は、本発明による半導体装置の第1実施形態を示す断面図である。また、図2は、同半導体装置を示す平面図である。図2のA−A'線に沿った断面が図1に相当する。半導体装置1は、半導体基板101上に設けられた下部電極102(第1の電極)と、下部電極102上に、下部電極102に接して設けられた絶縁膜105(容量膜)と、絶縁膜105上に絶縁膜105に接して設けられた上部電極103(第2の電極)と、下部電極102中に設けられ、下部電極102を貫通する溝部121(第1の溝部)と、上部電極103中に設けられ、上部電極103を貫通する溝部122(第2の溝部)と、を備えている。半導体基板101は、例えばP型シリコン基板である。
C1:スリットなし
C2:スリット(幅0.2μm)1本
C3:スリット(幅0.4μm)1本
C4:スリット(幅0.2μm)2本
C5:スリット(幅0.4μm)2本
図9は、本発明による半導体装置の第2実施形態を示す断面図である。半導体装置2は、半導体基板101上に設けられた下部電極132(第1の電極)と、下部電極132上に、下部電極132に接して設けられた絶縁膜105(容量膜)と、絶縁膜105上に絶縁膜105に接して設けられた上部電極134(第2の電極)と、下部電極132中に設けられ、下部電極132を貫通する溝部121と、上部電極134中に設けられ、上部電極134を貫通する溝部122と、を備えている。
図10は、本発明による半導体装置の第3実施形態を示す断面図である。半導体装置3は、半導体基板101上に設けられた下部電極102と、下部電極102上に、下部電極102に接して設けられた絶縁膜105と、絶縁膜105上に絶縁膜105に接して設けられた上部電極103と、下部電極102中に設けられ、下部電極102を貫通する溝部121と、上部電極103中に設けられ、上部電極103を貫通する溝部122と、を備えている。さらに、半導体装置3は、上部電極103上に、当該上部電極103に接して設けられた絶縁膜114(第2の容量膜)と、絶縁膜114上に絶縁膜114に接して設けられた電極115(第3の電極)と、電極115中に設けられ、電極115を貫通する溝部141(第3の溝部)と、を備えている。
2 半導体装置
3 半導体装置
101 半導体基板
102 下部電極
103 上部電極
104 絶縁膜
105 絶縁膜
106 容量素子
109,110,111,112 拡散防止膜
113 容量素子
114 絶縁膜
115 電極
116 容量素子
121 溝部
122 溝部
123 絶縁膜
124 絶縁膜
131 金属膜
132 下部電極
133 金属膜
134 上部電極
141 溝部
142 絶縁膜
Claims (9)
- 半導体基板上に設けられた第1の電極と、
前記第1の電極上に、当該第1の電極に接して設けられた容量膜と、
前記容量膜上に当該容量膜に接して設けられ、前記第1の電極および前記容量膜と共に容量素子を構成する第2の電極と、
前記第1の電極中に設けられ、当該第1の電極を貫通する第1の溝部と、
前記第2の電極中に設けられ、当該第2の電極を貫通する第2の溝部と、を備え、
前記第1および第2の溝部内には、絶縁膜が埋め込まれていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1および第2の溝部の幅は、それぞれ前記第1および第2の電極の厚み以下である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1および第2の電極は、金属膜と当該金属膜の表面を覆う拡散防止膜とによって構成されている半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記第2の電極上に、当該第2の電極に接して設けられた第2の容量膜と、
前記第2の容量膜上に当該第2の容量膜に接して設けられ、前記第2の電極および前記第2の容量膜と共に容量素子を構成する第3の電極と、
前記第3の電極中に設けられ、当該第3の電極を貫通する第3の溝部と、を備え、
前記第3の溝部内には、絶縁膜が埋め込まれている半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記第1の溝部の前記半導体基板の基板面に平行な平面への正射影と、前記第2の溝部の前記平面への正射影とは、互いに一致する半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第1および第2の溝部は、平面視でスリット状をしている半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第1および第2の溝部は、平面視で環状をしている半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第1および第2の溝部は、複数ずつ設けられており、平面視で格子状に配列されている半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第1および第2の電極は、平面視で梯子状をしている半導体装置。
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