JP2007207878A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置においては、製造コストが上昇するという問題がある。
【解決手段】半導体装置１は、半導体基板１０１上に設けられた下部電極１０２（第１の電極）と、下部電極１０２上に、下部電極１０２に接して設けられた絶縁膜１０５（容量膜）と、絶縁膜１０５上に絶縁膜１０５に接して設けられた上部電極１０３（第２の電極）と、下部電極１０２中に設けられ、下部電極１０２を貫通する溝部１２１（第１の溝部）と、上部電極１０３中に設けられ、上部電極１０３を貫通する溝部１２２（第２の溝部）と、を備えている。下部電極１０２中に設けられた溝部１２１内には、絶縁膜１２３が埋め込まれている。同様に、上部電極１０３中に設けられた溝部１２２内には、絶縁膜１２４が埋め込まれている。
【選択図】図１

Description

本発明は、半導体装置に関する。

近年アナログ回路（アナログデバイス）とデジタル回路（デジタルデバイス）とをワンチップに集積化したＬＳＩの開発が進んでいる。その中でデジタルデバイスは年々微細化が進み、ＭＯＳトランジスタのゲート長が0.1um程度まで縮小されると、配線抵抗を低減するために、配線材料として低比抵抗材料であるCuが広く用いられるようになり、また、配線の形成方法としてはダマシンプロセスが用いられるようになった。

一方、アナログ回路にとっては容量素子が重要な構成要素である。従来はポリシリコン層や不純物拡散層等を電極として用いた容量素子が構成されていたが、近年ではMIM（Metal-Insulator-Metal）容量という容量素子が注目されている。MIM容量は金属からなる電極の間に絶縁膜を挟んで構成された容量素子であり、周波数特性の向上を図ることが可能であるため、大きな注目を集めている。配線材料にCuを用いる場合、MIM容量の電極にもCuが用いられることが多い。

しかしながら、Cuを材料としてダマシンプロセスにてMIM容量の電極を形成する場合ディッシング（CMP（Chemical Mechanical Polishing）によるCu配線の平坦化処理において、研磨度合いが配線両端部に比べて中央部が高くなり、配線膜厚が中央部で薄くなる現象）の問題が生じるため、ディッシングの問題を発生しないMIM容量の形成方法が望まれている。特に、微細化の進展に伴いトランジスタの集積度はますます向上するため、デバイスの高集積化を妨げることなくアナログ回路中の容量素子をいかに高容量に形成するかということが問題となってくる。また、集積されるアナログ回路の特性も向上する一方であるため、アナログ回路の特性向上のため、容量値のばらつきを低く抑えた容量素子の形成が重要な課題である。

かかるMIM容量の電極形成時のディッシングの問題を防止する従来の構造が、特許文献１に記載されている。図１８は、同文献に記載されたMIM容量の平面図を示している。また、図１９は、図１８のＡ−Ａ'線に沿う断面図である。半導体基板２１１内には、格子状のトレンチが形成され、このトレンチ内には低抵抗な金属材料（例えば、Cu）からなる金属膜２１２が満たされる。半導体基板２１１内のトレンチ内に満たされる金属膜２１２は、MIM容量の第１電極となる。MIM容量の第１電極のレイアウトを格子状としているが、これはダマシンプロセスのディッシングの問題を解決するためである。

半導体基板２１１上には、MIM容量のキャパシタ形成予定領域を除き、窒化シリコン膜（SiN）２１３が形成される。MIM容量のキャパシタ形成予定領域は、窒化シリコン膜２１３の壁に取り囲まれた溝となっている。そして、キャパシタ形成予定領域には、窒化タングステン膜（WN）２１４が形成される。窒化タングステン膜２１４は、金属膜２１２の拡散防止膜として機能するとともに、格子状の第１電極上に配置されることによりキャパシタ面積を増加させる機能を有する。

窒化タングステン膜２１４上には、キャパシタ絶縁膜（例えば、Ta₂O₅膜）２１５が形成される。キャパシタ絶縁膜２１５上には、窒化タングステン膜（WN）２１６が形成される。窒化タングステン膜２１６は、後述するMIM容量の第２電極としての金属材料（例えば、Cu）の拡散防止膜として機能するとともに、後述する格子状の第２電極下に配置されることによりキャパシタ面積を増加させる機能を有する。

窒化タングステン膜２１６上には、窒化シリコン膜（SiN）２１７が形成される。窒化シリコン膜２１７は、窒化シリコン膜２１３とともに、エッチング時（すなわち、トレンチ形成時）のストッパとして機能する。

窒化シリコン膜２１３，２１７上には、酸化シリコン膜（SiO₂）２１８が形成され、酸化シリコン膜２１８上には、窒化シリコン膜２１９が形成される。窒化シリコン膜２１９は、デュアルダマシンプロセスにおけるトレンチ形成時のストッパとして機能する。窒化シリコン膜２１９上には、酸化シリコン膜（SiO₂）２２０が形成され、酸化シリコン膜２２０上には、窒化シリコン膜２２１が形成される。窒化シリコン膜２２１は、CMPプロセスにおけるストッパとして機能する。

酸化シリコン膜２２０内（窒化シリコン膜２１９よりも上の部分）には、例えば、格子状トレンチや、配線・パッド部のためのトレンチが形成される。また、酸化シリコン膜２１８および窒化シリコン膜２１３には、窒化タングステン膜２１６や金属膜２１２まで達するトレンチ（viaホール）が形成される。これらトレンチ内には、低抵抗で、大きな拡散係数を有する金属材料（例えば、Cu）からなる金属膜２２２Ａ，２２２Ｂが満たされる。トレンチ内に満たされた金属膜２２２Ａは、MIM容量の第２電極となる。
特開２００１−２３７３７５号公報

しかしながら、かかる手法では、以下に示すように製造コストが上昇するという問題がある。すなわち、金属膜２１２からなるMIM容量の第１電極は格子状に形成するのに対し、キャパシタ形成予定領域には窒化タングステン膜２１４を平板状に形成する。また、キャパシタ絶縁膜２１５上には窒化タングステン膜２１６が平板状に形成されるのに対し、金属膜２２２ＡからなるMIM容量の第２電極は格子状に形成される。

キャパシタ絶縁膜２１５の上下は窒化タングステン膜２１４，２１６が形成されているので、実質的には窒化タングステン膜２１４，２１６がMIM容量の電極を構成している。このように、MIM容量の電極を構成するために、金属膜２１２，２２２Ａを格子状に形成するための工程と、窒化タングステン膜２１４，２１６を平板状に形成するための工程とが必要になり、工程数が増える、ひいては製造コストが上昇するという問題がある。

本発明による半導体装置は、半導体基板上に設けられた第１の電極と、上記第１の電極上に、当該第１の電極に接して設けられた容量膜と、上記容量膜上に当該容量膜に接して設けられ、上記第１の電極および上記容量膜と共に容量素子を構成する第２の電極と、上記第１の電極中に設けられ、当該第１の電極を貫通する第１の溝部と、上記第２の電極中に設けられ、当該第２の電極を貫通する第２の溝部と、を備え、上記第１および第２の溝部内には、絶縁膜が埋め込まれていることを特徴とする。

この半導体装置においては、第１および第２の電極中に、それぞれ第１および第２の溝部が設けられている。そして、それらの溝部内には絶縁膜が埋め込まれている。このため、第１および第２の電極の表面の一部に、上記絶縁膜が露出することとなる。かかる構成により、この半導体装置の製造時には、ディッシングの発生を抑えることができる。

さらに、第１および第２の溝部は、それぞれ第１および第２の電極を貫通している。すなわち、高さ方向（半導体基板の基板面に垂直な方向）について、第１および第２の電極それぞれの全体に渡って第１および第２の溝部が設けられている。このため、上述した特許文献１に記載の半導体装置とは異なり、製造コストの増大を抑えることができる。

本発明によれば、製造コストの増大を抑えつつ、ディッシングの問題を解決することのできる半導体装置が実現される。

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。また、図２は、同半導体装置を示す平面図である。図２のＡ−Ａ'線に沿った断面が図１に相当する。半導体装置１は、半導体基板１０１上に設けられた下部電極１０２（第１の電極）と、下部電極１０２上に、下部電極１０２に接して設けられた絶縁膜１０５（容量膜）と、絶縁膜１０５上に絶縁膜１０５に接して設けられた上部電極１０３（第２の電極）と、下部電極１０２中に設けられ、下部電極１０２を貫通する溝部１２１（第１の溝部）と、上部電極１０３中に設けられ、上部電極１０３を貫通する溝部１２２（第２の溝部）と、を備えている。半導体基板１０１は、例えばＰ型シリコン基板である。

半導体基板１０１上には、絶縁膜１０４、絶縁膜１２３、絶縁膜１０５および絶縁膜１２４が、順に積層されている。これらの絶縁膜１０４，１０５，１２３，１２４としては、例えばＳｉＯ_２膜を用いることができる。絶縁膜１２３および絶縁膜１２４中に、それぞれ下部電極１０２および上部電極１０３が形成されている。下部電極１０２および上部電極１０３は、Ｃｕ等の金属膜として形成されている。これらの下部電極１０２および上部電極１０３の形成は、例えばダマシン法により行うことができる。下部電極１０２中に設けられた溝部１２１内に絶縁膜１２３が埋め込まれた構成となっている。同様に、上部電極１０３中に設けられた溝部１２２内に絶縁膜１２４が埋め込まれた構成となっている。

下部電極１０２および上部電極１０３は、互いに平行な平板状をしている。これらの下部電極１０２および上部電極１０３は、それらの間に介在する絶縁膜１０５と共に、容量素子１０６を構成している。この容量素子１０６は、ＭＩＭ容量である。

図２に示すように、溝部１２１および溝部１２２は、平面視でスリット状をしている。特に本実施形態においては、溝部１２１および溝部１２２は、形状、大きさおよび位置が全て互いに一致している。すなわち、溝部１２１の半導体基板１０１の基板面に平行な平面への正射影と、溝部１２２の同平面への正射影とは、互いに一致する。

ここで、溝部１２１の幅Ｓ１は、下部電極１０２の厚みＴ１以下であることが好ましい。同様に、溝部１２２の幅Ｓ２は、上部電極１０３の厚みＴ２以下であることが好ましい。本実施形態においては、Ｓ１＝Ｓ２である。なお、溝部がスリット状の場合、当該溝部の幅は、平面視で、スリットの長手方向に垂直な方向の長さとして定義される（図２参照）。

続いて、半導体装置１の効果を説明する。半導体装置１においては、下部電極１０２および上部電極１０３中に、それぞれ溝部１２１および溝部１２２が設けられている。そして、これらの溝部１２１および溝部１２２内には、それぞれ絶縁膜１２３および絶縁膜１２４が埋め込まれている。このため、下部電極１０２および上部電極１０３それぞれの表面の一部に、絶縁膜１２３および絶縁膜１２４が露出することとなる。かかる構成により、半導体装置１の製造時には、ディッシングの発生を抑えることができる。

さらに、溝部１２１および溝部１２２は、それぞれ下部電極１０２および上部電極１０３を貫通している。すなわち、高さ方向（半導体基板１０１の基板面に垂直な方向）について、下部電極１０２および上部電極１０３それぞれの全体に渡って溝部１２１および溝部１２２が設けられている。このため、上述した特許文献１に記載の半導体装置とは異なり、製造コストの増大を抑えることができる。よって、製造コストの増大を抑えつつ、ディッシングの問題を解決することのできる半導体装置１が実現されている。

図３は、電極のサイズとディッシング現象の関係の例を表したイメージ図である。横軸が電極サイズ［μｍ］を表し、縦軸がディッシングの程度を表している。線Ｃ１〜Ｃ５は、それぞれ下記の場合に対応している。ここで言うスリットとは、上述の溝部１２１，１２２に相当する。また、線Ｌ１は、製造上許容されるディッシング現象の程度の上限を示している。すなわち、この線Ｌ１を超える大きさのディッシングが生じる場合には、良品の半導体装置を得られないことを意味する。
Ｃ１：スリットなし
Ｃ２：スリット（幅０．２μｍ）１本
Ｃ３：スリット（幅０．４μｍ）１本
Ｃ４：スリット（幅０．２μｍ）２本
Ｃ５：スリット（幅０．４μｍ）２本

図３からわかるように、電極のサイズが大きくなるとディッシング現象が大きくなる。そして、ある限度（線Ｌ１）を超えると、ディッシング現象による金属膜の段差が大きくなり過ぎて、次工程以降の形成が正常に行われなくなり、ひいては良品として製造することができなくなる。本例では、スリットがない場合（線Ｃ１参照）、電極のサイズは３μｍまでしか大きくできず、形成される容量値も非常に小さいものになる。これに対し、スリットを入れると、ディッシング現象を緩和できるため、電極のサイズを大きくできることが分かる。例えば、０．４μｍ幅のスリットを２本入れた場合（線Ｃ５参照）、２４μｍまで大きくできる。

図４は、容量素子１０６の下部電極１０２から発生する電気力線と上部電極１０３から発生する電気力線のイメージについて、溝部１２１および溝部１２２の幅がそれぞれ下部電極１０２および上部電極１０３の厚みよりも大きい場合を示したものである。矢印１０７および矢印１０８が、それぞれ下部電極１０２および上部電極１０３の側面から発生する電気力線を示している。同図からわかるように、この場合、スリット（溝部１２１，１２２）から漏れる電気力線が多く、電気的には、孤立したサイズの小さな電極が複数並んでいる状態と等価に見える。電極のサイズが小さい場合、電極の形状ばらつきは大きくなるので、容量値のばらつきも大きくなり、アナログ回路の特性を悪化させる原因となる。

図５は、容量素子１０６の下部電極１０２から発生する電気力線と上部電極１０３から発生する電気力線のイメージについて、溝部１２１および溝部１２２の幅がそれぞれ下部電極１０２および上部電極１０３の厚み以下である場合を示したものである。同図からわかるように、この場合、スリット（溝部１２１，１２２）から漏れる電気力線が少なくなり、電気的には、スリットがなくサイズの大きな電極が一つ存在する状態と等価に見える。電極のサイズが大きい場合、電極の形状ばらつきは小さくなるので、容量値のばらつきも小さくなり、アナログ回路の特性を良好に保つことが可能である。

図６は、容量素子１０６の容量値として得られる値と、スリット幅Ｓ（上述の幅Ｓ１，Ｓ２に相当）との関係を三次元容量シミュレータにて求めるために使用したレイアウトパタンである。また、図７は、三次元容量シミュレータにて容量値を求めた結果を示すグラフである。横軸がスリット幅［μｍ］を表し、縦軸が容量値を表している。ただし、縦軸の値は、スリットがない場合の容量値に対する比（＝測定された容量値／スリットがない場合の容量値）を表している。シミュレーションの際、図６に示す下部電極１０２の外形サイズW１，H１、上部電極１０３の外形サイズW２，H２は固定し、スリット幅Ｓを変化させた。

図７からわかるように、スリット幅Ｓが電極の厚み（本例では０．３μｍ）よりも大きい場合は、容量値を表す曲線の傾き（直線Ｌ２参照）が大きく、スリット幅Ｓを広げたことによる面積の減少分がそのまま容量値の減少分として影響している。これに対し、スリット幅Ｓが電極の厚み以下である場合は、容量値を表す曲線の傾きが小さく、スリットを設けたことによる面積の減少分が容量値に与える影響が小さい。言い換えると、スリット幅Ｓが電極の厚み以下である場合は、スリットがない電極に近い状態と考えることができる。

図８は、図６のレイアウトパタンにて、容量素子１０６の上部電極１０３の半導体基板１０１に対する寄生容量とスリット幅Ｓとの関係を三次元容量シミュレータにて求めた結果を示すグラフである。横軸がスリット幅［μｍ］を表し、縦軸が寄生容量値を表している。ただし、縦軸の値は、スリットがない場合の寄生容量値に対する比（＝測定された寄生容量値／スリットがない場合の寄生容量値）を表している。スリット幅Ｓが電極の厚みよりも大きい場合は、寄生容量を表す曲線の傾き（直線Ｌ３参照）が大きく、スリット幅Ｓを広げたことによる電極側面の面積の増加分がそのまま寄生容量の増加分として影響していることが分かる。これに対し、スリット幅Ｓが電極の厚み以下である場合は、寄生容量を表す曲線の傾きが小さく、スリット幅Ｓを広げたことによる電極側面の面積の増加分が寄生容量に与える影響が小さいことが分かる。言い換えると、スリット幅Ｓが電極の厚み以下である場合は、スリットがない電極に近い状態と考えることができる。

以上説明したように、容量素子１０６の下部電極１０２および上部電極１０３にそれらの厚みよりも小さな幅をもつ溝部（本例ではスリット）を入れてMIM容量を構成することで、ディッシングの影響の防止と、形状ばらつきに起因する容量値のばらつきを小さく抑えることができ、アナログ回路に好適なMIM容量が実現できる。

また、半導体装置１において、溝部１２１および溝部１２２は、形状、大きさおよび位置が全て互いに一致している。これにより、半導体装置１の製造が一層容易となる。

（第２実施形態）
図９は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、半導体基板１０１上に設けられた下部電極１３２（第１の電極）と、下部電極１３２上に、下部電極１３２に接して設けられた絶縁膜１０５（容量膜）と、絶縁膜１０５上に絶縁膜１０５に接して設けられた上部電極１３４（第２の電極）と、下部電極１３２中に設けられ、下部電極１３２を貫通する溝部１２１と、上部電極１３４中に設けられ、上部電極１３４を貫通する溝部１２２と、を備えている。

下部電極１３２は、金属膜１３１と、金属膜１３１の表面を覆う拡散防止膜１０９，１１０とによって構成されている。すなわち、金属膜１３１の上面および下面が、それぞれ拡散防止膜１１０および拡散防止膜１０９で覆われている。溝部１２１は、これらの金属膜１３１および拡散防止膜１０９，１１０の双方を貫通している。同様に、上部電極１３４は、金属膜１３３と、金属膜１３３の表面を覆う拡散防止膜１１１，１１２とによって構成されている。すなわち、金属膜１３３の上面および下面が、それぞれ拡散防止膜１１２および拡散防止膜１１１で覆われている。溝部１２２は、これらの金属膜１３３および拡散防止膜１１１，１１２の双方を貫通している。なお、金属膜１３１，１３３は、例えばＣｕ膜である。また、拡散防止膜１０９，１１０，１１１，１１２は、例えば窒化タングステン膜である。

半導体装置２においては、下部電極１３２、上部電極１３４および絶縁膜１０５が容量素子１１３を構成している。半導体装置２のその他の構成は、半導体装置１と同様である。

かかる構成の半導体装置２は、半導体装置１が奏する上述した効果に加えて、次の効果を奏することができる。半導体装置２においては、金属膜１３１が拡散防止膜１０９，１１０で覆われるとともに、金属膜１３３が拡散防止膜１１１，１１２で覆われている。これにより、金属膜１３１および金属膜１３３の金属材料が拡散するのを効果的に防ぐことができる。

しかも、溝部１２１は、金属膜１３１だけでなく拡散防止膜１０９，１１０をも貫通している。同様に、溝部１２２は、金属膜１３３だけでなく拡散防止膜１１１，１１２をも貫通している。すなわち、拡散防止膜１０９，１１０および拡散防止膜１１１，１１２には、それぞれ金属膜１３１および金属膜１３３と同一形状のスリット（溝部１２１，１２２）が設けられている。このため、スリットを形成するための追加工程が少なくて済み、製造コストの上昇を抑えることが可能になる。

ところで、このように、製造コストの上昇を抑えるべく、MIM容量の電極を構成する金属膜および拡散防止膜の双方に溝部を形成する場合、溝部が設けられていない電極を用いた場合に比して容量値が小さくなってしまう。この点に関しては、図７で説明したとおり、溝部の幅を電極の厚み以下とすることにより、溝部を設けることによる容量値の減少幅を小さく抑えることができる。

（第３実施形態）
図１０は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置３は、半導体基板１０１上に設けられた下部電極１０２と、下部電極１０２上に、下部電極１０２に接して設けられた絶縁膜１０５と、絶縁膜１０５上に絶縁膜１０５に接して設けられた上部電極１０３と、下部電極１０２中に設けられ、下部電極１０２を貫通する溝部１２１と、上部電極１０３中に設けられ、上部電極１０３を貫通する溝部１２２と、を備えている。さらに、半導体装置３は、上部電極１０３上に、当該上部電極１０３に接して設けられた絶縁膜１１４（第２の容量膜）と、絶縁膜１１４上に絶縁膜１１４に接して設けられた電極１１５（第３の電極）と、電極１１５中に設けられ、電極１１５を貫通する溝部１４１（第３の溝部）と、を備えている。

半導体基板１０１上には、絶縁膜１０４、絶縁膜１２３、絶縁膜１０５、絶縁膜１２４、絶縁膜１１４および絶縁膜１４２が、順に積層されている。絶縁膜１１４，１４２としては、例えばＳｉＯ_２膜を用いることができる。絶縁膜１４２中に、電極１１５が形成されている。電極１１５は、Ｃｕ等の金属膜として形成されている。この電極１１５の形成は、例えばダマシン法により行うことができる。電極１１５中に設けられた溝部１４１内には、絶縁膜１４２が埋め込まれている。

電極１１５は、下部電極１０２および上部電極１０３に平行な平板状をしている。この電極１１５は、上部電極１０３および絶縁膜１１４と共に、ＭＩＭ容量を構成している。半導体装置３の容量素子１１６においては、下部電極１０２、上部電極１０３および絶縁膜１０５により構成されるＭＩＭ容量と、電極１１５、上部電極１０３および絶縁膜１１４により構成されるＭＩＭ容量とが並列に接続されている。すなわち、電極１１５も、下部電極１０２と同様に、下部電極として機能する。

溝部１４１は、溝部１２１および溝部１２２と同様に、平面視でスリット状をしている。特に本実施形態においては、溝部１２１、溝部１２２および溝部１４１は、形状、大きさおよび位置が全て互いに一致している。ここで、溝部１４１の幅Ｓ３は、電極１１５の厚みＴ３以下であることが好ましい。半導体装置３のその他の構成は、半導体装置１と同様である。

かかる構成の半導体装置３は、半導体装置１が奏する上述した効果に加えて、次の効果を奏することができる。半導体装置３においては、下部電極１０２および電極１１５が共に下部電極として機能する。これにより、下部電極１０２および上部電極１０３間のＭＩＭ容量と上部電極１０３および電極１１５間のＭＩＭ容量とが並列に接続された構成となり、単位面積あたりの容量値を大きくすることが可能になる。この場合でも、スリット幅Ｓを電極の厚み以下とすることで、ディッシングの影響を抑制し、形状ばらつきに起因する容量値のばらつきを小さく抑えたMIM容量の実現が可能になる。

本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図１１に示すように、溝部１２１と溝部１２２とは、平面視で相異なる位置に設けられていてもよい。図１１の半導体装置の平面図を図１２に示す。図１２のＡ−Ａ'線に沿った断面が図１１に相当する。

図１３に示すように、溝部１２１と溝部１２２とは、平面視で大きさが相異なっていてもよい。図１３の半導体装置の平面図を図１４に示す。図１４のＡ−Ａ'線に沿った断面が図１３に相当する。

図１５に示すように、下部電極１０２および上部電極１０３は、平面視で梯子状をしていてもよい。

図１６に示すように、溝部１２１および溝部１２２は、平面視で環状をしていてもよい。

図１７に示すように、溝部１２１および溝部１２２は、複数ずつ設けられており、平面視で格子状に配列されていてもよい。本例においては、複数の溝部１２１（溝部１２２）が斜格子状に配列されている。

本発明による半導体装置の第１実施形態を示す断面図である。 図１の半導体装置を示す平面図である。 図１の半導体装置の効果を説明するためのグラフである。 図１の半導体装置の効果を説明するための断面図である。 図１の半導体装置の効果を説明するための断面図である。 図１の半導体装置の効果を説明するための平面図である。 図１の半導体装置の効果を説明するためのグラフである。 図１の半導体装置の効果を説明するためのグラフである。 本発明による半導体装置の第２実施形態を示す断面図である。 本発明による半導体装置の第３実施形態を示す断面図である。 実施形態に係る半導体装置の一変形例を示す断面図である。 図１１の半導体装置を示す平面図である。 実施形態に係る半導体装置の他の変形例を示す断面図である。 図１３の半導体装置を示す平面図である。 実施形態に係る半導体装置の他の変形例を示す平面図である。 実施形態に係る半導体装置の他の変形例を示す平面図である。 実施形態に係る半導体装置の他の変形例を示す平面図である。 従来の半導体装置を示す平面図である。 図１８の半導体装置を示す断面図である。

符号の説明

１ 半導体装置
２ 半導体装置
３ 半導体装置
１０１ 半導体基板
１０２ 下部電極
１０３ 上部電極
１０４ 絶縁膜
１０５ 絶縁膜
１０６ 容量素子
１０９，１１０，１１１，１１２ 拡散防止膜
１１３ 容量素子
１１４ 絶縁膜
１１５ 電極
１１６ 容量素子
１２１ 溝部
１２２ 溝部
１２３ 絶縁膜
１２４ 絶縁膜
１３１ 金属膜
１３２ 下部電極
１３３ 金属膜
１３４ 上部電極
１４１ 溝部
１４２ 絶縁膜

Claims (9)

1. 半導体基板上に設けられた第１の電極と、
   前記第１の電極上に、当該第１の電極に接して設けられた容量膜と、
   前記容量膜上に当該容量膜に接して設けられ、前記第１の電極および前記容量膜と共に容量素子を構成する第２の電極と、
   前記第１の電極中に設けられ、当該第１の電極を貫通する第１の溝部と、
   前記第２の電極中に設けられ、当該第２の電極を貫通する第２の溝部と、を備え、
   前記第１および第２の溝部内には、絶縁膜が埋め込まれていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１および第２の溝部の幅は、それぞれ前記第１および第２の電極の厚み以下である半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第１および第２の電極は、金属膜と当該金属膜の表面を覆う拡散防止膜とによって構成されている半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記第２の電極上に、当該第２の電極に接して設けられた第２の容量膜と、
   前記第２の容量膜上に当該第２の容量膜に接して設けられ、前記第２の電極および前記第２の容量膜と共に容量素子を構成する第３の電極と、
   前記第３の電極中に設けられ、当該第３の電極を貫通する第３の溝部と、を備え、
   前記第３の溝部内には、絶縁膜が埋め込まれている半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記第１の溝部の前記半導体基板の基板面に平行な平面への正射影と、前記第２の溝部の前記平面への正射影とは、互いに一致する半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第１および第２の溝部は、平面視でスリット状をしている半導体装置。
7. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第１および第２の溝部は、平面視で環状をしている半導体装置。
8. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第１および第２の溝部は、複数ずつ設けられており、平面視で格子状に配列されている半導体装置。
9. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第１および第２の電極は、平面視で梯子状をしている半導体装置。

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