JPH0376262A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0376262A JPH0376262A JP21228989A JP21228989A JPH0376262A JP H0376262 A JPH0376262 A JP H0376262A JP 21228989 A JP21228989 A JP 21228989A JP 21228989 A JP21228989 A JP 21228989A JP H0376262 A JPH0376262 A JP H0376262A
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- Japan
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- electrode
- dielectric layer
- capacitance
- semiconductor device
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- Pending
Links
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Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に容量素子を有する半
導体装置に関する。
導体装置に関する。
従来のＧａＡｓ系のマイクロ波用半導体装置は、Ｇ ａ
Ａ ｓ基板上に形成された下部電極と、下部電極の上
に形成された誘電体層を挟んで下部電極と対向させて設
けた上部電極を有して構成される容量素子（以下ＭＩＭ
キャパシタと記す）を備えており、誘電体層に低損失の
高誘電率を有するＴａ。
Ａ ｓ基板上に形成された下部電極と、下部電極の上
に形成された誘電体層を挟んで下部電極と対向させて設
けた上部電極を有して構成される容量素子（以下ＭＩＭ
キャパシタと記す）を備えており、誘電体層に低損失の
高誘電率を有するＴａ。
Ｏ３層等を使用することにより素子の小形化がはかられ
ている。
ている。
上述した従来の半導体装置は、ＭＩＭキャパシタの小形
化のために高誘電率の誘電体層を使用しているが、ＭＩ
Ｍキャパシタの容量値は、平行平板容量と、電極の端面
に生ずる電界分布の乱れ（端効果）に起因する容量（以
下フリンジング容量と記す）とからなり、フリンジング
容量は、キャパシタ電極の周囲長及び、電極周端付近の
媒質の誘電率とに比例するので高誘電体層を使用してＭ
ＩＭキャパシタを小形化した場合、フリンジング容量の
影響により容量値を精度良く作ることができないという
欠点がある。
化のために高誘電率の誘電体層を使用しているが、ＭＩ
Ｍキャパシタの容量値は、平行平板容量と、電極の端面
に生ずる電界分布の乱れ（端効果）に起因する容量（以
下フリンジング容量と記す）とからなり、フリンジング
容量は、キャパシタ電極の周囲長及び、電極周端付近の
媒質の誘電率とに比例するので高誘電体層を使用してＭ
ＩＭキャパシタを小形化した場合、フリンジング容量の
影響により容量値を精度良く作ることができないという
欠点がある。
本発明の半導体装置は、半導体基板上に高誘電率の誘電
体層を挾んで設けた下部電極及び上部電極を有する容量
素子を備えた半導体装置において、前記下部電極及び上
部電極の外周端に接して前記半導体基板上に設けた低誘
電率の絶縁層と、前記下部電極及び上部電極に挟まれた
電極端部近傍の前記誘電体層の側面に設けた空洞とを有
する。
体層を挾んで設けた下部電極及び上部電極を有する容量
素子を備えた半導体装置において、前記下部電極及び上
部電極の外周端に接して前記半導体基板上に設けた低誘
電率の絶縁層と、前記下部電極及び上部電極に挟まれた
電極端部近傍の前記誘電体層の側面に設けた空洞とを有
する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の断面図である。
第１図に示すように、半絶縁性ＧａＡｓ基板１の上にス
パッタリング法により下部電極形成用のＡｕ／Ｐｔ／Ｔ
ｉ層と高誘電率のＴ ａ ｌＯ８層及び上部電極形成用
のＡｕ／Ｔｉ層を順次積層して設ける、次に、異方性エ
ツチングによりＡｕ／Ｔｉ層とＴ ａ ｔ Ｏｓ層及び
Ａｕ／Ｐｔ／Ｔｉ層を選択的に順次エツチングしてＡ
ｕ ／ Ｐ ’ｔ ／ Ｔ ｉ層の下部電極２．Ｔ＆＊
Ｏｉ層の誘電体層３及びＡｕ／Ｔｉ層の上部電極４のそ
れぞれを形成する。次に、ＣＦ４ガスを用いた等方性ド
ライエツチングにより誘電体層３の側面をエツチングし
て下部電極２及び上部電極４の端部より内側に空洞５を
設ける。
パッタリング法により下部電極形成用のＡｕ／Ｐｔ／Ｔ
ｉ層と高誘電率のＴ ａ ｌＯ８層及び上部電極形成用
のＡｕ／Ｔｉ層を順次積層して設ける、次に、異方性エ
ツチングによりＡｕ／Ｔｉ層とＴ ａ ｔ Ｏｓ層及び
Ａｕ／Ｐｔ／Ｔｉ層を選択的に順次エツチングしてＡ
ｕ ／ Ｐ ’ｔ ／ Ｔ ｉ層の下部電極２．Ｔ＆＊
Ｏｉ層の誘電体層３及びＡｕ／Ｔｉ層の上部電極４のそ
れぞれを形成する。次に、ＣＦ４ガスを用いた等方性ド
ライエツチングにより誘電体層３の側面をエツチングし
て下部電極２及び上部電極４の端部より内側に空洞５を
設ける。
次に、ＣＶＤ法によりＳ ｉ ０２層又）ｔｓ １ＩＮ
４層等の低誘電率の絶縁層６を全面に堆積してエッチバ
ックし、上部電極４の上面を露出させ且つ上部電極４及
び絶縁層６を含む上面を平坦化する。ここで、ＭＩＭキ
ャパシタの容量値は誘電体層３と空洞５からなる平行平
板容量と、下部電極２及び上部電極４の端効果によるフ
リンジング容量の和となり、比誘電率が約２０であるＴ
ａｇｏｓを誘電（； 体層３を使用することによりフリンジング容量の影響を
無視できる。
４層等の低誘電率の絶縁層６を全面に堆積してエッチバ
ックし、上部電極４の上面を露出させ且つ上部電極４及
び絶縁層６を含む上面を平坦化する。ここで、ＭＩＭキ
ャパシタの容量値は誘電体層３と空洞５からなる平行平
板容量と、下部電極２及び上部電極４の端効果によるフ
リンジング容量の和となり、比誘電率が約２０であるＴ
ａｇｏｓを誘電（； 体層３を使用することによりフリンジング容量の影響を
無視できる。
なお、誘電体層３はＴ ａ ２０ ｓの代りにＴ ａ
Ｏ２を使用しても良い。
Ｏ２を使用しても良い。
以上説明したように本発明はＭＩＭキャパシタの上部及
び下部電極に挾まれた電極端部の誘電層側面に空洞を設
けることにより、電極の端効果に起因するフリンジング
容量の影響を排除して容量値の精度を向上させるという
効果を有する。
び下部電極に挾まれた電極端部の誘電層側面に空洞を設
けることにより、電極の端効果に起因するフリンジング
容量の影響を排除して容量値の精度を向上させるという
効果を有する。
第１図は本発明の一実施例の断面図である。
１・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
下部電極、３・・・・・・誘電体層、４・・・・・・上
部電極、５・・・・・・空洞、６・・・・・・絶縁層。
下部電極、３・・・・・・誘電体層、４・・・・・・上
部電極、５・・・・・・空洞、６・・・・・・絶縁層。
Claims (1)
- 半導体基板上に高誘電率の誘電体層を挟んで設けた下
部電極及び上部電極を有する容量素子を備えた半導体装
置において、前記下部電極及び上部電極の外周端に接し
て前記半導体基板上に設けた低誘電率の絶縁層と、前記
下部電極及び上部電極に挾まれた電極端部近傍の前記誘
電体層の側面に設けた空洞とを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21228989A JPH0376262A (ja) | 1989-08-18 | 1989-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21228989A JPH0376262A (ja) | 1989-08-18 | 1989-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376262A true JPH0376262A (ja) | 1991-04-02 |
Family
ID=16620132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21228989A Pending JPH0376262A (ja) | 1989-08-18 | 1989-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376262A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314768A (ja) * | 1992-06-08 | 1994-11-08 | Nec Corp | 薄膜キャパシタおよび集積回路 |
| JP2008235402A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN100454541C (zh) * | 2006-01-31 | 2009-01-21 | 恩益禧电子股份有限公司 | 半导体器件 |
| JP2009200458A (ja) * | 2008-01-24 | 2009-09-03 | Sony Corp | 電子素子およびその製造方法並びに記憶装置 |
| KR100925092B1 (ko) * | 2007-12-26 | 2009-11-06 | 주식회사 동부하이텍 | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 |
| US8587094B2 (en) | 2007-03-19 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device using a compound semiconductor subtrate |
-
1989
- 1989-08-18 JP JP21228989A patent/JPH0376262A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314768A (ja) * | 1992-06-08 | 1994-11-08 | Nec Corp | 薄膜キャパシタおよび集積回路 |
| CN100454541C (zh) * | 2006-01-31 | 2009-01-21 | 恩益禧电子股份有限公司 | 半导体器件 |
| JP2008235402A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8030691B2 (en) | 2007-03-19 | 2011-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US8587094B2 (en) | 2007-03-19 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device using a compound semiconductor subtrate |
| KR100925092B1 (ko) * | 2007-12-26 | 2009-11-06 | 주식회사 동부하이텍 | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 |
| JP2009200458A (ja) * | 2008-01-24 | 2009-09-03 | Sony Corp | 電子素子およびその製造方法並びに記憶装置 |
| JP4544340B2 (ja) * | 2008-01-24 | 2010-09-15 | ソニー株式会社 | 電子素子およびその製造方法並びに記憶装置 |
| US7961505B2 (en) | 2008-01-24 | 2011-06-14 | Sony Corporation | Electronic device, method of manufacturing the same, and storage device |
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