JP4544340B2 - 電子素子およびその製造方法並びに記憶装置 - Google Patents
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Description
しかし、このようなフラッシュメモリは、データの書き換え回数が増大すると共に発生するトンネル酸化膜のリーク電流によって浮遊ゲート電極に蓄えられた電荷を消失させる現象が発生することがある。この現象は、酸化膜の薄膜化とともに急激に増大するため、記憶セルのスケーリングは容易ではなく、薄膜化に頼らないスケーリングを行う必要がある。
非特許文献1には、白金によって形成された電極のギャップにカテナン系分子を配置した電子素子が開示されている。非特許文献1によれば、電極間に電圧を印加すると、カテナン系分子は酸化還元反応を受け、スイッチング動作を行う。
他のナノ構造の電子素子への応用例には、数nm程度のギャップ間隔を有するナノギャップ(nanogap)電極の製造方法(たとえば特許文献1,2を参照)や、トンネル電流が流れる程度の金属間のギャップに電圧を印加し、抵抗値に現れるヒステリシス効果をスイッチ動作に適用させたもの(たとえば非特許文献2、特許文献3を参照)が開示されている。
'A [2]Catenane-Based Solid State Electronically Reconfigurable Switch',Charles P. Collier,et al.,Science,Vol.289,pp.1172-1175(2000) 'Resistance switch employing a simple metal nanogap junction', Yasuhisa Naitoh,et al.,Nanotechnology,Vol.17,pp.5669-5674(2006)
特許文献1に例示した電子素子は、斜め蒸着を用いた製造方法であるため、極めて安定性が乏しく、生産性が低い欠点がある。
非特許文献2および特許文献3に例示した電子素子は、電子素子の電極部分をパッケージに封止する必要があり、高集積化が困難であるだけでなく、その製造方法が上述の特許文献1によるものであるため、安定した製造を行うことも困難である。
特許文献2に例示したナノギャップ電極の製造方法は、ギャップの間隔を調整できない欠点がある。
トンネル電流が支持膜中へ流入するのを抑制するため、支持膜は、少なくとも上記第2の電極を支持する部分の厚さが、上記第1の電極と上記第2の電極との上記空隙が存在する領域における間隔よりも厚く、上記第1の電極および上記第2の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである。
本発明に係る電子素子の第1実施形態について説明する。はじめに、本実施形態に係る電子素子の要部について説明する。
電子素子10は、図1に示すように両コンタクトホール13,19、および支持膜15がほぼ同一鉛直線上に配置され、図2に示すように両電極14,16の中心に配置されている。以下、各構成要素について述べる。
半導体基板の構成等は特に限定されないが、後述の実施形態のように、半導体基板に下層配線層やトランジスタ等が好適に形成されている。
第1電極14は、導電性の金(Au)で形成されているが、導電性の材質であれば特に限定されない。なお、厚さH1、電極半径Rは本実施形態に限定されない。
このように半径方向の中心で膜厚を厚くするのは、電極間に所定の閾値電圧以上の電圧が印加された場合に、支持膜15の中心でのトンネル電流を抑制し、後述するギャップ17にのみトンネル電流を流すためである。本実施形態では、閾値電圧は、3.8V程度であり、膜厚は、支持膜15中のリーク電流を抑制するために、10nm程度以上が望ましい。
支持膜15は、絶縁性のSiO2で形成され、本実施形態では後述するように、基体膜151および調整膜152で構成された多層構造が採用されている。
この半径R1は、両コンタクトホール13,19の半径より若干短い程度であるが、好適に設定可能であり、構造的に両電極の構造が維持できる程度のものであればよい。
この半径R2は、ギャップ17の内周側付近の距離であるが、後述するエッチング処理によって好適に設定可能である。
詳細は後述するが、図2に図示するように、第2電極16は第1電極14と同一とみなせる程度の電極面積を有するため、第2電極16の半径は第1電極14の電極半径Rと同一とみなしてよい。第2電極16は、図示しない上層の配線層等と接続するため、その電極面の中心で第2コンタクトホール90と接続されている。
第2電極16は、導電性の金(Au)で形成されているが、導電性の材質であれば特に限定されない。なお、厚さH2は本実施形態に限定されない。
電極間にこのようなギャップ17が形成され、所定の閾値電圧以上の電圧が電極間に印加されることで量子力学的なトンネル効果が発生し、電極間に(たとえば第2電極16から第1電極14へ)トンネル電流が流れる。
ギャップ間隔Tgapは、トンネル電流が流れ始める間隔より僅かに大きい必要があるが、ギャップ17を形成する電極間に電界が生じ、この電界による電極表面の金属原子の移動によってギャップ間隔Tgapが僅かに変化し、トンネル電流が容易に流れ始める程度の間隔でなければならない。
図3−1、3−2は、本実施形態に係る電子素子の製造方法を説明するための模式図である。なお、図3−1、3−2は図2の波線で示すA−B間での断面図である。
図3−1(A)に図示しない半導体基板には、たとえばトランジスタや配線層が形成されている。図3−1(A)のように、この半導体基板のトランジスタ上に層間絶縁膜11となるSiO2の絶縁膜を酸化処理法、化学気相成長(CVD;Chemical Vapor Deposition)法のいずれかの方法で形成する。
上記と同様の方法にて、層間絶縁膜11上にエッチング防止膜12となるSiNの絶縁膜を形成する。
エッチング防止膜12は、後の工程でギャップ17の部分に形成されたSiO2の絶縁膜を薬液エッチングする際に、下層の層間絶縁膜11がエッチングされることを防ぐために形成されている。
図3−1(B)のように、層間絶縁膜11およびエッチング防止膜12の一部を開口し、その内部に導電性のタングステン(W)を充填し、エッチング防止膜12の表面を化学機械研磨等により平坦化する。
図3−1(C)のように、エッチング防止膜12上に下地層110となるチタンの膜を化学気相成長法によって10nm程度形成する。
スパッタによる方法にて、下地層110上に第1電極14となる金の膜(層)を30nm程度形成する。
第1電極14上に基体膜151となるSiO2の絶縁膜を化学気相成長法よって7nm程度形成する。
次に、図3−1(D)のように、ホトリソグラフィ法、エッチング法等の方法によって、第2電極16を支持する部分以外を除去し、基体膜151を形成する。
なお、本工程で用いる方法は特に限定されない。
図3−1(E)のように、基体膜151上を覆うように第1電極14上に調整膜152となるSiO2の絶縁膜をスパッタ法または化学気相成長法のいずれかの方法によって4nm程度形成する。調整膜152の膜厚を好適に調整することで、ギャップ間隔Tgapが4nm程度に調整される(図1を参照)。
上記と同様の方法にて、調整膜152上に第2電極16となる金の膜(層)を30nm程度形成する。
本工程を行うことにより、電極面が対向した両電極14,16が形成される。
図3−1(F)のように、下地層110、第1電極14、基体膜151、調整膜152、および第2電極16で形成された積層膜(以下の工程の説明中では単に積層膜という)をホトリソグラフィ法、およびエッチング法等の方法により、所定の形状にエッチングする。本実施形態では、図2に示すような直径が150nm(電極半径R=75nm)程度の円形にエッチングする。
本工程では、同図のように一括加工するため、両電極14,16の電極面積は同一とみなせる。
なお、本工程で用いるエッチングの方法は特に限定されないが、金をエッチングする際には、イオンミリング法が望ましい。
図3−2(G)のように、基板全体(図3−1(F)に示す半導体基板および形成された膜全体)をフッ化水素(HF)の水溶液中に浸し、積層膜の側壁からフッ化水素を浸透させ、電極間の調整膜152の一部をエッチング法にて除去する。本実施形態では、両電極14,16の側壁から中心方向へ40nm程度、調整膜152を除去する。
これにより、ギャップ17が電極間に形成される。なお、本工程において、基体膜151の側面まで調整膜152を除去し、基体膜151の上層面にのみ調整膜152を残してもよい。エッチングの量は、薬液の濃度、温度、およびエッチングの時間を調整することで、好適に決定できる。
図3−2(H)のように、積層膜全体を覆うように、絶縁膜18となるSiO2の絶縁膜をたとえばプラズマCVD法によって形成する。
このとき、ギャップ17は、プラズマCVD法の被膜性能によりSiO2の絶縁膜が形成されず、ギャップが維持される。
図3−2(I)のように、絶縁膜18の表面を化学機械研磨等により平坦化し、絶縁膜18の一部を第2電極16の中心で開口し、その内部に導電性のタングステン(W)を充填する。
図示しない他の回路の配線と共有した配線層等を一般的に行われている方法で形成する。
図4は、本実施形態に係る電子素子の動作例を説明するための図である。図5は、本実施形態に係る電子素子の動作例を示すタイミングチャートである。
この抵抗変化は、急速に印加電圧をオフ(図4の0点付近)にしても保存される。たとえば、高電圧領域(A〜C)の電圧を両電極14,16に印加し、印加電圧を急速にオフにすれば、電子素子10が高抵抗状態、すなわちオフの状態が得られる。逆に、高電圧領域の電圧を両電極14,16に印加し、印加電圧をゆっくりオフにすれば、電子素子10が低抵抗状態、すなわちオンの状態が得られる。電子素子10のオン、オフは、印加電圧をオフにするまでの遷移時間を制御する。
このような特性は、ギャップ間隔Tgapが、トンネル電流が流れ始める近傍にある場合、電極間にかかる電界、あるいは電極間を流れる電流によって、金属電極の原子の一部が可逆的に移動し、それによって電極間のギャップがわずかに変化し、トンネル電流の流れやすさが変化するために生じる。
図5のように、時刻t1において、矩形パルス状のオフ電圧VOFFが電極間にかかるように両電極14,16に印加する。本実施形態において、オフ電圧VOFFは、たとえば6Vから10Vなど閾値電圧Vthより高い高電圧領域の電圧であり、時刻t1、t2間のパルス幅は、好適に設定され、パルスの立ち下がり時間は1ns程度が望ましい。
時刻t2において、電極間の電位差が微小電圧になるように、読み出し電圧VRを両電極14,16に時刻t3まで印加する。その後、図1、2等に図示しない電流計にて電極間に流れる電流を検出する。電子素子10が高抵抗状態であるため、電極間に電流が流れず、電子素子10がオフの状態を検出できる。
時刻t3において、矩形パルス状のオン電圧VONが電極間にかかるように両電極14,16に印加する。本実施形態において、オン電圧VONは、たとえば3.6V程度の閾値電圧Vthまたは、それよりわずかに高い電圧であり、時刻t3、t4間のパルス幅は、好適に設定され、100ns程度が望ましい。その後、緩やかに電圧を下げることでオン状態が書き込まれる。
時刻t4において、電極間の電位差が微小電圧になるように、読み出し電圧VRを両電極14,16に時刻t5まで印加する。その後、前述の読み出し動作を行う。このとき、電子素子10が低抵抗状態であるため、電極間に電流が流れ、電子素子10がオンの状態を検出できる。
この場合、電極間に高電圧を加えるときに支持膜15中をトンネル電流が流れてしまったり、長期的には支持膜15の絶縁不良を招いたりする可能性があり、電子素子10の動作電圧に制限を加える必要が生じる。
具体的には、支持膜15の膜厚が4nm程度の場合、2V程度の電圧を電極間に印加するだけで支持膜15中に0.1nA/μm2程度の電流が流れてしまう。
電子素子10への電圧の掛かり方、すなわちどれだけの時間、高電圧が電極間に印加されているかは、使用目的や回路構成によって異なり、酸化膜(支持膜15)の信頼性を考慮して好適に決定される。
本発明に係る電子素子の第2実施形態について説明する。本実施形態では、電子素子の第1実施形態と異なる点についてのみ説明する。
本実施形態は、図6に示す電子素子10aにおいて、支持膜15aが基体膜151aのみで形成され、その膜厚が前実施形態と異なる。この支持膜15aの膜厚が異なるため、ギャップ間隔Tgapも前実施形態と異なる。
詳細には、この支持膜15aの膜厚は、トンネル電流が流れ出す厚さ、すなわちトンネル電流を抑制可能な厚さよりわずかに厚く、支持膜15a全体が均一に形成されている。前実施形態での支持膜15の膜厚が10nm程度であったのに対し、本実施形態では、支持膜15aの膜厚が7nm程度に形成されている。この膜厚は、支持膜15a中のリーク電流を抑制する最小の厚さである。このため、ギャップ間隔Tgapも7nm程度に形成されている。
図7は、本実施形態に係る電子素子の製造方法を説明するための模式図である。なお、図7は図2の波線で示すA−B間での断面図である。
続いて、図7(B)のように、基体膜151a上に第2電極16となる金の膜(層)をスパッタ法または化学気相成長法のいずれかの方法によって30nm程度形成する。
続いて、図7(C)のように、下地層110、第1電極14、基体膜151aおよび第2電極16で形成された積層膜をホトリソグラフィ法、およびエッチング法等の方法により、所定の形状にエッチングする。本実施形態では、図2に示すような直径が150nm(電極半径R=75nm)程度の円形にエッチングする。
その後の工程は、図3−2(G)〜(I)に示す工程ST7〜ST9およびST10と同様の工程を行う。
本発明に係る電子素子を採用した記憶装置の第1実施形態について説明する。以下に説明する記憶装置の実施形態では、電子素子の第1実施形態に係る電子素子を採用しているが、同第2実施形態に係る電子素子を採用してもよい。
記憶装置20は、図10のように第1の電圧供給回路としての列選択回路(HSEL)30および第2の電圧供給回路としての行選択回路(VSEL)40を有する。
同一行のセルCEL(たとえばセルCEL(1、j))は、セルCEL中の第2電極16と第2コンタクトホール19を介して接続された上層配線層22(たとえば上層配線層22(1))に共通に接続されている。
同一列のセルCEL(たとえばセルCEL(i、1))は、セルCEL中の第1電極14と第1コンタクトホール13を介して接続された下層配線層21(たとえば下層配線層21(1))に共通に接続されている。
同一列の下層配線層21(たとえば下層配線層21(1))は、図10のように、同一列のセルCEL(たとえばセルCEL(i、1))中の第1電極14と第1コンタクトホール13を介して共通に接続され、一端が列選択回路30に接続されている。
同一行の上層配線層22(たとえば上層配線層22(1))は、図10のように、同一行のセルCEL(たとえばセルCEL(1、j))中の第2電極16と第2コンタクトホール19を介して共通に接続され、一端が行選択回路40に接続されている。
図11は、本実施形態に係る記憶装置のタイミングチャートである。図11中のHSEL(i)は列選択回路30が出力する電圧を、VSEL(j)は行選択回路40が出力する電圧をそれぞれ示している。
時刻t1において、列選択回路30は、下層配線層21(3)に書き込み電圧VHWを印加し(図11(C))、その他の下層配線層21には電圧VHLを印加し(図11(A)、(B),(D))、時刻t2までその電圧をそれぞれ保持する。本実施形態では、書き込み電圧VHWは接地電圧(0V)程度、電圧VHLは3V程度である。
同時刻において、行選択回路40は、上層配線層22(2)に書き込み電圧VVWを印加し(図11(F))、その他の上層配線層22には電圧VVLを印加し(図11(E)、(G))、時刻t2までその電圧をそれぞれ保持する。本実施形態では、書き込み電圧VVWは閾値電圧Vth(=3.6V程度)より高い4V程度、電圧VVLは3V程度である。時刻t1、t2間の書き込み時間は、好適に設定されるが、少なくとも100ns程度以上で電圧立ち下がり時間が50ns程度以上が望ましい。
これにより、セルCEL(3,2)の(対向した両電極14,16の)電極間には4Vの電圧(電位差)が、他のセルCELの電極間には0V、1V程度または3V程度の電圧がかかっている。たとえばセルCEL(1,1)の電極間には0V程度の電圧が、セルCEL(3,3)の電極間には1V程度の電圧がかかっている。
換言すれば、電極間に閾値電圧Vth付近(図4のB点付近)の電圧が所定時間(100ns程度)印加されたセルCEL(3,2)の電子素子10のみがオンの状態に切り替わり、他のセルの電子素子10はオフの状態が保持される。
時刻t2において、列選択回路30は、一つの列の下層配線層21に対して読み出し電圧VHRを印加し、他の下層配線層21には0Vを時刻t3まで印加する。行選択回路40は、全ての行の上層配線層22に0Vを時刻t3まで印加する。各行に対応する上層配線層22に流れる電流は、列選択回路30が選択した列の下層配線層21に繋がる各セルCELのオン、オフに対応した電流となる。
したがって、図11に図示するように、列選択回路30が下層配線層21(3)を選択すると、下層配線層21(3)に繋がる各々セルCELの両電極間に電流が流れ、この電流を図9,10に図示しない電流計にて各々セルCELから読み出す。このとき、各々セルCELから書き込まれた電圧に対応した電流が検出され、各々電子素子10の抵抗が高い状態か低い状態かが検出できる。
この時、セルCEL(3,2)だけがオン状態に書き込まれているため、上層配線層22(2)に流れる電流だけが大きくなる。
すなわち、セルCEL(3,2)の電子素子10のみから、低い抵抗状態が検出され、オンの状態であることが検出できる。
以下同様に、列選択回路30が他の下層配線層21を順次選択し、その時のそれぞれの上層配線層22に流れる電流を読み出すことで、全セルCELの状態を検出する。
時刻t3において、列選択回路30は、下層配線層21(3)に消去電圧VHDを印加し(図11(C))、その他の下層配線層21には電圧VHLを印加し(図11(A)、(B),(D))、時刻t4までその電圧をそれぞれ保持する。本実施形態では、消去電圧VHDは接地電圧(0V)程度である。
同時刻において、行選択回路40は、上層配線層22(2)に消去電圧VVDを印加し(図11(F))、その他の上層配線層22には電圧VVLを印加し(図11(E)、(G))、時刻t4までその電圧をそれぞれ保持する。
本実施形態では、消去電圧VVDは書き込み電圧VVWより高い電圧(たとえば図4のC点付近の電圧で、6V程度)である。時刻t3、t4間の消去時間は、好適に設定されるが、1ns程度が望ましい。
これにより、セルCEL(3,2)の電極間にのみ消去電圧VHD電圧が、他のセルCELの電極間には0V、または3V程度の電圧がかかっている。たとえばセルCEL(1,1)の電極間には0V程度の電圧が、セルCEL(3,3)の電極間には3V程度の電圧が、かかっている。
換言すれば、電極間に閾値電圧Vthより高い(図4のC点付近)電圧が印加され、その後急峻に電圧が切られたセルCEL(3,2)の電子素子10のみがオフの状態に切り替わり、他のセルの電子素子10は引き続きオフの状態が保持される。
時刻t4からt5における読み出し動作は、前述のものと同様の手順で行う。
これにより、全てのセルCELから高い抵抗状態が検出され、オフの状態であることが検出できる。
以上述べたように、本実施形態が電子素子10を採用した記憶装置の基本構成である。
本発明に係る電子素子を採用した記憶装置の第2実施形態について説明する。本実施形態では、記憶装置の第1実施形態と異なる点を中心に説明する。
ソース層21a、ドレイン層25、ゲート電極26、および半導体基板27によってトランジスタとしてのnチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor;以下NMOS)が構成されている。前記の各々構成要素によってセルCELaが構成されている。
記憶装置20aは、図13のようにゲート配線層210、第1の電圧回路としての列選択回路(HSEL)30a、行選択回路(VSEL)40a、およびデータ選択検出回路(DSEL)50を有する。
同一行のセルCELa(たとえばセルCELa(1、j))は、セルCELa中の第1上層配線層22a(たとえば第1上層配線層22a(1))が共通に接続され、第2上層配線層29(たとえば第2上層配線層29(1))が共通に接続されている。
同一列のセルCELa(たとえばセルCELa(i、1))は、セルCELa中のゲート電極26がゲート配線層210(たとえばゲート配線層(1))に共通に接続されている。
同一行の第2上層配線層29(たとえば第2上層配線層29(1))は、図12のように、同一行のセルCELa(たとえばセルCELa(1、j))中のドレイン層25と第3コンタクトホール28を介して共通に接続され、図13のように一端がデータ選択検出回路50に接続されている。
時刻t1において、列選択回路30aは、ゲート配線層210(1)に選択信号としての電圧VHを印加し(図14(A))、その他のゲート配線層210には非選択なので0Vの電圧を印加し(図14(B)〜(D))、時刻t2までその電圧をそれぞれ保持する
同時刻において、行選択回路40aは、第1上層配線層22a(1)に書き込み電圧VVWを印加し(図14(E))、その他の第1上層配線層22aには0Vの電圧を印加し(図14(F))、時刻t2までその電圧をそれぞれ保持する。本実施形態では、電圧VHは電源電圧VDD、書き込み電圧VVWは閾値電圧Vth(=3.6V程度)より高い4V程度である。その後、列選択回路30aは、書き込み電圧VVWを緩やかに低下させる。
同時刻において、データ選択検出回路50は、すべての第2上層配線層29に0Vの電圧を印加し、すべての時刻(t1〜t8)に亘ってその電圧をそれぞれ保持する(不図示)。
本実施形態では、書き込み動作、読み出し動作および消去動作の各サイクル間(t2〜t3、t4〜t5、t6〜t7)に、短いスタンバイ期間を設けている。
時刻t3において、列選択回路30aは、ゲート配線層210(1)に電圧VHを印加し(図14(A))、その他のゲート配線層210には0Vの電圧を時刻t4まで印加する(図14(B)〜(D))。
同時刻において、行選択回路40aは、第1上層配線層22a(1)に読み出し電圧VVRを、その他の第1上層配線層22aには0Vの電圧を時刻t4まで印加する(図14(E)、(F))。
本実施形態において、読み出し電圧VVRは、電子素子10の抵抗を測定できる、状態変化の閾値電圧Vthより十分に低い電位(1V程度)である。
この時、データ選択検出回路50がセルCEL(1,1)に流れる電流を第2上層配線層29(1)から読み出し、図示しない回路にて電流を検出する。
以下同様に、列選択回路30aが他のゲート配線層210を、行選択回路40aが他の第1上層配線層22aを順次選択し、その時のそれぞれの第2上層配線層29に流れる電流を読み出すことで、全セルCELの状態を検出する。
時刻t5において、列選択回路30aは、ゲート配線層210(1)に電圧VHを印加し(図14(A))、その他のゲート配線層210(1)には0Vの電圧を印加し(図14(B)〜(D))、時刻t6までその電圧をそれぞれ保持する。
同時刻において、行選択回路40aは、第1上層配線層22a(1)に消去電圧VVDを印加し(図14(E))、その他の第1上層配線層22には0Vの電圧を印加し(図14(F))、時刻t6までその電圧をそれぞれ保持した後急峻に消去電圧VVDをオフにする。
本実施形態では、消去電圧VVDは書き込み電圧VVWより高い電圧である。
本発明に係る電子素子を採用した記憶装置の第3実施形態について説明する。本実施形態では、記憶装置の第1実施形態と異なる点を中心に説明する。
記憶装置20bは、図16のように第1の電圧供給回路としての列選択回路(HSEL)30b、第2の電圧供給回路としての行選択回路(VSEL)40b、および配線層(第2の配線層)212を有する。
同一列のセルCELb(たとえばセルCELb(i、1))は、セルCELb中のp型拡散層212が配線層213(たとえばゲート配線層(1))に共通に接続されている。
書き込み動作においては、列選択回路30bがp型拡散層212(1)に4V程度の電圧を印可し、他のp型拡散層212(1)には0V程度の電圧を印可するようにし、行選択回路40bが上層配線層22(1)に0V程度を、他の上層配線層22には4Vの電圧を印可するようにする。
このとき、選択されたセルCEL(1,1)では、電子素子10にバイアスがかかり、オン書き込みがなされる。非選択のセルCELでは、電子素子10とダイオードPNにかかる電圧は0V、あるいは4V程度であるが、4V程度であってもダイオードPNが逆バイアスとなり電流が流れないため、書き込みが行われない。
読み出し動作においては、列選択回路30bがp型拡散層212(1)にのみ2V程度の電圧を印可し、他のp型拡散層212に0V程度の電圧を印可し、行選択回路40bが上層配線層22に0V程度の電圧を印可するようにする。これにより、セルCELに流れる電流を列選択線(p型拡散層212)で読み出せばよい。
消去動作においては、列選択回路30bがp型拡散層212(1)に6V程度の高い電圧を印可し、他のp型拡散層212(1)に0V程度の電圧を印可し、行選択回路40bが上層配線層22に0V程度の電圧を、非選択の上層配線層22には4V程度の電圧を印可するようにする。その後、急激に印加電圧を取り去れば、対象となるセルCEL(1,1)へのゼロ書き込み、すなわち消去ができる。
実施形態に係る電子素子は、その構造および製造が極めて単純であり、安定した不揮発性のスイッチ動作を実行できる。
2つの電極が同一鉛直線方向に積層されているので、電子素子の占有面積が他の構造のものと比較して極めて小さい利点がある。
支持膜の厚さを調整することでギャップの間隔を調整できるため、高精度かつ高再現性の製造が行え、その際に、一般的な半導体集積回路の製造プロセスを使用できる利点がある。
電極の加工が一回のホトリソグラフィとエッチングの工程で行う得るため、生産性が優れる。
2つの電極を支持する支持膜(SiO2)の厚さがギャップ間隔より大きくとられているため、電極間の余分なリーク電流が抑えられ、支持膜の長期信頼性が優れている。
ギャップ部分が絶縁膜で覆われた構造であるため、電子素子自体を汚染やショートから保護しやすい利点がある。
本発明の実施形態に係る電子素子は、半導体集積回路との親和性が高く、容易に半導体回路と一体形成ができる。
電子素子の下部にSiO2とのエッチング選択比の高いSiN膜あるいはアルミナ膜が使用されているため、ギャップのエッチング工程が他の部分に悪影響を与えることを防止する利点がある。
電子素子を上下層配線層間に配置しているため、電子素子をマトリクス状に配置することが容易である。
電子素子に独立した高抵抗状態または低抵抗状態を設定できるため、メモリとしての活用が容易である。
電子素子とトランジスタ(MOSFET)が直列に接続されたセルがマトリクス状に配置されているため、各配線層の電位(電圧)制御によりデータの書き込み、読み出し、消去等の制御が自由にできる。
電子素子とダイオードが直列に接続されたセルがマトリクス状に配置されているため、各配線層の電位(電圧)制御によりデータの書き込み、読み出し、消去等の制御の自由に行える。
本実施形態の説明では、説明を簡単化するためにトランジスタやダイオードに関わる内部電圧降下について省略した。本発明を適用の際には、それらの電圧降下や寄生抵抗などを考慮した電圧の設定等が必要である。
Claims (14)
- 第1の電極と、
上記第1の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第1の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された第2の電極と
を有し、
上記第1の電極および上記第2の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した上記第1の電極と上記第2の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第1の状態または第2の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第1の状態または第2の状態を保持可能な電子素子であって、
上記支持膜は、
少なくとも上記第2の電極を支持する部分の厚さが、上記第1の電極と上記第2の電極との上記空隙が存在する領域における間隔よりも厚く、上記第1の電極および上記第2の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
電子素子。 - 上記支持膜は、
上記第1の電極の上記一方の面上の上記中心部に位置し、上記第1の電極に対して上記第2の電極を支持するための絶縁性の基体膜と、
上記基体膜における当該基体膜と上記第1の電極との接触面の反対の面上と、上記第2の電極の上記中心部における上記一方の面と間に少なくとも存在し、上記第1の電極および上記第2の電極が上記動作電圧を受けたときに、上記トンネル電流を上記空隙を介して当該電極間に流すことが可能な範囲内で、上記第1の電極と上記第2の電極との上記間隔を調整するための絶縁性の調整膜と
を含む
請求項1記載の電子素子。 - 上記第1の電極は、
両面の面積および両面の形状が、それぞれ同一であり、
上記第2の電極は、
両面の面積および両面の形状が、上記第1の電極の上記両面の面積および上記第1の電極の上記両面の形状とそれぞれ同一である
請求項2記載の電子素子。 - 上記第1の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第2の電極と反対向きに延伸する、内部に導電体が充填された第1のコンタクトホールと、
上記第2の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第1の電極と反対向きに延伸する、内部に導電体が充填された第2のコンタクトホールと
を有する
請求項3記載の電子素子。 - 上記支持膜は、
シリコン酸化物で形成されている
請求項1記載の電子素子。 - 第1の電極と、
上記第1の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第1の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された第2の電極と
を有し、
上記第1の電極および上記第2の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した上記第1の電極と上記第2の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第1の状態または第2の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第1の状態または第2の状態を保持可能な電子素子であって、
上記支持膜の厚さは、
上記第1の電極および上記第2の電極が上記動作電圧を受けても、上記トンネル電流の当該支持膜中への流入を抑制可能な最小の厚さであり、かつ、均一であり、
上記支持膜の厚みの方向における上記空隙の厚さは、
上記支持膜の厚さよりも薄く、上記第1の電極および上記第2の電極に上記動作電圧が供給されたときに、上記空隙を介して当該電極間に流れる上記トンネル電流を増加させることが可能な厚さである
電子素子。 - 上記第1の電極および上記第2の電極は、
互いに対向した各面上の上記支持膜を除く部分に、金の薄膜が付着している
請求項6記載の電子素子。 - 上記第1の電極は、
両面の面積および両面の形状が、それぞれ同一であり、
上記第2の電極は、
両面の面積および両面の形状が、上記第1の電極の上記両面の面積および上記第1の電極の上記両面の形状とそれぞれ同一である
請求項6または7記載の電子素子。 - 上記第1の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第2の電極と反対向きに延伸する、内部に導電体が充填された第1のコンタクトホールと、
上記第2の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第1の電極と反対向きに延伸する、内部に導電体が充填された第2のコンタクトホールと
を有する
請求項8記載の電子素子。 - 上記支持膜は、シリコン酸化物で形成されている
請求項6記載の電子素子。 - 第1の電極および第2の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子の製造方法であって、
上記第1の電極の一方の面上の中心部に、上記第1の電極に対して上記第2の電極を支持するための基体膜を成膜する第1のステップと、
上記基体膜を覆うように、上記第1の電極の上記一方の面上に調整膜を成膜する第2のステップと、
上記調整膜上に上記第2の電極を形成する第3のステップと、
上記第1の電極の上記一方の面上の上記中心部に位置する上記基体膜上の上記調整膜を少なくとも残すように、上記第1の電極と上記第2の電極との間に形成された上記調整膜の一部を除去して空隙を形成する第4のステップと
を有し、
上記第1のステップでは、
上記基体膜を、上記第1の電極および上記第2の電極に上記動作電圧が供給されても、上記第1の電極と上記第2の電極と間の上記基体膜および上記調整膜を除く領域に形成された上記空隙に流れるトンネル電流の上記基体膜中への流入を抑制可能な厚さに成膜し、
上記第2のステップでは、
上記調整膜の厚さを、上記第1の電極および上記第2の電極に上記動作電圧が供給されたときに、上記トンネル電流を上記空隙を介して当該電極間に流すことが可能な範囲内で、上記基体膜の厚さが上記第1の電極と上記第2の電極との上記空隙が形成された領域における間隔よりも厚くなるように調整する
電子素子の製造方法。 - 第1の電極および第2の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、
上記第1の電極に接続された第1の配線層と、
上記第2の電極に接続された第2の配線層とを含み、マトリクス状に配列された、複数のセルと、
上記第1の配線層がそれぞれ共通に接続され、動作対象のセルの第1の配線層に第1の電圧を印加する第1の電圧供給回路と、
上記2の配線層がそれぞれ共通に接続され、上記動作対象のセルの第2の配線層に上記第1の電圧と異なる第2の電圧を印加する第2の電圧供給回路と
を有し、
上記第1の電圧供給回路および上記第2の電圧供給回路は、
上記動作対象のセルの上記電子素子の導通状態を変化させるときに、上記第1の電極および上記第2の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第1の電圧および上記第2の電圧を上記動作電圧としてそれぞれ供給し、
上記電子素子は、
上記第1の電極と、
上記第1の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第1の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第2の電極と
を有し、
上記第1の電極および上記第2の電極に上記動作電圧が供給されたときに、互いに対向した上記第1の電極と上記第2の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第1の状態または上記導通状態のオフに対応した第2の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第1の状態または第2の状態を保持し、
上記支持膜は、
少なくとも上記第2の電極を支持する部分の厚さが、上記第1の電極と上記第2の電極との上記空隙が存在する領域における間隔よりも厚く、上記第1の電極および上記第2の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
記憶装置。 - 第1の電極および第2の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、
上記第2の電極に接続された第1の配線層と、
第2の配線層と、
上記第1の電極と上記第2の配線層との間に直列接続されたトランジスタと、
上記トランジスタのゲートに接続された第3の配線層とを含み、マトリクス状に配列された、複数のセルと、
上記第3の配線層がそれぞれ共通に接続され、動作対象のセルの第3の配線層に、上記トランジスタの導通状態をオフからオンに切り替えることが可能な第1の電圧を印加する第1の電圧供給回路と、
上記第1の配線層がそれぞれ共通に接続され、上記動作対象のセルの第1の配線層に第2の電圧を印加する第2の電圧供給回路と、
上記第2の配線層がそれぞれ共通に接続され、上記動作対象のセルの第2の配線層に上記第2の電圧と異なる第3の電圧を印加する第3の電圧供給回路と、
を有し、
上記第1の電圧供給回路は、
上記動作対象のセルの上記電子素子の導通状態を変化させるときに、当該変化の開始から終了までの期間、上記第1の電圧を供給し、
上記第2の電圧供給回路および第3の電圧供給回路は、
上記第1の電圧供給回路による上記第1の電圧の供給期間に、上記第1の電極および上記第2の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第2の電圧および上記第3の電圧を上記動作電圧としてそれぞれ供給し、
上記電子素子は、
上記第1の電極と、
上記第1の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第1の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第2の電極と
を有し、
上記第1の電極および上記第2の電極に上記動作電圧が供給されたときに、互いに対向した上記第1の電極と上記第2の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第1の状態または上記導通状態のオフに対応した第2の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第1の状態または第2の状態を保持し、
上記支持膜は、
少なくとも上記第2の電極を支持する部分の厚さが、上記第1の電極と上記第2の電極との上記空隙が存在する領域における間隔よりも厚く、上記第1の電極および上記第2の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
記憶装置。 - 第1の電極および第2の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、
上記第2の電極に接続された第1の配線層と、
第2の配線層と、
上記第1の電極と上記第2の配線層との間に直列接続されたダイオードとを含み、マトリクス状に配列された、複数のセルと、
上記第2の配線層がそれぞれ共通に接続され、動作対象のセルの第2の配線層に第1の電圧を印加する第1の電圧供給回路と、
上記第1の配線層がそれぞれ共通に接続され、上記動作対象のセルの第1の配線層に上記第1の電圧と異なる第2の電圧を印加する第2の電圧供給回路と、
を有し、
上記第1の電圧供給回路および第2の電圧供給回路は、
上記電子素子の導通状態を変化させるときに、上記第1の電極および上記第2の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第1の電圧および上記第2の電圧を上記動作電圧としてそれぞれ供給し、
上記電子素子は、
上記第1の電極と、
上記第1の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第1の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第2の電極と
を有し、
上記第1の電極および上記第2の電極に上記動作電圧が供給されたときに、互いに対向した上記第1の電極と上記第2の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第1の状態または上記導通状態のオフに対応した第2の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第1の状態または第2の状態を保持し、
上記支持膜は、
少なくとも上記第2の電極を支持する部分の厚さが、上記第1の電極と上記第2の電極との上記空隙が存在する領域における間隔よりも厚く、上記第1の電極および上記第2の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
記憶装置。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0376262A (ja) * | 1989-08-18 | 1991-04-02 | Nec Corp | 半導体装置 |
WO2003028124A1 (fr) * | 2001-09-25 | 2003-04-03 | Japan Science And Technology Agency | Dispositif electrique comprenant un electrolyte solide |
JP2006234799A (ja) * | 2005-01-10 | 2006-09-07 | Korea Advanced Inst Of Sci Technol | ナノギャップを形成する方法、分子素子とバイオセンサーのためのナノ電界効果トランジスタを作製する方法、及びその方法により作製された分子素子とバイオセンサー |
JP2006245023A (ja) * | 2005-02-28 | 2006-09-14 | National Institute Of Information & Communication Technology | ナノギャップ電極の製造方法 |
JP2007123828A (ja) * | 2005-09-27 | 2007-05-17 | National Institute Of Advanced Industrial & Technology | スイッチング素子 |
JP2008235816A (ja) * | 2007-03-23 | 2008-10-02 | National Institute Of Advanced Industrial & Technology | 不揮発性記憶素子 |
JP2008311449A (ja) * | 2007-06-15 | 2008-12-25 | National Institute Of Advanced Industrial & Technology | シリコンによる2端子抵抗スイッチ素子及び半導体デバイス |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0376262A (ja) * | 1989-08-18 | 1991-04-02 | Nec Corp | 半導体装置 |
WO2003028124A1 (fr) * | 2001-09-25 | 2003-04-03 | Japan Science And Technology Agency | Dispositif electrique comprenant un electrolyte solide |
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JP2007123828A (ja) * | 2005-09-27 | 2007-05-17 | National Institute Of Advanced Industrial & Technology | スイッチング素子 |
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