TWI453896B - 電阻式記憶胞及其操作方法，以及電阻式記憶體及其操作方法與製造方法 - Google Patents

電阻式記憶胞及其操作方法，以及電阻式記憶體及其操作方法與製造方法 Download PDF

Info

Publication number
TWI453896B
TWI453896B TW099125115A TW99125115A TWI453896B TW I453896 B TWI453896 B TW I453896B TW 099125115 A TW099125115 A TW 099125115A TW 99125115 A TW99125115 A TW 99125115A TW I453896 B TWI453896 B TW I453896B
Authority
TW
Taiwan
Prior art keywords
resistive memory
region
electrode
memory cell
voltage
Prior art date
Application number
TW099125115A
Other languages
English (en)
Other versions
TW201205785A (en
Inventor
Frederick T Chen
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Publication of TW201205785A publication Critical patent/TW201205785A/zh
Application granted granted Critical
Publication of TWI453896B publication Critical patent/TWI453896B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

電阻式記憶胞及其操作方法，以及電阻式記憶體及其操作方法與製造方法
本發明是有關於一種電阻式記憶胞及其操作方法，包含多個此種電阻式記憶胞的電阻式記憶體，以及此種電阻式記憶體的操作方法與製造方法。
現行的大量儲存媒體可分為硬碟機(HDD)、可抹寫光碟(CD-RW)及固態硬碟(SSD)幾大類，其中HDD技術完整且每位元成本最低，但和CD-RW一樣須搭配旋轉機件，而會增加使用其之電子產品的重量。現行固態硬碟基於NAND快閃記憶體而成，其利用電荷儲存且每記憶胞可存1位元以上，而現在最新進展是32奈米、每胞3位元。但此種快閃記憶體的抹寫循環次數有限(至多約十萬次)，無法隨機存取，且耗電量高(>10V,10μA)。
利用相變材料的電阻式隨機存取記憶體(RRAM、ReRAM)是最近快速發展的技術，可隨機存取、耗電少且循環次數較多，但受限於位元密度，主因是其採用三端點並排設計以配合場效電晶體操作。提高位元密度的方法包括多位準操作(MLC)及以二極體作選擇器。多位準操作使更多位元可於相同記憶胞尺寸內被處理/儲存；垂直式的二極體則不需並排的端點，而可縮減記憶胞尺寸。
雖然每胞2~3位元的操作早有報導，但RRAM的多位準操作現在還難以實用，問題出在導電途徑網路有許多自然變異而使各電阻態的電阻分佈很寬。再者，每個電阻態需要不同的操作功率位準(設定電流或重設電壓)。因此，如要增加位元容量，即須增大驅動電晶體或二極體以容許更大的設定電流或重設電壓，如此位元密度及耗電量問題即無法同時改善。
另一方面，J. Seidel等人於Nat. Mat . Vol. 8,229(2009)提到，整體電阻高達106 Ω‧m數量級的鐵電材料BiFeO3 中的鐵電區壁(domain wall)的電阻會大幅降低到1~10 Ω‧m，此種區壁可藉由施加極性相反之電壓脈衝而產生，如V. Dierolf等人於Phys. Stat. Sol . 204,690(2007)所述。當一電壓脈衝施於兩電極間時，電極間的電場會引發小區域的成核作用，其極化方向與電場指向相同，接著造成具該極化方向之鐵電區域的成長，其速度隨電場強度而定。
本發明提供一種電阻式記憶胞，其利用高電阻之鐵電材料中低電阻之鐵電區壁的形成來儲存資料。
本發明並提供上述電阻式記憶胞的操作方法。
本發明又提供一種電阻式記憶體，其是基於上述本發明之電阻式記憶胞而成。
本發明又提供一種電阻式記憶體的操作方法，其中電阻式記憶體是基於上述本發明之電阻式記憶胞而成。
本發明又提供一種電阻式記憶體的製造方法，其中電阻式記憶體是基於上述本發明之電阻式記憶胞而構成。
本發明之電阻式記憶胞包括第一電極、鐵電材料層及第二電極。鐵電材料層與第一電極間有第一界面，且與第二電極間有第二界面，此第二界面不與第一界面平行。
在一實施例中，上述第一界面大致與第二界面垂直。此時鐵電材料層與第二電極可並排位於第一電極上方，其中第二電極可與第一電極部分重疊，二者間可以絕緣層相隔。此時第一電極亦可稱底電極，第二電極亦可稱頂電極。
在一些實施例中，上述第一電極與第二電極皆與鐵電材料層接觸。此情形下第一電極可經由場效電晶體或二極體與一字元線耦接，其中二極體可為蕭基二極體或穿隧二極體。第二電極可以是一位元線的一部分。
在一些實施例中，上述本發明之電阻式記憶胞可更包括一穿隧層設於上述第一界面與第二界面。此時第一電極可為一字元線的一部分，第二電極可為一位元線的一部分。
在一些實施例中，上述鐵電材料包括BiFeO3 。
本發明之電阻式記憶體包括排成多行與多列的多個記憶胞、多條字元線及多條位元線。各記憶胞包括底電極、底電極上方的鐵電材料層及鐵電材料層旁的頂電極。每一條字元線與一列記憶胞的各底電極耦接。每一條位元線與一行記憶胞的各頂電極耦接。
在一些實施例中，各記憶胞的底電極與頂電極部分重疊，且更包括位於底電極與頂電極之間的絕緣層。
在一些實施例中，各記憶胞的底電極及頂電極皆與其鐵電材料層接觸。此情形下每一個記憶胞的底電極可經由一場效電晶體或二極體與對應之字元線耦接。經由場效電晶體耦接時，該場效電晶體的閘極與對應之字元線耦接，且二源/汲極區之一與對應之記憶胞的底電極耦接，而此電阻式記憶體更包括多條源極線，其中每一條源極線與耦接一列記憶胞之各場效電晶體的另一源/汲極區耦接。另外，二極體可為蕭基二極體或穿隧二極體。
在一些實施例中，各記憶胞更包括一穿隧層，配置於底電極與鐵電材料層之間及頂電極與鐵電材料層之間。此情形下每一個記憶胞的底電極可為對應字元線的一部分。
在一些實施例中，每一個記憶胞的頂電極可為對應之位元線的一部分。上述鐵電材料可包括BiFeO3 。
本發明之電阻式記憶胞的操作方法如下。首先在第一第二電極之間施加第1電壓，以於鐵電材料層中形成具第一極性之第1區域。接著在第一第二電極之間施加極性與第1電壓相反且絕對值小於第1電壓的第2電壓，以於第1區域中形成極性與第1區域相反且體積小於第1區域的第2區域，以及第1區域與第2區域之間的一導電區壁。
在多位元(二或更多位元)操作中，本發明之電阻式記憶胞操作方法更包括依序施加第3至第k電壓(3k2n ，n2)，其中第i電壓(3ik)的極性與第(i-1)電壓相反且絕對值小於該第(i-1)電壓，以於第(i-1)區域中形成極性與第(i-1)區域相反且體積小於第(i-1)區域的第i區域，以及第(i-1)區域與第i區域之間的一導電區壁。
本發明之電阻式記憶體操作方法如下。首先在耦接選取記憶胞的選取字元線與選取位元線上施加第1對偏壓，以使選取記憶胞的底電極與頂電極之間有第1電壓，從而於選取記憶胞的鐵電材料層中形成第一極性之第1區域。接著在選取字元線與選取位元線上施加第2對偏壓，以使選取記憶胞的底電極與頂電極間有第2電壓，此第2電壓的極性與第1電壓相反且絕對值小於第1電壓，以於第1區域中形成極性與第1區域相反且體積小於第1區域的第2區域，以及第1區域與第2區域之間的一導電區壁。
在多位元操作中，上述本發明之電阻式記憶體操作方法更包括：依序於選取字元線與選取位元線上施加第3對至第k對偏壓(3k2n ，n2)，以使選取記憶胞的底電極與頂電極之間依序有第3至第k電壓，其中第i電壓(3ik)極性與第(i-1)電壓相反且絕對值小於第(i-1)電壓，以於第(i-1)區域中形成極性與第(i-1)區域相反且體積小於第(i-1)區域的第i區域，及第(i-1)區域與第i區域間的一導電區壁。
在本發明之電阻式記憶體操作方法的一實施例中，各記憶胞的底電極經由一場效電晶體與對應字元線耦接。此場效電晶體包括閘極與二源/汲極區，其中閘極與對應字元線耦接，且二源/汲極區之一與對應記憶胞的底電極耦接。此電阻式記憶體更包括多條源極線，其中每條源極線與耦接一列記憶胞之各場效電晶體的另一源/汲極區耦接。在選取字元線與選取位元線上施加第j對偏壓(j=1~2)時，選取字元線上所施加的偏壓為可使耦接選取記憶胞之場效電晶體的閘極下方的通道打開的一閘極偏壓，選取位元線上所施加的電壓為第j偏壓，且選取位元線以外的其他位元線及各源極線上施加一參考偏壓，此第j偏壓減去前述參考偏壓等於前述第j電壓。
在多位元操作中，上述實施例更包括：於選取字元線施加上述閘極偏壓且其他位元線及各源極線上施加上述參考偏壓的條件下，依序於選取位元線上施加第3至第k偏壓(3k2n ，n2)，其中第i偏壓(3ik)減該參考偏壓等於第i電壓。第i電壓的極性與第(i-1)電壓相反且絕對值小於第(i-1)電壓，以於第(i-1)區域中形成極性與其相反且體積小於其的第i區域，以及第(i-1)與第i區域間的一導電區壁。
本發明之電阻式記憶體的製造方法如下。首先於基底上方形成於第一方向延伸的多條字元線。接著於字元線上方形成於第二方向延伸的多條位元線，此第二方向與第一方向不同。然後於位元線之間形成一鐵電材料層，其與上述字元線和位元線耦接。位於一字元線與一位元線重疊區域旁的部分鐵電材料層是一記憶胞的資料儲存區。
在一實施例中，上述本發明之電阻式記憶體的製造方法更包括：在鐵電材料層形成之前，於基底上方形成大致共形的一穿隧層。此穿隧層的材質可為氧化矽。
在一實施例中，每條字元線上有第一絕緣層，且形成位元線步驟如下。先形成多個條狀第二絕緣層，再於各第二絕緣層的二側壁形成二位元線，各位元線以第一絕緣層與各字元線相隔。此方法在鐵電材料層形成前更包括：以第二絕緣層與位元線為罩幕除去暴露之部分第一絕緣層，並於基底上方形成大致共形的第一穿隧層。鐵電材料層可填滿位元線間的空隙，第一穿隧層的材質可為氧化矽。於各第二絕緣層的二側壁形成二位元線的步驟可包括：於基底上方形成大致共形的一導體層，再非等向性蝕刻之。
上述實施例之電阻式記憶體製造方法可更包括：於鐵電材料層上形成第二穿隧層，並於後者上形成於第一方向延伸的多條上層字元線。第二穿隧層的材質亦可為氧化矽。
在一些實施例中，上述鐵電材料包括BiFeO3 。上述鐵電材料層可以金屬有機化學氣相沉積法(MOCVD)形成。
由於本發明之電阻式記憶體以改變電場方向形成一或多個鐵電區壁之方式來寫入，不是以傳統的相變方式，故其記憶胞電流可大幅減少而使耗電量可大幅降低。另外，本發明之電阻式記憶胞在線寬32奈米時可容易地儲存多達3位元的資料，所以在位元密度方面可與電荷儲存型NAND快閃記憶體的最新進展相當。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為本發明一實施例之電阻式記憶胞的立體圖，圖1B則為其I-I’剖面圖。
請參照圖1A/B，此電阻式記憶胞包括底電極102、頂電極104、絕緣層106與鐵電材料層108。底電極102與頂電極104部分重疊，其間以絕緣層106相隔。鐵電材料層108位於底電極102上及頂電極104旁，且與底電極102及頂電極104二者接觸。鐵電材料層108與底電極102間的第一界面和鐵電材料層108與頂電極104間的第二界面大致垂直，故當底電極102與頂電極104之間有電位差時，鐵電材料層108中會產生不均勻的電場。另外，如為配合製程需求，則鐵電材料層108有部分覆蓋於頂電極104上亦可，如圖1A/B所示，並不會影響記憶胞的正常操作。
底電極102材質例如為鎢(W)、氮化鈦(TiN)、鈦(Ti)、鉑(Pt)或鋁(Al)，厚度例如為10~100 nm。頂電極104的材質例如為氮化鈦、鎢、鈦鎢合金(TiW)或鈦，厚度例如為10~100 nm。絕緣層106的材質例如為氮化矽或二氧化矽，厚度例如為10~300 nm。鐵電材料層108的材質例如為BiFeO3 或BaTiO3 ，厚度例如為5~25 nm。
BiFeO3 是頗具吸引力的鐵電材料，因其不像鈮酸鋰有零電場下區域極性自發性反轉的問題(請參考J. Wang et al.,Science 299,1719(2003))，且其區壁是分隔絕緣區域的低電阻導電路徑。J. Seidel等人指出，當兩區域的極性指向差小於90°時，其間區壁不具導電性，要大於90°時才有。
上述電阻式記憶胞的頂電極104可與一位元線連接，或為一位元線的一部分。底電極102可藉由一控制元件與記憶體陣列中的一字元線耦接，此控制元件可為場效電晶體或二極體。圖2A即為上述電阻式記憶胞及與其耦接之場效電晶體的立體圖，圖2B為其I-I’剖面圖。
請參照圖2A/B，此電阻式記憶胞的底電極102與場效電晶體的一源/汲極區110連接。此場效電晶體的另一源/汲極區112與源/汲極區110之間隔著閘極，即圖2A中字元線114的一部分，且與一源極線116電性連接。源/汲極區110與112位於半導體基底100中，底電極102位於層間介電層(ILD layer)118中。由於場效電晶體及源極線116的製程為本領域周知事項，故此處不予贅述。
本發明另一實施例不採用控制元件來控制電阻式記憶胞，而是在鐵電材料層108與底電極102之間以及鐵電材料層108與頂電極104之間配置穿隧層。圖3A即為此種電阻式記憶胞的立體圖，圖3B為其I-I’剖面圖。此穿隧層120在電壓達一定值以上時才容許較大電流通過，所以也有控制效果。此穿隧層120的材質例如為氧化矽或氧化鋁，厚度例如5~20埃。此實施例中頂電極104可為一位元線的一部分，底電極102可為一字元線的一部分。
圖4A、4B為本發明另二實施例之電阻式記憶胞及與其耦接之控制元件的剖面圖。
請參照圖4A，此實施例之電阻式記憶胞的底電極102與摻雜矽層402連接，從而形成一個具有低崩潰電壓的蕭基(Schottky)二極體404，摻雜矽層402的底部與字元線406接觸，使此電阻式記憶胞經蕭基二極體404而與字元線406耦接。此摻雜矽層402例如為N摻雜的複晶矽層，摻雜濃度一般約為1018 ~1021 /cm3 ，厚度例如為10~200 nm。
請參照圖4B，此實施例之電阻式記憶胞的底電極102與穿隧性阻障層(亦可稱穿隧二極體)412連接，穿隧性阻障層412的底部與字元線406接觸，使此記憶胞經穿隧性阻障層412而與字元線406耦接。穿隧性阻障層412的材質例如為氧化鋁、氧化鈦或氧化鉭，厚度例如1~30 nm。
接著說明本發明之電阻式記憶胞的操作方法。圖5A、5B繪示本發明一實施例之電阻式記憶胞於電壓施加於頂電極與底電極之間的狀態下的電場分佈情形。
請參照圖5A/B，當底電極102與頂電極104之間有電位差時，鐵電材料層108中的電場強度大致沿箭頭方向漸減(圖5A)，故一定範圍之區域內的電場強度大於臨限電場|Eth |(圖5B，虛線為分界線)，使此區域內的鐵電材料的極性方向為順應電場的方向。
圖6A~6F繪示本發明一實施例之電阻式記憶胞的操作方法。其中電壓(104-102)表示頂電極104上施加之偏壓減去底電極102上施加之偏壓所得的值。
請參照圖6A~6B，首先在底電極102與頂電極104之間施加電壓V1 。鐵電材料層108中電場強度大於|Eth |的區域內會先形成極性順應電場方向的小區域602a，一段時間後即全部變成極性順應電場方向的鐵電區域602。
請參照圖6C~6D，接著在底電極102與頂電極104之間施加極性與V1 相反且絕對值小於V1 的電壓V2 。由於V2 的絕對值小於V1 ，故鐵電材料層108中電場強度大於|Eth |的區域小於施加V1 時電場強度大於|Eth |的區域602。因此，位於鐵電區域602中電場強度大於|Eth |的區域內會先形成極性順應V2 造成之電場的小區域604a，一段時間後即全部變成極性順應V2 造成之電場的鐵電區域604。由於V2 的極性與V1 相反，故鐵電區域604的極性與鐵電區域602相反，而會在其間形成低電阻的鐵電區壁606。
如果每記憶胞要儲存1位元，則進行至圖6B及6D之一所示階段即可。例如，可將只有鐵電區域602存在的高電阻狀態定為“0”狀態，而將有鐵電區壁606存在的低電阻狀態定為“1”狀態。
如果每記憶胞要儲存更多位元，則須形成更多個鐵電區壁。如圖6E所示，接著在底電極102與頂電極104之間施加極性與V2 相反且絕對值小於V2 的電壓V3 ，即可於鐵電區域604中形成極性相反且體積較小的鐵電區域608，其與鐵電區域604之間即為第二道鐵電區壁610，使鐵電材料層108的電阻更低。如圖6F所示，再於底電極102與頂電極104之間施加極性與V3 相反且絕對值小於V3 的電壓V4 ，即可於鐵電區域608中形成極性相反且體積較小的鐵電區域612，其與鐵電區域608之間即為第三道鐵電區壁614，使鐵電材料層108的電阻進一步降低。
如果每記憶胞要儲存2位元，則其寫入操作須進行至圖6B、6D、6E及6F之一所示階段。例如，可將只有鐵電區域602的高電阻狀態定為“00”狀態，將有一個鐵電區壁606的低電阻狀態定為“01”狀態，將有兩個鐵電區壁606、610的次低電阻狀態定為“10”狀態，且將有三個鐵電區壁606、610、614的最低電阻狀態定為“11”狀態。
依此類推，如果每記憶胞要儲存m位元(m>2)，則一個記憶胞最多會形成2m -1個鐵電區壁，亦即上述極性逆轉且絕對值漸減的電壓施加步驟總共須進行2m -1次。就實際應用來看，BiFeO3 材質之鐵電材料層108中兩個鐵電區壁的間距最小約可為4 nm，故當鐵電材料層108的寬度為對應32 nm製程線寬的32 nm時，其中可形成7(=23 -1)道鐵電區壁，亦即此電阻式記憶胞可儲存多達3位元的資料，而可與電荷儲存型的快閃記憶體的最新進展相當。
再者，如要抹除上述電阻式記憶胞，可於底電極102與頂電極104之間施加絕對值等於或大於V1 的電壓達一定時間，以使所有的鐵電區壁消失。此電壓的極性與V1 相同或相反皆可。如要讀取上述電阻式記憶胞，可於底電極102與頂電極104之間施加不會破壞各鐵電區壁且不會導致新鐵電區域形成的低電壓(例如0.1V)，並依電流大小來判斷記憶胞的狀態。記憶胞中的鐵電區壁數目愈多時，其電阻即愈低，流經記憶胞的電流即愈大。
另外，在上述本發明之電阻式記憶胞的操作方法中，記憶胞電流皆在10-9 安培(1 nA)的數量級，所以耗電量可大幅下降到10-9 瓦(1 nW)以下。每個電壓脈衝的時間在0.1~100 μs之間，所以操作速度很快。
雖然上述實施例中電阻式記憶胞的兩個電極呈上下排列而為底電極與頂電極，但本發明不限於此，該二電極亦可水平排列。又雖然上述實施例中鐵電材料層與第一電極間的第一界面垂直於鐵電材料層與第二電極間的第二界面，但本發明不限於此，第一界面與第二界面的夾角亦可小於或大於90°，只要兩者不平行且因此而形成的不均勻電場可以使至少一道鐵電區壁形成即可。
圖7為本發明一實施例之電阻式記憶體的電路圖。請參照圖2A/B與7，其中每個可變電阻代表本發明一實施例的一個電阻式記憶胞，其底電極102耦接至一場效電晶體的二源/汲極區之一。電阻式記憶胞排列成多行與多列，場效電晶體亦同。同一列之各場效電晶體的閘極與一字元線WL耦接，同一行之各電阻式記憶胞的頂電極104與一位元線BL耦接，且同一列之各場效電晶體的不與電阻式記憶胞耦接的另一源/汲極區與一源極線SL耦接。
接著以圖7中與字元線WL2 及位元線BL1 耦接的記憶胞C21 為例，說明本發明一實施例之電阻式記憶體的操作方法。此操作方法主要包括：在寫入、抹除或讀取時，於選取之字元線WL2 施加適當偏壓以使與記憶胞C21 耦接之場效電晶體的通道打開，源極線SL1 與SL2 施加不變的參考偏壓(例如是0V)，選取之字元線BL1 則施加高於或低於參考偏壓的偏壓，以使C21 的底電極與頂電極之間有正或負的電位差。含WL1 在內的未選取字元線可浮置或施加不會使場效電晶體的通道打開的偏壓(例如0V)。含BL2 在內的未選取位元線可浮置或施加上述參考偏壓。
各導線在寫入及讀取時的偏壓組態的實例如下表1所示，其中讀取時選取之字元線WL2 上施加的偏壓比寫入時高，以降低源極與汲極間的電阻。如果還要於第2鐵電區中形成極性與其相反且體積小於其的第3鐵電區，並於第3鐵電區中極性與其相反且體積小於其的第4鐵電區，則例如是於其他導線之偏壓都不變的情形下，依序於選取之位元線BL1 上施加極性與-1.6V相反且絕對值小於-1.6V的1.2V，以及極性與1.2V相反且絕對值小於1.2V的-0.8V。
圖8為本發明另一實施例之電阻式記憶體的電路圖。請參照圖3A/B與8，其中每個可變電阻代表本發明的一個電阻式記憶胞，802則代表穿隧層。各電阻式記憶胞排列成多行與多列，其中同一列之各記憶胞的底電極102與一字元線耦接，同一行之各記憶胞的頂電極104與一位元線耦接，底電極102可為字元線的一部分，且頂電極104可為位元線的一部分。要寫入選取記憶胞時，例如可使選取字元線與選取位元線之間依序有極性正負交替且絕對值漸減的電壓，未選取之字元線與未選取之位元線則浮置。要讀取選取之記憶胞時，例如可使選取字元線與選取位元線之間有足以克服穿隧層802之阻障，但又不會破壞各鐵電區壁且不會導致新鐵電區域形成的低電壓，未選取之字元線與未選取之位元線則浮置。
圖9A~9D為本發明一實施例之電阻式記憶體製造方法的剖面圖，圖9B’、9D’為對應圖9B、9D的上視圖。
請參照圖9A、9B’，首先於一基底上方形成於第一方向延伸的多條字元線902，其中每條字元線902上有絕緣層904。字元線902的材質例如為摻雜複晶矽、鎢、鈦或氮化鈦，厚度例如為100~200 nm。絕緣層904的材質例如為氮化矽或二氧化矽，厚度例如為10~300 nm。
接著於絕緣層904上形成於第二方向延伸的條狀絕緣層906，其中第二方向與第一方向大致垂直。各條狀絕緣層906之寬度遠小於兩條狀絕緣層906的間距(pitch)，以提高圖案轉移的正確性。接著於絕緣層904與條狀絕緣層906上形成大致共形的絕緣層908，再於絕緣層908中的空隙中填入絕緣層910，其亦呈條狀且於第二方向延伸。
請參照圖9B/B’，接著以絕緣層910為罩幕蝕去暴露出之絕緣層908，以形成於第二方向延伸的條狀絕緣層910+908a。以上製程中絕緣層910的厚度及其與絕緣層908之間的蝕刻選擇比須作適當設定，以使條狀絕緣層910+908a與條狀絕緣層906的頂面齊平。條狀絕緣層906的材質例如為二氧化矽，絕緣層908材質的例如為摻碳氧化矽(CDO)，絕緣層910之材質可與條狀絕緣層906相同。條狀絕緣層906(或910+908a)的厚度例如為100~300 nm。
請續參照圖9B/B’，接著於各條狀絕緣層910+908a/906的兩側壁形成兩條間隙壁形態的位元線912，其亦於第二方向延伸。形成位元線912的方法例如是先形成大致共形的導體層，再進行非等向性蝕刻。位元線912的材質例如為氮化鈦、鎢、鈦鎢合金或鈦，寬度例如為10~50 nm。
請續參照圖9C，接著以條狀絕緣層910+908a與906以及位元線912為罩幕蝕去暴露出的絕緣層904，以暴露出部分的字元線902。然後於所得結構上依序形成大致共形的穿隧層914，以及鐵電材料層916。穿隧層914的材質例如為氧化矽，形成方法例如為原子層沉積(Atomic Layer Deposition，ALD)，厚度例如為5~20埃。鐵電材料層916的材質例如為BiFeO3 或BaTiO3 ，厚度則須足以填滿條狀絕緣層910+908a與906之間的空隙。BiFeO3 的形成方法例如是有機金屬化學氣相沉積(MOCVD)，其條件例如是：反應氣體為Bi(CH3 COO)3 ，反應氣體流量為5~50 l/h，溫度為300~700℃，壓力為10~20 mbar。
請參照圖9C、9B’及之前對本發明之電阻式記憶胞的說明，在以上所得結構中，一字元線902與一位元線912重疊區域一側的部分鐵電材料層916即是一個電阻式記憶胞的資料儲存區918，此記憶胞的底電極為該字元線902的一部分，頂電極則為該位元線912的一部分。此電阻式記憶體的等效電路圖如圖8所示。
再者，亦可繼續進行下列步驟以形成第二層的電阻式記憶胞。請參照圖9D/D’，於上述結構上依序形成穿隧層920及多條上層字元線922。穿隧層920的材質、形成方法、厚度可與穿隧層914相同。上層字元線922材質例如為氮化鈦、鎢、鈦、鈦鎢合金或鋁，厚度例如100~200 nm。在如此所得結構中，一上層字元線922與一位元線912重疊區域一側的部分鐵電材料層916即是一個第二層電阻式記憶胞的資料儲存區924，此記憶胞的底電極為該位元線912的一部分，頂電極則為該上層字元線922的一部分。
綜上所述，由於本發明之電阻式記憶體以改變電場方向形成鐵電區壁之方式來寫入，非以傳統相變方式，故其胞電流可大幅降至1 nA數量級，耗電量可大幅降至1 nW數量級。另外，本發明之電阻式記憶體在關鍵尺寸32奈米左右時每記憶胞可儲存多達3位元的資料，所以在位元密度方面可以與電荷儲存型的快閃記憶體的最新進展相當。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基底
102．．．底電極
104．．．頂電極
106、904、908．．．絕緣層
108、916．．．鐵電材料層
110、112．．．源/汲極區
114、406、902．．．字元線
116．．．源極線
118．．．層間介電層
120、802、914、920．．．穿隧層
402．．．摻雜矽層
404．．．蕭基二極體
412．．．穿隧二極體
602、602a、604、604a、608、612．．．鐵電區域
606、610、614．．．鐵電區壁
906、908a、910．．．條狀絕緣層
912．．．位元線
918、924．．．資料儲存區
922．．．上層字元線
BL、SL、WL．．．位元線、源極線、字元線
C21 ．．．選取之記憶胞
圖1A為本發明一實施例之電阻式記憶胞的立體圖，圖1B則為其I-I’剖面圖。
圖2A為本發明上述實施例之電阻式記憶胞及與其耦接之控制用場效電晶體的立體圖，圖2B則為其I-I’剖面圖。
圖3A為本發明另一實施例之電阻式記憶胞的立體圖，圖3B則為其I-I’剖面圖。
圖4A、4B為本發明另二實施例之電阻式記憶胞及與其耦接之控制元件的剖面圖。
圖5A、5B繪示本發明一實施例之電阻式記憶胞於電壓施加狀態下的電場分佈。
圖6A~6F繪示本發明一實施例之電阻式記憶胞的操作方法。
圖7為本發明一實施例之電阻式記憶體的電路圖。
圖8為本發明另一實施例之電阻式記憶體的電路圖。
圖9A~9D為本發明一實施例之電阻式記憶體製造方法的剖面圖，圖9B’、9D’為對應圖9B、9D的上視圖。
102．．．底電極
104．．．頂電極
106．．．絕緣層
108．．．鐵電材料層
602、604．．．鐵電區域
606．．．鐵電區壁

Claims (40)

  1. 一種電阻式記憶胞，包括：第一電極；一鐵電材料層，其與該第一電極間有第一界面；以及第二電極，其與該鐵電材料層之間有第二界面，該第二界面不與該第一界面平行。
  2. 如申請專利範圍第1項所述之電阻式記憶胞，其中該第一界面大致與該第二界面垂直。
  3. 如申請專利範圍第2項所述之電阻式記憶胞，其中該鐵電材料層及該第二電極並排位於該第一電極上方。
  4. 如申請專利範圍第3項所述之電阻式記憶胞，其中該第二電極與該第一電極部分重疊，該電阻式記憶胞更包括：配置於該第一第二電極之間的一絕緣層。
  5. 如申請專利範圍第1項所述之電阻式記憶胞，其中該第一電極與該第二電極皆與該鐵電材料層接觸。
  6. 如申請專利範圍第5項所述之電阻式記憶胞，其中該第一電極經由一場效電晶體或二極體與一字元線耦接。
  7. 如申請專利範圍第6項所述之電阻式記憶胞，其中該二極體為一蕭基二極體或一穿隧二極體。
  8. 如申請專利範圍第6項所述之電阻式記憶胞，其中該第二電極是一位元線的一部分。
  9. 如申請專利範圍第1項所述之電阻式記憶胞，更包括一穿隧層，配置於該第一界面與該第二界面。
  10. 如申請專利範圍第9項所述之電阻式記憶胞，其中該第一電極是一字元線的一部分。
  11. 如申請專利範圍第10項所述之電阻式記憶胞，其中該第二電極是一位元線的一部分。
  12. 如申請專利範圍第1項所述之電阻式記憶胞，其中該鐵電材料包括BiFeO3 。
  13. 一種電阻式記憶體，包括：排成多行與多列的多個記憶胞，各自包括一底電極、該底電極上方的一鐵電材料層，以及該鐵電材料層旁的一頂電極；多條字元線，其中每一條字元線與一列記憶胞的各底電極耦接；以及多條位元線，其中每一條位元線與一行記憶胞的各頂電極耦接。
  14. 如申請專利範圍第13項所述之電阻式記憶體，其中各該記憶胞的該底電極與該頂電極部分重疊，且更包括位於該底電極與該頂電極之間的一絕緣層。
  15. 如申請專利範圍第13項所述之電阻式記憶體構，其中在各該記憶胞中，該底電極及該頂電極皆與該鐵電材料層接觸。
  16. 如申請專利範圍第15項所述之電阻式記憶體，其中每一個記憶胞的該底電極經由一場效電晶體或二極體與對應之字元線耦接。
  17. 如申請專利範圍第16項所述之電阻式記憶體，其中該場效電晶體包括一閘極與二源/汲極區，該閘極與該對應之字元線耦接，且該二源/汲極區之一與對應之記憶胞的該底電極耦接，該電阻式記憶體更包括：多條源極線，其中每一條源極線與耦接一列記憶胞之各場效電晶體的另一源/汲極區耦接。
  18. 如申請專利範圍第16項所述之電阻式記憶體，其中該二極體為一蕭基二極體或一穿隧二極體。
  19. 如申請專利範圍第13項所述之電阻式記憶體，其中各記憶胞更包括一穿隧層，配置於該底電極與該鐵電材料層之間以及該頂電極與該鐵電材料層之間。
  20. 如申請專利範圍第19項所述之電阻式記憶體，其中每一個記憶胞的該底電極為對應之字元線的一部分。
  21. 如申請專利範圍第13項所述之電阻式記憶體，其中每一個記憶胞的該頂電極為對應之位元線的一部分。
  22. 如申請專利範圍第13項所述之電阻式記憶體，其中該鐵電材料包括BiFeO3 。
  23. 一種電阻式記憶胞的操作方法，該電阻式記憶胞包括第一電極、一鐵電材料層及第二電極，其中該鐵電材料層與該第一電極間有第一界面、與該第二電極間有第二界面，且該第二界面不與該第一界面平行，該操作方法包括：在該第一電極與該第二電極之間施加第1電壓，以於該鐵電材料層中形成具第一極性之第1區域；以及在該第一與該第二電極之間施加極性與該第1電壓相反且絕對值小於該第1電壓的第2電壓，以於該第1區域中形成極性與該第1區域相反且體積小於該第1區域的第2區域，以及該第1區域與該第2區域之間的一導電區壁。
  24. 如申請專利範圍第23項所述之電阻式記憶胞的操作方法，更包括依序施加第3至第k電壓(3k2n ，n2)，其中第i電壓(3ik)的極性與第(i-1)電壓相反且絕對值小於該第(i-1)電壓，以於該第(i-1)區域中形成極性與第(i-1)區域相反且體積小於該第(i-1)區域的第i區域，以及該第(i-1)區域與該第i區域之間的一導電區壁。
  25. 如申請專利範圍第23項所述之電阻式記憶胞的操作方法，其中該第一界面大致與該第二界面垂直。
  26. 一種電阻式記憶體的操作方法，其中該電阻式記憶體包括：排成多行與多列的多個記憶胞，其中每一個記憶胞包括一底電極、該底電極上方的一鐵電材料層，以及該鐵電材料層旁的一頂電極；多條字元線，其中每一條字元線與一列記憶胞的各底電極耦接；以及多條位元線，其中每一條位元線與一行記憶胞的各頂電極耦接，該操作方法包括：在耦接一選取記憶胞的一選取字元線與一選取位元線上施加第1對偏壓，以使該選取記憶胞的該底電極與該頂電極之間有第1電壓，從而於該選取記憶胞的該鐵電材料層中形成具第一極性之第1區域；以及在該選取字元線與該選取位元線上施加第2對偏壓，以使該選取記憶胞的該底電極與該頂電極間有第2電壓，該第2電壓的極性與該第1電壓相反且絕對值小於該第1電壓，以於該第1區域中形成極性與該第1區域相反且體積小於該第1區域的第2區域，以及該第1區域與該第2區域之間的一導電區壁。
  27. 如申請專利範圍第26項所述之電阻式記憶體的操作方法，更包括依序於該選取字元線與該選取位元線上施加第3對至第k對偏壓(3k2n ，n2)，以使該選取記憶胞的該底電極與該頂電極之間依序有第3至第k電壓，其中第i電壓(3ik)的極性與第(i-1)電壓相反且絕對值小於該第(i-1)電壓，以於第(i-1)區域中形成極性與該第(i-1)區域相反且體積小於該第(i-1)區域的第i區域，以及該第(i-1)區域與該第i區域之間的一導電區壁。
  28. 如申請專利範圍第26項所述之電阻式記憶體的操作方法，其中各該記憶胞的該底電極經由一場效電晶體與對應之字元線耦接，該場效電晶體包括一閘極與二源/汲極區，其中該閘極與該對應之字元線耦接，且該二源/汲極區之一與對應之記憶胞的該底電極耦接；該電阻式記憶體更包括多條源極線，其中每一條源極線與耦接一列記憶胞之各場效電晶體的另一源/汲極區耦接；並且在該選取字元線與該選取位元線上施加該第j對偏壓(j=1~2)時，該選取字元線上施加的偏壓為可使耦接該選取記憶胞之該場效電晶體的該閘極下方的通道打開的一閘極偏壓，該選取位元線上施加的偏壓為第j偏壓，且該選取位元線以外的其他位元線以及各該源極線上施加一參考偏壓，該第j偏壓減去該參考偏壓等於該第j電壓。
  29. 如申請專利範圍第28項所述之電阻式記憶體的操作方法，更包括於該選取字元線施加該閘極偏壓且於其他位元線及各該源極線上施加該參考偏壓的條件下，依序於該選取位元線上施加第3至第k偏壓(3k2n ，n2)，其中第i偏壓(3ik)減該參考偏壓等於第i電壓，該第i電壓的極性與第(i-1)電壓相反且絕對值小於該第(i-1)電壓，以於第(i-1)區域中形成極性與第(i-1)區域相反且體積小於該第(i-1)區域的第i區域，以及該第(i-1)區域與該第i區域之間的一導電區壁。
  30. 一種電阻式記憶體的製造方法，包括：於一基底上方形成於第一方向延伸的多條字元線；於該些字元線上方形成於第二方向延伸的多條位元線，該第二方向與該第一方向不同；以及於該些位元線之間形成一鐵電材料層，該鐵電材料層與該些字元線和該些位元線耦接，其中位於一字元線與一位元線重疊之區域旁的部分鐵電材料層是一電阻式記憶胞的資料儲存區。
  31. 如申請專利範圍第30項所述之電阻式記憶體的製造方法，更包括：在該鐵電材料層形成之前，於該基底上方形成大致共形的一穿隧層。
  32. 如申請專利範圍第31項所述之電阻式記憶體的製造方法，其中該穿隧層的材質包括氧化矽。
  33. 如申請專利範圍第30項所述之一種電阻式記憶體的製造方法，其中每條字元線上有第一絕緣層，且形成該些位元線的步驟包括：形成多個條狀的第二絕緣層，再於各該第二絕緣層的二側壁形成二位元線，其中該些位元線以該第一絕緣層與該些字元線相隔，該製造方法在該鐵電材料層形成前更包括：以該些第二絕緣層與該些位元線為罩幕，除去暴露出之部分該第一絕緣層；以及於該基底上方形成大致共形的第一穿隧層。
  34. 如申請專利範圍第33項所述之電阻式記憶體的製造方法，其中該鐵電材料層填滿該些位元線之間的空隙。
  35. 如申請專利範圍第33項所述之電阻式記憶體的製造方法，其中該第一穿隧層的材質包括氧化矽。
  36. 如申請專利範圍第33項所述之電阻式記憶體的製造方法，其中於各該第二絕緣層的二側壁形成二位元線的步驟包括：於該基底上方形成大致共形的一導體層；以及非等向性蝕刻該導體層。
  37. 如申請專利範圍第33項所述之電阻式記憶體的製造方法，其在該鐵電材料層形成後更包括：於該鐵電材料層上形成第二穿隧層；以及於該第二穿隧層上形成於該第一方向延伸的多條上層字元線。
  38. 如申請專利範圍第37項所述之電阻式記憶體的製造方法，其中該第二穿隧層的材質包括氧化矽。
  39. 如申請專利範圍第30項所述之電阻式記憶體的製造方法，其中該鐵電材料包括BiFeO3 。
  40. 如申請專利範圍第30項所述之電阻式記憶體的製造方法，其中該鐵電材料層是以金屬有機化學氣相沉積法(MOCVD)形成的。
TW099125115A 2010-07-20 2010-07-29 電阻式記憶胞及其操作方法，以及電阻式記憶體及其操作方法與製造方法 TWI453896B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/839,411 US20120020140A1 (en) 2010-07-20 2010-07-20 Resistive memory cell and operation thereof, and resistive memory and operation and fabrication thereof

Publications (2)

Publication Number Publication Date
TW201205785A TW201205785A (en) 2012-02-01
TWI453896B true TWI453896B (zh) 2014-09-21

Family

ID=45493502

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099125115A TWI453896B (zh) 2010-07-20 2010-07-29 電阻式記憶胞及其操作方法，以及電阻式記憶體及其操作方法與製造方法

Country Status (2)

Country Link
US (1) US20120020140A1 (zh)
TW (1) TWI453896B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110308580A1 (en) * 2010-01-22 2011-12-22 The Regents Of The University Of California Ferroic materials having domain walls and related devices
DE102012102326A1 (de) * 2012-03-20 2013-09-26 Helmholtz-Zentrum Dresden - Rossendorf E.V. Integrierter nichtflüchtiger Analogspeicher
US9520445B2 (en) 2011-07-12 2016-12-13 Helmholtz-Zentrum Dresden-Rossendorf E. V. Integrated non-volatile memory elements, design and use
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
KR20130127180A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 저항성 랜덤 액세스 메모리의 소거 방법
US8670264B1 (en) * 2012-08-14 2014-03-11 Avalanche Technology, Inc. Multi-port magnetic random access memory (MRAM)
US9230641B2 (en) * 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
TW201532327A (zh) * 2013-11-19 2015-08-16 Univ Rice William M 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料
US9230647B2 (en) 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
TWI549229B (zh) 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9224468B2 (en) * 2014-05-08 2015-12-29 Macronix International Co., Ltd. Resistive memory and associated operation method
FR3021151B1 (fr) * 2014-05-15 2017-09-15 Commissariat Energie Atomique Procede de determination de parametres de programmation servant a programmer une memoire vive resistive
CN104078564A (zh) * 2014-07-04 2014-10-01 南京邮电大学 一种基于掺杂铁酸铋的阻变存储器及其制备方法
CN108682736A (zh) * 2018-04-17 2018-10-19 华南师范大学 一种铁酸铋薄膜周期性条带畴的定向调控方法
US10468432B1 (en) * 2018-05-30 2019-11-05 International Business Machines Corporation BEOL cross-bar array ferroelectric synapse units for domain wall movement
US11411125B2 (en) 2020-10-06 2022-08-09 Applied Materials, Inc. Ferroelectric-assisted tunneling selector device
CN113363382A (zh) * 2021-05-31 2021-09-07 中国科学院微电子研究所 一种射频开关器件、射频电路及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030185048A1 (en) * 2002-04-02 2003-10-02 Peter Fricke Cubic memory array
US20070029593A1 (en) * 2005-08-04 2007-02-08 Ramamoorthy Ramesh Bismuth ferrite films and devices grown on silicon
US20080073638A1 (en) * 2006-08-25 2008-03-27 Micron Technology, Inc. Programmable resistance memory devices and systems using the same and methods of forming the same
TW201003851A (en) * 2008-07-11 2010-01-16 Ind Tech Res Inst Phase change memory and method for fabricating the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030185048A1 (en) * 2002-04-02 2003-10-02 Peter Fricke Cubic memory array
US20070029593A1 (en) * 2005-08-04 2007-02-08 Ramamoorthy Ramesh Bismuth ferrite films and devices grown on silicon
US20080073638A1 (en) * 2006-08-25 2008-03-27 Micron Technology, Inc. Programmable resistance memory devices and systems using the same and methods of forming the same
TW201003851A (en) * 2008-07-11 2010-01-16 Ind Tech Res Inst Phase change memory and method for fabricating the same

Also Published As

Publication number Publication date
US20120020140A1 (en) 2012-01-26
TW201205785A (en) 2012-02-01

Similar Documents

Publication Publication Date Title
TWI453896B (zh) 電阻式記憶胞及其操作方法，以及電阻式記憶體及其操作方法與製造方法
US11849593B2 (en) Vertical cross-point arrays for ultra-high-density memory applications
US9530824B2 (en) Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor
TWI427706B (zh) 具有奈米柱之半導體裝置及其方法
US8411477B2 (en) Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
KR102015762B1 (ko) 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
TW201712910A (zh) 交叉點記憶體單元陣列及形成交叉點記憶體單元陣列之方法
US10903235B2 (en) Non-volatile memory device and operation method thereof
JP2006135338A (ja) 不揮発性メモリ素子、不揮発性メモリ素子アレイ、及び不揮発性メモリ素子アレイの動作方法
US10297312B1 (en) Resistive memory cell programmed by metal alloy formation and method of operating thereof
KR102370620B1 (ko) 반도체 메모리 장치 및 도전체 구조물
US20150069630A1 (en) Memory cell formed by improved cmp process
US10115820B2 (en) Vertical transistors with sidewall gate air gaps and methods therefor
TWI817327B (zh) 記憶體陣列、記憶體裝置及其形成方法
US20230378202A1 (en) Data storage element and manufacturing method thereof
US10541273B2 (en) Vertical thin film transistors with isolation
CN101807596A (zh) 一种自对准半导体存储器结构及其制造方法
TW202232733A (zh) 具有垂直通道之垂直三維記憶體
US11758735B2 (en) Common-connection method in 3D memory
CN101800236A (zh) 一种半导体存储器结构及其制造方法