TW201532327A - 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料 - Google Patents

用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料 Download PDF

Info

Publication number
TW201532327A
TW201532327A TW103139906A TW103139906A TW201532327A TW 201532327 A TW201532327 A TW 201532327A TW 103139906 A TW103139906 A TW 103139906A TW 103139906 A TW103139906 A TW 103139906A TW 201532327 A TW201532327 A TW 201532327A
Authority
TW
Taiwan
Prior art keywords
memory
sio
layer
porous
component
Prior art date
Application number
TW103139906A
Other languages
English (en)
Inventor
James M Tour
Gu-Nuk Wang
Yang Yang
Yong-Sung Ji
Original Assignee
Univ Rice William M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Rice William M filed Critical Univ Rice William M
Publication of TW201532327A publication Critical patent/TW201532327A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of the switching material, e.g. post-treatment, doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Abstract

本發明係有關於一多孔記憶體元件(諸如記憶體或開關)，其可以使一上及下電極之間具有一記憶體材料層(例如SiOx)。該記憶體材料層可提供一奈米多孔結構體。在某些實施例中，可電化學性(諸如使用陽極蝕刻法)形成該奈米多孔結構體。經由該記憶體材料層進行一燈絲的電鑄步驟可經由該層之內部(而非於極低電鑄電壓下之一邊緣)進行。該多孔記憶體元件亦可提供多位元貯存、高開關比、長的高溫壽命、優異的循環耐久性、快速切換、及較低的耗電量。

Description

用於改良SiO x 切換元件之效能的多孔SiO x 材料 相關申請案
本申請案係主張2013年11月19日申請之美國臨時專利申請案第61/906,011號之權利，其在此併入本案以為參考資料。
有關於聯邦政府贊助的研究之聲明
本發明係在以下授碼下，受到政府的支持：藉美國國防部而授與之授碼第N00014-09-1-1066號、藉美國國防部而授與之授碼第FA9550-12-1-0035號、及藉美國國防部而授與之授碼第FA9550-09-1-0581號。在本發明內，美國政府具有某些權利。
發明領域
本發明係有關於多孔記憶體材料，諸如氧化矽。更特定地，係有關於在切換或記憶體元件內使用多孔氧化矽材料之技術。
發明背景
費時超過半世紀，習知以Si為主的互補式金屬氧化物半導體(CMOS)電晶體一直是電子記憶體工業的支柱。 而且，以Si為主的快閃記憶體之優異性能及其製造的容易性類似於已成為CMOS記憶體之主要形式的競爭性記憶體技術。然而，藉快速成長的需求而推動的新世代記憶體之高標準已顯示現有以Si為主的快閃記憶體技術有以下方面的限制：其基本縮放比例限制、耗能性、成本、及幾微秒的切換速度。雖然用於取代該等以Si為主的快閃記憶體之多種以氧化物為主的材料及元件結構業經廣泛研究，但是沒有一種具有合適解決能力的未來記憶體計劃。一般而言，可將該等以氧化物為主的電阻式隨機存取記憶體(RRAM)分類成單極性記憶體(其可藉相同電壓極性而程式化)、及雙極性記憶體(其可藉逆轉該電壓極性而程式化)。許多該等單極性記憶體已證明藉奈米尺度絲狀切換開關之操作可允許其等遵循一積極的縮放比例趨勢；然而，由於難以控制奈米尺度金屬燈絲之隨機形成，所以該等奈米尺度金屬燈絲會顯示不穩定的切換性質、及高或不可預測的成形電極(V成形)。反之，雙極性記憶體具有以下之比較上的優點：藉一離子移動或氧化還原方法而得到該切換穩定性，且具有較低V成形、以及較廣範圍之材料可用性。然而其等會以犠牲較低的切換開關比、該等材料之有限熱安定性、或抑制高密度縱橫陣列內之潛行電流之整合架構為代價。單極性及雙極性記憶體製造通常包含用於沉積材料之高溫方法。而且，該等元件通常具有高切換電流，且需要一用於防止電短路之順從電流(Ic,compliance current)，其在各元件內需要一額外電阻器，且因此會增加耗電。為了改進未來的非易 失性記憶體，最好藉，諸如去除對於Ic或高溫製程的需求而解決各以氧化物為主的記憶體系統之上述問題。
奈米多孔(NP)金屬氧化物業經廣泛用於能源產 生及貯存之電子產品。雖然NP材料業經使用作為用於氧化物記憶體應用的模板，但是其等尚未能作為用於電阻式非易失性記憶體應用的主動切換介質。
以下揭示文係討論作為一單極性切換介質之多 孔氧化矽材料、及用於製造多孔氧化矽材料的方法。在電子元件內使用多孔氧化物材料的新方法符合新世代工業性能所欲之度量。這些新的方法亦勝過現有的單極性記憶體系統，且亦可使雙極性記憶體得到好處。其等亦可作為憶阻器(memristor)。經由使用本多孔材料結構，可控制該切換燈絲的隨機形成，因此可顯著改進元件度量，且可以於室溫下製造該元件。
發明概要
在一實施例中，一用於形成或製造記憶體元件的方法可包括以下步驟：將一下電極沉積在一基片上，並將一材料層沉積在該下電極上。該方法可進一步包括蝕刻該材料層以形成一多孔結構並沉積一上電極。在某些實施例中，該多孔結構係藉陽極蝕刻法而形成。在某些實施例中，可在一HF/乙醇溶液內進行該蝕刻法。在某些實施例中，該方法可進一步包括施加一電壓掃描至該多孔材料層以經由該層而形成一燈絲。在某些實施例中，該燈絲可經由該多 孔材料層之內部而形成。
在一實施例中，一多孔元件(諸如記憶體或開關)可以提供具有一材料層(例如SiOx)位於其間之上及下電極。該材料層可提供一奈米多孔結構。在某些實施例中，可藉電化學方法(諸如陽極蝕刻法)而形成該奈米多孔結構。可經由該材料層之內部(而非於極低電鑄電壓下之一邊緣處)進行一燈絲之電鑄。該多孔記憶體元件亦可提供多位元貯存性、高開關比、長的高溫壽命、優異的循環耐久性、快速切換、及較低的耗電量。
前文已相當廣泛地描述本揭示文的各種特徵以更清楚地瞭解以下之實施方式。下文可描述該揭示文之額外特徵及優點。
10‧‧‧記憶體材料層
20、250、440、650、760‧‧‧上電極
30、220、420、620、720‧‧‧下電極
40、210、330、410、510、610、710‧‧‧Si/SiOx基片
230、430、530、640、730‧‧‧SiOx材料層
240‧‧‧細孔
260、370‧‧‧電壓或電流源
270‧‧‧Si切換通道
310‧‧‧陽極
320‧‧‧鋁箔
340‧‧‧容器
350‧‧‧陽極處理電解液
360‧‧‧陰極
450、560、660、770‧‧‧被覆層
520‧‧‧二極體
540‧‧‧Pt/Al電極
550、570‧‧‧Pt電極
630‧‧‧蕭特基能障
740‧‧‧第一蕭特基能障
750‧‧‧第二蕭特基能障
為了更詳細瞭解本揭示文及其優點，現在參考以下說明文以及描述該揭示文之具體實施例的附圖，其中：圖1A-1G為(a)具有一特定元件之橫截面SEM影像之NP SiOx記憶體元件的非限制性圖解、(b)以45°傾斜之該NP SiOx薄膜的SEM影像、(c)該NP SiOx薄膜之TEM影像、(d)在一Pt沉積之矽基片上之非多孔及奈米多孔(NP)SiOx層的反射光譜，且其數值擬合曲線係以使用所測定厚度之一分析式為基礎、(e)及(f)分別為該非多孔及NP SiOx薄膜(x=1.63至1.76)之XPS Si2p及O1s光譜、及(g)經初I-V掃描(插圖)之該NP SiOx的代表性I-V特性；圖2A-2H表示用於一NP SiOx記憶體之裝配順序 的闡明性實施例；圖3A-3B表示用於封裝NP SiOx記憶體之縱橫結構之闡明性實施例的俯視圖及側視圖；圖4為一提供兩終端二極體及選擇器材料之非限制性摘述的表格(表1)；圖5A-5B表示一種二極體-一電阻器(1D-1R)接面結構之闡明性實施例的俯視圖及側視圖；圖6A-6B表示一可延伸至3D可堆疊記憶體之1D-1R接面結構之闡明性實施例的俯視圖及側視圖；圖7為一堆疊1D-1R接面結構之闡明性實施例的側視圖；圖8A-8D為(a)在接觸不同V脈衝(自13至4V之變化，且△V=1V)後，單一NP SiOx元件之一組I-V特性、(b)於20℃(上)及100℃(下)下，在104秒期間，在不同V脈衝方法後，在一NP SiOx元件上進行的滯留試驗、(c)一闡明性非多孔及NP SiOx元件共103次循環之耐久循環試驗；及(d)該NP SiOx元件共105次循環之耐久循環試驗(設置電壓=5V、重置電壓=15V、及讀取電壓=1V，就設置、重置、及讀取電壓脈衝而言，~500微秒)；圖9A-9C為(a)上SEM影像表示在該插圖內之具有放大的介電之Au奈米金屬線崩潰前(左圖)及後(右圖)之平面Au/SiOx記憶體元件、(b)經由一奈米洞而使Au(或Pt)通道崩潰前(上圖)及後(下圖)之該NP SiOx記憶體結構的簡圖、及(c)表示在該初I-V掃描(插圖)下，具有一60奈米Au奈米金 屬線寬度之奈米間隙元件(上圖)的典型I-V切換特性之標繪圖；圖10A-10D為就該NP SiOx及其它報告的單極性記憶體元件而言，相當於耐久循環數之(a)設置電流、(b)開啟(ON)電力、(c)V形成、及(d)開關比，且[c]、[e]、或[T]之旋轉表示不管順從電流(Ic)如何，就各該元件而言，該接面垂直緣、及/或高溫方法為獲得所欲切換性質所必要；圖11A-11D表示(a)於45°傾斜模式下之該非多孔SiOx薄膜的SEM影像、(b)該非多孔SiOx薄膜之TEM影像、(c)於45°傾斜模式下之該奈米多孔SiOx薄膜的SEM影像、及(d)表示非晶形SiOx內之該等孔隙之該奈米多孔SiOx薄膜之TEM影像；圖12表示有關於在不同濃度之稀HF/乙醇溶液(0、1、及5體積%)下，該SiOx薄膜之表面化學組成的研究；圖13A-13C表示(a)該等非多孔及NP SiOx記憶體接面之圖解、(b)具有一垂直接面緣之非多孔SiOx記憶體元件的電鑄方法及切換I-V曲線、及(c)不具有垂直接面緣之非多孔及NP SiOx記憶元件的電鑄方法及切換I-V曲線；圖14A-14C表示(a,b)在具有Au上電極之不同NP SiOx記憶體元件內，自該初I-V掃描進行的崩潰方法，其中在該崩潰方法後，在NP SiOx記憶體內之該初切換狀態具有兩狀態((a)關及(b)開狀態)中之一者、及(c)用於非多孔及NP SiOx記憶元件之該等電鑄電壓；圖15A-15B表示(a)使用上Pt電極之NP SiOx記憶 體元件的圖解、及(b)使用一上Pt電極之該NP SiOx記憶體元件的電鑄方法及切換I-V曲線；圖16表示用於一NP SiOx記憶體元件之切換速度試驗(儀器測試限值為50毫微秒)；圖17A-17B表示(a)該NP SiOx元件共4×103次循環之耐久循環試驗、及(b)在降低事件後，該NP SiOx元件共105次循環之耐久循環試驗；圖18A-18B表示(a)該SiOx奈米間隙元件共2.5×103次循環之耐久循環試驗、及(b)在該崩潰方法後之SEM影像；圖19表示NP SiOx(上面兩項目)單極性記憶體及非多孔(其餘項目)記憶體之切換參數的表格摘述(表2)，其包括耐久循環、開關比、V形成、I設置、開啟(ON)電力值，不論是否顯示順從電流，就切換而言，分別需要高溫方法、及垂直立接面緣(該符號“x”意指“不需要”，而“o”意指需要)。
較佳實施例之詳細說明
現在參考該等圖示，其中所描述的元件未必按尺寸顯示，且其中同樣或類似的元件係藉數個圖中之相同參考數字而指定。
通常就該等圖示而言，可瞭解該等闡明並非用於描述該揭示文之特定實施法，且無意具限制性。雖然文中所使用的大部份該等名詞為一般技術者所知，但是應該瞭 解當未經詳細定義時，這等名詞應該被解釋為採用目前係為一般技術者所接受者。
應瞭解上述一般說明文及以下詳細說明文僅為 代表性及解釋性，且並非用於限制如主張的本發明。在本專利申請案內，除非另有明確指定，單數的使用包括複數，該文字“一”意指“至少一”，且“或”之使用意指“及/或”。而且，該名詞“包括”、以及其它形式，諸如“包含”並不具限制性。而且，除非另有指定，諸如“元件”或“組件”之名詞兼涵蓋含一單元之元件或組件、以及包含不止一種單元之元件或組件。
以氧化物為主的雙終端電阻式隨機存取記憶體 (RRAM)被認為是用於新世代非易失性記憶體的是最有前景的適合物。文中係討論在元件(諸如記憶體及開關)內形成多孔記憶體材料層之系統及方法。為了闡明，以下論述可明確地指SiOx記憶體或層。然而，一般技術者可知施用至該等SiOx記憶體或層之概念亦可以是外施的其它材料。合適的記憶體材料之非限制性實例可包括SiOx(其中0.2x2)。
SiOx記憶體可提供比其它單極性記憶體更佳的 數項優點，諸如有利的切換電流、開關比、有效地使該奈米尺度按比例減少、低操作電壓、及藉控制氧含量“x”在0.75以下、以及其黏合構形而可在常壓環境內操作。然而，儘管在SiOx單極性記憶體內之很佳的切換性質，該等切換性質具有兩缺點：(a)很少的耐久循環(~1000次循環)；及(b) 高電鑄電壓(>20V)。以上缺點可藉使用多孔SiOx而排除。 文中係論述使用奈米多孔(NP)氧化矽(SiOx)材料之新的RRAM記憶體結構，其可以使單極性切換經由該NP氧化矽中之內部垂直奈米間隙(而非一邊緣)而進行。經由控制該於低電壓下形成隨機長絲的過程，該NP SiOx記憶體顯示極低的電鑄電壓(例如~<5V)及傑出的性能度量。其等包括多位元貯存能力(例如高至9位元)、高開關比(例如高至-107A)、長的高溫壽命(例如於100℃下，104秒)、優異的循環耐久性(例如105)、快速的切換速度(例如次50毫微秒)、及低耗電性(例如6×10-5瓦/位元)。就多用途製造而言，該NP氧化矽材料亦可提供室溫可加工性，且在電鑄或切換操作期間不需要任何順從電流(Ic)。總而言之，在NP SiOx RRAM內之這些度量提供一有助於輕易地獲得非易失性記憶體應用之方法。
圖1A為該NP記憶體元件連同位於該元件之中間 (插圖)的橫截面掃描式電子顯微鏡(SEM)影像的圖解之一闡明性實施例。該NP記憶體材料層10係位於電極層20與30之間。該NP記憶體材料層10、及電極層20與30可沉積在基片40之頂部上。在某些實施例中，該NP記憶體材料層10可以是SiOx，其中0.2x2。該電極層20及30可以由任何合適電極材料製成。非限制性實例可包括Au、Pt、Cu、Al、ITO、石墨烯、TiN、高雜摻Si、或任何其它合適金屬、合金或半導體材料。在某些實施例中，該基片40可以由一或多種材枓(諸如但不限於：Si、SiOx或諸如此類)形成，作為 一非限制性實例，圖1A內所示之該NP記憶體元件可提供一SiOx NP記憶體材料層10、Au或Pt上電極20、Pt下電極30、及Si/SiOx基片40。
在某些實施例中，任何目前已知的裝置排列可經 修飾成能提供一多孔記憶體材料層之裝置排列。在某些實施例中，用於以氧化矽為主的記憶體元件之任何目前已知的排列可經修飾成以多孔氧化矽為主的記憶體元件。在某些實施例中，一多孔單極性SiOx記憶體元件係採用一具有位於該上電極(TE)及下電極(BE)之間的SiOx(0.2x2)之層狀結構。在某些實施例中，在該記憶體單元經電鑄成一可切換狀態後，中電壓脈衝(例如等於或介於3至6伏特(V)之間)可以將該單元設置/寫(set/write)成一低電阻(開)狀態，而較高電壓脈衝(例如7V)可以使該單元重置/擦除(reset/erase)成一高電阻(關)狀態。在數位資訊內，這些電阻狀態可作為二進制代碼0及1。一旦經程式處理時，該等電阻狀態(在開及關狀態)具非易失性。在某些實施例中，該記憶體讀出係共享與該程式化電極相同的電極。在某些實施例中，僅該記憶體讀出係於一較低電壓(例如3V)下經讀取。 在某些實施例中，該記憶體狀態可經非破壞性讀取。由於與純SiOx記憶體操作之類似性，應瞭解文中所論述的該記憶體程式化及讀出NP SiOx記憶體可以以和非多孔SiOx記憶體相同或類似的方式操作。
與非多孔或傳統SiOx記憶體比較之NP SiOx記憶 體之優點的非限制性實例可包括以下：
(1)在某些實施例中，多孔SiOx記憶體系統之切換循環可持續等於或大於2 x 103次循環。在某些實施例中，NP SiOx之切換循環可持續超過104次循環。在某些實施例中，NP SiOx之切換循環可持續超過100,000次循環，其係比傳統非多孔SiOx記憶體(圖8C、8D)的循環次數多~10至100倍。在某些實施例中，可在~103開關比下獲得該切換循環耐久性。
(2)就切換作用而言，多孔SiOx記憶體系統並不需要該SiOx層之一邊緣，或換言之，其等在SiOx層之內側具有一燈絲或切換路徑。本優點允許製成具有一隔離層之堆疊記憶體整合結構。非多孔SiOx記憶體需要一介於電極與SiOx層間之邊緣，其會限制該潛在堆疊記憶體應用。可經由一系列蝕刻(濕式或乾式)步驟而添加該邊緣，然而在該多孔系統內，可在未製造該邊緣的情況下，施加一簡單的縱橫位址線至該多孔平台。就該等多孔記憶體系統而言，其係為一很大的優點，因為不再需要形成本邊緣所需的該等額外製造步驟即可得到一操作元件。
(3)就該電鑄電壓而言，與非多孔SiOx之15至20V比較，該等多孔SiOx記憶體系統具有產生一燈絲或切換路徑所需的低電壓(圖13B-13C)。在某些實施例中，該電鑄電壓等於或小於10V。在某些實施例中，該電鑄電壓等於或小於5V。在某些實施例中，該電鑄電壓等於或小於2.1V。在某些實施例中，該電鑄電壓等於或小於1.6V。因此，可減輕對於該周圍之以氧化物為主的記憶體材料本身的有問題之焦耳 -加熱-損害(Joule-heating-damage)。若未減輕，則該焦耳-加熱-損害會限制未來商業記憶體應用。
可使用各種方法以製造多孔SiOx記憶體系統。在某些實施例中，用於多孔SiOx層之製造程序可包括以下步驟中之一或多者：(1)可擇地製備用於該記憶體系統之基片。作為一非限制性實例，可在經熱成長的300奈米厚SiO2覆蓋之p型(100)矽晶圓(1.5厘米x 1.5厘米)上製成該等多孔SiOx元件。(2)使一下電極沉積在該基片上，諸如含以下之層：Au、Pt、Cu、Al、ITO、石墨烯、TiN、高雜摻Si、或任何其它合適金屬、合金或半導體材料。作為一非限制性實例，可在藉超音波處理(浴)而經丙酮、異丙醇、及去離子(DI)水進行之典型洗淨方法，費時3分鐘後，藉濺鍍或電子束(E-beam)蒸發而在該基片上形成一Pt下電極。(3)接著，可以使該SiOx層沉積在該下電極上。作為一非限制性實例，可藉使用PECVD、電子束蒸發、ALD、或用於沉積SiOx之任何其它合適方法而沉積一SiOx(30-50nm厚)。(4)可藉蝕刻方法而製備該多孔結構。在某些實施例中，在該經沉積SiOx層內之多孔結構可藉陽極蝕刻而以電化學方法形成。在該經沉積SiOx層內之多孔結構可藉電子束微影蝕刻法、使用奈米顆粒的反應性離子蝕刻法(RIE)、或用於形成多孔結構的任何其它合適方法而形成。作為一非限制性實例，可在一恆定電流下，在稀HF/乙醇溶液內蝕刻該SiOx層。(5)在某些實施例中，該蝕刻溶液可以是稀HF/乙醇，其HF對乙醇的相對濃度等於或介於0.01-10體積%之間。在一非限制性 實例中，係藉在無水乙醇(Pharmo)內稀釋HF(48-51體積%，J.T.Baker)而製成濃度為1、5、10體積%之稀HF/乙醇溶液，在陽極處理法內使用雙電極系統，其中矽上覆SiOx係作為陽極，而鉑箔係作為陰極。施加6.4毫安培/平方厘米(Ma/cm2)之恆定電流，費時30秒以製造該SiOx薄層內之多孔結構。(6)經電化學蝕刻後，可清潔、沖洗，並乾燥該基片及多孔SiOx層。例如經陽極蝕刻後，以DI水沖洗試樣並在氮流下經乾燥。(7)接著，可將該上電極沉積在該多孔SiOx層上。作為一非限制性實例，可使用光遮罩或遮蔽金屬遮罩法以使該上電極沉積在該圖案化區域上。(8)若必要，可移除該SiOx層之非活性部份。在一非限制性實例中，係進行反應性離子蝕刻法(RIE)以移除該非活性SiOx層及已暴光的下Pt電極。 值得注的是，在某些實施例中，該用於多孔氧化矽之製法的各該步驟並不需要任何高溫加工處理，且更特定地，各該製造步驟可於室溫下進行。若必要，在某些實施例中，整個記憶體晶片可經密封以限制對氧的接觸。其可包含環氧物、氮化矽、聚對二甲苯等之使用。
該等多孔SiOx記憶體系統可具有許多變量，其包括以下：
1.在該等結構內之各該層(例如SiOx及電極)的厚度、以及該沉積步驟可不同以獲得最佳性能。
2.若必要，電化學蝕刻溶液之濃度可不同以適應該SiOx層之細孔大小及孔隙率。
3.若必要，在電化學蝕刻期間之該外施電流密度可不 同以適應該SiOx層之細孔大小及孔隙率。在某些實施例中，該NP層可具有等於或介於0.1至100奈米間之細孔大小。在某些實施例中，該NP層可具有等於或介於0.1至10奈米間之細孔大小。在某些實施例中，該NP層可具有等於或介於2-6奈米間之細孔大小。在某些實施例中，該NP層可具有等於1奈米間之細孔大小。
4.如所欲，該電化學蝕刻持續時間可不同以適應該SiOx層之細孔大小及孔隙率。
5.在表面上進行的化學及物理處理法可不同以獲得用於製造多孔SiOx的最佳性能。
6.在SiOx內之該x值可不同(其中0.2x2)以使該等記憶體得到最佳性能。
7.該等元件之部件大小及形式可不同以使該等記憶體得到最佳性能。例如在某些實施例中，可製成小很多的線寬。在部份該等闡明性實施例中之細孔的直徑為~6奈米，但是在其它實施例中，可使用不同的陽極處理參數以製成較小的細孔(諸如1奈米)，因此適應較窄的位址線。
8.可在一多孔SiOx記憶體單元內獲得多位元或多級貯存能力，其中有不只一0及1態係藉單一元件而貯存，諸如高至9位元。在某些實施例中，該多孔SiOx記憶體之一元件可提供4位元或更高之多位元貯存。在某些實施例中，該多孔SiOx記憶體之一元件可提供5位元或更高的多位元貯存。在某些實施例中，該多孔SiOx記憶體之一元件可提供6位元或更高的多位元貯存。
9.一多堆疊結構(例如與堆疊2D不同的3D)可用於多孔SiOx記憶體以獲得超緻密記憶體陣列。
10.可使用各種稀HF/乙醇溶液以產生SiOx記憶體系統。
11.可製造以多孔SiOx記憶體為主且呈縱橫架構之尖端整合(諸如1D-1R、1S-1R、1T-1R等)。
12.可藉該等SiOx記憶體系統而進行多種電及光學試驗。
13.在某些實施例中，本揭示內容之該等多孔SiOx記憶體系統可具透明性。
14.在某些實施例中，本揭示內容之該等多孔SiOx記憶體系統可具可撓性。
15.在某些實施例中，本揭示內容之該等多孔SiOx記憶體系統可具可撓性及透明性。
下文提供用於製備如圖2A-2H內所示之奈米多 孔氧化矽記憶體之方法的闡明性實施例。(1)如圖2A內所示，可在該基片210上形成下電極220。例如使一Pt/Ti下電極220沉積在SiOx/Si基片210上。Ti係作為一黏著層~3-5奈米。在某些實施例中，可以由Au、Pt、Cu、Al、ITO、石墨烯、TiN、高雜摻Si、或任何其它合適金屬、合金或半導體材料形成該電極。該下電極之厚度並不會影響記憶體的切換性能。而且，可使用可撓性基片(例如PET及PEN)，但是該可撓性基片會限制需要較高的溫度製程之整合架構。
(2)可如圖2B內所示，沉積一材料層230。例如使 SiOx 230沉積在該已沉積在SiO2/Si基片210上之Pt/Ti電極220上。可藉PECVD而沉積一40奈米SiOx層230、或藉電子束蒸發而沉積100奈米SiOx。在矽與氧間之一原子比“x”可具有自等於或介於0.2至2間的範圍。任何沉積系統(諸如電子束蒸發器、濃渡法、PECVD、及ALD)皆合適。使所用的該沉積方法可改變矽與氧間之原子比，其會導致用於形成該多孔SiOx之陽極處理條件必需改變。而且，該SiOx之厚度會影響決定該等細孔之密度及其等之大小之該陽極處理方法所需的條件。
(3)可形成如圖2C-2D內所示的奈米多孔層。圖2C表示用於陽極處理方法的實驗圖解。圖2D表示該陽極化處理方法的放大圖。在一闡明性實施例中，係在一容器340(其係用在業經於300℃下藉PECVD，費時1分鐘而製成的SiOx上)內藉混合1體積% HF在乙醇(200標準度，100%)中而製成陽極處理電解液350。在陽極處理法內使用雙電極系統，其中矽基片上覆SiOx 330係作為陽極310，而Pt箔作為陰極360。在某些實施例中，可將矽基片上覆SiOx 330包裝在鋁箔320內並使其與一作為該陽極的CU平板接觸。可自一電壓或電流源370提供一恆定電流密度至該陽極310及陰極360。例如施加6.4mA cm-2之恆定電流密度，費時30秒以製備該奈米多孔SiOx。經陽極蝕刻後，使試樣經DI水沖洗並在氮流下乾燥。該等細孔大小之範圍為自等於或介於2至6奈米之間。就藉電子束蒸發而沉積之SiOx而言，係使用0.2體積% HF、以及一外施電流，費時10秒。在某些實施例中，可在形成 該多孔層之前，進行退火，費時一預定時間。例如在該陽極處理方法前之退火(350℃，費時1小時)可有助於增加記憶體元件之產率。
用於在SiOx內製造具有數奈米之直徑的奈米細 孔之任何方法皆適用於所論述的該奈米多孔記憶體。例如標準電子束微影蝕刻法及合適的氧化方法可在該氧化矽結構內形成定義清楚之單一奈米細孔結構(參閱Nanotechnology 2014,25,(35),355302)。而且，可藉陽極處理而使Si變化成多孔SiOx。因此，在某些實施例中，Si可用於該沉積步驟以取代氧化矽。該陽極處理可藉修飾該電位及電流而控制孔隙率的密度及細孔的大小。圖2E表示所形成之具有細孔240的多孔SiOx層230。
(4)可形成如圖2F內所示之在該奈米多孔SiOx層230上之上電極250以及該雙末端接合結構。例如經由使用一圓形光遮罩或圓形遮蔽金屬遮蔽方法，使上電極250(Au或Pt)沉積在該奈米多孔SiOx層上。亦可藉RIE而進行蝕刻法以移除未經覆蓋的奈米多孔SiOx層。
(5)如圖2G-2H內所示，可進行用於該SiOx奈米細孔之孔壁形成Si切換通道270的電鑄方法或電遮斷方法。藉電遷移方法而自藉一電壓或電流源260而施加的初電壓掃描進行金屬之遮斷方法後，形成該Si切換通道270。亦可破壞其它細孔區域，但是並不會構成該切換開關。已僅一具有最小半徑(因此具有最高電位)之細孔可提供該切換通道。就該等大的細孔而言，更容易藉該電遷移方法而在Pt電極 之間得到較大的間隙距離，其會致使用於形成最終Si切換通道之電減少。藉該電遷移方法而產生的間隙距離係取決於該細孔大小、該外施電壓、及該溫度。
經封裝縱橫奈米多孔氧化矽記憶體：一用於經封 裝奈米多孔SiOx記憶體之縱橫結構係示於圖3A-3B內，基片410可提供下電極420、SiOx層430、及上電極440。如圖3A內之側視圖中所示，該記憶體可以以縱橫排列形成。可使用被覆層450(諸如SiO2)或環氧層以防止Si通道在空氣中藉氧而進行氧化反應。反之，可使用一商業環氧物(例如得自MicroChem Company之Su-8)以封裝整個主動區域。經由使用電子束微影蝕刻法，該等文字/位元金屬線可主動地按比例縮小至數拾奈米尺度。該主動Si切換通道為次-5奈米，因此其表示本積極性縮放比例係可能。在某些實施例中，各別記憶體元件之比例可縮小至50奈米或更小。在某些實施例中，各別記憶體元件之比例可縮小至20奈米或更小。在某些實施例中，各別記憶體元件之比例可縮小至10奈米或更小。
可能的整合架構：一選擇器(或二極體)-一電阻器(1D-1R)(例如該pn二極體或以氧化物為主的選擇器)
(1)選擇器適合物：表1(見圖4)提供兩終端二極體及選擇器適合物。
(2)以該pn二極體及奈米多孔氧化矽記憶體為基礎的1D-1R：如圖5A-5B內所示，一1D-1R接合結構可用於該1D-1R元件之“一層”。基片510可提供二極體520及氧化矽 記憶體。由於該雜摻Si層，所以3D可堆疊記憶體之外推可能很難。該二極體520可以由其位置係與電極540及570接觸的P++/N+/N++ Si所構成。根據該Si的雜摻位準，可調整整流比及電流位準，且可以使其匹配該記憶體的電流位準。可以使該氧化矽記憶體得到一電極540、SiOx層540、及極550。可藉旋塗式玻璃(SOG)而使粗糙表面平面化以形成該SiOx。可提供一被覆層560以保護該元件免於環境條件影響。在某些實施例中，用於SiOx之沉積方法可能需要CMP(化學機械平面化方法)。可預期該1D-1R縱橫元件係自該定義清楚的Si二極體之整流性質形成，但是由於藉於薄蕭特基(Schottky)能障之穿隧化而增加該漏電流，所以其造成大小可改變的爭議(<50奈米)。
(3)以該pn二極體及該奈米多孔氧化矽記憶體為基礎的1D-1R：如圖6A-6B內所示的1D-1R接合結構可擴展成3D可堆疊記憶體。二極體製法：該二極體元件之下電極620(例如Ti/Pt/Ti)係藉一電子束蒸發器或濺射器而沉積至一SiO2/Si基片610上。為了製造歐姆接觸，該TiO2(20-30奈米)係藉一原子層沉積法而沉積。其後，Pt金屬係沉積在該TiO2層上以製成蕭特基能障630。可以使與蕭特基能障630接觸的該氧化矽記憶體得到SiOx層640及電極650。可提供一被覆層660以保護該元件免於環境條件的影響。本結構內可使用其它以氧化物為主的選擇器(臨限開關或二極體)。雖然上文討論整合的特定順序，但是一般技術者可知其它實施例可重新安排該整合順序。例如在某些實施例中，可改 變該元件的整合順序，諸如將該記憶體安置在該二極體之下或改變成一1R-1D結構。
3D可堆疊1D-1R元件：一堆疊1D-1R接合結構係 於圖7內。下電極720(例如Ti/Pt/Ti)係提供在一基片710(SiO2/Si)上。第一蕭特基能障740(例如Pt/TiO2)係提供在下電極720之頂上。第一奈米多孔氧化矽記憶體係藉SiOx層730及電極740而提供。亦提供第二蕭特基能障750(例如TiO2/Pt)。第二奈米多孔氧化矽記憶體為經提供的與第二蕭特基能障750接觸之SiOx層730及電極760。可提供一被覆層770以保護該元件免於環境條件的影響。第二二極體層應該位於1D-1R之第一層內的該SiOx記憶體接合處上。其它實施例可重新安排該整合順序。例如在某些實施例中，可改變該元件之整合順序，諸如改變成1R-1D結構。
實驗例
包括下文論述的以下實例以及其它實例以說明本揭示文的特定方面。一般技術者應該瞭解以下實例內所述的方法僅代表該揭示文之闡明性實施例。根據本揭示文，一般技術者應該瞭解只要不違背本揭示文之精神及範圍，在所述特定實施例內可以有許多改變，且仍可獲得同樣或類似結果。
作為一非限制性實例，所示該NP SiOx結構係藉使用1體積% HF之乙醇溶液使SiO2進行陽極電流恆定蝕刻以得到該經沉積SiOx薄膜之顯著粗糙形態而製成(例如圖1B及圖11A-11D)。穿透式電子顯微術(TEM)相片顯示該 SiOx薄膜內之奈米尺度孔係以範圍自2至6奈米之直徑大約無規地分佈(圖1C及圖11A-11D)。該NP SiOx薄膜之平均孔隙率可藉根據布魯吉曼(Bruggemann)有效介質近似值之其有效折射率(n)而定義，其係藉該NP SiOx薄膜之一可見反射光譜的數值擬合而計算。該NP SiOx材料之經光學性定義的平均孔隙率值為ρ=25%(圖1D)；該蝕刻方法產生一實質上奈米多孔的SiOx材料。然而，相對於非多孔SiOx(圖1E-1F及12)，根據NP SiOx(x=1.63至1.76)之X射線光電子光譜學(XPS)，其等之組成並無顯著變化。值得注意的是，當使用5體積% HF時，該Pt層係藉過度蝕刻而完全暴露，其會導致無切換反應(圖12)。有關於該NP SiOx記憶體之製程、測定法、及孔隙率計算進一步在下文討論。接著施加上接點(Au或Pt)，且各該元件並不需進行進一步蝕刻(圖12)。
圖1G表示經一電鑄方法後之該NP SiOx記憶體的 典型切換I-V曲線，其中並未施加Ic。所有NP SiOx記憶體顯示在藉設置及重置電壓之一恆定極性而控制的ION及IOFF下，一單極性切換反應與一非多孔SiOx記憶體之切換反應類似。 相對於非多孔SiOx(圖13A-13C)，其係為一很簡化的電鑄方法。可藉單一低電壓掃描至一遮斷電壓(V遮斷=1.4V)而進行該NP SiOx記憶體之電鑄，其中一電流會突然下降，因此如在圖1G之插圖內所示，我們可將該V遮斷定義為V成形。此外，該非多孔SiOx記憶體之接合垂直緣係為用於電鑄方法及切換所必要。就非多孔SiOx而言，通常提供一已暴露的垂直緣在這兩種電極之間以在電鑄方法期間形成一燈絲。然而， 如圖13B-13C內所示，該NP SiOx並不需要該垂直緣，其例示製造需求的顯著容易性。在圖1G(插圖)內之該I-V反應代表金屬燈絲斷裂，且於此時，該Si奈米燈絲可能會在金屬間隙區域內形成。與用於非多孔SiOx記憶體之顯著較高的V成形(20V)比較，該具有Au上電極之NP SiOx記憶體僅需要平均~1.6V之V成形以形成一切換路徑(圖14A-14C)。由於該電鑄方法的低成形電壓及單一掃描係有利於具有二極體之奈米尺度記憶體元件的高密度整合，因為其可避免由於高成形電壓及重複電壓掃描而導致電位崩潰。該單一低電壓掃描亦可減輕對於周圍的SiOx材料之有問題的焦耳-加熱-損害，因此，可減少該切換燈絲之隨機形成的不確定性。如預期，在一稍高的V成形(2.1V)下，反倒是使用一Pt上電極之該NP SiOx記憶體顯示類似的切換反應(圖15A-圖15B)。當與該非多孔SiOx記憶體(圖16)比較時，在該NP SiOx記憶體內可發現用於設置及重置方法之類似切換速度(sub-50毫微秒，測定限值)。
為了評估該NP SiOx記憶體內之該切換燈絲的靈 敏性及安定性，測試在該裝置之相同元件上經不同電壓脈衝(V脈衝)後，於1.0V下之該等切換電流位準及駐留作用。圖8A表示在自13改變至4V之不同V脈衝(其△V=1V)後，9位元之切換I-V反應。該Au上接點具有100微米半徑，而該NP SiOx為~40奈米厚。圖8B表示經該V脈衝後，於兩不同溫度(20及100℃)下之電流(A)滯留作用結果。根據該V脈衝，各狀態之開關比係自~2.5至~107不等，且甚至於100℃下維持104 秒。當V脈衝降低時，於1.0V下之該讀取電流(L讀取)增加，且該設置電壓(V設置)降低(圖8A插圖)，其等係與該非多孔SiOx記憶體之反應類似。業經建議由矽奈米晶體(Si NCs)構成的該導電燈絲可藉較高V脈衝而經顯著擊穿，其會得到較低I讀取。 然而，據我們所知，其係為具有9位元切換能力且開關比107A之以氧化物為主的記憶體之第一次證明，其可以使本元件有希望成為多位元記憶體系統。而且，與該5奈米直徑Si NC燈絲耦合之本多位元部件可以使該RRAM元件適用於積極性等效縮放比例。
該切換耐久安定性為一實際應用非易失性記憶體元件的重要因素，其係為單極性記憶體之主要挑戰之一。就非多孔SiOx而言，經103至104次循環後，該開-及關-電流值會變得類似，其說明由於藉蓄積電壓應力而使在該切換路徑內所形成的Si NCs之大量聚集導致有限的壽命，其會導致無差別的切換狀態(圖8C，上圖)。反之，若103次循環期間，該NP SiOx記憶體之開關比係顯著地極少降低且表示至少~106開關比(圖8C，下圖)。有趣的是，就該NP SiOx而言，於~2×103次循環時，該關-電流增加且維持~10-7A(圖17A)，其後，已證明如在圖8C-8D及圖17B內所示，在105次循環期間，具有~103開關比之優異耐久性。
為了確認該NP SiOx記憶體之切換機制，使用一具有60奈米寬度之Au奈米金屬線製成該SiOx記憶體元件之平面模型結構。當施加一初電壓掃描至該Au奈米金屬線時，由於該Au之電遷移而於1.25V下發生電崩潰，且該流突然降 低(圖9A之上圖及插圖)，其在概念上係與在該垂直NP SiOx記憶體內之發生作用類似。該SEM影像表示一接近該間隙之相當暗的區域，其表示由於電遷移而誘發的熱損害所導致的下一層SiOx之固有後崩潰現象(圖18B)，如先前所示，於該局部限域(20奈米)之後續電位(>1.25V)可輕易地將該SiOx改變成一Si相(Si NC或a-Si)。該平面模型裝置顯示本崩潰方法後之典型SiOx單極性切換反應(圖9A)，其可提供一不需要進行熱退火處理即可降低該V成形的方法。該SiOx之後崩潰方法可有助於在一低偏壓下形成該切換燈絲，其亦導致延長的耐久循環(圖18)。值得注意的是，雖然類似於本平面模型結構的SiOx記憶體業經先前報告，但是其等具有各種電極材料，其包括α-碳、TiN、碳奈米管、及石墨烯，且於一初I-V掃描下，其等皆顯示類似的崩潰方法。因此，建議該NP SiOx之切換機制可藉如圖9B內所闡明的在穿過該SiOx薄膜之奈米孔的側壁上進行Au之崩潰方法而瞭解。 有趣的是，在該崩潰方法進行後，該NP SiOx記憶體之初切換狀態具有開或關狀態，其意指在該垂直奈米間隙內的切換路徑主要係藉一Si NC或a-Si而形成(圖14A-14B)。本機制(其係根據一金屬線之電遷移)亦可解釋使用更耐熱Pt上電極之該NP SiOx的V成形值比使用Au上電極之該NP SiOx的V成形值稍高的原因(圖14A-14C及15A-15B)。
如圖10A-10D內所示，使經例示的該NP SiOx記 憶體之RRAM切換參數(其包括設置電流，該開啟(ON)功率、該V成形、及該等耐久循環的開關比)與使用金屬電極之單極 性記憶體以及其它類型之非多孔SiOx記憶體比較。在該比較文內，就本NP SiOx記憶體而言，該設置電流(1.4±0.9×10-5A)、該開啟功率(6.2±4.0×10-5瓦/位元)、及V成形(1.6±0.4V)為最低值，而於特定循環數之開關比稍高(見圖19、表2，其中前兩者為NP SiOx單極記憶體，而其餘項目為非多孔單極記憶體)。重要的是，就該切換作用而言，許多單極記憶體需要Ic(其在圖10A-10D內係以“[c]”表示)、接面緣切換作用[e]、或高溫加工[T]，然而，該等NP SiOx元件並不需要其等中之任一者，其係為用於非易失性記憶體之大規模製造技術的一重要考慮因素。
明顯可知使用NP SiOx之該RRAM記憶體結構可 顯示遠優於現有單極記憶體系統的優異切換作用，且與雙極RRAM比較，其可更簡化製法及操作程序。可以藉於能有效地減輕於V成形下之該切換路徑的非所欲焦耳-加熱-損害之低偏壓情況下，一初金屬連接結構的崩潰過程而解釋該切換機制。其結果認為該NP SiOx記憶體系統可提供一用於未來記憶體應用的新元件範例。
該NP SiOx記憶體元件之製法。在一經熱成長的 300奈米厚SiO2層覆蓋之p型(100)Si基片(15×15毫米)上製造該等NP SiOx記憶體元件。在使用丙酮、異丙醇、及去離子(DI)水進行典型清潔方法並藉超音波處理(浴)，費時3分鐘後，藉濺鍍法或電子束蒸發法而使一Pt下電極(100奈米)沉積在該基片上。然後，藉使用電子束蒸發(於室溫下)或電漿增強性化學蒸氣沉積法(PECVD)(於300℃下，費時1至2 分鐘)而使SiOx(30-50奈米厚)沉積在該Pt下電極上。藉電子束蒸發法及PECVD而製成的該NP SiOx元件顯示類似的切換作用。為了在該沉積SiOx內電化學性形成一多孔結構，我們在一稀HF/乙醇溶液內進行該等試樣的陽極電流恆定處理(S1-S3)。藉在無水乙醇(Pharmo)內稀釋HF(48至51體積%，J.T.Baker)而製成濃度為1及5體積%之該稀HF/乙醇溶液。在該陽極處理內使用雙電極系統，其中一Si基片上覆該SiOx係作為陽極，而Pt箔係作為陰極。施加6.4毫安培/平方厘米(mA/cm2)之恆定電流，費時30秒以在該SiOx薄層內形成該NP結構。經本陽極蝕刻處理後，以DI水沖洗試樣，並在氮流下乾燥。經由使用圓形光遮罩或圓形遮蔽金屬遮罩方法，使一上電極(Au或Pt)以~100微米之半徑沉積在該NP SiOx層上。所形成元件之一實例係文於圖1A內。
該Au-SiOx-Au奈米間隙記憶體元件之製造。藉使 用950 PMMA光阻之習知電子束微影蝕刻法(JEOL 6500F SEM)而在Si/SiO2基片上使該等Au奈米金屬線接面(~60奈米寬)經圖案化。該電子束電流於30kV加速電壓下係為300pA。在1：3甲基異丁基酮(MIBK)-異丙醇(IPA)顯影劑內顯影，繼而進行50奈米厚Au之濺鍍沉積(Denton Desk V Sputter系統)。藉電遷移而進行Au奈米金屬線的斷裂方法後，製成該Au-SiOx-Au奈米間隙記憶體元件。所形成元件之一實例係示於圖9A內。
光學測定法及孔隙率計算法。使用一連接至一光學顯微鏡(0.4之數值孔徑，Axioskop,Zeiss)之可見光分光計 (USB4000,Ocean Optics)測定在Pt沉積之矽基片上之剛沉積的NP SiOx層之反射光譜。使用一裸Pt薄膜以作為反射率參考物。該等NP SiOx層之有效折射率係藉根據一分析式及得自橫截面之SEM影像之該等SiOx層的厚度資訊之所測定反射光譜的數值擬合而計算。經由所有數值計算法而兼涵蓋Pt及氧化矽的光分散關係。使用該布魯吉曼有效介質近似值以計算相當於該經蝕刻SiOx之有效反射率的孔隙率值(S4)。
掃描式電子顯微鏡(SEM)特性分析。將具有未經 蝕刻或經蝕刻SiOx層之RRAM結構劈開並藉一場致發射SEM(JEOL 6500F,10kV)而分析特性。在使該Pt下電極接地後，不需要進行額外的導體層沉積即可取出所有SEM影像。自該等高解析SEM影像可發現由於該蝕刻方法而導致的厚度及表面形態之變化(圖11A及11C)。
穿透式電子顯微術(TEM)特性分析：藉於200 keV下在一場致發射TEM(JEOL 2100)上取出的明視野影像而評估該SiOx之形態及多孔特徵。為了製備一用於該TEM分析的試樣，在Ni(20奈米)/SiO2/Si基片上形成一NP SiOx薄膜。將該SiOx試樣浸在1M HCl溶液內，費時12小時以蝕刻該Ni，且藉一TEM格子而拾起。在使用DI水徹底移除化學殘留物後，使該試樣能乾燥，費時一夜。見圖11B及11D。
X射線光電子光譜學(XPS)分析：藉XPS(PHI Quantera XPS,Physical Electronics,USA)而調查在Pt金屬上之該等未經蝕刻及經蝕刻SiOx薄膜的化學組成。所有XPS 光譜係於284.5eV下根據C1s尖峰之結合能而校準。
電測定值。在真空(<10-3托)(Desert Cryogenics 型CPX,Lakeshore Cryotronics,Inc.)下進行電特性分析。使用一配備脈衝發生器之B1500半導體參數分析儀。在該偏電壓係施加至該下Pt電極，且係使在該NP SiOx上之上Au(或Pt)電極接地的情況下，獲得所有電測定值。
涵蓋文中所述的實施例以說明本揭示文的特定方面。熟悉本項技藝者應該瞭解文中所述之該等實施例僅代表該揭示文之代表性實施例。根據本揭示文，一般技術者應該瞭解只要不違背本揭示文之精神及範圍，所述該等特定實施例可以有許多變化，且仍可獲得一相同或類似結果。自以上說明文，一般技術者可輕易確認本揭示文之基本特徵，且只要不違背其精神及範圍，可進行各種改變及修飾以使該揭示文適應各種用途及條件。上文所述的該等實施例有意僅具闡明性，且不應視為對本揭示文之範圍的限制。
10‧‧‧記憶體材料層
20‧‧‧上電極
30‧‧‧下電極
40‧‧‧Si/SiOx基片

Claims (24)

  1. 一種用於形成記憶體元件之方法，該方法包含：將一下電極沉積在一基片上；將一記憶體材料層沉積在該下電極上；蝕刻該記憶體材料層以形成一多孔結構；且沉積一上電極。
  2. 如請求項1之方法，其中該記憶體材料層為SiOx，其中0.2x2。
  3. 如請求項1之方法，其中該記憶體材料層之多孔結構提供具有一奈米尺度細孔大小之細孔。
  4. 如請求項1之方法，其中該多孔結構係藉陽極蝕刻法、電子束微影蝕刻法、或具有奈米顆粒之RIE而形成。
  5. 如請求項4之方法，其中該陽極蝕刻法係在HF/乙醇溶液內進行。
  6. 如請求項5之方法，其中該HF/乙醇溶液具有一等於或介於0.01-10%間之濃度。
  7. 如請求項1之方法，其進一步包含電鑄該記憶體材料層，其中該電鑄電壓為10V或較小。
  8. 如請求項7之方法，其中一切換路徑係在該記憶體材料層內形成。
  9. 如請求項1之方法，其中該記憶體元件提供等於或大於2 x 103次循環的循環耐久性。
  10. 如請求項1之方法，其中該記憶體元件在一單一元件內 提供多位元貯存。
  11. 如請求項1之方法，其中該記憶體元件提供6 x 10-5瓦/位元或較小的一功率消耗量。
  12. 如請求項1之方法，其中該記憶體元件為以下之一部份：一二極體-一電阻器(1D-1R)、一選擇器-一電阻器(1S-1R)、或一電晶體-一電阻器(1T-1R)接面結構。
  13. 如請求項1之方法，其中該記憶體元件為憶阻器。
  14. 一種記憶體元件，其包含：一下電極；一與該下電極耦合的記憶體材料層，其中該記憶體材料層提供多孔結構；及一與該記憶體材料層耦合的上電極。
  15. 如請求項14之元件，其中該記憶體材料層為SiOx，其中0.2x2。
  16. 如請求項14之元件，其中該記憶體材料層之多孔結構提供具有一奈米尺度細孔大小的細孔。
  17. 如請求項14之元件，其中一切換路徑係在該記憶體材料層內形成。
  18. 如請求項14之元件，其中該記憶體元件提供等於或大於2 x 103次循環的循環耐久性。
  19. 如請求項14之元件，其中該記憶體元件在一單一元件內提供多位元貯存。
  20. 如請求項14之元件，其中該記憶體元件提供6 x 10-5瓦/位元或較小的一功率消耗量。
  21. 如請求項14之元件，其中該記憶體元件為以下之一部份：一二極體-一電阻器(1D-1R)、一選擇器-一電阻器(1S-1R)、或一電晶體-一電阻器(1T-1R)接面結構。
  22. 如請求項14之元件，其中用於該記憶體元件之電鑄電壓為10V或較小。
  23. 如請求項14之元件，其中該記憶體元件之電流壽命於100℃下等於或大於104秒。
  24. 如請求項14之元件，其中該記憶體元件為憶阻器。
TW103139906A 2013-11-19 2014-11-18 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料 TW201532327A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201361906011P 2013-11-19 2013-11-19

Publications (1)

Publication Number Publication Date
TW201532327A true TW201532327A (zh) 2015-08-16

Family

ID=53180085

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103139906A TW201532327A (zh) 2013-11-19 2014-11-18 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料

Country Status (9)

Country Link
US (1) US9997705B2 (zh)
EP (1) EP3095135A4 (zh)
JP (1) JP2016541109A (zh)
KR (1) KR20160088380A (zh)
CN (1) CN105745754A (zh)
AU (1) AU2014353091A1 (zh)
IL (1) IL245051A0 (zh)
TW (1) TW201532327A (zh)
WO (1) WO2015077281A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831424B2 (en) 2014-07-25 2017-11-28 William Marsh Rice University Nanoporous metal-oxide memory
WO2017052546A1 (en) * 2015-09-24 2017-03-30 Hewlett Packard Enterprise Development Lp Selector with porous oxide layer
US10903319B2 (en) 2016-06-15 2021-01-26 Nanomedical Diagnostics, Inc. Patterning graphene with a hard mask coating
KR101948638B1 (ko) * 2017-03-15 2019-02-15 고려대학교 산학협력단 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법
CN109449288B (zh) * 2018-10-29 2021-07-16 集美大学 低漏电流、大阻值比的MgO纳米线RRAM及其制造方法
WO2021003683A1 (zh) * 2019-07-10 2021-01-14 中国科学院化学研究所 一种基于溶液法的氧化硅基忆阻器及其制备方法与应用
JP2021129071A (ja) 2020-02-17 2021-09-02 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN111725398B (zh) * 2020-05-27 2022-03-15 北京航空航天大学 基于人工神经突触功能的双层多孔氧化物结构的制备方法
KR102429240B1 (ko) * 2020-10-21 2022-08-03 성균관대학교산학협력단 절연층에 금속/이온 채널이 형성된 멤리스터 소자 및 이를 포함하는 저항변화 메모리 소자
CN113206191B (zh) * 2021-03-19 2022-07-22 北京航空航天大学 一种基于羽毛状多孔氧化物忆阻器
CN114420721A (zh) * 2022-01-18 2022-04-29 中国科学院微电子研究所 一种基于易失性三维忆阻器的三维储备池及其制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4231310C1 (de) * 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
US6025225A (en) 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US6954392B2 (en) * 2003-03-28 2005-10-11 Micron Technology, Inc. Method for reducing power consumption when sensing a resistive memory
KR100615586B1 (ko) 2003-07-23 2006-08-25 삼성전자주식회사 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법
WO2006044957A2 (en) * 2004-10-19 2006-04-27 The Regents Of The University Of California Porous photonic crystal with light scattering domains and methods of synthesis and use thereof
US20130043452A1 (en) * 2011-08-15 2013-02-21 Unity Semiconductor Corporation Structures And Methods For Facilitating Enhanced Cycling Endurance Of Memory Accesses To Re-Writable Non Volatile Two Terminal Memory Elements
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7718989B2 (en) * 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US8173989B2 (en) * 2007-05-30 2012-05-08 Samsung Electronics Co., Ltd. Resistive random access memory device and methods of manufacturing and operating the same
US7800094B2 (en) * 2007-06-11 2010-09-21 Macronix International Co., Ltd. Resistance memory with tungsten compound and manufacturing
TWI351777B (en) * 2008-04-22 2011-11-01 Silicon Base Dev Inc Bade for light diode and its manufacturing method
CN102265398B (zh) 2008-10-20 2016-09-14 密执安大学评议会 硅基纳米级交叉存储器
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US8566506B2 (en) * 2009-08-07 2013-10-22 Intel Corporation Tracking a lifetime of write operations to a non-volatile memory storage
US8314005B2 (en) * 2010-01-27 2012-11-20 International Business Machines Corporation Homogeneous porous low dielectric constant materials
US20120020140A1 (en) * 2010-07-20 2012-01-26 Industrial Technology Research Institute Resistive memory cell and operation thereof, and resistive memory and operation and fabrication thereof
US8735863B2 (en) * 2011-01-28 2014-05-27 Privatran Integrated nonvolatile resistive memory elements
US20120311228A1 (en) * 2011-06-03 2012-12-06 Advanced Micro Devices, Inc. Method and apparatus for performing memory wear-leveling using passive variable resistive memory write counters
US8817524B2 (en) * 2011-07-29 2014-08-26 Intermolecular, Inc. Resistive random access memory cells having metal alloy current limiting layers
US9142767B2 (en) 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
US20130075685A1 (en) * 2011-09-22 2013-03-28 Yubao Li Methods and apparatus for including an air gap in carbon-based memory devices
US8791444B2 (en) 2011-11-23 2014-07-29 National Chiao Tung University Resistive random access memory (RRAM) using stacked dielectrics and method for manufacturing the same
US9041129B2 (en) * 2012-02-24 2015-05-26 National Applied Research Laboratories Semiconductor memory storage array device and method for fabricating the same
WO2013134757A1 (en) 2012-03-09 2013-09-12 Privatran, Inc. Memristive device and method of manufacture
US9831424B2 (en) 2014-07-25 2017-11-28 William Marsh Rice University Nanoporous metal-oxide memory

Also Published As

Publication number Publication date
KR20160088380A (ko) 2016-07-25
AU2014353091A8 (en) 2016-05-26
US20160276588A1 (en) 2016-09-22
US9997705B2 (en) 2018-06-12
JP2016541109A (ja) 2016-12-28
AU2014353091A1 (en) 2015-05-28
WO2015077281A1 (en) 2015-05-28
EP3095135A1 (en) 2016-11-23
CN105745754A (zh) 2016-07-06
IL245051A0 (en) 2016-06-30
EP3095135A4 (en) 2017-08-02

Similar Documents

Publication Publication Date Title
TW201532327A (zh) 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料
US7612358B2 (en) Nonvolatile nanochannel memory device using mesoporous material
Kozicki et al. A low-power nonvolatile switching element based on copper-tungsten oxide solid electrolyte
Haemori et al. Impact of Cu electrode on switching behavior in a Cu/HfO2/Pt structure and resultant Cu ion diffusion
US8187945B2 (en) Method for obtaining smooth, continuous silver film
Li et al. Improvement of resistive switching characteristics in ZrO2 film by embedding a thin TiOx layer
US9281476B2 (en) Resistive memory and method for fabricating the same
US11004506B2 (en) Switching resistor and method of making such a device
JP2007067415A (ja) 不揮発性メモリ素子及びその製造方法
US8487289B2 (en) Electrically actuated device
Samanta et al. Improvement in Threshold Switching Performance Using Al₂O₃ Interfacial Layer in Ag/Al₂O₃/SiOₓ/W Cross-Point Platform
Napolean et al. Electroforming atmospheric temperature and annealing effects on Pt/HfO 2/TiO 2/HfO 2/Pt resistive random access memory cell
US9831424B2 (en) Nanoporous metal-oxide memory
TWI500193B (zh) 記憶體元件與其製程
Yi et al. Research on switching property of an oxide/copper sulfide hybrid memory
KR101009441B1 (ko) 높은 소자 수율을 나타내는 상온 공정에 의한 저항 변화 기억 소자용 다층의 금속 산화물 박막 구조물의 제조 방법
Fang et al. Resistive RAM based on HfOx and its temperature instability study
Nagata et al. Observation of filament formation process of Cu/HfO2/Pt ReRAM structure by hard x-ray photoelectron spectroscopy under bias operation
Prime et al. Making plastic remember: Electrically rewritable polymer memory devices
US11925129B2 (en) Multi-layer selector device and method of fabricating the same
Almadhoun Processing and Switching Mechanisms of Materials for Memory Devices in Flexible Electronics
Ng et al. Resistance switching in individual hydrogen silsesquioxane (HSQ) nanopillars
KR20090098243A (ko) 셋 전압 윈도우가 좁은 저항 변화 기억 소자용 박막 구조물및 그 제조 방법
Mukai A study on resistive-switching behavior of CeO2 metal-insulator-metal structures for resistance random access
Deka Memristance Phenomenon in TiO2-Porous Silicon Nanocomposites