JP2016541109A - ＳｉＯｘスイッチング素子の性能を改善するための多孔質ＳｉＯｘ材料 - Google Patents

ＳｉＯｘスイッチング素子の性能を改善するための多孔質ＳｉＯｘ材料 Download PDF

Info

Publication number
JP2016541109A
JP2016541109A JP2016524129A JP2016524129A JP2016541109A JP 2016541109 A JP2016541109 A JP 2016541109A JP 2016524129 A JP2016524129 A JP 2016524129A JP 2016524129 A JP2016524129 A JP 2016524129A JP 2016541109 A JP2016541109 A JP 2016541109A
Authority
JP
Japan
Prior art keywords
memory
sio
material layer
porous
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016524129A
Other languages
English (en)
Inventor
ツアー，ジェームズ・エム
ワン，グヌク
ヤーン，ヤーン
ジー，ヨーンスーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
William Marsh Rice University
Original Assignee
William Marsh Rice University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by William Marsh Rice University filed Critical William Marsh Rice University
Publication of JP2016541109A publication Critical patent/JP2016541109A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリまたはスイッチのような多孔質のメモリ素子には、上部電極と下部電極およびこれらの電極の間に配置されるメモリ材料層（例えば、ＳｉＯｘ）を設けることができる。メモリ材料層にはナノ多孔質構造を設けることができる。幾つかの態様において、ナノ多孔質構造は電気化学的に形成することができ、例えば陽極エッチングによって形成される。メモリ材料層を通るフィラメントのエレクトロフォーメーションは、極めて低いエレクトロフォーミング電圧において端部よりもむしろ層を通して内部で生じるだろう。多孔質のメモリ素子はまた、マルチビット貯蔵、高いオン・オフ比、長い高温寿命、優れたサイクル持続性、迅速な切り替え、および低い電力消費量をもたらすだろう。【選択図】図４

Description

関連出願
[0001]本出願は米国仮特許出願６１/９０６０１１号（２０１３年１１月１９日提出）の利益を権利請求する。その米国出願は参考文献として本明細書に取り込まれる。
連邦政府が後援する研究についての陳述
[0002]本発明は合衆国国防総省によって認められた認可番号Ｎ０００１４-０９-１-１０６６、合衆国国防総省によって認められた認可番号ＦＡ９５５０-１２-１-００３５、および合衆国国防総省によって認められた認可番号ＦＡ９５５０-０９-１-０５８１の下で政府の支援を受けて成されたものである。政府は本発明に一定の権利を有する。
[0003]本発明は酸化シリコンのような多孔質のメモリ材料（記憶材料）に関する。本発明は特に、多孔質の酸化シリコン材料をスイッチング素子（切り替え素子）またはメモリ素子に利用することに関する。
[0004]半世紀以上にわたって、従来のＳｉをベースとする相補型金属-酸化膜-半導体（ＣＭＯＳ）トランジスタは電子メモリ装置工業の大黒柱であった。さらに、競合するメモリ技術と比較して、Ｓｉをベースとするフラッシュメモリの優れた性能とその製作の容易さにより、それはＣＭＯＳメモリの最も有力な型式になった。しかし、急速に増大する要求によって推進される次世代メモリの高い標準は、メモリの基本的な縮小化の限界、エネルギー消費、コストおよび数マイクロ秒の切り替え（スイッチング）速度の点で、現行のＳｉをベースとするフラッシュメモリ技術の限界を明らかにした。Ｓｉをベースとするフラッシュメモリの代替とするための広範囲の酸化物系材料と素子構造について広範囲にわたって研究されてきたが、いずれも将来のメモリの予測に対して適切には対処できていない。一般に、酸化物系の抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ（登録商標））は、同じ電圧極性によってプログラムすることができるユニポーラメモリと電圧の極性を逆転させることによってプログラムすることができるバイポーラメモリに分類される。ユニポーラメモリの多くはナノスケールのフィラメントによる切り替えによって作動することが実証されていて、このことによってそれらは積極的な縮小化の傾向に従うことができるが、しかし、ナノスケールの金属フィラメントは不安定な切り替え挙動を示す場合があり、またそれらのフィラメントの確率論的な形成を制御することの困難さのために高い形成電圧（Ｖｆｏｒｍｉｎｇ）または予測不能な形成電圧を示す場合がある。それに対して、バイポーラメモリは、イオンの移動または酸化還元プロセスによる切り替えの安定性、比較的低いＶｆｏｒｍｉｎｇおよび比較的広い範囲の材料の入手可能性といった点でかなりの利点を有する。しかし、これらは、比較的低い切り替えオン・オフ比、材料の熱安定性の制限、または高密度クロスバーアレーにおける漏洩電流を抑制するための集積構成の制限を犠牲にして得られるものである。ユニポーラメモリとバイポーラメモリの作製には、両方ともしばしば、材料を被着させるための高温の加工処理を伴う。さらに、これらの素子は一般に、高い切り替え電流をもち、また電気的な短絡を防ぐためのコンプライアンス電流（Ｉｃ）を必要とし、このために各々のセルにおいて追加の抵抗体が必要となり、また電力消費量が増大する。将来の不揮発性メモリを改善するためには、それぞれの酸化物系メモリ装置の上述した難題を、例えばＩｃまたは高温の製造工程の必要性を解消することによって、解決することが望ましい。
[0005]ナノ多孔質（ＮＰ）の金属酸化物はエネルギーの生成と貯蔵のための電子装置において広く用いられてきた。ＮＰ材料は酸化物メモリの適用のためのテンプレートとして用いられてきたが、それらは抵抗変化型不揮発性メモリの適用のための能動スイッチング媒体としては未だに用いられていない。
[0006]以下の開示は、ユニポーラスイッチング媒体として利用される多孔質酸化シリコン材料および多孔質酸化シリコン材料を製造するための方法について検討するものである。電子装置における多孔質酸化物材料のこの新規な実施は、次世代の工業性能に対して望まれる規準を満足する。この新規な実施はまた、現在のユニポーラメモリシステムよりも性能が優れていて、またバイポーラメモリにも利益をもたらすことができる。これらはメモリスタ（memristor）として用いることもできる。この多孔質材料の構造を用いることにより、スイッチングフィラメントの確率論的な形成を制御することができ、それにより素子の測定基準の著しい改善がもたらされ、また素子を室温において製造することができる。
[0007]一つの態様において、メモリ素子を形成または製造するための方法は、基板の上に下部電極を被着させる工程と、下部電極の上に材料層を被着させる工程を含むことができる。この方法はさらに、材料層をエッチングすることによって多孔質構造を形成することと、上部電極を被着させることを含むことができる。幾つかの態様において、多孔質構造は陽極エッチングによって形成される。幾つかの態様において、エッチングはＨＦ/エタノール溶液の中で実施することができる。幾つかの態様において、この方法はさらに、多孔質の材料層に対して電圧掃引を適用し、それにより層を通るフィラメントを形成することを含んでもよい。幾つかの態様において、フィラメントは多孔質の材料層を通して内部に形成することができる。
[0008]一つの態様において、メモリまたはスイッチのような多孔質の素子に上部と下部の電極を設けることができ、これらの電極の間には材料層（例えば、ＳｉＯｘ）が配置される。材料層にはナノ多孔質構造を形成することができる。幾つかの態様において、ナノ多孔質構造は電気化学的に形成することができ、例えば陽極エッチングによって形成される。材料層を通してのフィラメントのエレクトロフォーメーション（electroformation）は、極めて低いエレクトロフォーミング電圧において端部よりもむしろ層を通して内部で生じるだろう。多孔質のメモリ素子はまた、マルチビット貯蔵、高いオン・オフ比、長い高温寿命、優れたサイクル持続性、迅速な切り替え、および低い電力消費量をもたらすだろう。
[0009]上述のことは、以下で述べる詳細な説明が良く理解されるように、本開示のかなり広い様々な特徴点を概説したものである。本開示のさらなる特徴点と利点について、以下で説明する。
[0010]本開示とその利点がより完全に理解されるように、本開示の特定の態様について記述する添付図面と関連させて以下の記載について論及する。
[0011]図１Ａ〜１Ｇは、（ａ）ＮＰ ＳｉＯｘメモリ素子の非限定的な概略図および選択したセルの断面のＳＥＭ画像、（ｂ）４５°傾斜したＮＰＳｉＯｘ膜のＳＥＭ画像、（ｃ）ＮＰ ＳｉＯｘ膜のＴＥＭ画像、（ｄ）Ｐｔを被着したシリコン基板の上の非孔質およびナノ多孔質（ＮＰ）のＳｉＯｘ層の分光反射率および測定厚さを用いる分析式に基づく数値あてはめ曲線、（ｅ）および（ｆ）非孔質ＳｉＯｘ膜およびＮＰのＳｉＯｘ膜（ｘ＝１．６３〜１．７６）のそれぞれのＸＰＳＳｉ２ｐおよびＯ１ｓスペクトル、および（ｇ）ＮＰ ＳｉＯｘの典型的なＩ-Ｖ特性および初期のＩ-Ｖ掃引（挿入図）である。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0012]図２Ａ〜２ＨはＮＰ ＳｉＯｘメモリについての製造順序の例示的態様を示す。 [0013]図３Ａおよび３Ｂは封入したＮＰ ＳｉＯｘメモリについてのクロスバー構造の例示的態様の上面図と側面図を示す。 [0014]図４は二端子ダイオードおよびセレクターの材料の非限定的な概要を与える表である（表１）。 [0015]図５Ａおよび５Ｂはワンダイオード-ワンレジスタ（１Ｄ-１Ｒ）の接合構造の例示的態様の上面図と側面図を示す。 [0016]図６Ａおよび６Ｂは１Ｄ-１Ｒ接合構造の例示的態様の上面図と側面図を示し、この構造は３Ｄ（三次元）積層可能なメモリに拡張することができる。 [0017]図７は積層１Ｄ-１Ｒ接合構造の例示的態様の側面図である。 [0018]図８Ａ〜８Ｄは、（ａ）（ΔＶ＝１Ｖとして１３Ｖから４Ｖまで変化させたときの）様々なＶｐｕｌｓｅに供した後の単一のＮＰＳｉＯｘセルのＩ-Ｖ特性のセット、（ｂ）１０４秒間で２０℃（上）および１００℃（下）において様々なＶｐｕｌｓｅ処理を行った後のＮＰＳｉＯｘセルについての保留性試験、（ｃ）例としての非孔質ＳｉＯｘセルおよびＮＰＳｉＯｘセルの１０３サイクルについての耐久サイクル試験、および（ｄ）ＮＰＳｉＯｘセルの１０５サイクルについての耐久サイクル試験（設定電圧＝５Ｖ、再設定電圧＝１５Ｖ、および読取り電圧＝１Ｖ、設定、再設定および読取りの電圧パルスについて５００μｓまで）である。 [0019]図９Ａ〜９Ｃは、（ａ）Ａｕナノワイヤが破壊（ブレークダウン）する前（左）および破壊した後（右）の平坦なＡｕ/ＳｉＯｘメモリ素子を示す上面のＳＥＭ画像（挿入図においてビア（貫通孔）を拡大している）、（ｂ）ナノホールのＡｕ（またはＰｔ）チャネルが破壊する前（上）および破壊した後（下）のＮＰＳｉＯｘメモリ構造の概略図、および（ｃ）Ａｕナノワイヤの幅が６０ｎｍであるナノギャップ素子の典型的なＩ-Ｖ切り替え特性を示すプロット（挿入図は初期のＩ-Ｖ掃引）である。 [0020]図１０Ａ〜１０Ｄは、ＮＰ ＳｉＯｘメモリ素子およびその他の報告されたユニポーラメモリ素子についての耐久サイクル数に対応する（ａ）設定電流、（ｂ）オン出力、（ｃ）Ｖｆｏｒｍｉｎｇ、および（ｄ）オン・オフ比のプロットであり、［ｃ］、［ｅ］または［Ｔ］の表示は、各々の素子について望ましい切り替え挙動を達成するためにはコンプライアンス電流（Ｉｃ）、接合垂直端、および／または高温処理が必要か否かを示している。 [0021]図１１Ａ〜１１Ｄは、（ａ）非孔質ＳｉＯｘ膜の４５°傾斜モードにおけるＳＥＭ画像、（ｂ）非孔質ＳｉＯｘ膜のＴＥＭ画像、（ｃ）ナノ多孔質ＳｉＯｘ膜の４５°傾斜モードにおけるＳＥＭ画像、および（ｄ）ナノ多孔質ＳｉＯｘ膜のＴＥＭ画像（この画像は非晶質ＳｉＯｘの中のボイド（空所）を示している）を示す。 [0022]図１２は、ＳｉＯｘ膜の表面の化学組成について様々な濃度の希釈ＨＦ/エタノール溶液（０、１および５容量％）を用いて行った調査結果を示す。 [0023]図１３Ａ〜１３Ｃは、（ａ）非孔質ＳｉＯｘメモリ接合およびＮＰ ＳｉＯｘメモリ接合についての概略図、（ｂ）垂直な接合端部を有する非孔質ＳｉＯｘメモリ素子のエレクトロフォーミングプロセスおよび切り替えのＩ-Ｖ曲線、および（ｃ）垂直な接合端部の無い非孔質ＳｉＯｘメモリ素子およびＮＰＳｉＯｘメモリ素子のエレクトロフォーミングプロセスおよびスイッチングのＩ-Ｖ曲線を示す。 [0024]図１４Ａ〜１４Ｃは、（ａ、ｂ）Ａｕの上部電極を有する様々なＮＰ ＳｉＯｘメモリ素子における初期のＩ-Ｖ掃引からの破壊プロセス（この場合、ＮＰ ＳｉＯｘメモリにおける初期の切り替え状態は破壊プロセスの後に二つの状態（（ａ）オフ状態および（ｂ）オン状態）のうちの一つを有する）、および（ｃ）非孔質ＳｉＯｘメモリ素子およびＮＰＳｉＯｘメモリ素子についてのエレクトロフォーミング電圧を示す。 [0025]図１５Ａおよび１５Ｂは、（ａ）上部のＰｔ電極を用いるＮＰ ＳｉＯｘメモリ素子についての概略図、および（ｂ）上部のＰｔ電極を用いるＮＰＳｉＯｘメモリ素子のエレクトロフォーミングプロセスおよび切り替えのＩ-Ｖ曲線を示す。 [0026]図１６はＮＰ ＳｉＯｘメモリ素子についての切り替え速度の試験を示す（装置の試験限界は５０ｎｓである）。 [0027]図１７Ａおよび１７Ｂは、（ａ）ＮＰ ＳｉＯｘセルの４×１０３サイクルの場合の耐久サイクル試験、および（ｂ）劣化が生じた後のＮＰＳｉＯｘセルの１０５サイクルの場合の耐久サイクル試験を示す。 [0028]図１８Ａおよび１８Ｂは、（ａ）ＮＰ ＳｉＯｘナノギャップ素子の２．５×１０３サイクルの場合の耐久サイクル試験、および（ｂ）破壊プロセスの後のＳＥＭ画像を示す。 [0029]図１９はＮＰ ＳｉＯｘユニポーラメモリ（上方の二つの記載）および非孔質メモリ（残りの記載）の切り替えパラメータについて要約した表（表２）を示し、耐久サイクル、オン・オフ比、Ｖｆｏｒｍｉｎｇ、Ｉｓｅｔ、オン出力の各値と、切り替えのためにコンプライアンス電流、高温処理、および垂直な接合端部のそれぞれが必要か否かの表示を示している（「ｘ」の符号は「必要であること」を意味し、「ｏ」の符号は「必要でないこと」を意味する）。
[0030]以下では図面を参照するが、描写された各要素は必ずしも一定の縮尺で示されてはおらず、同じ要素または類似する要素は幾つかの図面にわたって同じ参照符号で示されている。
[0031]図面について言及するときは一般に、本開示を特定の実施について説明する目的でその言及がなされているが、本開示はそれらの実施の態様に限定される、ということは意図されていないことを理解されたい。本明細書で用いられている用語の大部分は当業者にとって認識できるものであろうが、明示的に定義されていない場合は、それらの用語は当業者によって現在受け入れられている意味を採用するものと解釈するべきである。
[0032]以上の概括的な説明と以下の詳細な説明は両者とも典型的なものであって説明上のものにすぎず、特許請求の範囲に記載された発明を限定するものではない、ということが理解されるべきである。本願明細書において、特に示さない限り、単数形の語を用いているときは複数形を含み、単数形の語は「少なくとも一つのもの」であることを意味し、そして「または」を用いているときは「および／または」を意味する。さらに、「含む」という用語を用いるとき、限定的ではない。また、「要素」または「構成要素」といった用語は、特に示さない限り、一つのユニットからなる要素または構成要素と一つよりも多いユニットを含む要素または構成要素の両方を包含する。
[0033]酸化物系の二端子抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）は、次世代の不揮発性メモリのための最も有望な候補のうちの一つであると考えられている。メモリやスイッチのような素子において多孔質のメモリ材料層を形成するシステムと方法について、本明細書で検討する。例証の目的のために、以下の検討においては特にＳｉＯｘメモリまたはＳｉＯｘ層に言及するだろう。しかし、ＳｉＯｘメモリまたはＳｉＯｘ層に適用される概念は他の材料にも適用できることを、当業者であれば認識するだろう。適当なメモリ材料の非限定的な例にはＳｉＯｘ（ここで、０．２≦ｘ≦２）が含まれる。
[0034]ＳｉＯｘメモリは、例えば、有利な切り替え電流、オン・オフ比、ナノスケールへの積極的な縮小化、低い動作電圧、および酸素含有量「ｘ」を０．７５未満に制御するとともにその結合形態を制御することによる大気環境中での動作など、他のユニポーラメモリを上回る幾つかの利益を提供することができる。しかし、ＳｉＯｘユニポーラメモリの大きな切り替え特性にもかかわらず、その切り替え特性には（ａ）持続サイクル数が少ないこと（約１０００サイクル）および（ｂ）エレクトロフォーミング電圧が高いこと（２０Ｖ超）という二つの制限が加わる。これらの欠陥は多孔質のＳｉＯｘを用いることによって取り除くことができる。ここではナノ多孔質（ＮＰ）の酸化シリコン（ＳｉＯｘ）材料を用いる新規なＲＲＡＭメモリ構造について検討するものであり、この構造はＮＰ酸化シリコンにおける端部ではなく内部の垂直なナノギャップを通してのユニポーラの切り替えを可能にする。確率論的なフィラメントの形成を低い電圧において制御することによって、このＮＰＳｉＯｘメモリは極めて低いエレクトロフォーミング電圧（例えば、約５Ｖ未満）と優れた性能規準を示した。これらには、マルチビット貯蔵性能（例えば、９ビットまで）、高いオン・オフ比（例えば、−１０７Ａまで）、長い高温寿命（例えば、１００℃において１０４秒以上）、優れたサイクル耐性（例えば、１０５以上）、迅速な切り替え速度（例えば、５０ｎｓ（ナノ秒）以下）、および低い電力消費量（例えば、６×１０−５Ｗ/ビット以下）が含まれる。このＮＰ酸化シリコン材料はまた、エレクトロフォーミング操作または切り替え操作を行う間にコンプライアンス電流（Ｉｃ）を何ら必要とすることなく、多目的の製造のための室温加工性を与える。これらが相まって、ＮＰＳｉＯｘ ＲＲＡＭにおけるこれらの規準は、不揮発性メモリの用途に向けて容易にアクセスできる道筋を与える。
[0035]図１ＡはＮＰメモリセルの例示の態様の概略図およびこのセルの中央部における断面の走査型電子顕微鏡（ＳＥＭ）画像（挿入図）である。ＮＰメモリ材料層１０は電極層２０および３０の間に設けられている。ＮＰメモリ材料層１０と電極層２０および３０は、基板４０の上に被着させることができる。幾つかの態様において、ＮＰメモリ材料層１０はＳｉＯｘ（０．２≦ｘ≦２）とすることができる。電極層２０および３０は任意の適当な電極材料からなるものであってよい。非限定的な例としては、Ａｕ、Ｐｔ、Ｃｕ、Ａｌ、ＩＴＯ、グラフェン、ＴｉＮ、濃くドープしたＳｉ、または任意の他の適当な金属、合金または半導体材料が挙げられる。幾つかの態様において、基板４０は、例えば、（これらに限定はされないが）Ｓｉ、ＳｉＯｘ、またはその種の他のものなどの１種以上の材料で形成することができる。非限定的な例として、図１Ａに示すＮＰメモリセルは、ＳｉＯｘのＮＰメモリ材料層１０、ＡｕまたはＰｔの上部電極２０、Ｐｔの下部電極３０、およびＳｉ/ＳｉＯｘの基板４０で形成することができる。
[0036]幾つかの態様において、現行の公知の素子構成のいずれのものであっても、多孔質のメモリ材料層を設ける素子構成に変更することができる。幾つかの態様において、酸化シリコンをベースとするメモリセルのための現行の公知の構成のいずれのものであっても、多孔質の酸化シリコンをベースとするメモリセルに変更することができる。幾つかの態様において、多孔質のユニポーラＳｉＯｘメモリセルは、上部電極（ＴＥ）と下部電極（ＢＥ）の間に挟まれたＳｉＯｘ（０．２≦ｘ≦２）の層を有する層状構造を採用する。幾つかの態様において、メモリユニット（メモリ単位）がエレクトロフォーミングされて切り替え可能な状態になった後、適度な（例えば、３〜６Ｖの）電圧パルスによってユニットを低抵抗の状態（オンの状態、導通状態）に設定（または書き込み）することができ、一方、もっと高い（例えば、７Ｖ以上の）電圧パルスによってユニットを高抵抗の状態（オフの状態、遮断状態）に再設定（または消去）することができる。これらの抵抗状態を、デジタル情報における二進コードの０と１として用いることができる。一度プログラムされると、これらの抵抗状態（オンとオフの両方の状態）は不揮発性となる（すなわち、電源供給停止後もメモリがデータを保持する）。幾つかの態様において、メモリの読み出しにはプログラム用電極として同じ電極が分配される。幾つかの態様において、（例えば、３Ｖ以下の）比較的低い電圧においてメモリの読み出しだけが行われる。幾つかの態様において、メモリの状態は非破壊的に読み出すことができる。純粋なＳｉＯｘメモリの動作との類似性の故に、ここで説明するメモリのプログラミングと読み出し用ＮＰＳｉＯｘメモリは、非孔質のＳｉＯｘメモリと同じやり方または類似のやり方で動作することができる、ということを理解するべきである。
[0037]非孔質または慣用のＳｉＯｘメモリと比較した場合のＮＰ ＳｉＯｘメモリの利点の非限定的な例としては、以下のことが挙げられる：
（１）幾つかの態様において、多孔質のＳｉＯｘメモリシステムの切り替えサイクルは２×１０３サイクル以上にわたって持続することができる。幾つかの態様において、ＮＰＳｉＯｘの切り替えサイクルは１０４サイクルを超えて持続することができる。幾つかの態様において、ＮＰＳｉＯｘの切り替えサイクルは１０００００サイクルを超えて持続することができ、これは慣用の非孔質ＳｉＯｘメモリよりもおよそ１０〜１００倍多いサイクルである（図８Ｃ、８Ｄ）。幾つかの態様において、この切り替えサイクルの耐久性はおよそ１０３のオン・オフ比を伴って達成されうる。
（２）多孔質のＳｉＯｘメモリシステムは切り替えのためにＳｉＯｘ層の端部を必要としない。言い換えると、それらはＳｉＯｘ層の内部のフィラメントまたは切り替えの通路を有する。この利点は、素子間分離層を有する積層メモリ集積構造の製造を可能にする。非孔質のＳｉＯｘメモリは電極とＳｉＯｘ層の間の端部を必要とし、このことは積層メモリの用途の可能性を限定する。その端部は一連の（湿式または乾式の）エッチング工程によって付加することができるが、一方、多孔質のシステムにおいては、端部を製作することなく単純なクロスバーアドレスラインを多孔質のプラットフォームに付加することができる。作動素子を設ける際に、この端部を形成するために必要な余分の作製工程をもはや必要としないのであるから、このことは、多孔質のメモリ装置についての極めて大きな利点である。
（３）エレクトロフォーミング電圧に関して、多孔質のＳｉＯｘメモリシステムは、フィラメントまたは切り替えの通路を生じさせるために必要な電圧が、非孔質ＳｉＯｘの場合における１５〜２０Ｖと比較して低い（図１３Ｂ、１３Ｃ）。幾つかの態様において、そのエレクトロフォーミング電圧は１０Ｖ以下である。幾つかの態様において、エレクトロフォーミング電圧は５Ｖ以下である。幾つかの態様において、エレクトロフォーミング電圧は２．１Ｖ以下である。幾つかの態様において、エレクトロフォーミング電圧は１．６Ｖ以下である。従って、周囲の酸化物をベースとするメモリ材料自体への、問題となるジュール熱による損傷は軽減される。軽減されなければ、ジュール熱による損傷は切り替え性能を制限し、ひいては将来の商業用メモリ用途のために必要な素子の歩留まりも制限されるだろう。
[0038]多孔質のＳｉＯｘメモリシステムを製造するためには、様々な方法を利用することができる。幾つかの態様において、多孔質のＳｉＯｘ層のための製造手順は以下の各工程のうちの一つ以上を含むことができる：（１）選択的に、メモリシステムのために基板を用意することができる。非限定的な例として、熱的に成長した３００ｎｍの厚さのＳｉＯ２で覆われたｐ型（１００）Ｓｉウエーハ（１．５ｃｍ×１．５ｃｍ）の上に多孔質のＳｉＯｘセルを作製することができる。（２）その基板の上に、Ａｕ、Ｐｔ、Ｃｕ、Ａｌ、ＩＴＯ、グラフェン、ＴｉＮ、濃くドープしたＳｉ、または任意の他の適当な金属、合金または半導体材料の層である下部電極を被着させる。非限定的な例として、超音波（浴）によってアセトン、イソプロピルアルコール、および脱イオン（ＤＩ）水を用いる３分間の典型的な洗浄工程を行った後に、スパッタリングまたは電子ビーム蒸着によって基板の上にＰｔの下部電極を形成することができる。（３）次に、下部電極の上にＳｉＯｘ層を被着させることができる。非限定的な例として、ＰＥＣＶＤ、電子ビーム蒸着、ＡＬＤ、またはＳｉＯｘを被着させるための任意の他の適当な方法を用いることによって、ＳｉＯｘ（厚さ３０〜５０ｎｍ）を被着させることができる。（４）多孔質構造をエッチング工程によって調製することができる。幾つかの態様において、被着したＳｉＯｘ層における多孔質構造を陽極エッチングによって電気化学的に形成することができる。幾つかの態様において、被着したＳｉＯｘ層における多孔質構造を電子ビームリソグラフィ、ナノ粒子を用いる反応性イオンエッチング（ＲＩＥ）、または多孔質構造を形成するための任意の他の適当な方法によって形成することができる。非限定的な例として、希釈ＨＦ/エタノール溶液の中で一定の電流の下でＳｉＯｘ層をエッチングすることができる。（５）幾つかの態様において、エッチング溶液はエタノールに対するＨＦの濃度が０．０１〜１０容量％の間である希釈ＨＦ/エタノールとすることができる。非限定的な例において、ＨＦ（４８〜５１容量％、J. T. Baker）を無水エタノール（Pharmo）の中で希釈することによって、１、５、１０容量％の濃度を有する希釈ＨＦ/エタノール溶液を調製した。陽極処理において二電極装置を用い、このとき陽極としてシリコン上のＳｉＯｘを用い、また陰極として白金箔を用いた。ＳｉＯｘの薄い層の中に多孔質構造を作製するために、６．４ｍＡ/ｃｍ２の一定の電流密度を３０秒間印加した。（６）電気化学的なエッチングを行った後、基板と多孔質ＳｉＯｘ層を洗浄し、すすいで、そして乾燥することができる。例えば、陽極エッチングを行った後、サンプルを脱イオン水ですすぎ、そして窒素流の下で乾燥した。（７）次いで、多孔質ＳｉＯｘ層の上に上部の電極を被着させることができる。非限定的な例として、フォトマスク法またはシャドーメタルマスク法を用いてパターン化した領域の上に上部電極を被着させることができる。（８）必要に応じて、ＳｉＯｘ層の非活性部分を除去してもよい。非限定的な例において、反応性イオンエッチング（ＲＩＥ）を実施することにより、非活性ＳｉＯｘ層を除去して、下部のＰｔ電極を露出させた。特に、幾つかの態様において、多孔質の酸化シリコンのための作製処理の様々な工程は高温の処理を何ら必要とせず、とりわけ、作製工程のそれぞれを室温で行うことができる。所望により、幾つかの態様においては、メモリチップの全体を密閉することによって酸素への曝露を制限することができる。これには、エポキシ、窒化シリコン、パリレン、またはその種の他のものを用いることも含むことができる。
[0039]多孔質のＳｉＯｘメモリシステムには多数の変形が存在しうるものであり、それらには以下のものが含まれる。
１．最適な性能を得るために、構造および被着物における層（例えば、ＳｉＯｘおよび電極）の厚さを変えることができる。
２．ＳｉＯｘ層の細孔サイズと多孔度を所望に応じて調整するために、電気化学エッチング溶液の濃度を変えることができる。
３．ＳｉＯｘ層の細孔サイズと多孔度を所望に応じて調整するために、電気化学エッチングを行う間に印加する電流の密度を変えることができる。幾つかの態様において、ＮＰ層は０．１〜１００ｎｍの間の細孔サイズを有することができる。幾つかの態様において、ＮＰ層は０．１〜１０ｎｍの間の細孔サイズを有することができる。幾つかの態様において、ＮＰ層は２〜６ｎｍの間の細孔サイズを有することができる。幾つかの態様において、ＮＰ層は１ｎｍの細孔サイズを有することができる。
４．ＳｉＯｘ層の細孔サイズと多孔度を所望に応じて調整するために、電気化学エッチングの持続時間を変えることができる。
５．多孔質のＳｉＯｘを製造するための最適な性能を得るために、表面での化学的および物理的な処理を変えることができる。
６．メモリから最適な性能を得るために、ＳｉＯｘにおけるｘの値を変えることができ、この場合、０．２≦ｘ≦２とする。
７．メモリから最適な性能を得るために、セルの特徴寸法（最小寸法）と特徴形状を変えることができる。例えば、幾つかの態様において、線幅をずっと小さくすることができる。例示の態様のあるものにおける細孔は、その直径が約６ｎｍであるが、他の態様においては細孔をもっと小さくすることができ、例えば、変化させた陽極酸化処理パラメータを用いて１ｎｍにすることができ、それにより、より狭いアドレスラインに適応させる。
８．多孔質のＳｉＯｘメモリにおいてマルチビットまたはマルチレベルの貯蔵能力を得ることができ、単一のセルによって貯蔵される０と１の状態だけを超えて、例えば９ビットまでとすることができる。幾つかの態様においては、多孔質のＳｉＯｘメモリの一つのセルは４ビット以上のマルチビット貯蔵を与えることができる。幾つかの態様においては、多孔質のＳｉＯｘメモリの一つのセルは５ビット以上のマルチビット貯蔵を与えることができる。幾つかの態様においては、多孔質のＳｉＯｘメモリの一つのセルは６ビット以上のマルチビット貯蔵を与えることができる。
９．超高密度メモリアレーのための多孔質のＳｉＯｘメモリにおいて、多重積層構造（例えば、積層した二次元の構造からの三次元の構造）を利用することができる。
１０．ＳｉＯｘメモリシステムを生じさせるために、様々な希釈ＨＦ/エタノール溶液を使用することができる。
１１．多孔質のＳｉＯｘメモリに基づいて、そしてクロスバーのアーキテクチャにおいて、１Ｄ-１Ｒ、１Ｓ-１Ｒ、１Ｔ-１Ｒなどの高度な集積体の作製が可能である。
１２．ＳｉＯｘメモリシステムによって、多様な電子的および光学的な試験を行うことができる。
１３．幾つかの態様において、本開示の多孔質のＳｉＯｘメモリシステムは透明なものにすることができる。
１４．幾つかの態様において、本開示の多孔質のＳｉＯｘメモリシステムは可撓性のものにすることができる。
１５．幾つかの態様において、本開示の多孔質のＳｉＯｘメモリシステムは可撓性かつ透明なものにすることができる。
[0040]以下において、図２Ａ〜２Ｈに示すように、ナノ多孔質酸化シリコンメモリのための作製プロセスの例示的な態様を示す。（１）基板２１０の上への下部電極２２０の形成を、図２Ａに示すようにして行うことができる。例えば、ＳｉＯｘ/Ｓｉの基板２１０の上にＰｔ/Ｔｉの下部電極２２０が被着される。Ｔｉは約３〜５ｎｍの接着層として用いられる。幾つかの態様において、Ａｕ、Ｐｔ、Ｃｕ、Ａｌ、ＩＴＯ、グラフェン、ＴｉＮ、濃くドープしたＳｉ、または任意の他の適当な金属、合金または半導体材料の電極を形成することができる。下部電極の厚さはメモリの切り替え性能に影響しない。さらに、可撓性の基板（例えば、ＰＥＴおよびＰＥＮの基板）を用いることができるが、しかし、可撓性の基板は、比較的高温の処理を必要とする集積のアーキテクチャを制限するかもしれない。
[0041]（２）図２Ｂに示すように、材料層２３０を被着させることができる。例えば、ＳｉＯ２/Ｓｉの基板２１０の上に被着されたＰｔ/Ｔｉの電極２２０の上にＳｉＯｘ２３０が被着される。４０ｎｍのＳｉＯｘ層２３０をＰＥＣＶＤによって被着させることができ、あるいは１００ｎｍのＳｉＯｘを電子ビーム蒸着によって被着させることができる。シリコンと酸素との間の原子比である「ｘ」は、０．２〜２の間の範囲とすることができる。電子ビーム蒸着装置、スパッタリング、ＰＥＣＶＤおよびＡＬＤなどの任意の被着システムが適している。用いられる被着方法によってシリコンと酸素との間の原子比が変化し、この原子比により、多孔質ＳｉＯｘを形成するための陽極酸化条件の必要なバリエーションが決まる。さらに、ＳｉＯｘの厚さは陽極酸化処理のために必要な条件に影響するかもしれず、その陽極酸化処理が細孔の密度およびそれらのサイズを決定する。
[0042]（３）ナノ多孔質層の形成を、図２Ｃおよび図２Ｄに示すようにして行うことができる。図２Ｃは陽極酸化処理のための実験の概要を示す。図２Ｄは陽極酸化処理についての拡大図を示す。例示の態様において、容器３４０（これは３００℃において１分間のＰＥＣＶＤによって調製されたＳｉＯｘの上で用いられた）の中に入れたエタノール（２００プルーフ、１００％）中の１容量％のＨＦを混合することによって、陽極酸化用電解液３５０を調製した。陽極処理において二電極装置を用い、このとき陽極３１０としてシリコン基板３３０上のＳｉＯｘを用い、また陰極３６０としてＰｔ箔を用いた。幾つかの態様において、シリコン基板３３０上のＳｉＯｘをＡｌ箔３２０の中に包み、そしてこれを陽極としてのＣｕ板と接触させて配置することができる。陽極３１０と陰極３６０に、電圧または電流の供給源３７０から一定の電流密度を与えることができる。例えば、ナノ多孔質ＳｉＯｘを作製するために、６．４ｍＡ・ｃｍ−２の一定の電流密度を３０秒間印加した。陽極エッチングを行った後、サンプルを脱イオン水ですすぎ、そして窒素流の下で乾燥した。細孔のサイズは２〜６ｎｍの間の範囲である。電子ビーム蒸着によって被着させたＳｉＯｘの場合、０．２容量％のＨＦを用い、そして電流を１０秒間印加した。幾つかの態様において、多孔質層を形成する前に、所定の時間にわたってアニールを行うことができる。例えば、陽極酸化処理の前にアニール（３５０℃、１時間）を行うことが、メモリ素子の歩留まりを増大させるのに役立つ。
[0043]ＳｉＯｘにおいて数ｎｍの直径を有するナノ細孔を形成するためのいかなる方法も、ここでのナノ多孔質メモリのために適している。例えば、標準的な電子ビームリソグラフィと適切な酸化処理によって、酸化シリコン構造の内部に明確な単一ナノ細孔の構造を形成することができる（参照：ナノテクノロジー 2014, 25, (35), 355302.）。さらに、陽極酸化処理によってＳｉを多孔質ＳｉＯｘに変えることができる。従って、幾つかの態様においては、被着工程において酸化シリコンの代わりにＳｉを利用することができる。陽極酸化処理によって電位と電流を変更することにより、細孔の密度と細孔のサイズを制御することができる。図２Ｅは、細孔２４０を有する得られる多孔質ＳｉＯｘ層２３０を示す。
[0044]（４）図２Ｆに示すように、ナノ多孔質ＳｉＯｘ層２３０の上の上部電極２５０と二端子接合構造を形成することができる。例えば、円形フォトマスク法または円形シャドーメタルマスク法を用いて、ナノ多孔質ＳｉＯｘ層の上に上部電極２５０（ＡｕまたはＰｔ）を被着させた。未被覆のナノ多孔質ＳｉＯｘ層をＲＩＥによって除去するために、エッチング処理を行ってもよい。
[0045]（５）図２Ｇおよび図２Ｈに示すように、ＳｉＯｘナノ細孔の壁においてＳｉ切り替えチャネル２７０を形成するためのエレクトロフォーミングプロセスまたは電気破壊プロセスを行うことができる。電圧または電流の供給源２６０によって印加される初期の電圧掃引によるエレクトロマイグレーションプロセスによる金属の破壊プロセスの後に、Ｓｉ切り替えチャネル２７０が形成される。他の細孔の領域も破壊されるかもしれないが、しかし、それらは切り替えには寄与しない。最も小さな半径を有する細孔、すなわち最も高い電位を有する一つの細孔だけが切り替えチャネルを与える、と理論づけられる。大きな細孔の場合、エレクトロマイグレーションプロセスによってＰｔ電極の間に比較的大きな間隙の距離を得ることはずっと容易であり、それは最終的なＳｉ切り替えチャネルを形成するための電位の低下につながる。エレクトロマイグレーションプロセスによる間隙の距離は、細孔のサイズ、印加電圧および温度に依存する。
[0046]封入したクロスバーのナノ多孔質酸化シリコンメモリ
封入したナノ多孔質ＳｉＯｘメモリのためのクロスバー構造を図３Ａと図３Ｂに示す。基板４１０に下部電極４２０、ＳｉＯｘ層４３０、および上部電極４４０を設けることができる。図３Ａにおいて上面図で示すように、メモリはクロスバー構造で形成することができる。空気中での酸素によるＳｉチャネルの酸化を防ぐために、ＳｉＯ２またはエポキシの層などのパッシベーション層４５０を利用することができる。逆に、活性領域の全体を市販のエポキシ（例えば、MicroChem CompanyからのＳｕ-８）を用いて封入してもよい。電子ビームリソグラフィを用いて、ワードまたはビットのメタル線を数十ナノメートルの尺度まで積極的に縮小させることができた。活性Ｓｉ切り替えチャネルは５ｎｍ以下であり、従って、これにより積極的な縮小化が可能であることが示される。幾つかの態様において、個々のメモリセルを５０ｎｍ以下に縮小することができる。幾つかの態様において、個々のメモリセルを２０ｎｍ以下に縮小することができる。幾つかの態様において、個々のメモリセルを１０ｎｍ以下に縮小することができる。
[0047]可能性のある集積のアーキテクチャ：ワンセレクター（またはワンダイオード）-ワンレジスタ（１Ｄ-１Ｒ）（例えば、ｐｎダイオードまたは酸化物系セレクターを用いるもの）
（１）セレクターの候補：
表１（図４）は、二端子ダイオードおよびセレクターの材料の非限定的な概要を与える。
[0048]（２）ｐｎダイオードとナノ多孔質酸化シリコンメモリをベースとする１Ｄ-１Ｒ：
図５Ａおよび図５Ｂに示すように、１Ｄ-１Ｒ接合構造は１Ｄ-１Ｒ素子のための「ワンレイヤ（１層）」に利用することができる。基板５１０にダイオード５２０と酸化シリコンメモリを設けることができる。３Ｄ（三次元）に積層可能なメモリへの外挿は、ドープしたＳｉ層があるために困難である。ダイオード５２０は、電極５４０および５７０と接触して配置したＰ＋＋/Ｎ＋/Ｎ＋＋Ｓｉで構成することができる。Ｓｉのドープ量に従って、整流比と電流レベルを調整することができ、その電流レベルはメモリの電流レベルと調和させることができる。酸化シリコンメモリのために、電極５４０、ＳｉＯｘ層５３０および電極５５０を設けることができる。ＳｉＯｘは、粗い表面を平坦化するためのスピンオンガラス（ＳＯＧ）によって形成することができる。素子を環境条件から保護するために、パッシベーション層５６０を設けてもよい。幾つかの態様において、ＳｉＯｘのための被着法はＣＭＰ（化学的機械的平坦化）を必要とするかもしれない。１Ｄ-１Ｒクロスバー素子は明確なＳｉダイオードの整流特性によって形成するが、しかしこれは、薄いショットキー障壁におけるトンネル効果による漏れ電流の増大によって（５０ｎｍ未満の）縮小化可能性の問題を引き起こすと考えることができる。
[0049]（３）ｐｎダイオードとナノ多孔質酸化シリコンメモリをベースとする１Ｄ-１Ｒ：

図６Ａおよび図６Ｂに示すように、１Ｄ-１Ｒ接合構造は３Ｄ（三次元）積層可能なメモリに拡張することができる。ダイオードの作製：ＳｉＯ２/Ｓｉ基板６１０の上に、ダイオード素子の下部電極６２０（例えば、Ｔｉ/Ｐｔ/Ｔｉ）を電子ビーム蒸着またはスパッタリングによって被着させた。オーミックコンタクトを形成するために、ＴｉＯ２（２０〜３０ｎｍ）を原子層蒸着によって被着させた。その後、ショットキー障壁６３０を形成するために、ＴｉＯ２層の上にＰｔ金属を被着させた。酸化シリコンメモリのために、ショットキー障壁６３０と接触させてＳｉＯｘ層６４０と電極６５０を設けることができる。素子を環境条件から保護するために、パッシベーション層６６０を設けてもよい。この構造においては、他の酸化物ベースのセレクター（しきいスイッチまたはしきいダイオード）を用いることができる。上では特定の順序の集積について説明したが、他の態様によって集積の順序を再配置してもよいことを、当業者であれば理解するだろう。例えば、幾つかの態様においては、素子の集積の順序を変更することができ、例えば、メモリをダイオードの下に配置するか、あるいは１Ｒ-１Ｄ構造となるように配置する。
[0050]３Ｄ（三次元）積層可能な１Ｄ-１Ｒ素子：
積層１Ｄ-１Ｒ接合構造を図７に示す。基板７１０（ＳｉＯ２/Ｓｉ）の上に下部電極７２０（例えば、Ｔｉ/Ｐｔ/Ｔｉ）を設ける。下部電極７２０の上に第一のショットキー障壁７４０（例えば、Ｐｔ/ＴｉＯ２）を設ける。第一のナノ多孔質酸化シリコンメモリをＳｉＯｘ層７３０によって設ける。第二のショットキー障壁７５０（例えば、ＴｉＯ２/Ｐｔ）も設ける。第二のナノ多孔質酸化シリコンメモリを、第二のショットキー障壁７５０と接触させてＳｉＯｘ層７３０および電極７６０によって設ける。素子を環境条件から保護するために、パッシベーション層７７０を設けてもよい。１Ｄ-１Ｒの第一の層においては、ＳｉＯｘメモリ接合の上に第二のダイオード層を配置すべきである。他の態様によって集積の順序を再配置してもよい。例えば、幾つかの態様においては、素子の集積の順序を変更することができ、例えば１Ｒ-１Ｄ構造となるようにする。
[0051]実験上の実施例
[0052]以下で検討する実施例およびその他の実施例は、本開示の特定の見地を実証するために提示される。以下の実施例において記述される方法は本開示の例示の態様を示しているにすぎない、ということを当業者であれば認識するはずである。当業者であれば、本開示に鑑みて、記述された特定の態様において多くの変更をなし得ること、そして本開示の精神と範囲から逸脱することなく同様または類似の結果がなお得られることを、認識するはずである。
[0053]非限定的な例として、示されたＮＰ ＳｉＯｘ構造は、エタノール溶液中の１容量％のＨＦを用いるＳｉＯ２の陽極電解エッチングによって調製されたものであり、かなり粗い形態で被着したＳｉＯｘ膜が得られた（例えば、図１Ｂおよび図１１Ａ〜１１Ｄ）。透過型電子顕微鏡（ＴＥＭ）の写真は、２〜６ｎｍの範囲の直径を有するＳｉＯｘ膜中のナノスケールの穴がほぼランダムに分布していることを示す（図１Ｃおよび図１１Ａ〜１１Ｄ）。ＮＰＳｉＯｘ膜の平均の多孔度は、ブラッグマン（Bruggemann）の有効中間近似に基づいてその有効屈折率（ｎ）によって確定することができ、ＮＰＳｉＯｘ膜の可視反射スペクトルの数値の当てはめによって見積もられた。光学的に確定されたＮＰＳｉＯｘ材料の平均の多孔度の値はρ＝２５％であった（図１Ｄ）。エッチング処理によって、実質的にナノ多孔質のＳｉＯｘ材料が生じた。しかし、非孔質のＳｉＯｘと比較してのＮＰＳｉＯｘ（ｘ＝１．６３〜１．７６）のＸ線光電子分光分析（ＸＰＳ）によれば、それらの組成には有意な変化はなかった（図１Ｅ、図１Ｆおよび図１２）。５容量％のＨＦを用いるとエッチングのやり過ぎによりＰｔ層が完全に露出し、切り替え挙動が生じないことに留意されたい（図１２）。ＮＰＳｉＯｘメモリについての作製プロセス、測定および多孔度の計算についてのさらなる詳細を、以下でさらに検討する。続いて上部の電極（ＡｕまたはＰｔ）が付与されたが、個々の素子のさらなるエッチングは必要ない（図１２）。
[0054]図１Ｇはエレクトロフォーミングプロセスを行った後のＮＰ ＳｉＯｘメモリの典型的な切り替えＩ-Ｖ曲線を示し、この場合、Ｉｃ（コンプライアンス電流）は印加されていない。全てのＮＰＳｉＯｘメモリは、一定の極性の設定電圧と再設定電圧によって制御されるＩＯＮおよびＩＯＦＦを用いる非孔質ＳｉＯｘメモリと類似するユニポーラ切り替え挙動を示した。これは、非孔質ＳｉＯｘと比較して大いに単純化されたエレクトロフォーミングプロセスである（図１３Ａ〜１３Ｃ）。図１Ｇの挿入図に示すように、ＮＰＳｉＯｘメモリのエレクトロフォーミングは、電流が急に降下する破壊電圧（Ｖｂｒｅａｋ＝１．４Ｖ）までの単一の低電圧掃引によって達成することができ、従って、我々はＶｂｒｅａｋがＶｆｏｒｍｉｎｇであると確定することができる。加えて、エレクトロフォーミングプロセスと切り替えのためには、非孔質ＳｉＯｘメモリの接合垂直端部が重要である。非孔質ＳｉＯｘについては、エレクトロフォーミングプロセスを行う間にフィラメントが形成されるように、露出した垂直端部が二つの電極の間にしばしば設けられる。しかし、図１３Ｂおよび図１３Ｃに示すように、ＮＰＳｉＯｘについては垂直端部は必要でなかった。このことは、作製要件の明白な容易さを例証している。図１Ｇ（挿入図）におけるＩ-Ｖ挙動は金属フィラメントの破壊に典型的なものであり、この時点において、金属の間隙の領域にＳｉのナノフィラメントが形成されるようである。Ａｕの上部電極を有するＮＰＳｉＯｘメモリが切り替え通路を形成するのに必要としたＶｆｏｒｍｉｎｇは平均でわずかに約１．６Ｖであったが、それに比べて、非孔質ＳｉＯｘメモリについては２０Ｖ超とかなり高いＶｆｏｒｍｉｎｇが必要であった（図１４Ａ〜１４Ｃ）。エレクトロフォーミングプロセスに対する低いフォーミング電圧と単一の掃引は、高いフォーミング電圧と繰返しの電圧掃引による破壊の可能性が回避されることによって、ダイオードを有するナノスケールのメモリセルの高密度集積において有利である。単一の低電圧掃引はまた、周囲のＳｉＯｘ材料について問題となるジュール熱による破損を軽減し、従って、切り替え用フィラメントの確率論的な形成における不確実さを低下させる。代わりにＰｔの上部電極を用いるＮＰＳｉＯｘメモリは同様の切り替え挙動を示し、予想した通り、わずかに高いＶｆｏｒｍｉｎｇ＝２．１Ｖを示した（図１５Ａおよび図１５Ｂ）。非孔質ＳｉＯｘメモリと比較して、設定プロセスと再設定プロセスについて近似する切り替え速度（５０ｎｓ以下、測定限界）がＮＰＳｉＯｘメモリにおいて観察された（図１６）。
[0055]ＮＰ ＳｉＯｘメモリにおける切り替え用フィラメントの感度と安定性を評価するために、素子の同じセルについての様々な電圧パルス（Ｖｐｕｌｓｅ）の後に、１．０Ｖにおける切り替え電流のレベルと保留性についての試験を行った。図８Ａは、１３Ｖから４Ｖまで（ΔＶ＝１Ｖで）変化させた様々なＶｐｕｌｓｅの後の９ビットについての切り替えＩ-Ｖ挙動を示す。Ａｕの上部コンタクトは１００μｍの半径を有し、一方、ＮＰＳｉＯｘは約４０ｎｍの厚さであった。図８Ｂは、Ｖｐｕｌｓｅの後の二つの異なる温度（２０℃および１００℃）における電流（Ａ）の保留性についての結果を示す。各々の状態のオン・オフ比はＶｐｕｌｓｅに応じて約２．５から約１０７まで変化し、それらは１００℃においてもなお１０４秒間維持される。Ｖｐｕｌｓｅが低下すると、１．０Ｖにおける読取り電流（Ｉｒｅａｄ）は増大し、一方、設定電圧（Ｖｓｅｔ）は低下したが（図８Ａの挿入図）、これは非孔質ＳｉＯｘメモリの挙動と同様である。シリコンのナノ結晶（ＳｉＮＣｓ）からなる導電性フィラメントは比較的高いＶｐｕｌｓｅによって顕著に中断される場合があり、その結果、Ｉｒｅａｄが低下する、ということが示唆された。しかし、我々の知見によれば、これは、約１０７Ａのオン・オフ比を用いる９ビットの切り替え能力を有する酸化物をベースとするメモリ素子を初めて実証するものであり、これによりこの素子はマルチビットメモリシステムとして有望である。さらに、このマルチビットの特徴は、５ｎｍの直径のＳｉＮＣフィラメントと相まって、積極的な同等の縮小化のためにＲＲＡＭ素子を魅力的なものにする。
[0056]切り替えの持続的な安定性は、不揮発性メモリ素子の実際的な適用のためには非常に重要な因子であり、ユニポーラメモリにおける主要な難題のうちの一つである。非孔質ＳｉＯｘの場合、オンとオフの電流値は１０３〜１０４サイクルの後に近似するようになり（これは区別できない切り替え状態を生じさせる（図８Ｃ、上））、このことは、電圧ストレスが蓄積することによって切り替え通路の中に形成されるＳｉＮＣｓが過度に凝集することによってサイクル寿命が限定されることを証明している。それに対して、ＮＰＳｉＯｘメモリのオン・オフ比は１０３サイクルの間に顕著な劣化をせず、少なくとも約１０６のオン・オフ比を示す（図８Ｃ、下）。興味深いことに、ＮＰＳｉＯｘについての約２×１０３サイクルにおいて、オフ電流は増大し、約１０−７Ａを維持する（図１７Ａ）。その後、図８Ｃ、図８Ｄおよび図１７Ｂに示すように、１０５サイクルの間の約１０３のオン・オフ比という優れた持続性が証明された。
[0057]ＮＰ ＳｉＯｘメモリの切り替え機構を確認するために、ＳｉＯｘメモリ素子の平面モデルの構造のものを６０ｎｍの幅を有するＡｕナノワイヤを用いて作製した。Ａｕナノワイヤに最初の電圧掃引を印加すると、Ａｕのエレクトロマイグレーションによって１．２５Ｖにおいて電気的な破壊が生じ、電流が急に降下したが（図９Ａの上および挿入図）、これは縦のＮＰＳｉＯｘメモリにおいて生じることと概念上は同様であろう。ＳＥＭ画像は間隙の近傍での比較的黒ずんだ領域を示していて、これはエレクトロマイグレーションによって誘起された熱損傷による下にあるＳｉＯｘの固有の後破壊を示す（図１８Ｂ）。前に証明したように、（２０ｎｍ以下の）局限された位置におけるその後の（１．２５Ｖを超える）電位によって、ＳｉＯｘをＳｉ相（ＳｉＮＣまたはａ-Ｓｉ）に容易に変えることができた。平面モデルの素子はこの破壊プロセス（図９Ａ）の後の典型的なＳｉＯｘユニポーラの切り替え挙動を示したが、これは熱アニール処理を行うことなくＶｆｏｒｍｉｎｇを低下させるための道筋を提示する。ＳｉＯｘの後破壊プロセスは低いバイアスにおいて切り替え用フィラメントを形成するのに役立ったが、これはサイクルの持続性を延ばすことにもつながる（図１８Ｂ）。この平面モデル構造に類似するＳｉＯｘメモリについて以前に報告していて、それらはα-炭素、ＴｉＮ、カーボンナノチューブおよびグラフェンを含めた様々な電極材料を用いるものであったが、それらの全てが初期のＩ-Ｖ掃引において同様の破壊プロセスを示したことに留意されたい。従って、ＮＰＳｉＯｘの切り替え機構は、図９Ｂに示すように、ＳｉＯｘ膜を通してのナノホールの側壁でのＡｕの破壊プロセスによって理解することができる。興味深いことには、ＮＰＳｉＯｘメモリの初期の切り替え状態は破壊プロセスの後にはオン状態とオフ状態のいずれかをとり、このことは、垂直なナノギャップにおける切り替え通路は主にＳｉＮＣまたはａ-Ｓｉによって形成されることを意味する（図１４Ａおよび図１４Ｂ）。金属ワイヤのエレクトロマイグレーションに基づくこの機構によれば、耐熱性の高いＰｔの上部電極を用いるＮＰＳｉＯｘのＶｆｏｒｍｉｎｇがＡｕの上部電極を用いるＮＰＳｉＯｘのＶｆｏｒｍｉｎｇよりもわずかに高い値を有する理由も説明することができる（図１４Ａ〜１４Ｃ、図１５Ａおよび図１５Ｂ）。
[0058]図１０Ａ〜１０Ｄに示すように、持続サイクルに伴う設定電流、オン出力、Ｖｆｏｒｍｉｎｇおよびオン・オフ比を含めたＮＰＳｉＯｘメモリの実証されたＲＲＡＭ切り替えパラメータを、金属電極を用いる報告されているユニポーラメモリおよびその他のタイプの非孔質ＳｉＯｘメモリと比較する。この比較において、このＮＰＳｉＯｘメモリについての所定のサイクル数において、設定電流（１．４±０．９×１０−５Ａ）、オン出力（６．２±４．０×１０−５Ｗ/ビット）およびＶｆｏｒｍｉｎｇ（１．６±０．４Ｖ）は最も低い値であり、一方、オン・オフ比はわずかに高かった（図１９（表２）を参照されたい。最初の二つはＮＰＳｉＯｘユニポーラメモリであり、残りのものは非孔質ユニポーラメモリである）。重要なこととして、多くのユニポーラメモリは切り替えのためにＩｃ（図１０Ａ〜１０Ｄにおいて［ｃ］と表示）、接合端部の切り替え［ｅ］、または高温処理［Ｔ］を必要とするが、一方、ＮＰＳｉＯｘ素子はこれらのいずれも必要とせず、このことは、不揮発性メモリ技術の大規模な作製のために考慮すべき重要な事柄である。
[0059]明らかに、ＮＰ ＳｉＯｘを用いるＲＲＡＭメモリ構造は、現行のユニポーラメモリシステムをはるかに超える優れた切り替え挙動を示すことができ、またバイポーラＲＲＡＭよりも簡単な作製と作動の手順を可能にする。この切り替え機構は、低バイアス状況における初期の金属接続の破壊プロセスによって説明することができ、それはＶｆｏｒｍｉｎｇにおける切り替え通路の望ましくないジュール熱による損傷を軽減する。これらの結果は、ＮＰＳｉＯｘメモリシステムが将来のメモリの用途のための新たな素子の枠組みを提供し得ることを示唆している。
[0060]ＮＰ ＳｉＯ ｘ メモリ素子の作製
熱的に成長した３００ｎｍの厚さのＳｉＯ２層で覆われたｐ型（１００）Ｓｉ基板（１５ｍｍ×１５ｍｍ）の上にＮＰＳｉＯｘメモリ素子を作製した。超音波（浴）によってアセトン、イソプロピルアルコールおよび脱イオン（ＤＩ）水を用いる３分間の典型的な洗浄工程を行った後に、スパッタリングまたは電子ビーム蒸着によって基板の上にＰｔの下部電極（１００ｎｍ）を被着させた。次いで、電子ビーム蒸着（室温）またはプラズマ化学的気相成長法（ＰＥＣＶＤ）（３００℃で１〜２分間）を用いることによって、Ｐｔの下部電極の上にＳｉＯｘ（厚さ３０〜５０ｎｍ）を被着させた。電子ビーム蒸着およびＰＥＣＶＤによって調製されたＮＰＳｉＯｘ素子は、類似する切り替え挙動を示す。被着したＳｉＯｘの内部に多孔質構造を電気化学的に形成するために、各サンプルについて希釈ＨＦ/エタノール溶液の中で陽極電解処理を行った（Ｓ１〜Ｓ３）。１〜５容量％の濃度を有する希釈ＨＦ/エタノール溶液は、ＨＦ（４８〜５１容量％、J. T. Baker）を無水エタノール（Pharmo）の中で希釈することによって調製した。陽極処理において二電極装置を用い、このとき陽極としてシリコン基板上のＳｉＯｘを用い、また陰極としてＰｔ箔を用いた。ＳｉＯｘの薄い層の中にＮＰ構造を形成するために、６．４ｍＡ/ｃｍ２の一定の電流密度を３０秒間印加した。この陽極エッチングを行った後、サンプルを脱イオン水ですすぎ、そして窒素流の下で乾燥した。円形フォトマスク法または円形シャドーメタルマスク法を用いて、ＮＰＳｉＯｘ層の上に約１００μｍの半径を有する上部電極（ＡｕまたはＰｔ）を被着させた。得られた素子の例を図１Ａに示す。
[0061]Ａｕ-ＳｉＯ ｘ -Ａｕナノギャップメモリ素子の作製
９５０ＰＭＭＡレジストを用いて慣用の電子ビームリソグラフィ（JEOL 6500F SEM）によって、Ｓｉ/ＳｉＯ２基板の上にＡｕのナノワイヤ接合（約６０ｎｍの幅）をパターン形成した。３０ｋＶの加速電圧において電子ビームの電流は３００ｐＡであった。１：３のメチルイソブチルケトン（ＭＩＢＫ）-イソプロピルアルコール（ＩＰＡ）の現像液の中でパターンを現像し、次いで、５０ｎｍの厚さのＡｕをスパッタ蒸着した（Denton Desk Vスパッタ装置）。エレクトロマイグレーションによるＡｕナノワイヤの破壊処理を行った後、Ａｕ-ＳｉＯｘ-Ａｕナノギャップメモリ素子を作製した。得られた素子の例を図９Ａに示す。
[0062]光学的な測定と多孔度の計算
被着させただけのものの反射スペクトルとＰｔを被着したシリコン基板の上のＮＰＳｉＯｘ層の反射スペクトルを、光学顕微鏡（開口数０．４、Axioskop, Zeiss）に接続した可視分光計（USB4000、Ocean Optics）を用いて測定した。反射率の参照として裸のＰｔ膜を用いた。分析式と断面のＳＥＭ画像からのＳｉＯｘ層の厚さの情報に基づいて測定した反射スペクトルの数値の当てはめによって、ＮＰＳｉＯｘ層の有効屈折率を計算した。全ての数値計算において、Ｐｔとシリカの両方について光学的分散関係を含めた。ブラッグマン（Bruggemann）の有効中間近似を用いて、エッチングしたＳｉＯｘの有効屈折率に相当する多孔度の値を計算した（Ｓ４）。
[0063]走査型電子顕微鏡（ＳＥＭ）による分析
エッチングしていないＳｉＯｘ層またはエッチングしたＳｉＯｘ層を有するＲＲＡＭ構造を割って、電解放射ＳＥＭ（JEOL 6500F、10kV）によって特徴づけを行った。Ｐｔの下部電極を研磨した後、追加の導電性の層を被着せずに全てのＳＥＭ画像を撮った。エッチング工程による厚さと表面形態の変化を、高解像度のＳＥＭ画像によって観察した（図１１Ａおよび１１Ｃ）。
[0064]透過型電子顕微鏡（ＴＥＭ）による分析
電解放射ＴＥＭ（JEOL 2100）において２００ｋｅＶで撮った明視野画像により、ＳｉＯｘの形態と多孔質の特徴を評価した。ＴＥＭによる分析のためのサンプルを調製するために、Ｎｉ（２０ｎｍ）/ＳｉＯ２/Ｓｉの基板の上にＮＰ ＳｉＯｘ膜を形成した。ＳｉＯｘのサンプルを１ＭＨＣｌ溶液の中に１２時間浸すことによってＮｉをエッチングし、そしてＴＥＭグリッドによって持ち上げた。脱イオン水を用いて薬品の残留物を完全に除去した後、サンプルを一晩かけて乾燥した。図１１Ｂおよび１１Ｄを参照されたい。
[0065]Ｘ線光電子分光法（ＸＰＳ）による分析
Ｐｔ金属上のエッチングしていないＳｉＯｘ膜およびエッチングしたＳｉＯｘ膜を、それらの化学組成についてＸＰＳ（PHI Quantera XPS、Physical Electronics、米国）によって調査した。全てのＸＰＳスペクトルを、２８４．５ｅＶにおけるＣ１ｓピークの結合エネルギーに従って検量した。
[0066]電気的な測定
パルス発生器を備えたB1500半導体パラメータ分析器を用いて、減圧下（１０−３トル未満）（Desert Cryogenics モデルCPX、Lakeshore Cryotronics, Inc.）において電気的な特徴づけを行った。下部Ｐｔ電極にバイアス電圧を印加し、一方、ＮＰ ＳｉＯｘ上の上部Ａｕ（またはＰｔ）電極を研磨して、全ての電気的な測定値を得た。
[0067]ここに記載した態様は、本開示の特定の見地を実証するために提示されている。ここに記載した態様は本開示の典型的な態様を示しているに過ぎない、ということを当業者であれば認識するはずである。当業者であれば、本開示に鑑みて、記述された特定の態様において多くの変更をなし得ること、そして本開示の精神と範囲から逸脱することなく同様または類似の結果がなお得られることを、認識するはずである。以上の記載から、当業者であれば本開示の本質的な特質を容易に確認することができ、また本開示の精神と範囲から逸脱することなく、本開示を様々な用法と条件に適合させるために様々な変更と修正を行うことができる。以上に記載された態様は例示的なものにすぎないことを意味していて、本開示の範囲を限定するものと解釈されるべきではない。
１０ ＮＰメモリ材料層、 ２０ 上部電極、 ３０ 下部電極、 ４０ 基板、 ２１０ 基板、 ２２０ 下部電極、 ２３０ 材料層（多孔質ＳｉＯｘ層）、 ２４０ 細孔、 ２５０ 上部電極、 ２６０ 電圧または電流の供給源、 ２７０ Ｓｉ切り替えチャネル、 ３１０ 陽極、 ３２０ Ａｌ箔、 ３３０ シリコン基板、 ３４０ 容器、 ３５０ 陽極酸化用電解液、 ３６０ 陰極、 ３７０ 電圧または電流の供給源、 ４１０ 基板、 ４２０ 下部電極、 ４３０ ＳｉＯｘ層、 ４４０ 上部電極、 ５１０ 基板、 ５２０ ダイオード、 ５３０ ＳｉＯｘ層、 ５４０ 電極、 ５５０ 電極、 ５６０ パッシベーション層、 ５７０ 電極、 ６１０ 基板、 ６２０ 下部電極、 ６３０ ショットキー障壁、 ６４０ ＳｉＯｘ層、 ６５０ 電極、 ６６０ パッシベーション層、 ７１０ 基板、 ７２０ 下部電極、 ７３０ ＳｉＯｘ層、 ７４０ 第一のショットキー障壁、 ７５０ 第二のショットキー障壁、 ７６０ 電極、 ７７０ パッシベーション層。

Claims (24)

  1. メモリ素子を形成するための方法であって、次の各工程：
    基板の上に下部電極を被着させること；
    下部電極の上にメモリ材料層を被着させること；
    メモリ材料層をエッチングすることにより多孔質構造を形成すること；および
    上部電極を被着させること；
    を含む、前記方法。
  2. メモリ材料層はＳｉＯｘ（ここで、０．２≦ｘ≦２）である、請求項１に記載の方法。
  3. メモリ材料層の多孔質構造にはナノスケールの細孔サイズを有する細孔が設けられる、請求項１に記載の方法。
  4. 多孔質構造は陽極エッチング、電子ビームリソグラフィ、またはナノ粒子を用いるＲＩＥによって形成される、請求項１に記載の方法。
  5. 陽極エッチングはＨＦ/エタノール溶液の中で行われる、請求項４に記載の方法。
  6. ＨＦ/エタノール溶液は０．０１〜１０％の間の濃度を有する、請求項５に記載の方法。
  7. メモリ材料層をエレクトロフォーミングすることをさらに含み、エレクトロフォーミング電圧は１０Ｖ以下である、請求項１に記載の方法。
  8. メモリ材料層の内部に切り替え通路が形成される、請求項７に記載の方法。
  9. メモリ素子は２×１０３サイクル以上のサイクル耐久度を与える、請求項１に記載の方法。
  10. メモリ素子は単一のセルにおいてマルチビット貯蔵を与える、請求項１に記載の方法。
  11. メモリ素子は６×１０−５Ｗ／ビット以下の電力消費量を与える、請求項１に記載の方法。
  12. メモリ素子はワンダイオード-ワンレジスタ（１Ｄ-１Ｒ）、ワンセレクター-ワンレジスタ（１Ｓ-１Ｒ）またはワントランジスタ-ワンレジスタ（１Ｔ-１Ｒ）の接合構造の一部である、請求項１に記載の方法。
  13. メモリ素子はメモリスタである、請求項１に記載の方法。
  14. 下部電極；
    下部電極に結合しているメモリ材料層、ここで、このメモリ材料層には多孔質構造が形成されている；および
    メモリ材料層に結合している上部電極；
    を含む、メモリ素子。
  15. メモリ材料層はＳｉＯｘ（ここで、０．２≦ｘ≦２）である、請求項１４に記載の素子。
  16. メモリ材料層の多孔質構造にはナノスケールの細孔サイズを有する細孔が設けられている、請求項１４に記載の素子。
  17. メモリ材料層の内部に切り替え通路が形成されている、請求項１４に記載の素子。
  18. メモリ素子は２×１０３サイクル以上のサイクル耐久度を与える、請求項１４に記載の素子。
  19. メモリ素子は単一のセルにおいてマルチビット貯蔵を与える、請求項１４に記載の素子。
  20. メモリ素子は６×１０−５Ｗ／ビット以下の電力消費量を与える、請求項１４に記載の素子。
  21. メモリ素子はワンダイオード-ワンレジスタ（１Ｄ-１Ｒ）、ワンセレクター-ワンレジスタ（１Ｓ-１Ｒ）またはワントランジスタ-ワンレジスタ（１Ｔ-１Ｒ）の接合構造の一部である、請求項１４に記載の素子。
  22. メモリ素子のためのエレクトロフォーミング電圧は１０Ｖ以下である、請求項１４に記載の素子。
  23. メモリ素子の電流寿命は１００℃において１０４秒以上である、請求項１４に記載の素子。
  24. メモリ素子はメモリスタである、請求項１４に記載の素子。
JP2016524129A 2013-11-19 2014-11-19 ＳｉＯｘスイッチング素子の性能を改善するための多孔質ＳｉＯｘ材料 Pending JP2016541109A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361906011P 2013-11-19 2013-11-19
US61/906,011 2013-11-19
PCT/US2014/066303 WO2015077281A1 (en) 2013-11-19 2014-11-19 Porous siox materials for improvement in siox switching device performances

Publications (1)

Publication Number Publication Date
JP2016541109A true JP2016541109A (ja) 2016-12-28

Family

ID=53180085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016524129A Pending JP2016541109A (ja) 2013-11-19 2014-11-19 ＳｉＯｘスイッチング素子の性能を改善するための多孔質ＳｉＯｘ材料

Country Status (9)

Country Link
US (1) US9997705B2 (ja)
EP (1) EP3095135A4 (ja)
JP (1) JP2016541109A (ja)
KR (1) KR20160088380A (ja)
CN (1) CN105745754A (ja)
AU (1) AU2014353091A1 (ja)
IL (1) IL245051A0 (ja)
TW (1) TW201532327A (ja)
WO (1) WO2015077281A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449288A (zh) * 2018-10-29 2019-03-08 集美大学 低漏电流、大阻值比的MgO纳米线RRAM及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831424B2 (en) 2014-07-25 2017-11-28 William Marsh Rice University Nanoporous metal-oxide memory
WO2017052546A1 (en) * 2015-09-24 2017-03-30 Hewlett Packard Enterprise Development Lp Selector with porous oxide layer
US10903319B2 (en) 2016-06-15 2021-01-26 Nanomedical Diagnostics, Inc. Patterning graphene with a hard mask coating
KR101948638B1 (ko) * 2017-03-15 2019-02-15 고려대학교 산학협력단 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법
WO2021003683A1 (zh) * 2019-07-10 2021-01-14 中国科学院化学研究所 一种基于溶液法的氧化硅基忆阻器及其制备方法与应用
JP2021129071A (ja) 2020-02-17 2021-09-02 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN111725398B (zh) * 2020-05-27 2022-03-15 北京航空航天大学 基于人工神经突触功能的双层多孔氧化物结构的制备方法
KR102429240B1 (ko) * 2020-10-21 2022-08-03 성균관대학교산학협력단 절연층에 금속/이온 채널이 형성된 멤리스터 소자 및 이를 포함하는 저항변화 메모리 소자
CN113206191B (zh) * 2021-03-19 2022-07-22 北京航空航天大学 一种基于羽毛状多孔氧化物忆阻器
CN114420721A (zh) * 2022-01-18 2022-04-29 中国科学院微电子研究所 一种基于易失性三维忆阻器的三维储备池及其制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4231310C1 (de) * 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US6954392B2 (en) 2003-03-28 2005-10-11 Micron Technology, Inc. Method for reducing power consumption when sensing a resistive memory
KR100615586B1 (ko) * 2003-07-23 2006-08-25 삼성전자주식회사 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법
WO2006044957A2 (en) * 2004-10-19 2006-04-27 The Regents Of The University Of California Porous photonic crystal with light scattering domains and methods of synthesis and use thereof
US20130043452A1 (en) * 2011-08-15 2013-02-21 Unity Semiconductor Corporation Structures And Methods For Facilitating Enhanced Cycling Endurance Of Memory Accesses To Re-Writable Non Volatile Two Terminal Memory Elements
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7718989B2 (en) * 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US8173989B2 (en) 2007-05-30 2012-05-08 Samsung Electronics Co., Ltd. Resistive random access memory device and methods of manufacturing and operating the same
US7800094B2 (en) * 2007-06-11 2010-09-21 Macronix International Co., Ltd. Resistance memory with tungsten compound and manufacturing
TWI351777B (en) * 2008-04-22 2011-11-01 Silicon Base Dev Inc Bade for light diode and its manufacturing method
KR20110086089A (ko) * 2008-10-20 2011-07-27 더 리젠츠 오브 더 유니버시티 오브 미시건 실리콘계 나노스케일 크로스바 메모리
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US8566506B2 (en) * 2009-08-07 2013-10-22 Intel Corporation Tracking a lifetime of write operations to a non-volatile memory storage
US8314005B2 (en) * 2010-01-27 2012-11-20 International Business Machines Corporation Homogeneous porous low dielectric constant materials
US20120020140A1 (en) * 2010-07-20 2012-01-26 Industrial Technology Research Institute Resistive memory cell and operation thereof, and resistive memory and operation and fabrication thereof
US8735863B2 (en) * 2011-01-28 2014-05-27 Privatran Integrated nonvolatile resistive memory elements
US20120311228A1 (en) * 2011-06-03 2012-12-06 Advanced Micro Devices, Inc. Method and apparatus for performing memory wear-leveling using passive variable resistive memory write counters
US8817524B2 (en) * 2011-07-29 2014-08-26 Intermolecular, Inc. Resistive random access memory cells having metal alloy current limiting layers
US9142767B2 (en) 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
US20130075685A1 (en) * 2011-09-22 2013-03-28 Yubao Li Methods and apparatus for including an air gap in carbon-based memory devices
US8791444B2 (en) 2011-11-23 2014-07-29 National Chiao Tung University Resistive random access memory (RRAM) using stacked dielectrics and method for manufacturing the same
US9041129B2 (en) * 2012-02-24 2015-05-26 National Applied Research Laboratories Semiconductor memory storage array device and method for fabricating the same
WO2013134757A1 (en) * 2012-03-09 2013-09-12 Privatran, Inc. Memristive device and method of manufacture
US9831424B2 (en) 2014-07-25 2017-11-28 William Marsh Rice University Nanoporous metal-oxide memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449288A (zh) * 2018-10-29 2019-03-08 集美大学 低漏电流、大阻值比的MgO纳米线RRAM及其制造方法

Also Published As

Publication number Publication date
IL245051A0 (en) 2016-06-30
TW201532327A (zh) 2015-08-16
WO2015077281A1 (en) 2015-05-28
CN105745754A (zh) 2016-07-06
US20160276588A1 (en) 2016-09-22
EP3095135A4 (en) 2017-08-02
AU2014353091A8 (en) 2016-05-26
KR20160088380A (ko) 2016-07-25
AU2014353091A1 (en) 2015-05-28
EP3095135A1 (en) 2016-11-23
US9997705B2 (en) 2018-06-12

Similar Documents

Publication Publication Date Title
JP2016541109A (ja) ＳｉＯｘスイッチング素子の性能を改善するための多孔質ＳｉＯｘ材料
US7612358B2 (en) Nonvolatile nanochannel memory device using mesoporous material
CN1925184B (zh) 非易失存储器件及其制造方法
US7696509B2 (en) Solid state electrolyte memory device and method of fabricating the same
US20050180189A1 (en) Memory device electrode with a surface structure
US11004506B2 (en) Switching resistor and method of making such a device
US20070045704A1 (en) Non-volatile, resistive memory cell based on metal oxide nanoparticles, process for manufacturing the same and memory cell arrangement of the same
US20150162383A1 (en) Vertical resistive random access memory device, and method for manufacturing same
TW200952228A (en) Phase change material with filament electrode
Samanta et al. Improvement in threshold switching performance using Al₂O₃ interfacial layer in Ag/Al₂O₃/SiOₓ/W cross-point platform
KR20190020056A (ko) 전기 스위칭을 위한 장치 및 방법들
US20120085985A1 (en) Electrically actuated device
US20170155044A1 (en) Nonvolatile resistance random access memory device with low and reliable operating voltage and long-term stability and fabrication method thereof
US8981333B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US20230403953A1 (en) Memory device having a switching element thicker at a first side than at a second side and method of forming the same
US9831424B2 (en) Nanoporous metal-oxide memory
Adam et al. Highly-uniform multi-layer ReRAM crossbar circuits
KR101328506B1 (ko) 하이브리드 스위칭 막을 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법
WO2023115357A1 (zh) 阻变存储器及其制造方法
US20180294409A1 (en) Direct formation porous materials for electronic devices
Mukai A study on resistive-switching behavior of CeO2 metal-insulator-metal structures for resistance random access
Ji SiOx-based resistive switching memory integrated in nanopillar structure fabricated by nanosphere lithography
KR20180105400A (ko) 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법
KR20090098243A (ko) 셋 전압 윈도우가 좁은 저항 변화 기억 소자용 박막 구조물및 그 제조 방법
Briggs Investigation of HfOx/Cu resistive memory for advanced encryption applications