KR20110086089A - 실리콘계 나노스케일 크로스바 메모리 - Google Patents

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조성현
김국환
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Abstract

본 출원은 크로스바 메모리 어레이를 기술한다. 메모리 어레이는 제 1 재료로 된 병렬 나노와이어의 제 1 어레이와 제 2 재료로 된 병렬 나노와이어의 제 2 어레이를 포함한다. 제 1 및 제 2 어레이는 서로 일정한 각도로 방향을 가진다. 어레이는 상기 2개의 어레이의 각각의 교차점에서 제 1 재료로 된 나노와이어와 제 2 재료로 된 나노와이어 사이에 배치된 복수의 비결정질 실리콘의 나노구조를 더 포함한다. 나노구조는 제 1 재료와 제 2 재료의 나노와이어와 함께 저항 메모리 셀을 형성한다.

Description

실리콘계 나노스케일 크로스바 메모리{A SILICON BASED NANOSCALE CROSSBAR MEMORY}
본 발명은 메모리 스토리지에 사용되는 솔리드 스테이트 저항 디바이스에 관한 것이다.
저항 랜덤-액세스 메모리(RRAM: Resistive Random-Access Memories)는 초고밀도 비휘발성 정보 스토리지를 위한 잠재적인 후보로서 근래에 현저한 관심을 받고 있다. 일반적인 RRAM 디바이스는 한쌍의 전극 사이에 끼워넣어진 절연층으로 구성되고, 전기 펄스 유도 이력 저항 스위칭 효과를 나타낸다.
저항 스위칭은 바이너리 산화물(binary oxides)(예를 들면, NiO 및 TiO2)에서의 줄 가열(Jule heating) 및 전기화학 프로세스 또는 산화물, 칼코게니드 및 폴리머를 포함하는 이온 전도체를 위한 산화환원 프로세스에 의한 절연체 내에서의 도전성 플라멘트의 형성에 의해 설명된다. 저항 스위칭은 또한 TiO2 및 비정질 실리콘(a-Si) 필름에서의 이온의 필드-보조(field-assisted) 확산에 의해 설명된다.
a-Si 구조물의 경우, 실리콘으로의 금속 이온의 전압 유도 확산이 a-Si 구조물의 저항을 감소시키는 도전성 필라멘트의 형성을 가져온다. 이러한 필라멘트들은 바이어싱 전압이 제거된후 남겨져, 디바이스에게 자신의 비휘발성 특성을 주고, 그것들은 역 극성의 인가된 전압의 원동력(motive force) 하에서 금속 전극으로의 이온의 역확산에 의해 제거될 수 있다.
2개의 금속 전극 사이에 개재된 a-Si 구조물에 의해 형성된 저항 소자는 이러한 제어가능한 저항 특성을 나타내도록 도시된다. 그러나, 이러한 디바이스는 일반적으로 그것들은 100 나노미터 이하의 범위까지 크기가 작아지는 것을 방해할 수 있는 미크론 크기의 필라멘트를 가진다. 이러한 디바이스는 또한 디바이스 손상을 가져오고 생산 수율을 제한시킬 수 있는 높은 형성(forming) 전압을 요구할 수 있다.
하나의 측면에서, 크로스바 메모리 어레이는 제 1 재료의 병렬 나노와이어의 제 1 어레이 및 제 2 재료의 병렬 나노와이어의 제 2 어레이를 포함한다. 제 1 어레이와 제 2 어레이는 서로에 대해 일정한 각도로 방향을 가진다. 어레이는 비결정질 실리콘의 복수의 나노구조를 더 포함하고, 나노구조는 2 개 어레이의 각각의 교차점에서 제 1 재료의 나노와이어와 제 2 재료의 나노와이어 사이에 배치된다. 나노구조는 제 1 재료 및 제 2 재료의 나노와이어와 함께 저항 메모리 셀을 형성한다.
또다른 측면에서, 저항 메모리 디바이스의 어레이를 제조하는 방법은 기판 상에 제 1 재료의 병렬 나노와이어의 제 1 어레이를 형성하는 단계를 포함한다. 복수의 비결정질 실리콘 나노구조가 병렬 나노와이어의 제 1 어레이 상에 형성된다. 본 방법은 복수의 비결정질 실리콘 나노구조 상에 제 2 재료의 병렬 나노와이어의 제 2 어레이를 형성하는 단계를 더 포함한다. 제 2 어레이는 제 1 어레이와 일정한 각도로 방향을 가져서 제 1 어레이 및 제 2 어레이의 각각의 교차점이 제 1 재료의 나노와이어와 제 2 재료의 나노와이어 사이에 배치된 비결정질 실리콘 나노구조 중 하나를 포함하여 저항 메모리 셀을 형성하도록 한다.
또다른 측면에서, 비휘발성 솔리드 스테이트 저항 디바이스가 제시된다. 디바이스는 기판, 기판 상의 제 1 전극 및 n형 실리콘 제 2 전극을 포함한다. p형 실리콘 바디는 제 1 전극과 n형 실리콘 전극 사이에서 n형 실리콘 제 2 전극과 접촉하면서 수직으로 적층되어, PN 다이오드를 형성한다. 디바이스는 제 1 전극과 p형 실리콘 바디 사이에 수직으로 적층된 비결정질 실리콘 나노구조를 더 포함한다.
크로스바 메모리의 실시는 하나 이상의 하기 특징을 포함할 수 있다. 크로스바 메모리 어레이의 제 1 재료는 하기의 금속: 은(Ag), 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 및 코발트(Co) 중 하나로부터 선택될 수 있다. 복수의 비결정질 실리콘 나노구조 중 적어도 하나는 정확하게 하나의 교차점에서 제 1 및 제 2 어레이 사이의 접점을 제공하는 나노스케일 필러가 될 수 있다. 복수의 비결정질 실리콘 나노구조 중 적어도 하나는 복수의 교차점에서 제 1 및 제 2 어레이 사이의 접점을 제공하는 나노와이어가 될 수 있다. 제 1 및 제 2 병렬 어레이 사이의 각도는 실질적으로 직각이다. 스핀-온-글라스(SOG)와 같은 절연체 또는 유전재료는 적어도 부분적으로 2개의 어레이를 분리시킨다. 크로스바 메모리 어레이는 저항 랜덤 액세스 메모리(RRAM) 또는 판독 전용 메모리(ROM)으로서 사용된다. 복수의 비결정질 실리콘 나노구조 각각은 전압 또는 전류의 진폭 및/또는 저항 메모리 셀 전체에 인가되는 전압 또는 전류의 듀레이션에 기초하여 조정될 수 있는 가변 저항을 나타낼 수 있다.
저항 메모리 디바이스의 어레이를 제조하는 방법의 실시는 하기의 특징 중 하나 이상을 포함한다. 제 1 재료 및 제 2 재료는 각각 액셉터 도핑된 실리콘 및 금속이 될 수 있다. 제 1 재료는 금속이 될 수 있고, 제 2 재료는 액셉터 도핑된 실리콘이 될 수 있다. 제 1 재료 및 제 2 재료 모두 서로 상이한 금속이 될 수 있다. 액셉터 도핑된 실리콘에 사용되는 액셉터는 붕소가 될 수 있다. 제거 단계는 RIE(반응성 이온 에칭)을 포함할 수 있다. 절연체는 스핀-온-글라스(SOG)가 될 수 있고, 스핀 코팅 및 열 경화 방법을 통해 증착될 수 있다. 상기 방법은 전자빔 리소그래피, 화학기상증착(CVD) 및 리프트-오프와 같은 하나 이상의 미세제조 기술을 이용하는 것을 포함한다.
잠재적인 이점은 하기를 포함할 수 있다. 본문에 기술된 크로스바 메모리 어레이는 수율, 속도, 내구성 및 보유율(retention)의 측면에서 탁월한 스위칭 특성을 보여주고, 초고밀도 비휘발성 정보 스토리지용 매체로서 사용될 수 있다. 확률기반 바이어스 및 시간 종속적 스위칭 특성의 a-Si계 메모리 어레이는 생물학적으로 영향을 받은 시스템의 인공 지능 및 시뮬레이션과 같은 새로운 애플리케이션에서의 크로스바 메모리 어레이의 애플리케이션을 촉진할 수 있다.
하나 이상의 실시예의 상세가 첨부 도면과 하기의 설명으로 기술된다. 다른 특징, 대상, 및 이점은 설명 및 도면, 그리고 청구범위로부터 명확하게 될 것이다.
본 발명에 따른 크로스바 메모리 어레이에 의하면, 수율, 속도, 내구성 및 보유율(retention)의 측면에서 탁월한 스위칭 특성을 보여주고, 초고밀도 비휘발성 정보 스토리지용 매체로서 사용될 수 있는 크로스바 메모리 어레이를 제공할 수수 있다.
예시적인 실시예는 이하 첨부 도면과 함께 기술될 것이며, 유사한 번호는 유사한 구성 요소를 가리킨다.
도 1a는 본 발명에 따라, 단일 셀 a-Si 저항 디바이스의 하나의 실시예의 도식도이다.
도 1b는 도 1a에 도시된 것과 같이 부분적으로 구축된 a-Si 구조물의 탑 뷰의 SEM 이미지이다.
도 1c는 도 1a에 도시된 것과 같이 일반적인 a-Si 구조물의 저항 스위칭 특성을 나타내는 그래프이다.
도 1d는 도 1a에 도시된 것과 같이 a-Si 디바이스에 대한 프로그래밍 응답을 도시하는 파형이다.
도 1e는 도 1a에 도시된 것과 같이 a-Si 디바이스의 내구성 테스트의 결과를 도시하는 파형이다.
도 2a-2c는 상이한 바이어스 전압에 대한 일반적인 a-Si 디바이스의 스위칭 응답의 히스토그램을 도시한다.
도 2d는 도 1a에 도시된 것과 같이 a-Si 디바이스의 상이한 도전성 상태에서의 금속 이온 확산을 도시하는 3부분의 다이어그램이다.
도 2e는 도 1a에 도시된 것과 같이 a-Si 디바이스에 대한 스위칭 시간과 바이어스 전압 사이의 관계를 도시한 그래프이다.
도 3a는 상이한 직렬-연결 제어 레지스터 또는 다른 수단에 의해 제공된 상이한 프로그래밍 전류를 이용하여 일반적인 a-Si 디바이스를 프로그래밍한 결과를 도시한다.
도 3b는 프로그래밍된 a-Si 디바이스의 최종 저항과 디바이스를 프로그래밍하기 위해 사용되는 선택된 제어 저항 사이의 관계를 도시한다.
도 3c는, 제어 레지스터에 직렬 연결을 하지 않고서 주어진 바이어스 전압을 인가할 때, 일반적인 a-Si 디바이스를 위한 시간 동안 단일한 이산 저항 스위칭 이벤트를 가지는 확률의 그래프이다.
도 3d는 제어 레지스터에 직렬 연결을 하지 않고서 주어진 바이어스 전압을 인가할 때, 일반적인 a-Si 디바이스를 위한 시간 동안 적어도 하나의 저항 스위칭 이벤트를 가지는 확률의 그래프이다.
도 3e는 직렬 연결 제어 레지스터를 이용할 때 일반적인 a-Si 디바이스를 위한 시간 동안의 단일한 이산 저항 스위칭 이벤트의 확률의 그래프이다.
도 4a는 도 1a에 도시된 것과 같이 바이어스 전압이 a-Si 디바이스에 인가되지 않을 때 ON-투-OFF 저항 변화를 위한 대기시간의 플롯이다.
도 4b는 ON-투-OFF 저항 변화를 위한 대기 시간 대 온도의 그래프이다.
도 5a 및 5b는 단일 셀에 다중 비트를 저장하기 위한 회로를 예시하는 개략적인 다이어그램이다.
도 6a 및 6b는 크로스바 메모리 어레이의 2개의 실시예의 개략적인 다이어그램이다.
도 7a는 16x16 어레이의 탑뷰의 주사전자현미경(SEM) 이미지이다.
도 7b는 p-Si 나노와이어의 어레이를 도시한다.
도 8은 아스키 코드로 워드 "CrossBar"에 대응하는 8x8 어레이에 저장된 데이터를 나타낸다.
도 9a-9n은 크로스바 메모리 어레이를 제조하는 방법의 하나의 실시예에서의 상이한 단계들을 도시한다.
도 10은 크로스바 메모리 어레이의 개략적인 단면도와 탑뷰를 도시한다.
도 11a-11i는 크로스바 메모리 어레이를 제조하는 방법의 또다른 실시예에서의 상이한 단계들을 도시한다.
도 1a는 모두 적절한 제어 회로를 이용하여, 선택적으로 다양한 값으로 설정되고, 리셋될 수 있는 저항을 나타내는 나노 스케일의 a-Si 구조물(14)을 구비하는 비휘발성 솔리드 스테이트 저항 소자(100)를 도시한다. 설정되면, 저항값은, 그것을 변경시키지 않으면서 저항을 판정하기에 충분한 크기인 작은 전압을 이용하여 판독될 수 있다. 개시된 실시예는 저항 엘리먼트로서 a-Si를 이용하지만, 비정질 폴리-실리콘과 같은 다른 비결정질 실리콘(nc-Si) 구조(때로는 나노결정 실리콘으로 불리고, 결정 실리콘의 작은 알갱이를 포함하는 비정질 위상)가 사용될 수 있다는 것이 이해될 것이다. 따라서, 본문과 청구범위에 사용된 바와 같이, 비결정질 실리콘(nc-Si)은 제어가능한 저항을 나타내는 비정질 실리콘(a-Si), 비정질 폴리-실리콘(poly-Si), 또는 그 둘의 조합을 의미한다. 또한, 본문의 논의 중 다수가 미크론 단위에서 하나 이상의 디멘션을 가지는 비정질 실리콘 구조와 같은 더 큰 스케일의 a-Si 구조에 적용하지만, 예시된 실시예들은 자신의 작은 스케일에 고유한 특정한 특정을 나타내는 a-Si 나노 구조물(101)이다. 본문에 사용된 것과 같은, 나노 구조물이라는 용어는, 나노 스케일 범위에서의 적어도 2 디멘션을 가지는 구조를 가리키고; 예를 들면, 0.1 내지 100 나노미터의 전체 범위내에서의 직경 또는 복수의 단면 디멘션을 가지는 구조를 가리킨다. 이는 나노 스케일의 모두 3개 공간의 디멘션을 가진 구조를 포함하고; 예를 들면 자신의 나노 스케일 직경과 같은 오더의 길이를 가진 실린더형 나노컬럼 또는 나노필러를 포함한다. 나노구조물은 당업자에 공지된 다양한 나노 스케일 구조물을 포함할 수 있고; 예를 들면, 나노튜브, 나노와이어, 나노로드, 나노컬럼, 나노필러, 나노입자, 및 나노파이버를 포함할 수 있다. 하나의 이러한 구조물(101)은 도 1a 및 1b에 도시된 실시예이고, 이는 100nm 이하의 직경(예를 들면, 도시된 특정한 예시에서 60nm)을 가진 원형 단면이 될 수 있는 플러그 또는 필러 구조물이다. 필러 높이 또는 길이는 방향에 따라, 나노 스케일(도시된 예시에서 예를 들면 30nm) 이상이 될 수 있다.
도 1a 및 1b의 a-Si 구조물은 다양한 재료로 만들어지고 상이한 방식으로 구성되는 절연 유전체에 내장되지만, 도면에 도시된 바와 같이 최초에 a-Si 구조물(101) 주변을 흘러서 경화되는 스핀-온-글라스(SOG) 층(135)이고, 이들 모두는 공지된 프로세스를 이용하여 수행될 수 있다. 전체 저항 디바이스는 열 산화물 층(115)에 의해 덮여진 실리콘 기판층을 이용하여 구축된다. 밑에 있는 a-Si 필러(101)는 a-Si 필러(101)의 하부 단부면과 접하고, 예를 들면 팔라듐 또는 플래티늄과 같은 백금계 금속을 포함하는, 임의의 적절한 금속으로 만들어질 수 있는 위에 놓인 금속 전극(125)을 수용하기 위해 a-Si 필러(101)로부터 측방향으로 이격되어 뻗어있는, 붕소 도핑되거나 또는 기타 p형 폴리실리콘 전극(130)이다. a-Si 필러(101)의 상부 표면(단부면) 상의 대향하는 폴리실리콘(p-Si) 전극(130)은 필라멘트-형성 이온의 소스로서 작용하는 은(Ag) 금속 전극(105)이다. 은이 예시된 실시예에서 사용되지만, 이러한 전극(105)(다른 금속 전극뿐 아니라)은 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co)와 같은 다양한 기타 적절한 금속으로 형성될 수 있다. 필라멘트-형성 이온을 공급할 수 있는 기타 적절한 금속이 또한 사용될 수 있다.
도 1a의 a-Si 디바이스를 제조하기 위해, B-도핑된 p-Si 바닥 전극층이 200nm 열 산화물(115)을 가진 프라임 등급의 실리콘 기판(120) 상에 LPCVD(저압 화학 기상 증착)에 의해 증착될 수 있다. 비정질 실리콘 층은 a-Si 필러(101)와 p-Si 바닥 전극(130) 구조를 형성하기 위해 2개의 RIE(반응성 이온 에칭) 단계가 후속하는, B-도핑된 p-Si의 탑부에 증착된 30nm 두께의 층이 될 수 있다. 스핀-온-글래스(SOG)는 그런다음 3000 RPM의 속도로 샘플 상에 스핀 코팅되어 1시간동안 320℃로 경화될 수 있다. 이러한 절연 SOG층(135)은 a-Si 필러(101)에 대한 기계적 지지뿐 아니라 2개의 대향하는 전극의 전기적 절연을 제공한다. 형성된 후에, SOG층(135)은 평평한 표면을 생성하고 a-Si필러(101)의 표면을 노출시키기 위해 이격하여 부분적으로 에칭될 수 있다. Ag 전극(105)은 그런다음 리프트-오프 프로세스를 이용하여 패터닝함으로써 a-Si 필러의 노출된 단부면 상에 형성될 수 있다. 그런다음 제 2 금속(플래티늄) 전극이 바닥 p-Si 층(130)에 대한 옴 접촉을 제공하기 위해 도포될 수 있다. 플래티늄 전극(125)은 p-Si 전극(130)을 통해 저항을 최소화하는 것을 돕기 위해 a-Si 필러(101)에 근접하게 배치되고, 이러한 거리는 바람직하게는 100nmm이하이다. 패턴 설계는 SOG(135)를 통한 직접적인 누설 전류를 낮게 유지하기 위해, 탑 전극과 바닥 전극 사이에서의 오버랩을 최소화하기 위해 선택될 수 있다. 당업자는 이러한 제조 프로시저에 대한 다양한 변형이 수행될 수 있고, 디바이스의 저항 조정을 허용하는 도 1a의 구조 또는 또다른 적절한 nc-Si 구조를 달성하기 위해 다른 제조 접근 방식이 또한 사용될 수 있음을 이해할 것이다. 미국특허 출원 공개번호 제 2009/0014707 A1은 도 1a 및 1b에 도시된 a-Si 디바이스와 같은 비휘발성 솔리드 스테이트 저항 스위칭 디바이스의 특성, 이용, 및 동작에 관한 추가적인 정보를 제공한다. 그것은 또한 a-Si 디바이스의 대안의 실시예의 구조에 관한 정보를 제공하고, 그 중 적어도 일부는 도 1a 및 1b에 도시된 a-Si 디바이스의 구조에 적용가능하다. 그 안에 개시된 비휘발성 솔리드 스테이트 저항 스위칭 디바이스의 제조, 구조, 및 이용에 관한, 미국특허 출원 공개번호 제 2009/0014707 A1에 포함된 정보는 참조에 의해 본문에 통합되어 있다.
도 1a에 도시된 것과 같은 단일 a-Si 디바이스(100)는 자신의 독립적으로 제어되는 탑 및 바닥 전극 쌍을 가진 스탠드-어론 재설정가능한 인터커넥트 또는 메모리 비트로서 사용될 수 있다. 바닥 컨택트로서 화학기상증착법(CVD)으로 증착된 폴리실리콘의 사용은 다층 3D 구조 집적을 위한 포텐셜을 포함하는 다양한 기판 상에서의 디바이스 제조를 가능하게 한다. 연속한 a-Si 필름과 비교할 때, 예시된 a-Si 플러그 구조물은 활성 a-Si 영역과 필라멘트 영역이 물리적으로 잘 형성되는 것을 보장하도록 한다. 또한, 디바이스의 이러한 구조는 CMOS 기술에 완전히 부합되는 것이고 고 밀도 비휘발성 메모리 또는 신경망 네트워크와 같은 논리 회로에서의 재설정가능한 인터커넥트로서 기준 시스템으로 용이하게 통합될 수 있다.
도 1c는 예를 들면 약 60nm의 직경과 30nm의 두께를 가진 디바이스에 대해, 도 1a에 도시된 것과 같은 일반적인 a-Si 필러(101)의 저항 스위칭 특성을 도시한다. 이는 턴-온 프로세스 동안 순차적인 변이를 보여주는 로그 스케일에서의 이러한 스위칭 특성의 인셋 그래프(140)를 포함한다. 이러한 나노 스케일 a-Si 스위치에는 고압 형성이 요구되지 않으며, 형성 후에는 디바이스가 포지티브 기록 전압 펄스와 네거티브 삭제 전압 펄스를 인가함으로써 저-저항 ON 상태에서 고-저항 OFF 상태 사이를 반복하여 스위칭될 수 있다. 일부 실시에서, 작은 바이어스에서 측정된 ON/OFF 저항 비는 107 만큼 높을 수 있다. 상술한 방식으로 제조된 a-Si 디바이스를 테스트하는 것은, 메모리 디바이스로서, a-Si 스위칭이 수율(예를 들면, 60nm 직경의 a-Si 필러를 가진 디바이스에 대해 >95%인), 속도, 내구성 및 보유율(retention)의 측면에서 월등한 성능의 매트릭스를 보여준다는 것을 증명하였다. 도 1d는 50ns 기록/삭제 펄스 폭을 가진 대표적인 기록-판독-삭제-판독 펄스 시퀀스와 일반적인 디바이스로부터의 출력 응답을 도시한다. 디바이스의 내구성 테스트 결과가 도 1e에 도시된다. 20㎂ 이하의 온-전류의 일반적인 디바이스는 열화없이 105 이상의 프로그래밍 사이클을 견딜것으로 예측된다. 이러한 한계를 벗어나면, OFF 상태 컨덕턴스가 증가하기 시작하여, ON/OFF 저항 비가 감소되도록 할 수 있다.
a-Si 구조물(101)에서의 스위칭은 도 2d에 개략적으로 도시된, 프로그래밍 전압의 인가시 나노 스케일의 Ag 필라멘트의 형성과 복구에 의해 설명될 수 있다. 미세 크기의 금속/a-Si/금속 구조에 대한 이전의 실험과 이론적 연구에서, a-Si층의 결함있는 위치에 트랩핑된 일련의 Ag 입자(210)의 형태로된 필라멘트가 제시되었다. ON 상태에서의 전도 메커니즘은 Ag 체인을 통한 전자 터널링이고 디바이스 저항이 그런다음 마지막 Ag 입자(210)와 바닥 전극 사이의 터널링 저항에 의해 지배적으로 된다. 도 1c에 도시된 바와 같이, 이러한 동작은 추가적인 Ag 입자(210)가 새로운 트래핑 위치로 호핑할 때 단계적인 방식으로 Ag 필라멘트가 성장하면서 OFF-ON 변이동안 로그 스케일로 전류의 순차적인 증가를 하는 것에 호응한다.
CMOS 호환 제조 프로세스에 의해 제공된 미세 제어와 함께 a-Si 필러 구조(101)에서 잘 규정된 활성 스위칭 영역은 상술한 연구가 저항 스위칭 디바이스에 의해 제공된 고유한 특성을 조사할 수 있도록 한다. 필라멘트 형성 모델의 하나의 직접적인 결과는, 전자 터널링과는 달리, Ag 입자(210)의 호핑은 열적으로 활성화된 프로세스이고 속도는 바이어스-종속적인 활성화 에너지
Figure pct00001
에 의해 정해지기 때문에, 스위칭 속도가 바이어스 종속적이 되는 것이다.
활성화 에너지
Figure pct00002
는 하기와 같다:
Figure pct00003
여기서,
Figure pct00004
는 볼츠만 상수이고, T는 절대온도이고,
Figure pct00005
는 특성 체류 시간(dwell time)이고,
Figure pct00006
는 시도 주파수(attempt frequnecy)이다. 도 2d에 도시된 바와 같이, 활성화 에너지는 바이어스 전압의 인가에 의해 감소되어, 바이어스-종속적인 대기 시간과 스위칭 속도를 가져온다.
이러한 효과는 바이어스 전압의 함수로서 제 1 변이에 대한 대기 시간 연구(도 1c에서의 제 1 전류 단계)를 통해 증명되었다. 대기 시간은, 전류에서 첫번째 급등한 지점(sharp)이 있을때까지, OFF 상태에서의 디바이스에 대해 주어진 전압 크기를 가지고 구형파 펄스를 인가하고 시간 t에서 저하를 측정함으로써 측정된다. 그런다음 디바이스는 네거티브 전압 펄스에 의해 삭제되고 측정이 반복된다. 도 2a-c는 동일 디바이스 상에서의 바이어스 전압 2.6V, 3.2V 및 3.6V에서의 제 1 변이에 대한 대기 시간의 히스토그램을 도시한다. 스위칭 프로세스의 확률적 특성때문에, 대기 시간은 푸아송 분포와 하기에 시간 t에서
Figure pct00007
내에서 하기와 같이 주어진 스위칭이 발생하는 확률에 따라야한다:
Figure pct00008
도 2a-c는 피팅 파라미터로서만
Figure pct00009
를 이용하여 수학식 2에 피팅될 수 있고, 그에 의해 각각 15.3ms, 1.2ms, 및 0.029ms의
Figure pct00010
값을 제공할 수 있다. 이러한 그래프들은
Figure pct00011
가 V의 강한 함수(strong function)가 되며, V가 1V만큼만 증가될 때 거의 103 만큼 감소한다는 것을 나타낸다. 도 2e는 하기와 같이 피팅 파라미터로서 지수 붕괴, 처리
Figure pct00012
0 및 V 0를 가정하는 피팅과 함께 5개의 상이한 바이어스 전압에서 측정된
Figure pct00013
의 분포를 도시한다:
Figure pct00014
수학식 3에서 V 0 의 물리적 의미에 주의하는 것이 흥미로울 것이다. 도 2d로부터
Figure pct00015
의 제 1 오더까지, 여기서 E a 는 제로 바이어스에서의 활성화 에너지이고, E는 전기장이고, d는 Ag 트랩핑 위치 사이의 거리이다. 대부분의 전압이 Ag 체인 전체에서 강하되는 것으로 가정되면, Ag 입자는 그런다음 체인 내에서 제 1 오더
Figure pct00016
로 균등하게 분포되고, 여기서 n은 Ag 위치의 수이다. 수학식 3은 그런다음 수학식 1로부터 직접적으로 유도되어, 여기서 하기와 같이 된다:
Figure pct00017
및
Figure pct00018
현저하게, 도 e에서의 피팅으로부터 도출된 0.155V의 V 0 의 값은, 도 1c의 세미로그 I-V 플롯에서 주 전류 스텝의 수에 의해 제시된 바와 같이, 필라멘트에 3개의 Ag 위치가 있다고 가정하면(n=3), 이러한 간단한 모델
Figure pct00019
에 의해 예측된 것에 근접하게 된다. 수학식 3은 대기 시간은 매우 바이어스 종속적이고 그것은 인가된 바이어스를 증가시킴으로써 지수함수적으로 감소될 수 있다는 것을 명확하게 제시한다.
바이어스 종속적인 스위칭 특성은 디바이스 동작에 대한 현저한 관계를 가지고 있다. 먼저, 항상 상대적으로 낮은 바이어스 전압에서 균등하게 발생하는 스위칭에 대한 정해진 확률이 있기 때문에, 스위칭이 매우 급격한 기울기가 되더라도(sharp)(도 1c를 참조), 스위칭은, 필수적으로 "하드한" 임계 전압을 가지지 않는다. 한편, 임계 전압이 주어진 프로그래밍 펄스 폭에 대해 정의될 수 있다. 예를 들면, 임계값이 95% 성공률이 달성되는 전압 이상으로 정의되면, 임계 전압은 1ms 펄스에 대해 3.3V이고, 10ns 펄스 폭에 대해 5.1V이다. 2번째로, 멀티-레벨 비트 스토리지가 외부 회로 저항을 조정함으로써 이러한 디바이스들에서 달성될 수 있다. 직렬 레지스터가 디바이스에 부착될 때, 그 전체의 전압은 최초 스위칭 후에 감소되어, 후속한 스위칭 이벤트에 대해 대기 시간을 현저하게 더 길게 되도록 한다. 그 결과, 부분적으로 형성된 필라멘트는, 후속한 스위칭 이벤트가 발생할 수 있게 되기 전에 프로그래밍 펄스가 제거된다면, ON과 OFF 상태 사이에서 중간의 저항값을 가져오도록 형성될 수 있다. 도 3a는 동일한 프로그래밍 펄스를 이용하지만 상이한 직렬 레지스터 값을 가진 동일한 디바이스 상에서 획득된 최종 디바이스 저항을 도시한다. 디바이스 상에서 획득된 8=23의 상이한 저항 레벨은 메모리 컴포넌트로서 각각의 디바이스가 3 비트의 정보까지 저장할 수 있다는 것을 제시한다. 디바이스 저항(R)은 또한, 대기 시간의 연장을 가져오는 전압 디바이더 효과가 디바이스 저항이 Rs에 동등할 때 대부분 전달되기 때문에, 도 3b에 도시된 바와 같이, 직렬 레지스터의 저항 Rs와 적절한 상관관계를 가진다.
도 5a는 멀티-레벨 저항이 어떻게 동일한 메모리 셀에 복수의 비트를 저장하는데에 사용될 수 있는 지를 도시하는 개략도이다. 일부 실시예에서, 메모리 셀(520)은 레지스터(530a-530h)(전체적으로 530)의 어레이(525)와 직렬로 연결되고, 어레이(525)로부터의 레지스터(530)가 메모리 셀(520)에 연결되는 회로(5350 제어를 디코딩한다. 본 경우에서의 저항(R 510)은 메모리 셀(520)에서의 비결정질 또는 a-Si에 의한 저항이다.
일부 실시예에서, p형 실리콘 구조는 디바이스의 2개의 전극 사이에서 수직으로 적층되어, 전극들 사이에 PN 다이오드를 형성한다. 집적된 PN 다이오드는 그런다음 전압 튜닝가능한 레지스터로서 기능하여 멀티비트 스토리지를 달성하기 위해 사용되는 직렬 제어 레지스터를 대체한다. 이러한 경우, 멀티-레벨 스토리지는 프로그래밍 펄스의 진폭을 조정함으로써 저항 메모리 디바이스와 직렬인 단일 PN 다이오드(대 제어 레지스터(525)의 어레이)로 달성될 수 있다.
다른 실시예에서, 트랜지스터는 도 5b에 도시된 바와 같이 메모리 셀의 저항(R 510)을 제어하기 위해 사용될 수 있다. 제어 회로로부터의 전압 신호는 메모리 셀(520)의 저항(R 510)을 차례로 설정하는 트랜지스터를 제어한다.
다양한 접근 방식이 a-Si 디바이스로의 멀티-레벨 수의 선택적 프로그래밍을 구현하는 데에 사용될 수 있다. 본문에 사용된 바와 같이, 멀티-레벨 수는 기본-3개의 디지트 또는 수, 기본-4개의 수 등과 같은 2(바이너리) 이상의 레벨 또는 값을 갖는 수이다. 멀티-레벨 수의 스토리지는 멀티 비트의 바이너리 정보를 저장하기 위해 사용될 수 있고; 예를 들면, 4개-레벨 a-Si 스토리지 셀은 2 비트의 바이너리 데이터를 단일 a-Si 셀에 저장할 수 있고, 8개-레벨 a-Si 스토리지 셀은 3비트의 바이너리 데이터를 저장할 수 있다. 디지털 회로 디바이스에서 사용될 때, 메모리 셀은 바이너리 또는 기타 수를 a-Si 디바이스로 프로그래밍하기 위한 적절한 제어 회로를 포함할 수 있다. 이러한 회로는 해당 분야의 기술 레벨 내에 있고, 이러한 제어 회로 중 하나의 예시적인 다이어그램이 도 5에 도시된다. 예시된 제어 회로는 추가적인 저항을 a-Si 구조와 직렬인 회로에 삽입 또는 제거함으로써 8개의 저항 레벨 중 임의의 하나에 a-Si 구조를 설정하기 위해 사용될 수 있다. 이러한 목적을 위해, 디코딩 회로가 제어 레지스터를 회로로 스위칭하거나 또는 그로부터 스위칭하도록 사용되는 대응하는 제어 신호로 3비트 바이너리 입력 데이터를 변환하는 데에 사용될 수 있다. 이러한 방식으로, 디코딩 회로는 연관된 저항값으로 a-Si 구조와 직렬인 총 제어 저항을 설정함으로써 복수의 원하는 저항 값 중 임의의 것으로 a-Si 구조의 저항을 조정하도록 동작가능하다. 이해하는 바와 같이, 도 5의 제어 회로는 도식적인 것일 뿐 a-Si 구조의 저항값을 기록, 삭제 및 판독하기 위한 특정한 회로 배치가 당업자에게 공지되어 있다.
도 5에서와 같은 제어 회로는 a-Si 구조의 저항을 조정하기 위해 상술한 다양한 단계를 수행하도록 사용될 수 있다. 이러한 단계들은 함께 시작 저항값과 최종 저항값 사이에서의 a-Si 구조의 저항을 조정하도록 사용될 수 있는 방법을 포함한다. 일반적으로, 상기 방법은, 제 2 저항 디바이스와 a-Si 구조(제 1 저항 디바이스)를 직렬로 전기 연결시키는 단계 및 직렬 연결된 저항 디바이스 전체에 전압을 인가하는 단계를 포함한다. 상술한 바와 같이, 제 2 저항 디바이스는 2개 이상의 제어 레지스터 중 하나 또는 그의 조합을 포함하는 제어 저항 또는 자신의 저항이 외부 신호(예를 들면, 전압)를 통해 제어될 수 있는 기타 디바이스(예를 들면, 트랜지스터 또는 다이오드)이다. 제어 저항은 a-Si 구조에 대한 원하는 최종 저항값에 기초하여 선택된다(예를 들면, 디코딩 회로에 의해). 또한, 본문에 개시된 바와 같이, a-Si 구조의 최종 저항값은 인가된 전압의 크기, 인가된 전압의 듀레이션, 또는 그 둘다에 기초하여 적어도 부분적으로 설정될 수 있다. 따라서, 인가 단계는 직렬 연결된 저항 디바이스 전체에 선택된 크기와 듀레이션의 전압을 인가함으로써 최종 저항값을 설정하는 단계를 포함할 수 있다. 추가로, 상술한 바와 같이, 멀티-레벨 수의 스토리지가 최종 저항값이 복수의 선택가능한 저항값 중 하나가 되도록 a-Si 구조를 이용하여 구현될 수 있다. 이를 위해, a-Si 구조를 제어 저항과 전기적으로 직렬로 연결하는 단계는 선택가능한 저항값 중 선택된 하나에 기초하여 a-Si 구조와 직렬인 하나 이상의 제어 레지스터를 선택적으로 삽입 또는 분로시킴으로써 제어 저항을 전기적으로 형성하는 단계를 더 포함한다. 이는 다시 도 5의 디코딩 회로를 이용하여 수행되거나 또는 당업자에게 명확한 기타 적절한 회로를 이용하여 수행될 수 있다. a-Si 디바이스를 다시 최초의 저항값으로 리셋하기 위해, 대향하는 극성의 리셋 전압이 a-Si 구조에 인가된다.
a-Si 구조는 어레이 또는 기타 적절한 구조로 배치된 다수의 a-Si 메모리 셀을 구비한 디지털 비휘발성 메모리 디바이스의 메모리 셀로서 사용될 수 있다. 비트 또는 멀티-레벨 수의 스토리지에 사용되는 것이 아니라, a-Si 구조는 그것을 ON과 OFF 상태 사이를 스위칭하는 방법을 통해 동작될 수 있다. 이는 a-Si 구조 전체에 전압을 인가함으로 달성될 수 있고, 여기서 인가된 전압은 OFF 상태에서 ON 상태로 스위칭하는 a-Si 디바이스의 미리정해진 확률을 달성하기 위해 선택된 크기와 듀레이션을 가진다. 성공적인 스위칭의 미리정해진 확률은 예를 들면 95%이거나, a-Si 디바이스의 특정한 애플리케이션에 바람직하거나 요구되는 기타 확률이 될 수 있다.
상술한 바와 같이, a-Si 디바이스의 성공적인 동작은 진폭 뿐 아니라 바이어스의 듀레이션 시간에 따른다. 요구조건은 또한 디지털 스위칭(예를 들면 단일-비트 메모리로서) 또는 아날로그 동작(예를 들면 인터커넥트로서)이 필요한지 여부에 따른다. 상술한 푸아송 프로세스에 대해, 도 3c는 시간 t 동안 정확하게 하나의 스위칭 이벤트가 발생하는 확률을 플로팅하는 반면, 도 3d는 시간 t 동안 적어도 하나의 스위칭 이벤트가 발생하는 확률을 플로팅한다. 이것들은 외부 직렬 저항을 가지지 않은 경우에 대응하고, 단일 스위칭 률은 순차적인 필라멘트 형성 프로세스에 적용한다. 그런다음, 디바이스는 충분히 긴 프로그래밍 펄스(예를 들면 95% 성공률이
Figure pct00020
에 대해 달성되는)에 대한 탁월한 디지털 스위칭으로 기능하는 것이 명료하게된다. 한편, 멀티-레벨 비트의 스토리지 또는 스위치의 아날로그 동작에 대해, 펄스 폭이 최적화되어야 한다. 예를 들면, t pulse 는 제 1 스위칭만 발생하는 가장 높은 확률에 대해
Figure pct00021
에서 중심이 될 필요가 있다. 그럼에도 불구하고, 최대 성공률은 단지 ~38% 정도뿐이다. 그러나, 멀티-비트 동작에 대한 성공률은 외부 직렬 저항을 추가함으로써 현저하게 개선될 수 있으며, 이는 후속하는 스위칭률을 급격하게 감소시킨다. 도 3e는 2개의 상이한 비율이 사용되는 간략화된 2개 단계의 필라멘트 형성 프로세스에서 제 1 스위칭 이벤트만이 발생하는 확률을 플로팅한다:
Figure pct00022
여기서, 디바이스 전체에 대한 전압이 4V(제 1 스위칭 이벤트 이전에, 그리고 R>>Rs)에서 2V(제 1 스위칭 이벤트 후에, 그리고 R=Rs)가 될 때, 제 1 스위칭 이벤트 후에 전압 디바이더 효과의 결과로서, 각각 스위칭 률에 대응하여,
Figure pct00023
이고,
Figure pct00024
이 된다. 99% 보다 더 큰 매우 높은 성공률이 스위칭을 제 1 이벤트에만 한정시키기 위해
Figure pct00025
(4V 바이어스에서 약 13ms 시간 마진)에 대해 달성될 수 있다. 추가로, 유사한 표시된 특성이, 그것들 중 다수가 예를 들면 이온 확산 및 산화환원 프로세스와 같은 일종의 활성화 에너지 프로세스를 포함하기 때문에, 다른 저항 스위칭 디바이스로부터 예측된다.
장벽의 활성화 에너지는 수학식 1로부터의 대기 시간에 종속한 온도로부터 추출될 수 있다. 도 4a는 ON 상태에서 원래 프로그래밍된 디바이스에 대해 100℃ 내지 150℃의 온도, 제로 바이어스에서의 시간 종속적인 저항 변화를 도시한다. 도 1c를 다시 참조하면, OFF 상태로의 갑작스런 변이는 도 4b에 도시된 대기시간 시간 t 대 1/kBT의 아레에누우스 형(Arrhenius type) 플롯으로 적합한 피팅을 함으로써 증명되는 바와 같이, 바닥 전극에 가장 인접한 트랩핑 위치로부터 탑 전극을 향한 Ag 입자(210)의 열적으로 활성화된 호핑에 의한 Ag 필라멘트의 복구(retrieval)에 대응한다. ON/OFF 변이에 대한 활성화 에너지는 본 디바이스에 대해 아레에누우스 플롯의 기울기로부터 0.87eV가 되는 것으로 추출될 수 있고, 실온에서의 보유 시간은 외삽법(extrapolation)으로부터 6년이 되는 것으로 추정될 수 있다.
하기에 기술된 바와 같은 메모리 어레이로 통합될 때, 또는 특정한 애플리케이션에 필수적이거나 바람직할 때, a-Si 디바이스는 p-n 정합의 형태로 진성 다이오드(intrinsic diode)로 구축될 수 있다. 이는 제조하는 동안 p형 폴리-Si 전극과 제 2 금속(예를 들면, 플래티늄) 전극 사이에 n형 층을 더 포함하는 것에 의해 통합될 수 있다. 크로스바 형의 메모리 어레이에서 사용될 때, 이러한 구조는, 자신의 다이오드를 통해 하나의 셀로부터 흐르는 포워드 통전 전류가 인접한 셀의 (현재 역 바이어싱된)다이오드에 의해 차단되기 때문에, 인접한 디바이스 사이의 누화를 방지하는 데에 사용될 수 있다.
도 6a를 참조하면, 비결정질 또는 비정질 실리콘(a-Si)계 크로스바 메모리 어레이의 실시예(600)가 도시되고 기술된다. 일부 실시예에서, 크로스바 메모리는 붕소 도핑된 폴리실리콘(p-Si) 나노와이어(605)의 병렬 어레이를 포함한다. 기타 실시예에서, 다른 액셉터 도펀트를 가진 실리콘 나노와이어(605)가 사용될 수 있다. 또다른 실시예에서, 병렬 어레이는 금속 나노와이어를 포함할 수 있다. 금속 나노와이어는 니켈(Ni)과 플래티늄(Pt)과 같은, 이온 이동을 위한 고전압 임계치(적어도 탑 전극의 금속 나노와이어의 전압보다 더 높음)를 가진 금속을 구비한다. 일부 실시예에서, 나노와이어는 나노미터 스케일의 폭과 피치를 가진다. 예를 들면, 나노와이어는 약 36nm의 폭과 약 60nm의 피치를 가질 수 있다. 이러한 나노와이어들은 저항 메모리 셀의 바닥 전극으로서 기능한다.
금속 나노와이어(610)의 병렬 어레이는 탑 전극으로서 기능한다. 금속 나노와이어(610)의 어레이는 p-Si 나노와이어(605) 어레이에 대해 일정한 각도로 방향을 가진다. 금속 나노와이어(610)의 어레이는 은(Ag), 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co)와 같은 필라멘트-형성 이온을 공급할 수 있는 금속을 포함한다. 일부 실시예에서, 금속 나노와이어(610)의 어레이는 p-Si 나노와이어(605)의 어레이에 대해 수직(또는 직각의 방향)이다. 다른 실시예에서, 2개의 어레이는 서로에 대해 임의의 각도로 방향을 가진다. 금속 나노와이어(610)는 나노 스케일의 폭과 피치를 가질 수 있다. 예를 들면, 금속 나노와이어는 약 60nm의 폭과 약 150nm의 피치를 가질 수 있다.
2개의 어레이의 각각의 교차점(615)은 저항 메모리 셀을 산출한다. 각각의 교차점(615)에서의 메모리 셀은 비정질 실리콘(a-Si)(620) 또는 기타 비결정질 실리콘의 구조에 의해 분리되는 2개의 전극을 포함한다. 일부 실시예에서, a-Si 구조는 도 6a에 도시된 바와 같이 p-Si 나노와이어(605)의 탑에 배치된 나노와이어(620)로서 제조된다. 일부 실시예에서(도 7a에 도시된), a-Si 나노와이어(620)는 p-Si 나노와이어(605)와 동일하거나 더 좁은 폭을 가지지만, p-Si 나노와이어와 동일한 길이로 뻗어있을 수 있다. 다른 실시예에서, a-Si 구조는 각각의 자신들의 교차점에서의 2개의 어레이 사이에 배치된 나노스케일 필러(625)로서 제조된다. 일부 실시예에서, a-Si 나노구조(625)는 탑부분과 나노와이어의 오버랩핑 영역과 동일한 크기까지의 측방향 크기를 가질 수 있다. 이는 고밀도 비정질 실리콘(a-Si)계 크로스바 메모리 어레이의 또다른 실시예에 대한 개략적인 다이어그램을 도시하는 도 6b에 예시되어있다. 일부 실시예에서, 크로스바 메모리 어레이에서의 각각의 메모리 셀은 단일 비트를 저장할 수 있다. 다른 실시예에서, 메모리 셀은 멀티-레벨 저항을 나타내어, 각각의 셀에서 복수의 비트의 저장을 허용한다.
저항 메모리 셀이 또한 바닥 전극의 p-Si의 적절한 위치에서 니켈(Ni) 또는 플래티늄(Pt)과 같은 금속을 이용하여 제조될 수 있다는 것에 유의해야한다. 하나의 실시예에서, 어레이는 하나 이상의 Ag/a-Si/Ni 메모리 셀 교차점을 가질 수 있다. 그러나, ON-저항이 a-Si 성장 파라미터를 튜닝함으로써 조정될수 있는 Ag/a-Si/p-Si 구조와는 달리, Ag/a-Si/Ni 디바이스는 유사하게 저 RON과 고 프로그래밍 전류를 나타낸다. 추가로, Ag/a-Si/Ni 메모리 셀의 내구성은 일반적으로 Ag/a-Si/p-Si 메모리 셀보다 더 낮다. 일부 실시예에서, 이는 고 프로그래밍 전류에 의해 유도된 기계적 스트레스에 기인한다. a-Si/금속 인터페이스에 인접한 Ag에 대한 트래핑 위치의 고농도는 다수 필라멘트(또는 인접하게 공간을 두고 배치된 Ag 트래핑 위치를 가진 필라멘트)의 형성을 야기하여, 프로그래밍 전류를 증가시킨다. 또한, 상술한 바와 같은 탑 및 바닥 전극은 본 출원의 범위를 벗어나지 않고서 서로 교환될 수 있다는 것에 유의하라.
상술한 바와 같은 크로스바 메모리 어레이는 실리콘 기판(630) 상에 제조될 수 있다. 하나의 실시예에서, 기판은 매우 순수한 프라임 등급의 실리콘을 포함한다. 또다른 실시예에서, 실리콘 기판은 열 산화물(635)의 박층으로 코팅될 수 있다. 실리콘 디옥사이드(SiO2)는 열 산화물(635)로서 사용될 수 있다. 다른 실시예에서, Ⅲ-Ⅴ 형 반도체 화합물(갈륨비소(GaAs), 갈륨 질화물(GaN), 붕소 질화물(BN) 등과 같은) 또는 Ⅱ-Ⅵ 형 반도체 화합물(카드뮴 셀레나이드(Cadmium Selenide), 텔루르화 아연(Zinc Telluride) 등과 같은)이 또한 기판(630)으로서 사용될 수 있다. 기판(630)은 또한 웨이퍼라고도 한다.
2개의 어레이의 전극은 서로 절연되며, 어레이들 내의 나노와이어는 절연 재료(640)를 이용하여 서로 절연된다. 하나의 실시예에서, 스핀-온-글라스(SOG)와 같은 유전체 재료가 2개 어레이를 절연하기 위해 사용된다. SOG(640)는 액체형태로 도포되어 열 경화될 수 있다. SOG(640)는 협소한 캐비티를 채우고 공간을 두고 표면을 평평하게 한다. SOG(640)는 하기의 물질 중 하나 이상을 포함한다: 규산염, 인규산(phosphosilicate) 및 실록산. SOG(640)가 예시로서 사용되지만, 다른 절연체 및/또는 유전체 재료가 2개 어레이의 전극을 절연시키기 위해 사용될 수 있다는 것에 유의하라.
도 7a를 참조하면, 1.1Gbit/cm2의 밀도를 가진 16x16 크로스바 메모리의 주사전자현미경(SEM) 이미지(700)가 도시된다. 도 7a는 예시의 목적으로 제공되며, 한정을 의도하지 않는다는 것에 유의해야한다. 당업자는 메모리 어레이의 크기와 밀도가 본 출원의 범위에서 벗어나지 않고 변경될 수 있다는 것을 이해할 것이다. 크로스바 메모리 어레이는 복수의 와이어 또는 옴 접촉(710)을 통해 하나 이상의 회로에 연결된다. 하나의 실시예에서, 2개 어레이에서의 각각의 나노와이어는 개별 와이어 또는 옴 접촉(710)에 연결된다. 또다른 실시예에서, 복수의 나노와이어는 공통 옴 접촉(710)으로 연결될 수 있다. 옴 접촉(710)은 메모리 어레이가 제조된 동일한 기판(630) 상에서 제조될 수 있다. 옴 접촉(710)은 임의의 도전성 재료를 이용하여 제조될 수 있다. 일부 실시예에서, 사용되는 도전성 재료는 플래티늄(Pt), 니켈(Ni), 또는 팔라듐(Pd)과 같은 금속이다. 옴 접촉(710)은 또한 하나 이상의 다른 회로 또는 회로의 일부와의 연결을 위한 접촉 패드 또는 핀을 포함할 수 있다.
도 7b는 어레이를 형성하기 위해 바닥의 폴리실리콘이 어떻게 에칭되는지의 예를 도시한다. 일부 실시예에서, 에칭된 폴리실리콘 사이의 갭(720)이 25nm이하와 같이 매우 작은 크기로 감소된다. 일부 실시예에서, 바닥 폴리실리콘의 에칭은 화학기계적 평탄화(CMP: chemical mechnical planarization)와 같은 프로세스들이 추가로 필요없다는 점에서 금속층에 적합하다.
도 7a를 참조하면, 옴 접촉(710)이 전극의 어레이 전체에 판독/기록/삭제 프로그래밍 전압 또는 펄스를 인가하기 위해 사용된다. 하나의 실시예에서, 어레이가 프로그래밍 신호를 수동으로 조정하거나 메모리 셀의 상태를 알 필요없이 프리셋 기록/삭제/판독 프로그래밍 펄스의 그룹을 이용하여 자동으로 어드레싱될 수 있다. 다른 실시예에서, 어레이는 메모리 셀의 상태에 따라 프로그래밍 펄스를 인가함으로써 수동으로 어드레스될 수 있다.
도 8을 참조하면, 8x8 어레이에 저장된 데이터의 그래픽 표시가 도시된다. 본 예시에서, 워드 "Crossbar"는 각각의 문자가 8비트 아스키 문자에 의해 표시되고 어레이 내부의 단일 로우(row)에 기록되는 64비트(8x8)로서 표시된다. 본 예시에서, 어레이의 접촉은 교차점(615)에 근접하게 만들어지고, 바닥 p-Si 나노와이어(605) 전극의 폭은 크게 유지되어 바닥 p-Si 나노와이어(605) 전극과 연관된 직렬 저항을 감소시킨다. 일부 실시예에서, 직렬 저항의 문제는 p-Si 나노와이어(605) 아래에 금속 또는 실리사이드 층을 추가함으로써 완화될 수 있다. 금속 또는 실리사이드 층의 통합은 더 협소한 p-Si 나노와이어(605)가 사용될 수 있게되어 비트 밀도를 증가시키도록 한다.
비정질 또는 비결정질(a-Si)계 크로스바 메모리 어레이는 다수의 이점을 제공한다. 기존 CMOS 제조 프로세스와의 호환성외에, a-Si 박막 증착에 대해 축적된 커다란 지식기반이 디바이스 특성을 제어하는데에 사용될 수 있다. 예를 들면, 정류동작(다이오드와 같이) 및 비정류(레지스터와 같이) 특성이 a-Si 성장 조건을 조정함으로써 a-Si 디바이스의 ON 상태에서 관찰된다. 진성 다이오드 특성을 가진 정류 동작은 그것이 인접 셀들 사이의 누화를 감소시키기 때문에 고밀도 어레이에서 바람직하다. 이러한 a-Si 디바이스는 미국특허 출원 공개번호 제 2009/0014701 A1에 기술되어 있으며, 그의 내용 모두가 참조에 의해 본문에 통합되어있다. 추가로, 1D1R(원-다이오드-원-레지스터) 구조가 p형 실리콘 나노와이어 전극의 아래에 n형 실리콘 층을 추가함으로써 통합되어 PN접합이 a-Si 스위치와 직렬로 형성될 수 있도록 한다. 본 경우에서의 셀 크기는 4F2에서 유지되며, 여기서 F는 최소의 피처크기(즉, 본 경우에서의 전극 라인폭)이고, 따라서 선택 트랜지스터(예를 들면, 1T1R 구조)를 필요로하는 다른 접근방식과 비교해 명백한 밀도의 이점을 유지한다.
도 9a-9n을 참조하면, 제조의 상이한 스테이지에서의 크로스바 메모리 어레이가 도시되고 기술된다. 예시적인 실시예에서, 액셉터 도핑된 p-Si 층(905)과 a-Si 층(910)은 단일 셀 디바이스에 사용되는 방법에 후속하여 프라임 등급의 Si/SiO2 기판(915) 상에 증착된다. 나노와이어 전극은 전자빔 리소그래피 또는 반응성 이온 에칭과 같은 기술을 이용하여 형성된다. p-Si 나노와이어(605) 전극에 대한 옴 접촉(710)은 Pt 금속 증착이 후속하는 각각의 단부에서 a-Si 층(910)을 에칭함으로써 제조된다. SOG 코팅, 열 경화 및 평탄화 프로세스가 크로스바 메모리 어레이 상에서 수행된다. 일부 실시예에서, 타원편광법과 같은 방법이 부분적인 에칭동안 SOG의 두께를 모니터링하기 위해 사용된다. Ag 탑 나노와이어(610) 전극은 전자빔 리소그래피와 리프트-오프에 의해 패터닝된다. 접촉 패드 패턴은 포토리소그래피 프로세스의 의해 제조되고 맞춤방식(custom)으로 제조된 프로브 카드를 피팅하도록 구성된다. 일부 실시예에서, 최종 SOG 코팅과 전자빔 경화 프로세스가 Ag 나노와이어(610) 전극을 패시베이션(passivate)하도록 수행된다.
도 9a를 참조하여, 보다 상세히 하면, 크로스바 메모리 어레이를 제조하는 것에 대한 사전처리 단계를 도시하는 다이어그램이 도시된다. 일부 실시예에서, 사전처리는 기판(915)의 준비를 포함한다. 일부 실시예에서, 실리폰 웨이퍼가 기판(915)으로서 사용된다. 다른 실시예에서, Ⅲ-Ⅴ 및 Ⅱ-Ⅵ 형 반도체 화합물과 같은 기타 반도체 재료가 기판(915)으로서 사용될 수 있다. 사전처리 단계는 또한 메모리 어레이를 다른 회로에 연결하기 위한 접촉 패드 또는 옴 접촉의 제조를 포함한다. 일부 실시예에서, 프라임 등급 실리콘이 기판으로서 사용된다. 일부 실시예에서, 실리콘 기판은 예를 들면, 산화물, 예를 들면, SiO2와 같은 열 산화물등의 유전체(910) 층으로 코팅된다. SiO2 층(910)의 두께는 수백 나노미터의 범위가 될 수 있다. 버퍼링된 플루오린화 수소산(BHF:buffered hydrofluoric acid) 딥이 기판 상에서 SiO2를 에칭하기 위해 사용될 수 있다.
일부 실시예에서, 폴리실리콘(p-Si) 층(905)이 기판 상에 증착된다. p-Si는 붕소(B) 또는 알루미늄(Al)과 같은 액셉터로 도핑된다. 액셉터 도핑된 p-Si는 화학기상증착(CVD) 기술을 이용하여 기판 상에 증착될 수 있다. 일부 실시예에서, p-Si 층(905)의 최초 두께는 도핑 프로세스에 의해 감소될 수 있다. 이는 도핑동안 Si를 소모하기 때문이다. 예를 들면, 최초의 p-Si 층(905)의 두께는 120nm이며, 이는 도핑후에 약 65nm까지 감소된다. 일부 실시예에서, 도핑 시간은 원하는 두께의 p-Si 층(905)을 얻기 위해 제어된다. 하나의 실시예에서, 저압 화학기상증착(LPCVD) 기술이 액셉터 도핑된 Si의 증착을 위해 사용될 수 있다. 그러나, 당업자는 다른 기상 증착 기술이 또한 사용될 수 있다는 것을 이해해야한다. 이러한 기술의 예는 APCVD(atmospheric pressure CVD), UHVCVD(ultra-high vacuum CVD), AACVD(aerosol assisted CVD), PECVD(plasma enhanced CVD), MPCVD(microwavwe plasma assisted CVD), ALCVD(atomic layer CVD), 또는 원자층 에피택시, HPCVD(하이브리드 물리-화학 기상증착법), HWCVD(핫 와이어 CVD), DLICVD(direct liquid injection CVD), 및 VPE(vapor phase epitaxy)룰 포함하지만 그에 한정되는 것은 아니다.
도 9b를 참조하면, p-Si 나노와이어와의 접촉 패드와 접촉 패드로부터 옴 접촉까지의 트레이스가 p-Si 층(905) 상에서 제조된다. 포토리소그래피 및 리프트-오프 기술이 하나 이상의 금속 접촉 패드(920)를 증착하기 위해 사용될 수 있다. 일부 실시예에서, 접촉 패드(920)는 니켈(Ni) 및 팔라듐(Pd)의 조합 Ni/Pd를 포함한다. 하나의 실시예에서, 접촉 패드(920)의 제조는 크로스바 어레이 제조를 위한 영역(925) 형성을 가져온다.
도 9c를 참조하면, 크로스바 메모리 어레이 제조에서의 추가 단계가 도시된다. 이러한 단계는 예를 들면 비정질 실리콘(a-Si)과 같은 비결정질 실리콘의 하나 이상의 층(930)의 증착을 포함한다. 특히, a-Si 층(930)은 p-Si층(905) 상에 (이 지점에서 어레이가 될 영역에서 p-Si는 아직 패터닝되지 않음) 증착될 수 있다.
도 9d를 참조하면, 전자빔 리소그래피, Ni 증착 및 리프트-오프 기술 중 하나 이상이 아래에 놓인 a-Si 층(930)과 p-Si 층(905)을 패터닝하기 위한 마스크를 제공하도록 사용된다. 일부 실시예에서, 희생 리프트-오프층이 a-Si층(905) 상에 증착되고, 리프트-오프 층은 예를 들면, 전자빔 리소그래피를 이용하여 패터닝되고, 예를 들면 Ni의 희생 마스킹 층은 리프트-오프층 위에 증착된다. 희생 리프트-오프 층은 그 위의 희생 마스킹 층의 일부와 함께 제거되고, a-Si(930) 상에 예를 들면 Ni의 증착되고 패터닝된 마스크(935)를 남긴다.
도 9e를 참조하면, 패터닝된 Ni(935)(a-Si 및 p-Si의 나노와이어의 원하는 어레이의 네거티브 패턴인)가 그런다음 예를 들면 a-Si 층(930)과 p-Si 층(905) 모두의 마스킹되지 않은 부분들을 제거하는 반응성 이온 에칭(RIE)과 같은 에칭 단계를 위한 마스크로서 사용된다.
도 9f를 참조하면, Ni는 a-Si/p-Si 에칭후에 제거될 수 있다. Pd와 Si는 Ni 제거 프로세스에서 영향을 받지않는다. Ni는 a-Si 증착 및 a-Si/p-Si 에칭 단계동안 손상되기 때문에 Ni를 Ni/Pd로부터 제거하는 것은 옴 접촉과 접촉 패드의 접촉 특성을 개선시킨다. a-Si/p-Si 나노와이어로부터 Ni를 제거하는 것은 a-Si/p-Si 나노와이어(930) 어레이를 생성시킨다.
도 9g를 참조하면, 스핀-온-글라스(SOG)(940)를 증착하는 단계가 기술된다. SOG(940)는 스핀 코팅을 통해 액체형태로 증착될 수 있다. 따라서, SOG(940)는 병렬 나노와이어 사이의 갭을 채우고 덮는다. SOG(940)는 용매로서 기능하고 금속 컨택트와 반응하여 절연층을 형성할 수 있다. 이러한 절연층은 용이하게 제거되지 않아서, 접촉 패드 또는 옴 접촉을 열화시킨다. 하나의 실시예에서, 금(Au)과 같은 비활성 금속(945)이 금속 컨택트의 적어도 일부 상에 증착되어 SOG(940)와의 반응을 최소화시킨다. SOG(940)는 a-Si/p-Si 나노와이어 어레이(938) 상에 증착된다. 증착된 SOG(940)는 주어진 온도에서 주어진 시간동안 열 경화되거나 베이킹된다. 하나의 실시예에서, 증착된 SOG(940)는 진공에서 베이킹 또는 경화된다. 일부 실시예에서, SOG(940)는 주어진 온도에서 주어진 시간동안 프리-베이킹되고, 그런다음 좀더 오랜 시간 동안 또다른 온도에서 베이킹된다. 예를 들면, SOG(940)는 105℃에서 10분 동안 프리-베이킹되고, 300℃에서 1시간 동안 베이킹된다. 일부 실시예에서, 베이킹은 질소가스를 제공할 때 종료된다. 하나의 실시예에서, SOG층(940)의 두께는 RIE 또는 화학기계적 평탄화(CMP)와 같은 전역 세선화(thinning) 프로세스를 통해 제어된다. 도 9h에 도시된 바와 같은 또다른 실시예에서, 리프트-오프 기술이 SOG(940) 증착 이전에 금속 컨택트 상에 금(945)을 증착하는 데에 사용될 수 있다.
도 9i를 참조하면, SOG(940) 에칭용 Ni 마스크(950)의 제조가 도시된다. Ni 마스크(950)는 크로스바 메모리 어레이의 탑 전극의 어레이를 제조하는것을 준비할때 SOG 표면(940)을 부분적으로 에칭하기 위해 사용된다. 일부 실시예에서, 희생 리프트-오프층이 SOG(940) 상에 증착되고, 리프트-오프층이 예를 들면 전자빔 리소그래피를 이용하여 패터닝되고, 예를 들면 Ni의 희생 마스킹 층(950)이 리프트-오프 층 위에 증착된다. 희생 리프트-오프 층은 그 위의 희생 마스킹층(950)의 일부와 함께 제거되고, SOG(940) 상에 증착 및 패터닝된 Ni를 남긴다. 패터닝된 Ni(952)(원하는 탑 전극 나노와이어의 네거티브 패턴을 가지는)가 그런다음 SOG(940)을 에칭하기 위한 마스크로서 사용된다.
도 9j는 SOG 에칭 단계를 도시하고, 도 9k는 에칭된 SOG 표면(940) 상에 Pd/Ag(955)를 증착하는 것을 도시한다. 일부 실시예에서, 2 단계의 리프트-오프가 Pd/Ag 나노와이어의 어레이 제조에 채용된다. 도 9l에 도시된 바와 같은 이러한 실시예에서, 희생 포토레지스트 층이 패터닝된 Ni(952) 상에 증착되고, 그런다음 포토리소그래픽하게 형성된다. 포토레지스트는 크로스바 영역 내부에서 완전히 제거되고, 크로스바 영역 외부에서 포토레지스트는 원하는 금속 나노와이어의 네거티브 패턴으로 패터닝된다. 예를 들면 Ag와 같은 필라멘트-형성 이온 공급 금속의 층이 증착된다. 추가로, 패시베이션 층이 금속층 상에 증착될 수 있다. 하나의 실시예에서, 팔라듐(Pd)이 Ag 나노와이어의 패시베이션을 위한 Ag 나노와이어에 대해 사용된다. 포토레지스트가 크로스바 영역에서 제거되기 때문에, Ag 층은 직접 상기 영역에서 희생 Ni 마스크와 접촉한다. 추가로, Ag 층은 SOG에서의 어퍼처(Ni 마스크에서의 어퍼처에 대응하는)를 통해 뻗어나가서 저항 메모리 셀이 형성될 위치에서 a-Si 층과 접촉한다.
일부 실시예에서, 탑 전극 나노와이어의 제조는 또한 포토레지스트 제거와 전역 Pd/Ag 리프트-오프의 단계를 포함한다. 따라서, 제 1 리프트-오프 프로세스에서, 희생 리프트-오프 층이 그 위의 금속과 패시베이션층의 일부와 함께 제거되고, 크로스바 영역에 증착된 금속과 패시베이션 층을 남기고 크로스바 영역의 외부에 Ag 층의 와이어를 형성한다. 이러한 단계들은 도 9m 및 9n에도시된다. Pd/Ag 리프트-오프 후에, 제 2 리프트-오프 프로세스에서, Ni가 그 위의 금속 및 패시베이션 층의 일부와 함께 크로스바 영역으로부터 제거되어, 크로스바 영역에서 탑 전극 나노와이어를 형성한다. 도 9n은 2개의 직교하는 나노와이어 세트를 도시한다. 제 2 세트와 대응하는 접촉 패드가 주된 도면에서 볼수 없지만, 피처들이 크로스바 어레이의 확대된 부분에 도시된다.
도 10의 (ⅰ) 및 (ⅱ)를 참조하면, 각각 크로스바 메모리 어레이(600)의 탑 뷰 및 단면도가 도시된다. 이는 제조된 메모리 어레이의 예시적인 실시예이고 한정으로서 간주되어서는 안된다는 것에 유의하라. 본 예시는 60nm 라인폭과 150nm 피치에 대응한다. 그러나, 메모리 어레이의 라인폭, 피치 및 기타 속성은 본 출원의 취지에서 벗어나지 않고서 변할 수 있다. 단면도는 a-Si(620) 구조가 p-Si 나노와이어(605)의 탑에 증착된 나노와이어의 형태인 경우를 도시한다. 다른 예시적인 실시예에서, a-Si 나노와이어(620)는 도 6b에 도시된 바와 같은 p-Si(605)와 Ag 나노와이어(610)의 교차점에서 나노스케일의 a-Si 필러에 의해 대체될 수 있다. 일부 실시예에서, Ag(610)와 같은 탑 금속이 도 10의 (ⅱ)에 도시된 바와 같이 Pd(1025)를 이용하여 패시베이션된다.
도 11a-11i를 참조하면, 상이한 제조 스테이지에서 크로스바 메모리 어레이를 형성하는 방법의 또다른 실시예가 도시 및 기술된다. 도 11a를 참조하면, 크로스바 메모리 어레이를 제조하는 것에 대한 사전처리 단계를 도시한 다이어그램이 도시된다. 일부 실시예에서, 사전처리는 기판(915)의 준비를 포함한다. 이러한 사전처리는 실질적으로 도 11a에 대해 언급된 바와 동일하다.
도 11b를 참조하면, p-Si 나노와이어와의 하나의 세트의 접촉 패드 및 접촉 패드로부터 옴 접촉까지의 트레이스가 p-Si 층(905) 상에 제조된다(Ag 나노와이어와의 접촉을 위한 다른 세트의 접촉 패드 및 트레이스의 제조는 프로세스에서 추후에 발생할 수 있다.). 일부 실시예에서, 접촉 패드와 트레이스는 니켈(Ni)과 팔라듐(Pd)의 조합 Ni/Pd을 포함한다. 접촉 패드의 제조는 크로스바 어레이의 제조를 위한 영역(925)의 형성을 가져온다.
도 11c를 참조하면, 크로스바 메모리 어레이의 제조시의 추가 단계가 도시된다. 본 단계는 예를 들면 비정질 실리콘(a-Si)과 같은 비결정질 실리콘의 하나 이상의 층(930)의 증착을 포함한다. 특히, a-Si의 층(930)은 p-Si층(905) 상에(이 지점에서 어레이가 될 영역에서 p-Si가 아직 패터닝되지 않음) 증착될 수 있다.
도 11d를 참조하면, 전자빔 리소그래피, Ni 증착 및 리프트-오프 기술 중 하나 이상이 아래에 놓인 a-Si 층(930)과 p-Si 층(905)을 패터닝하기 위한 마스크를 제공하도록 사용된다. 일부 실시예에서, 희생 리프트-오프층이 a-Si층(905) 상에 증착되고, 리프트-오프 층은 예를 들면, 전자빔 리소그래피를 이용하여 패터닝되고, 예를 들면 Ni의 희생 마스킹 층은 리프트-오프층 위에 증착된다. 희생 리프트-오프 층은 그 위의 희생 마스킹 층의 일부와 함께 제거되고, a-Si(930) 상에 예를 들면 Ni의 증착되고 패터닝된 마스크(935)를 남긴다.
도 11e를 참조하면, 패터닝된 Ni(a-Si 및 p-Si의 나노와이어의 원하는 어레이의 네거티브 패턴인)가 그런다음 예를 들면 a-Si 층(930)과 p-Si 층(905) 모두의 마스킹되지 않은 부분들을 제거하는 반응성 이온 에칭(RIE)와 같은 에칭 단계를 위한 마스크로서 사용된다.
도 11f를 참조하면, Ni는 a-Si/p-Si 에칭 후에 제거될 수 있다. Pd와 Si는 Ni 제거 프로세스에서 영향을 받지않는다. Ni는 a-Si 증착 및 a-Si/p-Si 에칭 단계동안 손상되기 때문에 Ni를 Ni/Pd로부터 제거하는 것은 옴 접촉 또는 접촉 패드의 접촉 특성을 개선시킨다. a-Si/p-Si 나노와이어에서 Ni를 제거하는 것은 a-Si/p-Si 나노와이어(938)의 어레이를 생성한다.
도 11g를 참조하면, 스핀-온-글라스(SOG)(940)를 증착하는 단계가 기술된다. SOG(940)는 스핀 코팅을 통해 액체형태로 증착될 수 있다. 따라서, SOG(940)는 병렬 나노와이어 사이의 갭을 채우고 덮는다. SOG(940)는 용매로서 기능하고 금속 컨택트와 반응하여 절연층을 형성할 수 있다. 이러한 절연층은 용이하게 제거되지 않아서, 접촉 패드 또는 옴 접촉을 열화시킨다. SOG(940)는 a-Si/p-Si 나노와이어 어레이(938) 상에 증착된다. 증착된 SOG(940)는 주어진 온도에서 주어진 시간동안 열 경화되거나 베이킹된다. 하나의 실시예에서, 증착된 SOG(940)는 진공에서 베이킹 또는 경화된다. 일부 실시예에서, SOG(940)는 주어진 온도에서 주어진 시간동안 프리-베이킹되고, 일부 좀 더 오랜 시간 동안 또다른 온도에서 베이킹된다. 예를 들면, SOG(940)는 105℃에서 10분 동안 프리-베이킹되고, 300℃에서 1시간 동안 베이킹된다. 일부 실시예에서, 베이킹은 질소가스의 제공시 완료된다. 하나의 실시예에서, SOG층(940)의 두께는 RIE 또는 화학기계적 평탄화(CMP)와 같은 전역 세선화 프로세스를 통해 제어된다.
도 11h는 SOG 층(940) 상에 제조된 Ag 나노와이어용 접촉 패드를 도시한다. 포토리소그래피와 리프트-오프 기술이 하나 이상의 금속 접촉 패드(950)를 증착하기 위해 사용될 수 있다. 일부 실시예에서, 접촉 패드(950)는 니크롬(NiCr)과 금(Au)의 조합을 포함한다. 하나의 실시예에서, Pd 접촉 패드와 함께 접촉 패드(950)를 제조하는 것은 크로스바 어레이의 제조를 위한 영역(925)을 분리한다.
도 11i는 크로스바 메모리 어레이의 탑 전극의 제조를 도시한다. 일부 실시예에서, 예를 들면, Ag와 같은 필라멘트 형성 이온 공급 금속의 층이 종래 리프트-오프 프로세스와 조합된 전자빔 리소그래피를 이용하여 패터닝된다. 보다 특히, 리프트-오프층이 SOG(940) 상에 증착되고, 전자빔 리소그래피를 이용하여 패터닝되고(Ag 나노와이어의 네거티브 패턴을 가지는), 이온 공급 금속이 리프트-오프층 상에 증착되고, 리프트-오프층이 제거되어 패터닝된 이온 공급 금속만 남도록 될 수 있다. 추가로, Ag 층은 탑 전극을 위한 기존 접촉 패드로 뻗어있다. 하나의 실시예에서, 팔라듐(Pd)이 Ag 나노와이어의 패시베이션을 위한 Ag 나노와이어에 대해 사용된다.
다수의 실시예들이 기술된다. 그럼에도 불구하고, 다양한 변형이 본 발명의 취지와 범위를 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들면, 기판 상의 층의 순서는 역이 될 수 있고, 금속 나노와이어가 바닥 전극을 형성하고 니켈(Ni) 또는 플래티늄(Pt) 또는 폴리-Si 나노와이어가 탑 전극을 형성할 수 있다. 따라서, 기타 실시예가 하기의 청구범위의 범위 내에 있다.

Claims (29)

  1. 제 1 재료로 된 나노와이어의 제 1 어레이;
    상기 제 1 어레이와 일정한 각도로 방향을 가지고 상기 제 1 어레이와 상이한 재료로 된 나노와이어의 제 2 어레이; 및
    복수의 비결정질 실리콘 나노구조로서, 상기 제 1 어레이 및 제 2 어레이의 각각의 교차점이 상기 제 1 재료로 된 나노와이어와 상기 제 2 재료로 된 나노와이어 사이에 배치된 비결정질 실리콘 구조 중 하나를 포함하여 저항 메모리 셀을 형성하는 복수의 비결정질 실리콘 나노구조;를 포함하는 것을 특징으로 하는 크로스바 메모리 어레이.
  2. 제 1 항에 있어서, 상기 제 1 재료는 은(Ag), 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 및 코발트(Co) 중 하나를 포함하는 것을 특징으로 하는 크로스바 메모리 어레이.
  3. 제 1 항에 있어서, 상기 제 2 재료는 니켈(Ni), 팔라듐(Pd) 및 액셉터 도핑된 실리콘 중 하나를 포함하는 것을 특징으로 하는 크로스바 메모리 어레이.
  4. 제 1 항에 있어서, 상기 복수의 비결정질 실리콘 나노구조 중 적어도 하나는 정확하게 하나의 교차점에서 제 1 어레이와 제 2 어레이 사이의 접점을 제공하는 나노스케일 필러인 것을 특징으로 하는 크로스바 메모리 어레이.
  5. 제 1 항에 있어서, 상기 복수의 비결정질 실리콘 나노구조 중 적어도 하나는 복수의 교차점에서 제 1 어레이와 제 2 어레이 사이의 접점을 제공하는 나노와이어인 것을 특징으로 하는 크로스바 메모리 어레이.
  6. 제 1 항에 있어서, 제 1 어레이에서의 나노와이어는 서로 병렬이고 상기 제 2 어레이에서의 나노와이어는 서로 병렬인 것을 특징으로 하는 크로스바 메모리 어레이.
  7. 제 6 항에 있어서, 상기 제 1의 병렬 어레이와 제 2의 병렬 어레이 사이의 각도는 90°와 실질적으로 동일한 것을 특징으로 하는 크로스바 메모리 어레이.
  8. 제 1 항에 있어서, 절연 재료가 적어도 부분적으로 상기 2개의 어레이를 분리시키는 것을 특징으로 하는 크로스바 메모리 어레이.
  9. 제 8 항에 있어서, 상기 절연 재료는 유전체 스핀-온-글라스(SOG)인 것을 특징으로 하는 크로스바 메모리 어레이.
  10. 제 1 항에 있어서, 상기 크로스바 메모리 어레이는 저항 랜덤 액세스 메모리(RRAM)로서 사용되는 것을 특징으로 하는 크로스바 메모리 어레이.
  11. 제 1 항에 있어서, 상기 크로스바 메모리 어레이는 판독 전용 메모리(ROM)로서 사용되는 것을 특징으로 하는 크로스바 메모리 어레이.
  12. 제 1 항에 있어서, 상기 복수의 비결정질 실리콘 나노구조의 각각은 전압의 진폭과 전압의 듀레이션, 저항 메모리 셀 전체에 인가되는 전압 중 적어도 하나에 기초하여 조정될 수 있는 가변 저항을 나타내는 것을 특징으로 하는 크로스바 메모리 어레이.
  13. 저항 메모리 디바이스의 어레이를 제조하는 방법으로서,
    기판 상에 제 1 재료로 된 병렬 나노와이어의 제 1 어레이를 형성하는 단계;
    병렬 나노와이어의 상기 제 1 어레이 상에 복수의 비결정질 실리콘 나노구조를 형성하는 단계; 및
    상기 제 1의 병렬 어레이와 일정한 각도로 방향을 가지고, 상기 제 1의 병렬 어레이와 상이한 제 2 재료로 된 병렬 나노와이어의 제 2 어레이를 상기 복수의 비결정질 실리콘 나노구조 상에 형성하여 상기 제 1 어레이와 상기 제 2 어레이의 각각의 교차점은 저항 메모리 셀을 형성하기 위해 상기 제 1 재료로 된 나노와이어와 상기 제 2 재료로 된 나노와이어의 사이에 배치된 비결정질 실리콘 나노구조 중 하나를 포함하도록 하는 단계;를 포함하는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  14. 저항 메모리 디바이스의 어레이를 제조하는 방법으로서,
    기판 상에 제 1 재료의 제 1 층을 증착하는 단계;
    상기 제 1 층 상에 비결정질 실리콘으로 된 제 2 층을 증착하는 단계;
    나노와이어의 제 1 어레이를 형성하기 위해 상기 제 1 층과 제 2 층의 일부를 제거하는 단계로서, 각각의 나노와이어는 상기 제 1 재료로 된 나노와이어 상에 비결정질 실리콘 나노와이어를 구비하는 단계;
    나노와이어의 상기 제 1 어레이 상에 절연 재료로 된 제 3 층을 증착하는 단계;
    비정질 실리콘 나노와이어를 노출시키기 위해 상기 제 3층을 부분적으로 제거하는 단계;
    상기 비정질 실리콘 나노와이어가 제 4층과 접촉하도록 제 2 재료로 된 제 4 층을 증착하는 단계;
    제 2 재료로 된 나노와이어의 제 2 어레이를 형성하기 위해 제 4층을 부분적으로 제거하는 단계로서, 상기 제 2 어레이는 상기 제 1 병렬 어레이와 일정한 각도로 방향을 가지고, 상기 제 1 어레이와 제 2 어레이의 각각의 교차점은 저항 메모리 디바이스를 형성하고, 상기 제 1 재료와 제 2 재료의 나노와이어가 상기 디바이스의 전극으로서 기능하는 단계;를 포함하는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  15. 제 14 항에 있어서, 상기 제 1 재료는 액셉터 도핑된 실리콘이고 상기 제 2 재료는 금속인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  16. 제 15 항에 있어서, 상기 액셉터는 붕소인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  17. 제 14 항에 있어서, 상기 제 1 재료는 금속이고 상기 제 2 재료는 액셉터 도핑된 실리콘인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  18. 제 17 항에 있어서, 상기 액셉터는 붕소인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  19. 제 14 항에 있어서, 상기 제 1 재료는 제 1 금속이고 상기 제 2 재료는 제 2 금속인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  20. 제 14 항에 있어서, 상기 기판은 실리콘인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  21. 제 14 항에 있어서, 상기 기판은 열 산화물 층으로 코팅되는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  22. 제 14 항에 있어서, 상기 제거 단계들은 반응성 이온 에칭(RIE)을 포함하는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  23. 제 14 항에 있어서, 상기 절연 재료는 스핀-온-글라스(SOG)인 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  24. 제 23 항에 있어서, 스핀 코팅과 열 경화를 통해 스핀-온-글라스를 증착하는 단계를 더 포함하는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  25. 제 14 항에 있어서, 전자빔 리소그래피, 화학기상증착(CVD), 및 리프트-오프 기술 중 적어도 하나를 더 포함하는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  26. 제 14 항에 있어서, 제 1 재료 및 제 2 재료 중 적어도 하나는 은(Ag), 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 및 코발트(Co) 중 하나를 포함하는 것을 특징으로 하는 저항 메모리 디바이스의 어레이를 제조하는 방법.
  27. 기판;
    기판 상의 n형 실리콘 제 2 전극;
    기판 상에 있고, 상기 제 2 전극과 적어도 부분적으로 수직방향으로 오버랩핑하는 제 1 전극;
    상기 제 1 전극과 상기 n형 실리콘 제 2 전극 사이에서 수직으로 적층되고 n형 실리콘 제 2 전극과 접촉하여 PN 다이오드를 형성하는 p형 실리콘 바디; 및
    상기 제 1 전극과 p형 실리콘 바디 사이에서 수직으로 적층된 비결정질 실리콘 나노구조;를 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  28. 제 27 항에 있어서, 상기 제 1 전극은 기판으로부터 상기 제 2 전극보다 더 이격된 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  29. 제 27 항에 있어서, 프로그래밍 펄스의 진폭 조정이 멀티 레벨 스토리지를 촉진하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014021833A1 (en) * 2012-07-31 2014-02-06 Hewlett-Packard Development Company, L.P. Non-volatile resistive memory cells

Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687402B2 (en) * 2008-10-08 2014-04-01 The Regents Of The University Of Michigan Silicon-based nanoscale resistive device with adjustable resistance
US8071972B2 (en) 2008-10-20 2011-12-06 The Regents Of The University Of Michigan Silicon based nanoscale crossbar memory
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9012307B2 (en) * 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
US8198144B2 (en) 2010-06-11 2012-06-12 Crossbar, Inc. Pillar structure for memory device and method
US8441835B2 (en) * 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
US8274812B2 (en) * 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
US8411485B2 (en) * 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8841196B1 (en) * 2010-09-29 2014-09-23 Crossbar, Inc. Selective deposition of silver for non-volatile memory device fabrication
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8404553B2 (en) 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8187945B2 (en) 2010-10-27 2012-05-29 Crossbar, Inc. Method for obtaining smooth, continuous silver film
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8258020B2 (en) 2010-11-04 2012-09-04 Crossbar Inc. Interconnects for stacked non-volatile memory device and method
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US8426306B1 (en) 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8320160B2 (en) 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
JP5439420B2 (ja) * 2011-03-22 2014-03-12 株式会社東芝 記憶装置
CN102259833B (zh) * 2011-05-24 2014-11-05 黄辉 一种基于纳米线交叉互联的纳米线器件制备方法
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
GB201111513D0 (en) 2011-07-05 2011-08-17 Ucl Business Plc Memory resistors
CN103828047A (zh) 2011-07-22 2014-05-28 科洛斯巴股份有限公司 用于非易失性存储器装置的p+硅锗材料的种子层及方法
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
JP5548170B2 (ja) 2011-08-09 2014-07-16 株式会社東芝 抵抗変化メモリおよびその製造方法
JP5537524B2 (ja) 2011-09-22 2014-07-02 株式会社東芝 抵抗変化メモリ
WO2013088240A1 (en) 2011-12-13 2013-06-20 Sony Corporation Memory device
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
US8946667B1 (en) 2012-04-13 2015-02-03 Crossbar, Inc. Barrier structure for a silver based RRAM and method
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US9070859B1 (en) 2012-05-25 2015-06-30 Crossbar, Inc. Low temperature deposition method for polycrystalline silicon material for a non-volatile memory device
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US8883603B1 (en) 2012-08-01 2014-11-11 Crossbar, Inc. Silver deposition method for a non-volatile memory device
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US8796102B1 (en) 2012-08-29 2014-08-05 Crossbar, Inc. Device structure for a RRAM and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US9093635B2 (en) 2013-03-14 2015-07-28 Crossbar, Inc. Controlling on-state current for two-terminal memory
US8860182B1 (en) 2013-03-22 2014-10-14 Kabushiki Kaisha Toshiba Resistance random access memory device
US9099645B2 (en) 2013-03-22 2015-08-04 Kabushiki Kaisha Toshiba Resistance random access memory device
US20160225823A1 (en) * 2013-09-16 2016-08-04 Hewlett Packard Enterprise Development Lp Switching resistance memory devices with interfacial channels
TW201532327A (zh) * 2013-11-19 2015-08-16 Univ Rice William M 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9831424B2 (en) 2014-07-25 2017-11-28 William Marsh Rice University Nanoporous metal-oxide memory
KR102209689B1 (ko) * 2015-09-10 2021-01-28 삼성전자주식회사 음향 모델 생성 장치 및 방법, 음성 인식 장치 및 방법
KR102395778B1 (ko) 2015-09-10 2022-05-09 삼성전자주식회사 나노구조체 형성방법과 이를 적용한 반도체소자의 제조방법 및 나노구조체를 포함하는 반도체소자
WO2017105460A1 (en) * 2015-12-17 2017-06-22 Hewlett Packard Enterprise Development Lp Improved computational accuracy in a crossbar array
CN108780842A (zh) * 2016-03-23 2018-11-09 于利奇研究中心有限公司 用于制造存储器的方法、存储器以及该存储器的应用
FR3050739B1 (fr) * 2016-05-02 2018-06-01 Stmicroelectronics (Rousset) Sas Procede de fabrication de cellules-memoires resistives
WO2018222680A1 (en) * 2017-05-30 2018-12-06 Applied Materials, Inc. Selective deposition and etching of metal pillars using aacvd and an electrical bias
US10541268B2 (en) 2017-12-28 2020-01-21 Spin Memory, Inc. Three-dimensional magnetic memory devices
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10192788B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices with stacked gates
US10497415B2 (en) 2018-01-08 2019-12-03 Spin Memory, Inc. Dual gate memory devices
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10770510B2 (en) 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10192789B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
US10192787B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating contacts for cylindrical devices
US10192984B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Dual threshold voltage devices with stacked gates
US10686014B2 (en) 2018-06-26 2020-06-16 International Business Machines Corporation Semiconductor memory device having a vertical active region
US10396126B1 (en) 2018-07-24 2019-08-27 International Business Machines Corporation Resistive memory device with electrical gate control
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US10748608B2 (en) * 2018-10-12 2020-08-18 At&T Intellectual Property I, L.P. Memristive device and method based on ion migration over one or more nanowires
US11164627B2 (en) * 2019-01-25 2021-11-02 Micron Technology, Inc. Polarity-written cell architectures for a memory device
CN109950393B (zh) * 2019-03-14 2021-09-10 南京大学 一种可堆叠大面积制备的纳米线交叉点阵列阻变存储器件结构的制备方法
US11037986B2 (en) 2019-06-19 2021-06-15 International Business Machines Corporation Stacked resistive memory with individual switch control
US20230114966A1 (en) * 2020-01-28 2023-04-13 Micron Technology, Inc. Analog storage using memory device

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3428892A (en) * 1965-09-20 1969-02-18 James E Meinhard Electronic olfactory detector having organic semiconductor barrier layer structure
US3740620A (en) 1971-06-22 1973-06-19 Ibm Storage system having heterojunction-homojunction devices
JPS56134757A (en) 1980-03-26 1981-10-21 Nec Corp Complementary type mos semiconductor device and its manufacture
EP0072221B1 (en) * 1981-08-07 1987-11-11 The British Petroleum Company p.l.c. Non-volatile electrically programmable memory device
US4569121A (en) 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer
GB8910854D0 (en) 1989-05-11 1989-06-28 British Petroleum Co Plc Semiconductor device
JP3050402B2 (ja) * 1989-09-06 2000-06-12 ユニヴァースティ オブ ミシガン メガボルト光子および診断用ｘ線のリアルタイム画像処理および線量測定用多素子アモルファスシリコン検出器アレイ
US5262649A (en) * 1989-09-06 1993-11-16 The Regents Of The University Of Michigan Thin-film, flat panel, pixelated detector array for real-time digital imaging and dosimetry of ionizing radiation
US5181096A (en) 1990-04-12 1993-01-19 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayer
JPH0770731B2 (ja) 1990-11-22 1995-07-31 松下電器産業株式会社 電気可塑性素子
US5335219A (en) 1991-01-18 1994-08-02 Ovshinsky Stanford R Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
JPH05343316A (ja) 1991-09-30 1993-12-24 Nec Corp 半導体装置の製造方法
GB9122362D0 (en) 1991-10-22 1991-12-04 British Telecomm Resistive memory element
US5278085A (en) 1992-08-11 1994-01-11 Micron Semiconductor, Inc. Single mask process for forming both n-type and p-type gates in a polycrystalline silicon layer during the formation of a semiconductor device
US5538564A (en) 1994-03-18 1996-07-23 Regents Of The University Of California Three dimensional amorphous silicon/microcrystalline silicon solar cells
US5457649A (en) 1994-08-26 1995-10-10 Microchip Technology, Inc. Semiconductor memory device and write-once, read-only semiconductor memory array using amorphous-silicon and method therefor
GB9426008D0 (en) * 1994-12-22 1995-02-22 Philips Electronics Uk Ltd Programmed semiconductor memory devices and methods of fabricating such
JPH08255843A (ja) * 1995-03-15 1996-10-01 Sony Corp 半導体ｒｏｍ装置及びそのデータ書き込み方法
DE69606478T2 (de) 1995-03-28 2000-09-07 Koninkl Philips Electronics Nv Verfahren zur herstellung eines halbleiterbauteils mit bicmos schaltkreis
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
JP4148995B2 (ja) 1996-06-05 2008-09-10 エヌエックスピー ビー ヴィ 書き込み可能な不揮発性メモリデバイス及びこのデバイスの製造方法
US6015997A (en) 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US6133075A (en) 1997-04-25 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
GB9722149D0 (en) 1997-10-22 1997-12-17 Philips Electronics Nv Semiconductior memory devices
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6128214A (en) * 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6436765B1 (en) 2001-02-09 2002-08-20 United Microelectronics Corp. Method of fabricating a trenched flash memory cell
US6858481B2 (en) 2001-08-13 2005-02-22 Advanced Micro Devices, Inc. Memory device with active and passive layers
US6838720B2 (en) 2001-08-13 2005-01-04 Advanced Micro Devices, Inc. Memory device with active passive layers
EP1434232B1 (en) 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
US6806526B2 (en) 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
US6768157B2 (en) 2001-08-13 2004-07-27 Advanced Micro Devices, Inc. Memory device
US8203154B2 (en) 2001-10-16 2012-06-19 Alliance For Sustainable Energy, Llc Stacked switchable element and diode combination with a low breakdown switchable element
WO2003034498A1 (en) 2001-10-16 2003-04-24 Midwest Research Institute Stacked switchable element and diode combination
US7067850B2 (en) 2001-10-16 2006-06-27 Midwest Research Institute Stacked switchable element and diode combination
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US20040026682A1 (en) 2002-06-17 2004-02-12 Hai Jiang Nano-dot memory and fabricating same
EP1758126A3 (en) * 2002-07-25 2007-03-14 California Institute Of Technology Nanoscale selection circuit
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US6946719B2 (en) 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US7339818B2 (en) 2004-06-04 2008-03-04 Micron Technology, Inc. Spintronic devices with integrated transistors
US7084691B2 (en) 2004-07-21 2006-08-01 Sharp Laboratories Of America, Inc. Mono-polarity switchable PCMO resistor trimmer
US7289353B2 (en) 2004-08-17 2007-10-30 Spansion, Llc Systems and methods for adjusting programming thresholds of polymer memory cells
US7122853B1 (en) 2004-08-17 2006-10-17 Fasl, Inc. Method to improve yield and simplify operation of polymer memory cells
US7221599B1 (en) 2004-11-01 2007-05-22 Spansion, Llc Polymer memory cell operation
US7340356B2 (en) * 2004-12-13 2008-03-04 Hewlett-Packard Development Company, L.P. Method and system for reading the resistance state of junctions in crossbar memory
US7307268B2 (en) 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
US7671398B2 (en) * 2005-02-23 2010-03-02 Tran Bao Q Nano memory, light, energy, antenna and strand-based systems and methods
US7786467B2 (en) * 2005-04-25 2010-08-31 Hewlett-Packard Development Company, L.P. Three-dimensional nanoscale crossbars
JP4552745B2 (ja) * 2005-05-10 2010-09-29 ソニー株式会社 記憶素子及びその製造方法
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US20070015348A1 (en) 2005-07-18 2007-01-18 Sharp Laboratories Of America, Inc. Crosspoint resistor memory device with back-to-back Schottky diodes
KR100630437B1 (ko) * 2005-08-31 2006-10-02 삼성전자주식회사 비휘발성 유기물 저항 메모리 장치 및 그 제조 방법
US7489583B2 (en) * 2005-09-06 2009-02-10 Hewlett-Packard Development Company, L.P. Constant-weight-code-based addressing of nanoscale and mixed microscale/nanoscale arrays
US7530032B2 (en) * 2005-10-28 2009-05-05 Hewlett-Packard Development Company, L.P. Nanowire crossbar implementations of logic gates using configurable, tunneling resistor junctions
US7187577B1 (en) 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
JP4203506B2 (ja) 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
JP2007281208A (ja) 2006-04-07 2007-10-25 Matsushita Electric Ind Co Ltd 多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置
JP4297136B2 (ja) 2006-06-07 2009-07-15 ソニー株式会社 記憶装置
JP4560025B2 (ja) 2006-09-29 2010-10-13 株式会社東芝 磁気ランダムアクセスメモリ及びその製造方法
US8766224B2 (en) * 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
US7778061B2 (en) * 2006-10-16 2010-08-17 Hewlett-Packard Development Company, L.P. Crossbar-memory systems and methods for writing to and reading from crossbar memory junctions of crossbar-memory systems
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
CN101553925B (zh) * 2006-11-15 2013-08-14 桑迪士克3D公司 邻近于硅化物而结晶的与介电反熔丝串联的p-i-n二极管及其形成方法
JP2008160031A (ja) 2006-12-26 2008-07-10 Sony Corp 記憶素子及びメモリ
JP4202411B2 (ja) 2006-12-28 2008-12-24 パナソニック株式会社 抵抗変化型素子および抵抗変化型記憶装置
US7829050B2 (en) * 2007-02-13 2010-11-09 Hewlett-Packard Development Company, L.P. Methods of forming single-crystal metal-silicide nanowires and resulting nanowire structures
WO2008107941A1 (ja) 2007-03-01 2008-09-12 Fujitsu Limited 半導体装置及びその製造方法
US7763978B2 (en) * 2007-03-28 2010-07-27 Hewlett-Packard Development Company, L.P. Three-dimensional crossbar array systems and methods for writing information to and reading information stored in three-dimensional crossbar array junctions
US7846785B2 (en) * 2007-06-29 2010-12-07 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US20090090337A1 (en) * 2007-10-05 2009-04-09 Aisan Kogyo Kabushiki Kaisha Engine blow-by gas returning apparatus
KR100885434B1 (ko) 2007-10-12 2009-02-24 연세대학교 산학협력단 저항변화 메모리 소자 및 그 제조방법
US7786464B2 (en) 2007-11-20 2010-08-31 Infineon Technologies Ag Integrated circuit having dielectric layer including nanocrystals
US7897953B2 (en) 2008-01-16 2011-03-01 Micron Technology, Inc. Multi-level programmable PCRAM memory
US8687402B2 (en) * 2008-10-08 2014-04-01 The Regents Of The University Of Michigan Silicon-based nanoscale resistive device with adjustable resistance
US8071972B2 (en) 2008-10-20 2011-12-06 The Regents Of The University Of Michigan Silicon based nanoscale crossbar memory
US8446752B2 (en) * 2008-10-30 2013-05-21 Seagate Technology Llc Programmable metallization cell switch and memory units containing the same
US8067815B2 (en) 2008-12-11 2011-11-29 Macronix International Co., Lt.d. Aluminum copper oxide based memory devices and methods for manufacture
US8592791B2 (en) * 2009-07-31 2013-11-26 William Marsh Rice University Electronic devices containing switchably conductive silicon oxides as a switching element and methods for production and use thereof
US8045364B2 (en) 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8767441B2 (en) 2010-11-04 2014-07-01 Crossbar, Inc. Switching device having a non-linear element

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014021833A1 (en) * 2012-07-31 2014-02-06 Hewlett-Packard Development Company, L.P. Non-volatile resistive memory cells
US10008666B2 (en) 2012-07-31 2018-06-26 Hewlett Packard Enterprise Development Lp Non-volatile resistive memory cells

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