JP2012506621A - シリコン系ナノスケールクロスバーメモリ - Google Patents

Abstract

本願はクロスバーメモリアレイを記載する。メモリアレイは、第１の材料からなる並列ナノワイヤの第１のアレイ、および第２の材料からなる並列ナノワイヤの第２のアレイを含む。第１のアレイおよび第２のアレイは互いにある角度で方向付けられる。アレイは、さらに、第１の材料からなるナノワイヤと第２の材料からなるナノワイヤとの間において２つのアレイの各交差部に配置される非結晶質シリコンからなる複数のナノ構造を含む。ナノ構造は第１の材料からなるナノワイヤおよび第２の材料からなるナノワイヤとともに抵抗メモリセルを形成する。

Description

本発明は固体状の抵抗素子に関し、これは記憶貯蔵に使用されるものである。

背景
最近では、抵抗ランダムアクセスメモリ（ＲＲＡＭ）が、超高密度の不揮発情報記憶のための潜在的候補として顕著な興味を引起している。典型的なＲＲＡＭ装置は、一対の電極間に挟まれた絶縁層からなっており、電気的パルス誘起によるヒステリシス抵抗スイッチング効果を示す。

抵抗スイッチングは、ジュール加熱と、二元酸化物（例えば、ＮｉＯやＴｉＯ_２）中の電気化学プロセスまたは酸化物、カルコゲニドおよびポリマを含むイオン性導体に関する酸化還元プロセスとによる絶縁体内の導電性フィラメントの形成によって説明されてきた。抵抗スイッチングは、ＴｉＯ_２膜および非晶質シリコン（ａ−Ｓｉ）膜中のイオンの電界アシスト拡散によっても説明されてきた。

ａ−Ｓｉ構造の場合、シリコン内への金属イオンの電圧誘起拡散は、ａ−Ｓｉ構造の抵抗を減ずる導電性フィラメントを形成させる。これらのフィラメントはバイアス電圧の除去後にも残って素子の不揮発性を与え、それらは逆極性の印加電圧の駆動力下において金属電極へのイオンの逆拡散によって除去され得る。

２つの金属電極間に挟まれたａ−Ｓｉ構造によって形成された抵抗素子は、その制御可能な抵抗特性を示すとして知られてきた。しかし、そのような素子は典型的にはミクロンサイズのフィラメントを有し、サブ１００ナノメータ範囲へスケールダウンされることが阻害されている。また、そのような素子は高い形成電圧を必要とし、これは素子のダメージを生じて製造歩留まりを限定させる。

概要
１つの局面では、クロスバーメモリアレイは、第１の材料からなる並列ナノワイヤの第１のアレイ、および第２の材料からなる並列ナノワイヤの第２のアレイを含む。第１のアレイおよび第２のアレイは互いにある角度で方向付けられる。アレイは、さらに、非結晶質シリコンからなる複数のナノ構造を含み、ナノ構造が、第１の材料からなるナノワイヤと第２の材料からなるナノワイヤとの間において、２つのアレイの各交差部に配置される。ナノ構造は、第１の材料からなるナノワイヤおよび第２の材料からなるナノワイヤとともに、抵抗メモリセルを形成する。

別の局面では、抵抗メモリ素子のアレイを形成する方法は、基板上に第１の材料からなる並列ナノワイヤの第１のアレイを形成するステップを含む。複数の非結晶質シリコンナノ構造が、並列ナノワイヤの第１のアレイ上に形成される。この方法は、さらに、複数の非結晶質シリコンナノ構造上に第２の材料からなる並列ナノワイヤの第２のアレイを形成するステップを含む。第１のアレイと第２のアレイとの各交差部が、抵抗メモリセルを形成するよう、第１の材料からなるナノワイヤと第２の材料からなるナノワイヤとの間に配置される非結晶質シリコンナノ構造のうちの１つを含むように、第２のアレイは第１のアレイとある角度で方向付けられる。

さらに別の局面では、不揮発性の固体の抵抗素子が提示される。この素子は、基板、第１の電極、および基板上のｎ型シリコンの第２の電極を含む。ｐ型シリコン体は、第１の電極とｎ型シリコン電極との間に、かつｎ型シリコンの第２の電極に接して、垂直に積重ねられ、ＰＮダイオードを形成する。この素子は、さらに、第１の電極とｐ型シリコン体との間に垂直に積重ねられる非結晶質シリコンナノ構造を含む。

クロスバーメモリの実現例は、次の特徴の１つ以上を含むことができる。クロスバーメモリアレイの第１の材料は、次の金属のうちの１つから選択されてもよい：銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）およびコバルト（Ｃｏ）。複数の非結晶質シリコンナノ構造の少なくとも１つは、第１のアレイと第２のアレイとの間においてちょうど１つの交差部でコンタクトを提供するナノスケールピラーであってもよい。複数の非結晶質シリコンナノ構造の少なくとも１つは、第１のアレイと第２のアレイとの間で複数の交差部においてコンタクトを提供するナノワイヤであってもよい。第１の並列アレイと第２の並列アレイとの間の角度は、直角と実質的に等しくてもよい。スピンオングラス（ＳＯＧ）のような絶縁体または誘電材料によって、２つのアレイを少なくとも部分的に分離してもよい。クロスバーメモリアレイは、抵抗ランダムアクセスメモリ（ＲＲＡＭ）または読取専用メモリ（ＲＯＭ）のいずれかとして用いられてもよい。複数の非結晶質シリコンナノ構造の各々は、抵抗メモリセルの両端に印加される電圧または電流の振幅および／または持続時間に基いて調整することができる可変抵抗を示してもよい。

抵抗メモリ素子のアレイを形成する方法の実現例は、次の特徴の１つ以上を含んでもよい。第１の材料および第２の材料は、それぞれ、受容体でドープされたシリコンおよび金属であってもよい。第１の材料は金属であってもよく、第２の材料は受容体でドープされたシリコンであってもよい。第１の材料および第２の材料の両方は、互いと異なる金属であってもよい。受容体でドープされたシリコンにおいて用いられる受容体はホウ素であってもよい。除去するステップは反応性イオンエッチング（ＲＩＥ）を含んでもよい。絶縁体はスピンオングラス（ＳＯＧ）であってもよく、スピンコートおよび熱硬化法によって堆積してもよい。この方法は、電子ビームリソグラフィ、化学蒸気分解（ＣＶＤ）およびリフトオフのような１つ以上の微細加工技術の使用を含んでもよい。

潜在的な利点は以下を含むことができる。ここに記載されるクロスバーメモリアレイは、歩留まり、速度、耐久性および記憶保持の点で優れたスイッチング特性を示すことができ、超高密度の不揮発性情報記憶のための媒体として用いることができる。ａ−Ｓｉに基づくメモリアレイの、確率に基づくバイアスおよび時間依存型スイッチング特性は、生物学的に鼓舞されるシステムの人工知能およびシミュレーションのような新しい適用例でのクロスバーメモリアレイの適用を容易にすることができる。

１つ以上の実施例の詳細を、添付の図面と以下の記載において述べる。他の特徴、目的および利点は、記載と図面、および特許請求の範囲から明らかとなる。

単一セルａ−Ｓｉ抵抗素子の一実施例の模式図である。 図１（ａ）に示されているような素子の部分的に構築されたａ−Ｓｉ構造の上面のＳＥＭ像である。 図１（ａ）に示されているような典型的なａ−Ｓｉ構造の抵抗スイッチング特性を示すグラフである。 図１（ａ）に示されているようなａ−Ｓｉ素子に関するプログラミング応答を示す波形である。 図１（ａ）に示されているようなａ−Ｓｉ素子の耐久性試験の結果を示す波形である。 或るバイアス電圧に関する典型的なａ−Ｓｉ素子のスイッチング応答の棒グラフである。 異なるバイアス電圧に関する典型的なａ−Ｓｉ素子のスイッチング応答の棒グラフである。 異なるバイアス電圧に関する典型的なａ−Ｓｉ素子のスイッチング応答の棒グラフである。 図１（ａ）に示されているようなａ−Ｓｉ素子の異なる導電性状態における金属イオンの拡散を示す３部模式図である。 図１（ａ）に示されているようなａ−Ｓｉ素子に関するスイッチング時間とバイアス電圧との関係を示すグラフである。 直列接続される異なる制御抵抗または他の手段によって与えられる異なるプログラミング電流を用いて典型的なａ−Ｓｉ素子をプログラミングした結果を示すグラフである。 プログラムされたａ−Ｓｉ素子の最終的抵抗とその素子をプログラムするために選択されて使用された制御抵抗との相関関係を示すグラフである。 直列接続される制御抵抗なしに所与のバイアス電圧を典型的なａ−Ｓｉ素子に印加する場合に、個別単一の抵抗スイッチング事象の確率を時間に対して示すグラフである。 直列接続される制御抵抗なしに所与のバイアス電圧を典型的なａ−Ｓｉ素子に印加する場合に、少なくとも１つの抵抗スイッチング事象を有する確率を時間に対して示すグラフである。 直列接続される制御抵抗を用いる場合に、典型的なａ−Ｓｉ素子に関して、個別単一の抵抗スイッチング事象の確率を時間に対して示すグラフである。 図１（ａ）に示されているようなａ−Ｓｉ素子へバイアス電圧が印加されない場合に、オンからオフへの抵抗遷移に関する待ち時間のプロットである。 温度に対する、オンからオフへの抵抗遷移に関する待ち時間のグラフである。 単一のセルに複数ビットを格納するための回路を示す概略図である。 単一のセルに複数ビットを格納するための回路を示す概略図である。 クロスバーメモリアレイの実施例の概略図である。 クロスバーメモリアレイの実施例の概略図である。 １６ｘ１６アレイの上面図の走査型電子顕微鏡（ＳＥＭ）画像である。 ｐ−Ｓｉナノワイヤのアレイを示す。 ＡＳＣＩＩコードにおいて「ＣｒｏｓｓＢａｒ（クロスバー）」という語に対応する８ｘ８アレイに保存されるデータを表す。 図９（ａ）〜図９（ｎ）は、クロスバーメモリアレイを形成する方法の実施例の異なるステップを示す。 クロスバーメモリアレイの上面図および概略断面図を示す。 図１１（ａ）〜図１１（ｉ）は、クロスバーメモリアレイを形成する方法の別の実施例の異なるステップを示す。

詳細な記載
この発明の実施例を、以下に、添付の図面を参照して記載する。同様の参照符号は、同様の要素を示す。

図１（ａ）は、不揮発固体抵抗素子１００を描いており、それは適切な制御回路を用いて種々の値に選択的に設定されかつリセットされ得る抵抗を示すナノスケールａ−Ｓｉ構造１０１を含んでいる。一度設定されれば、その抵抗値は、それを変化させることなくその抵抗を判定するに十分な大きさの小さな電圧を用いて読まれ得る。図解されている実施例は抵抗要素としてａ−Ｓｉを用いているが、非晶質ポリシリコン（小さな結晶質シリコン粒を含む非晶質相である、ナノ結晶シリコンと呼ばれることもある）のような他の非結晶質シリコン（ｎｃ−Ｓｉ）構造も使用され得ることが理解されよう。すなわち、ここで用いられかつ特許請求の範囲で用いられているように、非結晶質シリコン（ｎｃ−Ｓｉ）は、制御可能な抵抗を示す非晶質シリコン（ａ−Ｓｉ）、非晶質ポリシリコン（ポリＳｉ）、またはそれら２つの組合せを意味する。また、ここにおける議論の多くはミクロン範囲の１以上の次元を有するようなより大きなスケールのａ−Ｓｉ構造にも当てはまるが、図示された実施例は、小さなスケールに特有の或る特性を示すａ−Ｓｉナノ構造１０１である。ここで用いられているようなナノ構造の用語は、ナノスケール範囲にある少なくとも２つの次元を有する構造を言及しており、例えば、０．１から１００ナノメータの一般的範囲内における直径または複数の断面次元を有する構造である。これは、全ての空間三次元がナノスケールにある構造を含み、例えば、ナノスケール直径と同程度の長さを有する円柱状のナノコラムまたはナノピラーである。ナノ構造は当業者に知られている種々のナノスケール構造を含み得て、例えば、ナノチューブ、ナノワイヤ、ナノロッド、ナノコラム、ナノピラー、ナノ粒子、およびナノファイバーである。１つのそのような構造１０１が図１（ａ）および図１（ｂ）に描かれた実施例であり、それは１００ｎｍ未満（例えば、図示されている特定の例では６０ｎｍ）の直径の円形断面であり得るプラグまたはピラー構造である。そのピラー高さまたは長さは配置に依存し、ナノスケール（例えば、図示されている例では３０ｎｍ）またはそれ以上であり得る。

図１（ａ）と図１（ｂ）のａ−Ｓｉ構造は、絶縁誘電体に埋め込まれている。この絶縁誘電体は種々の材料で造られかつ異なる方法で構築され得るが、図示ではスピンオングラス（ＳＯＧ）層１３５であって、これは最初にａ−Ｓｉ構造１０１の周りに流されてから固化される。全ての絶縁誘電体が、公知のプロセスによって構築され得る。全体的抵抗素子は、熱二酸化物層１１５で覆われたシリコン基板層を用いて構築されている。ａ−Ｓｉピラー１０１の下にあるのはボロンドープされたまたは他のｐ型のポリシリコン電極１３０であり、これはａ−Ｓｉピラー１０１の下端面に接するとともに被さる金属電極１２５を受けるようにａ−Ｓｉピラー１０１から横方向に伸びている。この電極は任意の適切な金属で造られ得て、例えばパラジュウムまたは白金のような白金族金属を含み得る。ポリシリコン（ｐ−Ｓｉ）電極１３０に対向してａ−Ｓｉピラー１０１の上面（端面）上にあるのは銀（Ａｇ）金属電極１０５であり、これはフィラメント形成イオン源として働く。図示されている実施例では銀が用いられるが、この電極１０５（他の金属電極も）は種々の他の適切な金属、例えば金（Ａｕ）、ニッケル（Ｎｉ）、アルミ（Ａｌ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）、コバルト（Ｃｏ）などから形成され得ることが理解されよう。フィラメント形成イオンを供給し得る他の適切な金属も使用され得る。

図１（ａ）のａ−Ｓｉ素子を作製するために、２００ｎｍ厚さの熱二酸化物層１１５を備えた最高級シリコン基板１２０上に、Ｂドープｐ−Ｓｉ底部電極層がＬＰＣＶＤ（低圧化学気相堆積）によって堆積され得る。非晶質シリコン層はＢドープｐ−Ｓｉ上に堆積された３０ｎｍ厚さの層であり得て、その後の２つのＲＩＥ（反応性イオンエッチング）ステップによってａ−Ｓｉピラー１０１とｐ−Ｓｉ底部電極１３０の構造が規定される。その後、スピンオングラス（ＳＯＧ）１３５が、３０００ＲＰＭの速度でサンプル上にスピンコートされて、３２０℃において１時間で硬化され得る。この絶縁性ＳＯＧ層１３５は、２つの対向する電極の電気的分離を提供するとともに、ａ−Ｓｉピラー１０１のための機械的サポートをも提供する。このように形成された後に、ＳＯＧ層１３５は、平坦な平面を生じてａ−Ｓｉピラー１０１の表面を露出するように、部分的にエッチングされ得る。その後、ａ−Ｓｉピラーの露出された端面上に、Ａｇ電極１０５がリフトオフ法を用いるパターニングによって形成され得る。その後、底部ｐ−Ｓｉ層１３０にオーミックコンタクトを与えるように、第２金属（白金）電極が付与され得る。白金電極１２５はｐ−Ｓｉ電極１３０を介する抵抗の最小化を助けるようにａ−Ｓｉピラー１０１の近くに配置され、この距離は好ましくは１００ｎｍ以下である。パターン設計は、ＳＯＧ１３５を介する直接的漏れ電流を小さく維持するために、頂部と底部の電極間の重なりを最小化するように選択され得る。この製造手続きに対する種々の変更がなされ得て、図１（ａ）の構造またはその素子の抵抗調整性を許容する他の適切なｎｃ−Ｓｉ構造の達成のために他の製造アプローチも用いられ得ることが当業者に理解されよう。米国特許出願公開第２００９／００１４７０７Ａ１号は、図１（ａ）および図１（ｂ）に示されたａ−Ｓｉ素子のような不揮発固体抵抗スイッチング素子の特性、使用、および動作に関する付加的な情報を与えている。それはａ−Ｓｉ素子の代替的実施例の構成に関する情報をも提供しており、それらの少なくとも或るものは図１（ａ）および図１（ｂ）に示されたａ−Ｓｉ素子の構築に適用可能である。不揮発固体抵抗スイッチング素子の製造、構成、および使用に関して米国特許出願公開第２００９／００１４７０７Ａ１号に開示されて含まれている情報は、ここに引用により援用される。

図１（ａ）に示されているような単一のａ−Ｓｉ素子１００は、独立に制御される頂部と底部の電極ペアとともに独立型の設定可能な相互接続またはメモリビットとして使用され得る。底部コンタクトとして化学気相堆積（ＣＶＤ）で堆積されたポリシリコンの使用は、種々の基板上の素子作製を可能にし、多層化された３次元構造の集積の潜在性を含んでいる。連続的なａ−Ｓｉ膜に比べて、図示されているａ−Ｓｉプラグ構造は、活性ａ−Ｓｉ領域とフィラメント領域が物理的に明瞭に規定されることを確実にする助けとなる。また、この素子の構成はＣＭＯＳ技術に完全に適合可能であり、神経形態学的ネットワークのような論理回路中の高密度不揮発メモリまたは設定可能な相互接続として現存のシステム中に容易に組入れられ得る。

図１（ｃ）は図１（ａ）に示されているような典型的なａ−Ｓｉピラー１０１の抵抗スイチング特性を示しており、例として、約６０ｎｍの直径と３０ｎｍの厚さを有する素子に関するものである。それは対数目盛によるこのスイッチング特性の挿入グラフ１４０を含んでおり、これはターンオン過程中にステップ状遷移を示している。これらのナノスケールａ−Ｓｉスイッチのために高電圧の生成は必要ではなく、作製後の素子は正の書込みと負の消去の電圧パルスを印加することによって低抵抗のオン状態と高抵抗のオフ状態の間で繰返して切替えられ得る。ある実現例では、小さなバイアスで測定されたオン／オフ抵抗比は、１０^７ほどに高くなり得る。前述のようにして作製されたａ−Ｓｉ素子の試験は、メモリ素子として、そのａ−Ｓｉスイッチが歩留まり（例えば、６０ｎｍ径のａ−Ｓｉピラーの素子に関して＞９５％）、速度、耐久性、および記憶保持力において優れた性能基準を示していることを示した。図１（ｄ）は、典型的な素子における５０ｎｓの書込み／消去のパルス幅での書込み−読出し−消去−読出しの代表的なパルスシーケンスと出力応答を示している。素子の耐久性試験の結果は図１（ｅ）に示されている。オン電流＜２０μＡでの典型的な素子は、１０^５より大きなプログラミングサイクルに対して劣化なしに耐えることが予想される。この限界を超えればオフ状態の導電性が増大し始め、それによって減少されたオン／オフ抵抗比の結果となる。

ａ−Ｓｉ構造１０１におけるスイッチングは、プログラミング電圧の印加によるナノスケールＡｇフィラメントの生成と回復によって説明することができ、図２（ｄ）において模式的に示されている。マイクロスケールの金属／ａ−Ｓｉ／金属構造についての以前の実験的および理論的検討では、フィラメントはａ−Ｓｉ層内の欠陥位置にトラップされた一連のＡｇ粒子２１０の形にあると示唆されていた。オン状態における導電機構はＡｇチェインを介する電子トンネリングであり、そして素子抵抗は最後のＡｇ粒子２１０と底部電極との間のトンネリング抵抗によって支配される。図１（ｃ）に示されているように、この挙動はオフ−オン遷移中の対数目盛による電流のステップ状の増大と整合している。なぜならば、Ａｇフィラメントは、付加的なＡｇ粒子２１０が新たなトラップ位置に飛び移るときに、ステップバイステップ様式で成長するからである。

ＣＭＯＳ適合作製プロセスによって提供される微細制御に伴うａ−Ｓｉピラー構造１０１中の明瞭に規定された活性スイッチング領域は、その抵抗スイッチング素子によって提供される特有の特性を調査する詳細な検討を可能にする。フィラメント形成モデルの１つの直接的結論は、スイッチング速度がバイアス依存であろうということである。なぜならば、電子トンネリングと異なって、Ａｇ粒子２１０の飛び移りは熱活性プロセスであり、その速度はバイアス依存活性化エネルギＥａ’（Ｖ）によって決定されるからであり、

ここでｋ_Ｂはボルツマン係数、Ｔは絶対温度、τは特性滞留時間、そしてνは試行頻度である。図２（ｄ）に示されているように、活性化エネルギはバイアス電圧の印加によって下げることができ、バイアス依存の待ち時間とスイッチング速度の結果となる。

この効果は、バイアス電圧の関数としての第１遷移（すなわち、図１（ｃ）中の第１電流ステップ）に関する待ち時間の検討を通して立証された。その待ち時間は、オフ状態の素子に所与の電圧大きさの正方形パルスを印加して、電流における最初のシャープな増大までの経過時間ｔを測定することによって測定された。その後に素子が負の電圧パルスで消去されて、測定が繰返された。図２（ａ）から図２（ｃ）は、同じ素子において２．６Ｖ、３．２Ｖおよび３．６Ｖのバイアス電圧での第１遷移に関する待ち時間の棒グラフを示している。スイッチング過程の統計的性質のために、待ち時間はポアソン分布にしたがうはずであり、スイッチングが時間ｔのΔｔ内に起る確率は次式で与えられる。

図２（ａ）から図２（ｃ）における棒グラフは唯一のフィッティングパラメータとしてτ（Ｔａｕと表示）を用いて式２にフィットされ得て、それによって１５．３ｍｓ、１．２ｍｓおよび０．０２９ｍｓのτ値をそれぞれ生じる。これらのグラフは、τがＶの強い関数であってＶがわずか１Ｖだけ増大するときにほとんど１０^３だけ減少することを示している。図２（ｅ）は５つの異なるバイアス電圧で測定されたτの分布を指数関数的減衰を仮定するフィッティングとともに示しており、フィッティングパラメータとしてτ_０とＶ_０を扱って、

式３におけるＶ_０の物理的意味に注目することは興味あることである。図２（ｄ）から、まずＥ_ａ’＝Ｅ_ａ−Ｅｄであり、ここでＥ_ａはゼロバイアスにおける活性化エネルギ、Ｅは電界、そしてｄはＡｇトラップ位置間の距離である。Ａｇチェインを横切って電圧のほとんどが落ちると仮定すれば、Ａｇ粒子はチェイン内で均等に分布し、まずＥ_ａ’（Ｖ）＝Ｅ_ａ−Ｖ／２ｎとなり、ここでｎはＡｇ位置の番号である。そして、式３は式１から直接的に導出され得て、

重要なことは、図２（ｅ）中のフィッティングから推論された０．１５５ＶのＶ_０値が、図１（ｃ）中の片対数Ｉ−Ｖプロット中の主要電流ステップの数で示唆されているように、フィラメント中に３つのＡｇ位置が存在する（ｎ＝３）と仮定した場合に、この単純なモデルで予想されるＶ_０＝２ｎｋ_ＢＴ≒０．１５６Ｖに非常に近いことである。明らかに式３は、待ち時間が強くバイアス依存性であることを示唆しており、それが印加バイアスの増大によって指数関数的に低減され得ることを示唆している。

バイアス依存のスイッチング特性は、素子動作に対して重要な意味を有している。第１に、そのスイッチングが非常にシャープであるとしても（図１（ｃ）参照）、そのスイッチングは基本的に“堅固な”閾値電圧を有していない。なぜならば、比較的低いバイアス電圧においてもスイッチングが起る限定された確率が常に存在するからである。他方、閾値電圧は、或るプログラミングパルス幅に関して規定され得る。例えば、９５％の成功率が達成される電圧以上として閾値が定義されれば、その閾値電圧は１ｍｓパルス幅に関して３．３Ｖであって、１０ｎｓパルス幅に関して５．１Ｖである。第２に、これらの素子において、外部回路抵抗を調整することによって、マルチレベルビット記憶が達成され得る。素子に直列抵抗が取り付けられれば、それを横切る電圧が最初のスイッチングの後に低下し、引き続くスイッチング事象の待ち時間が顕著に増大する。その結果、続くスイッチング事象が起る前にプログラミングパルスが除去されれば、部分的に形成されたフィラメントが生成され得て、オン状態とオフ状態の間の中間的抵抗値の結果となる。図３（ａ）は、同じプログラミングパルスであるが異なる直列抵抗値を用いて同一素子において得られた最終素子抵抗を示している。その素子において得られた８＝２^３の異なる抵抗レベルは、メモリ要素としての各素子が３ビットまでの情報を記憶し得ることを示唆している。図３（ｂ）に示されているように、素子抵抗Ｒは直列抵抗の抵抗Ｒ_Ｓとも相関している。なぜならば、待ち時間の延長を生じさせる電圧分割器効果は、素子抵抗がＲ_Ｓと同程度のときに最も顕著になるからである。

図５（ａ）は、同じメモリセルに複数のビットを格納するためにどのようにマルチレベル抵抗を用いることができるか示す概略図を示す。いくつかの実施例では、メモリセル５２０は、抵抗器５３０ａ−５３０ｈ（まとめて５３０）のアレイ５２５と直列に接続され、デコード回路系５３５は、アレイ５２５からのどの抵抗器５３０がメモリセル５２０に接続されるか制御する。抵抗Ｒ５１０は、この場合、メモリセル５２０の非結晶質またはａ−Ｓｉによる抵抗である。

いくつかの実施例では、ｐ型シリコン構造を、素子の２つの電極間に垂直に積重ねて、電極間にＰＮダイオードを形成してもよい。その後、複数ビット記憶の達成のために用いられる直列制御抵抗器と置換えるために、集積ＰＮダイオードは、電圧調整可能な抵抗器として働いてもよい。そのような場合、マルチレベル記憶は、プログラミングパルスの振幅の調整により、抵抗メモリ素子との直列で（制御抵抗器５２５のアレイに対する）単一のＰＮダイオードで達成することができる。

他の実施例では、図５（ｂ）に示されるように、トランジスタを用いてメモリセルの抵抗Ｒ５１０を制御してもよい。制御回路からの電圧信号が、トランジスタの抵抗を制御し、それがついでメモリセル５２０の抵抗Ｒ５１０を設定する。

ａ−Ｓｉ素子内へのマルチレベル数の選択的プログラミングを実行するために、種々のアプローチが用いられ得る。ここで用いられるように、マルチレベル数は、２（バイナリ）より多いレベルまたは値を有する数であり、例えば基数３ディジットまたは数、基数４数などである。マルチレベル数記憶はバイナリ情報のマルチビットをストアするために使用することができ、例えば、４レベルａ−Ｓｉ記憶セルは単一のａ−Ｓｉセル内にバイナリデータの２ビットをストアすることができ、８レベルセルはバイナリデータの３ビットをストアすることができる。デジタル回路装置内で使用される場合、メモリセルは、ａ−Ｓｉ素子内へバイナリまたは他の数をプログラムするために適当な制御回路を含むことができる。そのような回路は当業者のレベルの範囲内であり、そのような制御回路の例示的模式図が図５に示されている。図示されている制御回路は、ａ−Ｓｉ構造と直列の回路内への付加的な抵抗の挿入または除去によって、８抵抗レベルの任意の１つでａ−Ｓｉ構造をセットするように使用され得る。この目的のために、回路内への制御抵抗の挿入と除去を切替えるために使用される対応の制御信号へ３ビットのバイナリ入力データを変換するために、デコード回路が用いられ得る。この方法において、デコード回路は、ａ−Ｓｉ構造に直列接続の合計制御抵抗を関連する抵抗値に設定することによって、ａ−Ｓｉ構造の抵抗を所望の複数抵抗値の任意値に調整するよう動作可能である。理解されるであろうように、図５の制御回路は模式的なものに過ぎず、ａ−Ｓｉ構造の抵抗値の書込み、消去、および読出しのための具体的な回路構成は当業者に知られ得るであろう。

図５に示されているような制御回路は、ａ−Ｓｉ構造の抵抗を調整するために、上記で議論された種々のステップを実行するように使用され得る。これらのステップは、全体として、ａ−Ｓｉ構造の抵抗を初期抵抗値と最終抵抗値との間で調整するために用いられ得る方法を含む。一般に、その方法は、ａ−Ｓｉ構造（第１抵抗素子）を第２抵抗素子へ電気的に直列接続するステップ、および直列接続されたそれらの抵抗素子を横切って電圧を印加するステップを含む。上記で議論されたように、第２抵抗素子は制御抵抗であって、２以上の制御抵抗または抵抗が外部の信号（たとえば電圧）を介して制御され得る他の装置（たとえばトランジスタまたはダイオード）の１つまたは組合せを含んでいる。制御抵抗は、ａ−Ｓｉ構造に関する所望の最終抵抗値に基づいて（例えば、デコード回路によって）選択される。また、ここで議論されたように、ａ−Ｓｉ構造の最終抵抗値は、印加電圧の大きさ、印加電圧の持続時間、またはそれらの両方に基づいて、少なくとも部分的に設定され得る。すなわち、印加ステップは、直列接続の抵抗素子を横切って選択された大きさと持続時間の電圧を印加することによって、最終抵抗値を設定することを含んでいる。また、上記で認識されるように、ａ−Ｓｉ構造を用いてマルチレベル数記憶を行なうことができ、最終抵抗値は複数の選択可能な抵抗値の１つにされる。このために、ａ−Ｓｉ構造を制御抵抗へ直列に電気的接続するステップは、選択可能な抵抗値の選択された１つに基づいて、ａ−Ｓｉ構造に対して選択的に１以上の制御抵抗を直列に挿入または短絡させることによって電気的に制御抵抗を形成することを含む。これも、図５のデコード回路または当業者に明らかであろう他の適切な回路を用いて行なわれ得る。ａ−Ｓｉ素子を初期の抵抗値にリセットするためには、逆極性のリセット電圧がａ−Ｓｉ構造へ印加される。

ａ−Ｓｉ構造はデジタル不揮発メモリ素子のメモリセルとして使用され得て、それはアレイまたは他の適当な構造に配置された多くのａ−Ｓｉメモリセルを有している。ビットまたはマルチレベル数記憶のために使用される代わりに、ａ−Ｓｉ構造は、オン状態とオフ状態間でそれを切替える方法によって動作させられ得る。これはａ−Ｓｉ構造を横切って電圧を印加することによって行なうことができ、その印加電圧は、オフ状態からオン状態へ切替えるａ−Ｓｉ素子の所定の確率を達成するように選択された大きさと持続時間を有している。成功裏のスイッチングの所定確率は、例えば９５％またはａ−Ｓｉ素子の特定の応用に望まれるもしくは必要とされる他の任意のパーセンテージであり得る。

上記のように、ａ−Ｓｉ素子の成功裏の動作は、バイアスの振幅に依存するのみならず持続時間にも依存する。また、要件は、デジタルスイッチング（例えば、単一ビットメモリ）またはアナログ動作（例えば、相互接続）が望まれているかに依存する。上記で議論されたポアソン過程に関して、図３（ｃ）は時間ｔの間に確実に１つのスイッチング事象が起る確率をプロットしているのに対して、図（ｄ）は時間ｔの間に少なくとも１つのスイッチング事象が起る確率をプロットしている。それらは外部直列抵抗が存在しない場合に対応しており、単一のスイッチング率はステップ状のフィラメント形成プロセスに当てはまる。そして、素子は十分長いプログラミングパルスに関して優れたデジタルスイッチとして働くことが明らかである（例えば、ｔ_{ｐｕｌｓｅ}＞３τに関して９５％の成功率が達成される）。他方、マルチビット記憶またはスイッチのアナログ動作に関しては、パルス幅が最適化されなければならない。例えば、最初のスイッチングのみが起る最も高い確率に関して、ｔ_{ｐｕｌｓｅ}はτに集中される必要がある。そうとしても、最大の成功率はわずかに３８％程度である。しかし、マルチビット動作に関する成功率は外部直列抵抗の付加によって顕著に改善され得て、引続くスイッチング率を劇的に減少させる。図３（ｅ）は単純化された２ステップフィラメント形成プロセスにおいて最初のスイッチング事象のみが起る確率をプロットしており、そこでは２つの異なる速度が用いられ：

ここで、素子を横切る電圧が４Ｖ（最初のスイッチング事象の前でＲ＞＞Ｒ_Ｓ）から２Ｖ（最初のスイッチング事情の後でＲ_Ｓ＝Ｒ）であるときのスイッチング速度に対応してそれぞれτ_１＝３．３６μｓおよびτ_２＝１．３０ｓであり、これは最初のスイッチング事象後の電圧分割器効果の結果である。遥かに高い９９％より大きな成功率は、スイッチングを最初の事象のみに限定するように、５τ_１＜ｔ_{ｐｕｌｓｅ}＜０．０１τ_２（４Ｖバイアスにおける約１３ｍｓの時間余裕）に関して達成され得る。付加的に、類似して示された特性は、他の抵抗スイッチング素子から予想されるものである。なぜならば、それらの多くは例えばイオンの拡散や酸化還元プロセスのような或る種の活性化エネルギプロセスを伴うからである。

バリアの活性化エネルギは、式１において待ち時間の温度依存性から推論することができる。図４（ａ）は、当初にオン状態にプログラムされた素子に関して、１００℃から１５０℃の温度でゼロバイアスにおける時間依存の抵抗変化を示している。図１（ｃ）を再度参照して、オフ状態への突然の遷移は、底部電極に最も近いトラップ位置から頂部電極へ向けてのＡｇ粒子２１０の熱活性化飛び移りによるＡｇフィラメントの回復に対応しており、これは図４（ｂ）に示された１／ｋ_ＢＴに対する待ち時間ｔのアレニウス型プロットにおける良好なフィッティングによって立証されている。オン／オフ遷移に関する活性化エネルギはアレニウスプロットの傾斜からこの素子に関して０．８７ｅＶであると推論され、室温における保持時間は外挿からして６年であると見積ることができる。

以下に記載されるようなメモリアレイ内に組入れられるときまたは特定の応用のために必要もしくは望まれるとき、ａ−Ｓｉ素子はｐ−ｎ接合の形の内在ダイオードを伴って構築され得る。これは、製造中にｐ型ポリＳｉ電極と第２金属（例えば、白金）電極との間にｎ型層を含めることによって導入され得る。クロスバー型のメモリアレイ内で用いられるとき、この構成は隣接する素子間のクロストークを防止するために使用することができる。なぜならば、１つのセルからそのダイオードを通って流出する順方向導電流は隣接するセルの（そのとき逆バイアスされている）ダイオードによって阻止されるであろうからである。

ここで図６ａを参照して、非結晶質または非晶質シリコン（ａ−Ｓｉ）系クロスバーメモリアレイの実施例６００が図示され記載される。いくつかの実施例では、クロスバーメモリは、ホウ素でドープしたポリシリコン（ｐ−Ｓｉ）ナノワイヤ６０５の並列アレイを含む。他の実施例では、他の受容体ドーパントを伴うシリコンナノワイヤ６０５が用いられてもよい。さらに別の実施例では、並列アレイは金属性ナノワイヤを含んでもよい。金属性ナノワイヤは、ニッケル（Ｎｉ）および白金（Ｐｔ）のような、（頂部電極の金属性ナノワイヤより少なくとも高い）イオン移動のための高い電圧しきい値を伴う金属を含んでもよい。いくつかの実施例では、ナノワイヤは、ナノメートルスケールで幅およびピッチを有してもよい。たとえば、ナノワイヤは、約３６ｎｍの幅および約６０ｎｍのピッチを有することができる。これらのナノワイヤは抵抗メモリセルの底部電極として働く。

金属性ナノワイヤ６１０の並列アレイは頂部電極として働く。金属性ナノワイヤ６１０のアレイはｐ−Ｓｉナノワイヤ６０５アレイに関してある角度で方向付けられる。金属性ナノワイヤ６１０のアレイは、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）およびコバルト（Ｃｏ）のようなフィラメントを形成するイオンを供給することができる金属を含んでもよい。いくつかの実施例では、金属性ナノワイヤ６１０のアレイは、ｐ−Ｓｉナノワイヤ６０５のアレイに垂直である（かまたは直角に方向付けられる）。他の実施例では、２つのアレイは、互いに関して任意の角度で方向付けられてもよい。金属性ナノワイヤ６１０は、ナノメートルスケールで幅およびピッチを有することができる。たとえば、金属性ナノワイヤは約６０ｎｍの幅および約１５０ｎｍのピッチを有することができる。

２つのアレイの各交差部６１５は、抵抗メモリセルを形成する。各交差部６１５のメモリセルは、非晶質シリコン（ａ−Ｓｉ）６２０または他の非結晶質シリコンの構造によって分離される２つの電極を含む。いくつかの実施例では、ａ−Ｓｉ構造は、図６ａにおいて示されるように、ｐ−Ｓｉナノワイヤ６０５の上に配置されるナノワイヤ６２０として形成される。（図７ａにおいて示される）いくつかの実施例では、ａ−Ｓｉナノワイヤ６２０はｐ−Ｓｉナノワイヤ６０５と同じ幅になり得るかまたはより狭くなり得るが、ｐ−Ｓｉナノワイヤと同じ長さを延在することができる。他の実施例では、ａ−Ｓｉ構造は、２つのアレイ間においてそれらの交差点の各々に配置されるナノスケールピラー６２５として形成される。いくつかの実施例では、ａ−Ｓｉナノ構造６２５は、頂部とナノワイヤの重なり面積と同じ寸法まで横方向の寸法を有することができる。これは、高密度非晶質シリコン（ａ−Ｓｉ）系クロスバーメモリアレイの別の実施例のための概略図を示す図６ｂにおいて示される。いくつかの実施例では、クロスバーメモリアレイ中のメモリセルの各々は、１つのビットを格納することができる。他の実施例では、メモリセルはマルチレベル抵抗を示し、各セルで複数のビットの記憶を可能にする。

底部電極のｐ−Ｓｉに代えてニッケル（Ｎｉ）または白金（Ｐｔ）のような金属を用いて、抵抗メモリセルを形成することもできることが注目されるべきである。１つの実施例では、アレイは１つ以上のＡｇ／ａ−Ｓｉ／Ｎｉメモリセル交差部を含んでもよい。しかしながら、ａ−Ｓｉ成長パラメータを調整することによりＯＮ抵抗を調整することができるＡｇ／ａ−Ｓｉ／ｐ−Ｓｉ構造と異なり、Ａｇ／ａ−Ｓｉ／Ｎｉ素子は、低いＲ_ＯＮおよび高いプログラミング電流を呈しそうである。加えて、Ａｇ／ａ−Ｓｉ／Ｎｉメモリセルの耐久性は、Ａｇ／ａ−Ｓｉ／ｐ−Ｓｉメモリセルより典型的には低い。いくつかの実施例では、これは、高いプログラミング電流によって引起される機械的ストレスによる。ａ−Ｓｉ／金属界面の近くのＡｇのためのトラップ位置の高濃度は、複数のフィラメント（または密な間隔のＡｇトラップ位置を伴うフィラメント）の形成を引起し、プログラミング電流を増加させる。上に記載されるような頂部電極および底部電極が本願の範囲から逸脱せずに交換されてもよいことも、注目されるべきである。

上に記載されるようなクロスバーメモリアレイは、シリコン基板６３０上に形成されてもよい。１つの実施例では、基板は非常に純粋な最高級シリコンを含む。別の実施例では、シリコン基板は熱酸化物６３５の薄層でコーティングされてもよい。二酸化珪素（ＳｉＯ_２）が熱酸化物６３５として用いられてもよい。他の実施例では、ＩＩＩ−Ｖ型半導体化合物（ガリウム砒素ＧａＮ、窒化ガリウムＧａＮ、窒化ホウ素ＢＮなど）またはＩＩ−ＶＩ型半導体化合物（セレン化カドミウム、テルル化亜鉛など）も、基板６３０として用いられてもよい。基板６３０は、ウェハと呼ばれてもよい。

２つのアレイの電極は互いから絶縁され、アレイ内のナノワイヤは、絶縁体材料６４０を用いて、互いから絶縁される。１つの実施例では、スピンオングラス（ＳＯＧ）のような誘電材料が、２つのアレイの絶縁のために用いられる。ＳＯＧ６４０は、液体状で適用し、熱により硬化させることができる。ＳＯＧ６４０は、狭い空胴および空間を満たし、表面を平坦化する。ＳＯＧ６４０は、ケイ酸塩、燐ケイ酸塩およびシロキサンの１つ以上を含んでもよい。ＳＯＧ６４０は例として用いられているが、他の絶縁体および／または誘電材料が電極の２つのアレイの絶縁のために用いられてもよいことが注目されるべきである。

ここで図７ａを参照して、１．１Ｇビット／ｃｍ^２の密度を伴う１６×１６クロスバーメモリの走査型電子顕微鏡（ＳＥＭ）画像７００が示される。図７ａは例示の目的で提供され、限定的に考慮されるべきでないことが注記されるべきである。メモリアレイの寸法および密度が本願の範囲から逸脱することなく変更されてもよいことが、当業者には明らかであるはずである。クロスバーメモリアレイは、複数のワイヤまたはオーミックコンタクト７１０によって１つ以上の回路に接続される。１つの実施例では、２つのアレイの各ナノワイヤは、別々のワイヤまたはオーミックコンタクト７１０に接続される。別の実施例では、複数のナノワイヤが、共通のオーミックコンタクト７１０に接続されてもよい。オーミックコンタクト７１０は、メモリアレイが形成される同じ基板６３０上に形成されてもよい。オーミックコンタクト７１０は、任意の導電材を用いて形成されてもよい。いくつかの実施例では、用いられる導電材は、白金（Ｐｔ）、ニッケル（Ｎｉ）またはパラジウム（Ｐｄ）のような金属である。オーミックコンタクト７１０は、さらに、１つ以上の他の回路もしくは回路の部分との接続を容易にするためのコンタクトパッドまたはピンを含んでもよい。

図７ｂは、アレイを形成するために底部ポリシリコンがどのようにエッチングされるかの例を示す。いくつかの実施例では、エッチングされるポリシリコン間の間隙７２０は、２５ｎｍ未満のように非常に小さな寸法に低減される。いくつかの実施例では、化学機械平坦化（ＣＭＰ）のようなさらなるプロセスが必要でないという意味で、底部ポリシリコンのエッチングは金属層にとってよい。

図７ａを再び参照して、オーミックコンタクト７１０は、読出／書込／消去プログラミング電圧またはパルスを電極のアレイにわたって印加するために用いられる。１つの実施例では、プログラミング信号を手動で調整するかまたはメモリセルの状態を知る必要なく、プリセットされた書込／消去／読出プログラミングパルスの群を用いて、アレイを自動的にアドレス指定することができる。他の実施例では、アレイは、メモリセルの状態によってプログラミングパルスを印加することにより手動でアドレス指定することができる。

ここで図８を参照して、８ｘ８アレイに保存されるデータの図形表現が示される。この例においては、「ＣｒｏｓｓＢａｒ（クロスバー）」という語が６４ビット（８×８）で表され、各文字が８ビットのＡＳＣＩＩ文字によって表され、アレイ内の単一の行に書き込まれている。この例においては、アレイのコンタクトは交差部６１５に近くされ、底部ｐ−Ｓｉナノワイヤ６０５電極の幅は大きく保持され、底部ｐ−Ｓｉナノワイヤ６０５電極に関連した直列抵抗を低減する。いくつかの実施例では、直列抵抗問題は、ｐ−Ｓｉナノワイヤ６０５の下に金属またはシリサイド層を加えることにより緩和することができる。金属またはシリサイド層の組込みは、より細いｐ−Ｓｉナノワイヤ６０５を用いることを可能にし、ビット密度を増加させる。

非晶質または非結晶質（ａ−Ｓｉ）系クロスバーメモリアレイには多くの長所がある。既存のＣＭＯＳ製造過程と互換性をもつことに加えて、Ｓｉ薄膜堆積のために蓄積される大きな知識ベースを用いて、素子特性を制御することができる。たとえば、整流する挙動（ダイオードのような）および整流しない（抵抗器のような）特性は、ａ−Ｓｉ成長条件の調整によりＳｉ素子のオン状態において観察されている。真性ダイオード特性を伴う整流する挙動は高密度アレイにおいて望ましいことになり、なぜならば、それは隣接セル間のクロストークを低減するからである、。そのようなＳｉ素子は、米国特許出願公開２００９／００１４７０７Ａ１に記載され、その全体をここに引用により援用する。加えて、ＰＮ接合をａ−Ｓｉスイッチと直列で形成することができるように、１Ｄ１Ｒ（１−ダイオード−１−抵抗器）構造を、ｐ型シリコンナノワイヤ電極の下にｎ型シリコン層を追加することによって組込むことができる。セルサイズはこの場合４Ｆ^２のままであり、ここで、Ｆは、最も小さな特徴サイズ（つまりこの場合での電極線幅）であり、したがって、選択トランジスタを要求する他のアプローチ（たとえば１Ｔ１Ｒ構造）と比較して、明らかな密度利点を維持する。

ここで図９ａ−図９ｎを参照して、異なる形成段階のクロスバーメモリアレイが図示され記載される。例示的実施例では、受容体でドープされたｐ−Ｓｉ層９０５およびａ−Ｓｉ層９１０を、単一のセル素子に用いられるレシピに従う最高級Ｓｉ／ＳｉＯ_２基板９１５上に堆積した。ナノワイヤ電極は、電子ビームリソグラフィまたは反応性イオンエッチングのような技術を用いて形成される。ｐ−Ｓｉナノワイヤ６０５電極へのオーミックコンタクト７１０が、ａ−Ｓｉ層９１０を各々の端部においてエッチングし、それに続いてＰｔ金属堆積を行うことによって、形成される。ＳＯＧコーティング、熱硬化および平面化プロセスを、クロスバーメモリアレイ上において実施する。いくつかの実施例では、楕円偏光法のような方法を用いて、部分的なエッチング中にＳＯＧの厚みをモニタする。Ａｇ頂部ナノワイヤ６１０電極は、電子ビームリソグラフィおよびリフトオフによってパターニングされる。コンタクトパッドパターンはフォトリソグラフィ工程によって形成され、注文仕様のプローブカードに適合するように構成される。いくつかの実施例では、最終のＳＯＧコーティングおよび電子ビーム硬化プロセスを行って、Ａｇナノワイヤ６１０電極を不動態化する。

ここでより詳細に、図９ａを参照して、クロスバーメモリアレイの形成への前処理ステップを示す図が示される。いくつかの実施例では、前処理は、基板９１５の準備を含む。いくつかの実施例では、シリコンウェハが基板９１５として用いられる。他の実施例では、ＩＩＩ−ＶおよびＩＩ−ＶＩ型半導体化合物のような他の半導体材料が、基板９１５として用いられてもよい。前処理ステップは、さらに、他の回路系にメモリアレイを接続するためのコンタクトパッドまたはオーミックコンタクトの形成を含んでもよい。いくつかの実施例では、最高級シリコンが基板として用いられる。いくつかの実施例では、シリコン基板は、誘電体９１０、たとえば酸化物、たとえばＳｉＯ_２のような熱酸化物の層でコーティングされる。ＳｉＯ_２層９１０の厚みは数百ナノメートルの範囲にあってもよい。緩衝弗化水素酸（ＢＨＦ）浸漬を用いて、基板上においてＳｉＯ_２をエッチングしてもよい。

いくつかの実施例では、ポリシリコン（ｐ−Ｓｉ）９０５の層を基板上に堆積する。ｐ−Ｓｉはホウ素（Ｂ）またはアルミニウム（Ａｌ）のような受容体でドープされる。受容体でドープしたｐ−Ｓｉは、化学蒸着法（ＣＶＤ）技術を用いて、基板に堆積してもよい。いくつかの実施例では、Ｐ−Ｓｉ層９０５の初期厚みは、ドーピング工程のため低減されるかもしれない。これはドーピング中におけるＳｉの消費による。たとえば、初期のＰ−Ｓｉ層９０５厚みは１２０ｎｍであってもよく、それは、ドーピングの後、およそ６５ｎｍに低減される。いくつかの実施例では、ドーピング時間はＰ−Ｓｉ層９０５の所望の厚みを得るために制御される。１つの実施例では、低圧化学蒸着法（ＬＰＣＶＤ）技術を用いて、受容体でドープされたＳｉの堆積を行ってもよい。しかしながら、他の蒸着技術も用いられてもよいことは、当業者には明らかであるはずである。そのような技術の例は、常圧ＣＶＤ（ＡＰＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、エアロゾル補助ＣＶＤ（ＡＡＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、マイクロ波プラズマ補助ＣＶＤ（ＭＰＣＶＤ）、原子層ＣＶＤ（ＡＬＣＶＤ）または原子層エピタキシー、ハイブリッド物理化学蒸着法（ＨＰＣＶＤ）、熱線ＣＶＤ（ＨＷＣＶＤ）、直接液体注入ＣＶＤ（ＤＬＩＣＶＤ）および気相エピタキシー（ＶＰＥ）を含むが、それらに制限されるものではない。

図９ｂを参照して、コンタクトパッド、およびコンタクトパッドからｐ−Ｓｉナノワイヤとのオーミックコンタクトまでのトレースが、ｐ−Ｓｉ層９０５の上に形成される。フォトリソグラフィおよびリフトオフ法が、１つ以上の金属性コンタクトパッド９２０を堆積させるために用いられてもよい。いくつかの実施例では、コンタクトパッド９２０は、ニッケル（Ｎｉ）およびパラジウム（Ｐｄ）Ｎｉ／Ｐｄの組合せを含んでもよい。１つの実施例では、コンタクトパッド９２０の形成は、クロスバーアレイの形成のための領域９２５を規定する結果となる。

図９ｃを参照して、クロスバーメモリアレイの形成のさらなるステップが示される。このステップは、非結晶質シリコン（たとえば非晶質シリコン）（ａ−Ｓｉ）の１つ以上の層９３０の堆積を含んでもよい。具体的には、ａ−Ｓｉの層９３０は、ｐ−Ｓｉ層９０５上に堆積することができる（この時点では、ｐ−Ｓｉは、アレイになる領域においてまだパターニングされていない）。

図９ｄを参照して、電子ビームリソグラフィ、Ｎｉ堆積およびリフトオフ法の１つ以上を用いて、下のａ−Ｓｉ層９３０およびｐ−Ｓｉ層９０５のパターニングのためにマスクを提供する。いくつかの実施例では、犠牲リフトオフ層をａ−Ｓｉ層９０５上に堆積し、そのリフトオフ層はたとえば電子ビームリソグラフィを用いてパターニングされ、たとえば、Ｎｉの犠牲マスキング層をリフトオフ層上に堆積する。犠牲リフトオフ層はその上の犠牲マスキング層の部分と共に除去され、たとえばＮｉの堆積およびパターニングされたマスク９３５をａ−Ｓｉ９３０上に残す。

ついで、図９ｅを参照して、パターニングされたＮｉ９３５（それはａ−Ｓｉおよびｐ−Ｓｉのナノワイヤの所望のアレイのネガパターンである）は、マスクとしてエッチングステップ、たとえば反応性イオンエッチング（ＲＩＥ）に用いられ、ａ−Ｓｉ９３０およびｐ−Ｓｉ９０５層の両方のマスキングされない部分を除去する。

図９ｆを参照して、Ｎｉはａ−Ｓｉ／ｐ−Ｓｉエッチングの後に除去することができる。ＰｄおよびＳｉはＮｉ除去プロセスにおいて影響されない。Ｎｉ／ＰｄからＮｉを取除くことは、オーミックコンタクトまたはコンタクトパッドの接触特性を改善し、なぜならば、Ｎｉが、ａ−Ｓｉ堆積およびａ−Ｓｉ／ｐ−Ｓｉエッチングステップ中に損なわれるからである。ａ−Ｓｉ／ｐ−ＳｉナノワイヤからのＮｉの除去は、ａ−Ｓｉ／ｐ−Ｓｉナノワイヤ９３８のアレイを形成する。

図９ｇを参照して、スピンオングラス（ＳＯＧ）９４０を堆積させるステップが記載される。ＳＯＧ９４０はスピンコートによって液体状で堆積させることができる。したがって、ＳＯＧ９４０は、並列ナノワイヤ間の間隙を満たし、並列ナノワイヤを覆う。ＳＯＧ９４０は溶剤として働き、金属性コンタクトと反応して、絶縁層を形成することができる。そのような絶縁層は容易に除去されず、コンタクトパッドまたはオーミックコンタクトをしたがって劣化させる。１つの実施例では、ＳＯＧ９４０との反応を最小限にするために、金（Ａｕ）のような不活性金属９４５を少なくとも金属性コンタクトの一部に堆積する。ＳＯＧ９４０はａ−Ｓｉ／ｐ−Ｓｉナノワイヤアレイ９３８上に堆積される。堆積されたＳＯＧ９４０は、所与の温度で、および所与の時間の間、熱により硬化させられるかまたはベークされる。１つの実施例では、堆積されたＳＯＧ９４０は、真空中でベークされるかまたは硬化させられる。いくつかの実施例では、ＳＯＧ９４０は、所与の温度で所与の時間の間予めベークされ、ついで、さらにいくらかの時間の間別の温度でベークされる。たとえば、ＳＯＧ９４０は、セ氏１０５度で１０分間予めベークされ、ついで、セ氏３００度で１時間ベークされてもよい。いくつかの実施例では、ベークは窒素ガスがある状態で行われる。１つの実施例では、ＳＯＧ層９４０の厚みは、ＲＩＥまたは化学機械平坦化（ＣＭＰ）のようなグローバルな薄化プロセスによって制御される。図９ｈにおいて示されるように、別の実施例では、リフトオフ法を用いて、ＳＯＧ９４０を堆積させる前に金属性コンタクト上に金９４５を堆積させてもよい。

ここで図９ｉを参照して、ＳＯＧ９４０エッチング用のＮｉマスク９５０の形成を示す。Ｎｉマスク９５０は、クロスバーメモリアレイの頂部電極のアレイを形成する準備で部分的にＳＯＧ表面９４０をエッチングするために用いられる。いくつかの実施例では、犠牲リフトオフ層をＳＯＧ９４０上に堆積し、そのリフトオフ層はたとえば電子ビームリソグラフィを用いてパターニングされ、たとえば、Ｎｉの犠牲マスキング層９５０をリフトオフ層上に堆積する。犠牲リフトオフ層はその上の犠牲マスキング層９５０の部分と共に除去され、堆積およびパターニングされたＮｉをＳＯＧ９４０上に残す。ついで、パターニングされたＮｉ９５２（それは所望の頂部電極ナノワイヤのネガパターンを有する）は、ＳＯＧ９４０のエッチングのためにマスクとして用いられる。

図９ｊは、ＳＯＧエッチングのステップを示し、図９ｋは、エッチングされたＳＯＧ表面９４０上のＰｄ／Ａｇ９５５の堆積を示す。いくつかの実施例では、２ステップリフトオフを用いてＰｄ／Ａｇナノワイヤのアレイを形成する。図９Ｌに示されるように、そのような実施例では、犠牲フォトレジスト層が、パターニングされたＮｉ９５２の上に堆積され、ついで、フォトリソグラフィで規定される。フォトレジストは、クロスバー領域の内部では完全に除去され、クロスバー領域の外部では、フォトレジストは所望の金属性ナノワイヤのネガパターンでパターニングされる。フィラメントを形成するイオンを供給する金属（たとえばＡｇ）の層を堆積する。加えて、パッシベーション層を金属層上に堆積することができる。１つの実施例では、パラジウム（Ｐｄ）がＡｇナノワイヤ上においてＡｇナノワイヤの不動態化に用いられる。フォトレジストはクロスバー領域において除去されるので、Ａｇ層はこの領域で直接犠牲Ｎｉマスクと接触する。加えて、抵抗メモリセルが形成される場所でＳｉ層と接触するために、Ａｇ層は、ＳＯＧにおけるアパーチャ（Ｎｉマスク中のアパーチャに対応する）を介して延在する。

いくつかの実施例では、頂部電極ナノワイヤの形成は、さらに、フォトレジスト除去およびグローバルなＰｄ／Ａｇリフトオフのステップを含む。したがって、第１のリフトオフプロセスでは、犠牲リフトオフ層は、その上の金属およびパッシベーション層の部分と共に除去されて、堆積された金属およびパッシベーション層をクロスバー領域に残し、Ａｇ層のワイヤをクロスバー領域外に規定する。これらのステップは、図９ｍおよび図９ｎに示される。Ｐｄ／Ａｇリフトオフの後、第２のリフトオフプロセスでは、Ｎｉは、その上の金属およびパッシベーション層の部分と共にクロスバー領域から取除かれ、それによって、クロスバー領域において頂部電極ナノワイヤを規定する。図９ｎは、ナノワイヤの２つの交差する組を示す。第２の組および対応するコンタクトパッドは主な図においては見えないが、特徴はクロスバーアレイの拡大された部分において示される。

ここで図１０（ｉ）および図１０（ｉｉ）を参照して、クロスバーメモリアレイ６００の上面図および断面図がそれぞれ示される。これは形成されたメモリアレイの例示的実施例であり、限定と見なされるべきでないことが注記されるべきである。この例は、６０ｎｍの線幅および１５０ｎｍのピッチに相当する。しかしながら、メモリアレイの線幅、ピッチおよび他の属性は、本願の範囲から逸脱せずに変動してもよい。断面図は、ａ−Ｓｉ６２０構造がｐ−Ｓｉナノワイヤ６０５の上に堆積されたナノワイヤの形式である場合を示す。他の例示的実施例では、ａ−Ｓｉナノワイヤ６２０は、図６ｂにおいて示されるように、ｐ−Ｓｉ６０５およびＡｇナノワイヤ６１０の交差部でナノスケールのａ−Ｓｉピラーと置換されてもよい。いくつかの実施例では、Ａｇ６１０のような頂部金属は、図１０（ｉｉ）に示されるように、Ｐｄ１０２５を用いて不動態化される。

ここで図１１ａ−図１１ｉを参照して、形成の異なる段階での、クロスバーメモリアレイを形成する方法の別の実施例が図示され記載される。図１１ａを参照して、クロスバーメモリアレイの形成への前処理ステップを示す図を示す。いくつかの実施例では、前処理は、基板９１５の準備を含む。そのような前処理は図１１ａに関して言及されるのと実質的に同じであってもよい。

図１１ｂを参照して、コンタクトパッドおよびコンタクトパッドからｐ−Ｓｉナノワイヤとのオーミックコンタクトまでのトレースの一方の組が、ｐ−Ｓｉ層９０５の上に形成される（ＡＧナノワイヤとのコンタクトのためのコンタクトパッドおよびトレースの他方の組の形成は、後でプロセスにおいて生じ得る）。いくつかの実施例では、コンタクトパッドおよびトレースは、ニッケル（Ｎｉ）およびパラジウム（Ｐｄ）Ｎｉ／Ｐｄの組合せを含む。コンタクトパッドの形成は、クロスバーアレイの形成用の領域９２５の規定をもたらす結果となる。

図１１ｃを参照して、クロスバーメモリアレイの形成のさらなるステップを示す。このステップは、非結晶質シリコン、たとえば非晶質シリコン（ａ−Ｓｉ）の１つ以上の層９３０の堆積を含んでもよい。具体的には、ａ−Ｓｉの層９３０は、ｐ−Ｓｉ層９０５上に堆積することができる（この時点では、ｐ−Ｓｉは、アレイになる領域においてまだパターニングされていない）。

図１１ｄを参照して、電子ビームリソグラフィ、Ｎｉ堆積およびリフトオフ法の１つ以上を用いて、下のａ−Ｓｉ層９３０およびｐ−Ｓｉ層９０５のパターニングのためにマスクを提供する。いくつかの実施例では、犠牲リフトオフ層をａ−Ｓｉ層９０５上に堆積し、そのリフトオフ層はたとえば電子ビームリソグラフィを用いてパターニングされ、たとえば、Ｎｉの犠牲マスキング層をリフトオフ層上に堆積する。犠牲リフトオフ層はその上の犠牲マスキング層の部分と共に除去され、たとえばＮｉの堆積およびパターニングされたマスク９３５をａ−Ｓｉ９３０の上に残す。

ついで、図１１ｅを参照して、パターニングされたＮｉ（それはａ−Ｓｉおよびｐ−Ｓｉのナノワイヤの所望のアレイのネガパターンである）は、マスクとしてエッチングステップ、たとえば反応性イオンエッチング（ＲＩＥ）に用いられ、ａ−Ｓｉ９３０およびｐ−Ｓｉ９０５層の両方のマスキングされない部分を除去する。

図１１ｆを参照して、Ｎｉはａ−Ｓｉ／ｐ−Ｓｉエッチングの後に除去することができる。ＰｄおよびＳｉはＮｉ除去プロセスにおいて影響されない。Ｎｉ／ＰｄからＮｉを取除くことは、オーミックコンタクトまたはコンタクトパッドの接触特性を改善する、なぜならば、Ｎｉが、ａ−Ｓｉ堆積およびａ−Ｓｉ／ｐ−Ｓｉエッチングステップ中に損なわれるからである。ａ−Ｓｉ／ｐ−ＳｉナノワイヤからのＮｉの除去は、ａ−Ｓｉ／ｐ−Ｓｉナノワイヤ９３８のアレイを形成する。

図を１１ｇ参照して、スピンオングラス（ＳＯＧ）９４０を堆積させるステップが記載される。ＳＯＧ９４０はスピンコートによって液体状で堆積させることができる。したがって、ＳＯＧ９４０は、並列ナノワイヤ間の間隙を満たし、並列ナノワイヤを覆う。ＳＯＧ９４０は溶剤として働き、金属性コンタクトと反応して、絶縁層を形成することができる。そのような絶縁層は容易に除去されず、コンタクトパッドまたはオーミックコンタクトをしたがって劣化させる。ＳＯＧ９４０はａ−Ｓｉ／ｐ−Ｓｉナノワイヤアレイ９３８上に堆積される。堆積されたＳＯＧ９４０は、所与の温度で、および所与の時間の間、熱により硬化させられるかベークされる。１つの実施例では、堆積されたＳＯＧ９４０は、真空中でベークされるか硬化させられる。いくつかの実施例では、ＳＯＧ９４０は、所与の温度で所与の時間の間予めベークされ、ついで、さらにいくらかの時間の間別の温度でベークされる。たとえば、ＳＯＧ９４０は、セ氏１０５度で１０分間予めベークされ、ついで、セ氏３００度で１時間ベークされてもよい。いくつかの実施例では、ベークは窒素ガスがある状態で行われる。１つの実施例では、ＳＯＧ層９４０の厚みは、ＲＩＥまたは化学機械平坦化（ＣＭＰ）のようなグローバルな薄化プロセスによって制御される。

図１１ｈは、ＳＯＧ層９４０上に形成されるＡｇナノワイヤのためのコンタクトパッド９５０を示す。フォトリソグラフィおよびリフトオフ法を用いて、１つ以上の金属性コンタクトパッド９５０を堆積させてもよい。いくつかの実施例では、コンタクトパッド９５０は、ニクロム（ＮｉＣｒ）および金（Ａｕ）の組合せを含んでもよい。１つの実施例では、コンタクトパッド９５０の形成は、Ｐｄコンタクトパッドとともに、クロスバーアレイの形成用の領域９２５を区別する。

図１１ｉは、クロスバーメモリアレイの頂部電極の形成を示す。いくつかの実施例では、フィラメント形成イオン供給金属（たとえばＡｇ）の層が、従来のリフトオフプロセスと組合わせられた電子ビームリソグラフィを用いてパターニングされる。特に、リフトオフ層がＳＯＧ９４０の上に堆積され、電子ビームリソグラフ（Ａｇナノワイヤのネガパターンを用いる）を用いてパターニングされ、イオン供給金属がリフトオフ層上に堆積され、リフトオフ層を除去し、パターニングされたイオン供給金属だけが残るようにすることができる。加えて、Ａｇ層は、頂部電極のための既存のコンタクトパッドまで延在する。１つの実施例では、パラジウム（Ｐｄ）がＡｇナノワイヤ上でＡｇナノワイヤの不動態化に用いられる。

数多くの実施例が記載された。しかしながら、様々な修正物がこの発明の精神および範囲から逸脱せずになされてもよいことが理解される。たとえば、金属性ナノワイヤが底部電極を形成し、ニッケル（Ｎｉ）または白金（Ｐｔ）またはポリ−Ｓｉナノワイヤが頂部電極を形成して、基板上の層の順序を逆にすることが考えられる。従って、他の実施例は特許請求の範囲内である。

Claims (29)

1. 第１の材料からなるナノワイヤの第１のアレイ；
   前記第１のアレイとある角度で方向付けられる、異なる第２の材料からなるナノワイヤの第２のアレイ；および
   複数の非結晶質シリコンナノ構造を含み、前記第１のアレイと前記第２のアレイとの各交差部は、抵抗メモリセルを形成するよう、前記第１の材料からなるナノワイヤと前記第２の材料からなるナノワイヤとの間に配置される前記非結晶質シリコンナノ構造のうちの１つを含む、クロスバーメモリアレイ。
2. 前記第１の材料は、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）およびコバルト（Ｃｏ）のうちの１つを含む、請求項１に記載のクロスバーメモリアレイ。
3. 前記第２の材料は、ニッケル（Ｎｉ）、白金（Ｐｔ）、および受容体でドープされたシリコンの１つを含む、請求項１に記載のクロスバーメモリアレイ。
4. 前記複数の非結晶質シリコンナノ構造の少なくとも１つは、前記第１のアレイと前記第２のアレイとの間においてちょうど１つの交差部でコンタクトを提供するナノスケールピラーである、請求項１に記載のクロスバーメモリアレイ。
5. 前記複数の非結晶質シリコンナノ構造の少なくとも１つは、前記第１のアレイと前記第２のアレイとの間で複数の交差部においてコンタクトを提供するナノワイヤである、請求項１に記載のクロスバーメモリアレイ。
6. 前記第１のアレイのナノワイヤは互いと平行であり、前記第２のアレイのナノワイヤは互いと平行である、請求項１に記載のクロスバーメモリ。
7. 第１の並列アレイと第２の並列アレイとの間の角度は直角と実質的に等しい、請求項６に記載のクロスバーメモリアレイ。
8. 絶縁体材料が少なくとも部分的に２つのアレイを分離する、請求項１に記載のクロスバーメモリアレイ。
9. 前記絶縁体材料は誘電性のスピンオングラス（ＳＯＧ）である、請求項８に記載のクロスバーメモリアレイ。
10. 抵抗ランダムアクセスメモリ（ＲＲＡＭ）として用いられる際の、請求項１に記載のクロスバーメモリアレイ。
11. 読取専用メモリ（ＲＯＭ）として用いられる際の、請求項１に記載のクロスバーメモリアレイ。
12. 前記複数の非結晶質シリコンナノ構造の各々は、前記抵抗メモリセルの両端に印加される電圧の振幅および持続時間の少なくとも１つに基いて調整することができる可変抵抗を示す、請求項１に記載のクロスバーメモリ。
13. 抵抗メモリ素子のアレイを形成する方法であって、
    基板上に第１の材料からなる並列ナノワイヤの第１のアレイを形成するステップと；
    前記並列ナノワイヤの第１のアレイ上に複数の非結晶質シリコンナノ構造を形成するステップと；
    前記複数の非結晶質シリコンナノ構造上に、異なる第２の材料からなる並列ナノワイヤの第２のアレイを形成するステップとを含み、前記第２のアレイは第１の並列アレイとある角度で方向付けられて、前記第１のアレイと前記第２のアレイとの各交差部は、抵抗メモリセルを形成するよう、前記第１の材料からなるナノワイヤと前記第２の材料からなるナノワイヤとの間に配置される前記非結晶質シリコンナノ構造のうちの１つを含む、方法。
14. 抵抗メモリ素子のアレイを形成する方法であって、
    基板上に、第１の材料からなる第１の層を堆積させるステップと；
    前記第１の層上に、非結晶質シリコンからなる第２の層を堆積させるステップと；
    前記第１の層および前記第２の層の部分を除去してナノワイヤの第１のアレイを形成するステップとを含み、各ナノワイヤは、前記第１の材料からなるナノワイヤ上の非結晶質シリコンナノワイヤを含み、さらに、
    前記ナノワイヤの第１のアレイ上に絶縁体材料からなる第３の層を堆積させるステップと；
    前記第３の層を部分的に除去して前記非晶質シリコンナノワイヤを露出させるステップと；
    前記非晶質シリコンナノワイヤが接触するように、第２の材料からなる第４の層を堆積させるステップと；
    前記第４の層を部分的に除去して、前記第２の材料からなるナノワイヤの第２のアレイを形成するステップとを含み、前記第２のアレイは、第１の並列アレイとある角度で方向付けられ、前記第１のアレイと前記第２のアレイとの各交差部は抵抗メモリ素子を形成し、前記第１の材料からなるナノワイヤおよび前記第２の材料からなるナノワイヤは前記素子の電極として働く、方法。
15. 前記第１の材料は受容体でドープされたシリコンであり、前記第２の材料は金属である、請求項１４に記載の方法。
16. 前記受容体はホウ素である、請求項１５に記載の方法。
17. 前記第１の材料は金属であり、前記第２の材料は受容体でドープされたシリコンである、請求項１４に記載の方法。
18. 前記受容体はホウ素である、請求項１７に記載の方法。
19. 前記第１の材料は第１の金属であり、前記第２の材料は第２の金属である、請求項１４に記載の方法。
20. 前記基板はシリコンである、請求項１４に記載の方法。
21. 前記基板は熱酸化物の層でコーティングされる、請求項１４に記載の方法。
22. 除去するステップは反応性イオンエッチング（ＲＩＥ）を含む、請求項１４に記載の方法。
23. 前記絶縁体材料はスピンオングラス（ＳＯＧ）である、請求項１４に記載の方法。
24. スピンコートおよび熱硬化によって前記スピンオングラスを堆積させるステップをさらに含む、請求項２３に記載の方法。
25. 電子ビームリソグラフィ、化学蒸気分解（ＣＶＤ）およびリフトオフ法の少なくとも１つをさらに含む、請求項１４に記載の方法。
26. 前記第１の材料および前記第２の材料の少なくとも１つは、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）およびコバルト（Ｃｏ）の金属のうちの１つを含む、請求項１４に記載の方法。
27. 基板；
    前記基板上のｎ型シリコンの第２の電極；
    前記基板上の第１の電極を含み、前記第１の電極は、少なくとも部分的に垂直に前記第２の電極と重なり、さらに、
    前記第１の電極と前記ｎ型シリコンの前記第２の電極との間に、かつ前記ｎ型シリコンの前記第２の電極に接して、垂直に積重ねられ、ＰＮダイオードを形成するｐ型シリコン体;および
    前記第１の電極と前記ｐ型シリコン体との間に垂直に積重ねられる非結晶質シリコンナノ構造を含む、不揮発性固体抵抗素子。
28. 前記第１の電極は前記第２の電極より前記基板から遠い、請求項２７に記載の素子。
29. プログラミングパルスの振幅の調整によりマルチレベル記憶を容易にする、請求項２７に記載の素子。