JPH09509790A - 半導体メモリデバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】 半導体メモリデバイスは第１及び第２導電性接点層（１２，１５）と、両接点層間を延在する水素化シリコンリッチアモルファスシリコン合金、特にアモルファス窒化シリコンマトリクスアモルファス炭化シリコン合金の層（１４）とを具える。欠陥バンドをアモルファスシリコン層内に誘起させ、デバイス構造のキャリア輸送に対する活性化エネルギーレベルを欠陥バンドにより決まる選択可能な量だけ低下させる。この欠陥バンドはプログラミング処理により、例えば電流ストレス又は粒子衝撃により生成される。このようなメモリデバイスの行及び列アレーを共通支持体上の共通堆積層から形成してメモリマトリクスアレー装置を得る。この装置においては互いに交差する行及び列導体の組をアモルファスシリコン合金材料の層により分離し、これらの導体の各クロスオーバ領域にメモリデバイスを形成する。複数のメモリデバイスアレーを支持体上に積み重ねて３−Ｄメモリ構造を簡単に得ることができる。

Description

【発明の詳細な説明】 半導体メモリデバイス及びその製造方法 本発明、２つの離間した導電性接点層と、両接点層間を延在するアモルファス シリコン材料からなる層とを具える半導体メモリデバイス及びその製造方法に関 するものである。本発明はこのようなメモリデバイスを用いるメモリマトリクス アレー装置にも関するものである。 上述した種類の半導体メモリデバイスはＰＣＴ ＷＯ ９０／１３９２１に開 示されている。このデバイスは、一方の表面にクロムのような第１導電層が設け られ、他方の表面にバナジウムのような選択した金属の第２導電層が堆積された アモルファスシリコン材料の薄層を具える。このアモルファスシリコン層は、２ ０〜３５０ｎｍの範囲内の厚さを有する、燐がドープされた水素化ｎ型層、又は ホウ素がドープされた水素化ｐ型層とすることができ、好ましくはバルク状態に おいて少なくとも１０^-6（Ω．ｃｍ）^-1の導電率を有するようにドープする。こ のデバイスにメモリ機能を行わせるために、デバイスの両端間に電圧又は一連の 電圧を供給してその構造をアナログメモリ特性を有する構造に変換する所謂フォ ーミング処理によりその電気的特性を変更する。このフォーミング処理はデバイ スの抵抗値をこの処理前の約１０⁹オームから、例えば約２桁小さい値に低減す る作用を有する。このフォーミング処理後、デバイスを供給電圧を表す抵抗値に セット及びリセットすることができ、この抵抗値は供給電圧の除去後も保持され 、従ってプログラムしたデバイスを提供することができる。このデバイスは、こ の点に関し、所定の状態を保持電圧により維持されている間だけ保持するのみで あるデバイス及び２つの各別の電圧レンジに応答して２つの値を有効に蓄積する 既知のバイナリメモリデバイスと相違する。 このようなフォーミング処理により生ずる構造及び動作の変化は、「Philosop hical Magazine」B.1994，Vol.69，No.2，pp.237-251 に発表されたJ．Hajto等 の論文”Metal-semiconductor transition in electroformed chrmium/morphous silicon/vanadium thin-flm structures”において、フォーミング処理が高度 に導通する局部的フィラメント状領域を生成するからであると説明されている。 この論文には、フィラメント状領域（０．５μm 以下の直径にしうる）は、フォ ーミング処理中に上部金属がドープアモルファスシリコン層内に拡散して混合金 属及びシリコンの領域が生成されることにより生ずるものと示唆されている。こ の論文には、アモルファスシリコン層が０．１１μm の厚さのアモルファスシリ コンであり、直径１０μm の活性領域を有するＣｒ／ｐ⁺ａ−Ｓｉ：Ｈ／Ｖサン ドウイッチ構造に関する実験結果が報告されている。この構造は、最初、接点に おける金属−半導体ショットキ障壁のために約１０⁹オームの低電圧抵抗値を有 し、この抵抗値が、約１４Ｖまで増大する大きさの３００ｎｓ電圧パルスの系列 を上部のバナジウム接点を正極性として印加するフォーミング処理により、約１ ０³オームに低下する。このフォーミング処理後、この構造は、１００ｎｓの持 続時間及び２〜６Ｖの大きさの単電圧パルスの影響の下で１０³オームに等しい Ｒon及び１０⁶オームに等しいＲoff の不揮発性抵抗状態を生じることを証明し 、高速アナログメモリスイッチング特性を示すことを証明している。上述のＰＣ Ｔ ＷＯ９０／１３９２１にも同様の結果が記載されている。このようにフォー ミング処理したデバイスをメモリ素子として用いる既知の一実施例では、３．４ Ｖ及び１００ｎｓの持続時間を有する正の書き込みパルスをクロム接点に供給し て２×１０³オームのオン状態を生じさせ、続いて反対極性の消去パルスを連続 的に増大する電圧で印加すると、所定のしきい値電圧において、デバイス抵抗が 連続的に増大する各印加電圧とともに次第に増大し、約３．０Ｖにおいて約４× １０⁵オームの最終抵抗状態が達成されることが確かめられている。これらの状 態はすべて不揮発性で安定であり、デバイスは最後にセットされた導電率状態を 保持する。デバイス抵抗値は上側及び下側スイッチングしきい値間において主と して印加電圧パルスの関数となる。このJ．Hajto等の論文に記載された実験結果 によれば、異なるアナログメモリ状態に対するデバイスのＩ−Ｖ特性はほぼ対称 で、線形である。このアナログメモリ半導体デバイスは、例えばアナログニュー ラルネットワーク内の不揮発性リプログラマブルメモリ素子として使用するのに 好適である。 ＰＣＴ ＷＯ９０／００８１７には、アモルファスシリコン又はアモルファス カーバイド、オキサイド又はナイトライドのようなアモルファスシリコン化合物 を水素のような不動態化剤と反応させて形成したアモルファスシリコン化合物層 と、このアモルファスシリコン化合物層の上に設けられた２つの導電性電極とを 具えて電気スイッチングデバイスが開示されている。このデバイスは最初比較的 高い抵抗値を有するが、同様に高電圧を印加することによりフォーミング処理を 施し、電極の重畳部分の減量とともに結晶質元素シリコンのディスク状領域を形 成させて、デバイスを貫通する局部的フィラメントを生成している。このように 一旦フォーミング処理すると、デバイスは電圧制御負抵抗を示し、高い電圧又は 電流を受けるまで低い抵抗値を有し、高い電圧又は電流を受けると高い抵抗値に なる。この抵抗値の変化は、フィラメント領域におけるオーミックヒーティング 及びこの領域から低電子移動度を有する領域への電子の熱電子放出及び／又は電 界放出によるものとして説明されている。 本発明の目的は改善された半導体メモリデバイスを提供することにある。 本発明の他の目的はこのようなメモリデバイスを用いるメモリアレーを提供す ることにある。 本発明の第１の特徴は、２つの離間した導電性接点層と、両接点層間を延在す るアモルファスシリコン材料からなる層とを具える構造を具えたプログラムド半 導体メモリデバイスを製造する方法において、前記アモルファスシリコン材料を 、水素及びシリコンに加えて少なくとも一つの他の元素を含む水素化シリコンリ ッチアモルファスシリコン合金とし、且つプログラミング処理を前記構造の一領 域に実行して、前記水素化シリコンリッチアモルファスシリコン合金層のこの領 域全体に、この領域内のキャリア輸送に対する活性化エネルギーを選択した量だ け低減する欠陥バンドを誘起させ、前記活性化エネルギーの選択した低減量はこ のプログラミング処理により可変であることを特徴とする。 本発明の他の特徴は、２つの離間した導電性接点層と、両接点層間を延在する アモルファスシリコン材料からなる層とを具えたプログラマブル半導体メモリデ バイスにおいて、前記アモルファスシリコン材料が、水素及びシリコンに加えて 少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリコン合 金であり、該アモルファスシリコン合金層が、該層内に欠陥バンドを誘起させる ことにより変えうる前記接点層間のキャリア輸送に対する活性化エネルギーを有 し、デバイスをプログラムしうることを特徴とする。 本発明の更に他の特徴は、２つの離間した導電性接点層と、両接点層間を延在 するアモルファスシリコン材料からなる層とを具えたプログラムド半導体メモリ デバイスにおいて、前記アモルファスシリコン材料が、水素及びシリコンに加え て少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリコン 合金であり、且つ前記アモルファスシリコン合金層が該層内に生成された欠陥バ ンドを有し、前記接点層間のキャリア輸送に対する活性化エネルギーが該欠陥バ ンドにより決まる選択した量だけ低減されていることを特徴とする。 欠陥バンド、もっと詳しく言うと欠陥バンド内の欠陥の濃度及びエネルギー分 布を調整することにより、欠陥バンドに依存し、これにより決まるデバイスの活 性化エネルギーレベルの低減量を選択的にセットしてデバイスを所望のプログラ ム状態にすることができる。 好適実施例においては、水素化シリコンリッチアモルファスシリコン合金材料 は、窒素対シリコンの比が１．０より低く、好ましくは約０．２より大きい水素 化シリコンリッチアモルファス窒化シリコンとするのが好ましい。他の実施例で は、前記合金は水素化シリコンリッチアモルファス炭化シリコンとすることがで きる。シリコンリッチとは、合金内のシリコン原子濃度がシリコン及び水素以外 の構成元素の原子の濃度より大きいことを意味する。好適実施例における合金内 の少なくとも一つの他の元素、例えば窒素又は炭素の量は材料のバンドギャップ を著しく増大するようにする。従って、窒素対シリコンの比は０．２より大きく するのが好ましい。欠陥バンドを具える欠陥を形成するには、前記合金材料内に 、窒素又はシリコン以外に、他の元素は必要とされない。 例えば参加シリコン又は酸化窒化シリコンを含む他の水素化シリコンリッチア モルファスシリコン合金を使用することもでき、またゲルマニウムのような他の 材料を合金内に混合することもできる。前記合金はドーパント（ｎ又はｐ型）を 含むこともできるが、前記合金は真性で、アンドープのものとするのが好ましい 。 プログラミング処理は、２つの導電性接点層を端子として用いて電流をデバイ ス構造に、欠陥を生成するに十分な電流密度で流す電流ストレス処理を含むもの とするのが好ましい。この場合には、プログラミング処理が実行されたデバイス 構造の領域又は特に合金層の領域が電流を流す領域になる。欠陥バンド内の欠陥 は合金内の価電子帯付近にシリコンダングリングボンドを具える。電流の大きさ を変えることにより、及び／又は電流を供給する時間を変えることにより、その 後の使用におけるデバイスの活性化エネルギーレベルを可能な値の範囲から選択 し予め決定することができ、従ってデバイスをプログラムすることができる。活 性化エネルギーレベルは、一定電流密度であるものとすると、例えば供給電流ス トレス時間の増大につれて次第に減少する。欠陥バンドの生成は、このデバイス を、フォーミング処理により局部的フィラメントをアモルファスシリコン層内に 発生させる既知のタイプのメモリデバイスと区別させる。 欠陥バンドは他の技術を用いて誘起させることもできる。特に、プログラミン グ処理において、接点層間の合金層の領域を、高エネルギー粒子、即ちイオン（ 例えば陽子）又は電子、又は高エネルギー光子により、合金材料内の内部ボンド を切断するに十分なエネルギーレベルで衝撃して欠陥バンドを形成することもで きる。 この半導体メモリデバイスは不揮発性であり、一旦プログラムすると、その後 の使用においてデバイスの読み出しに使用する電流をプログラミング処理に使用 した電流と比較して十分低くしてプログラムされている活性化エネルギーレベル を変化しないようにすれば、そのプログラム状態を保持する。デバイスは、現在 のプログラム状態に依存して、後に、電流ストレス（又は衝撃）を用いてプログ ラミング処理を続けてその活性化エネルギーレベルを低減させることによりある 程度は再プログラムすることができる。しかし、この処理によりその活性化エネ ルギーレベルを上昇するよう再プログラムすることはできない。高及び低活性化 エネルギーレベルの両レベルへの再プログラミングは、必要に応じ、デバイスに アニール処理を施すことにより達成することができる。アニール処理は活性化エ ネルギーレベルを増大し、適度に高いアニール温度を使用すると、デバイスをそ のもとのストレス処理前の状態にもどすことができ、次いで新しいプログラミン グ処理を実行してデバイスを所望のプログラム状態にセットすることが可能にな る。アニール処理をこのように使用しうることは、接点材料の拡散により生ずる フィラメント作用を用いるものでないことを明確に証明している。プログラムド 半導体メモリデバイスは実際上アナログメモリデバイスである。その理由は、こ のデバイスではメモリ状態を決定する活性化エネルギーレベルの低減量を丁度２ つの取りうる状態からではなくほぼ連続した範囲から選択することができるため である。 本発明のプログラマブル半導体デバイスは上述した既知のタイプのものと相違 し、その構造及び動作はフィラメントの存在に依存するものでない。本発明デバ イスの動作は、フォーミング処理の結果として導入された欠陥バンドに依存し、 既知のデバイスのようなフィラメント効果ではなくバルク制御効果を有するデバ イスを導くものである。 本発明は多数の利点をもたらす。重要な点は、デバイス構造及びその製造方法 がフィラメント型デバイスと相違して高い再現性を有する点にある（フィラメン ト型デバイスでは、材料の選択及び製造処理が重要な役割を有し、且つ使用する メカニズムが明確に解明されておらず、効果を再現するのが困難である傾向があ るために再現性がよくない）。本発明のメモリデバイスは、比較的広い範囲に亘 って、例えば３桁以上に亘ってプログラムすることができる。他の重要な利点は 、デバイス内の欠陥バンドの領域、従ってプログラマブル領域は、電流ストレス を使用する際は電流を流す領域により、衝撃を使用する際は衝撃領域により決ま るため、このようなデバイスのアレー内の個々のデバイスの動作を予測すること ができるとともにほぼ同一にすることができるが、既知のフィラメント型デバイ スでは、アレー内のデバイスごとにフィラメント導通度が大きな変化を示しうる 。 本発明は、長時間電流ストレスにより生ずる水素化シリコンリッチアモルファ スシリコン合金材料における過大リークを有利に使用しうるという認識に基づく ものである。アクティブマトリクス液晶ディスプレイパネル内のスイッチングデ バイスとして使用されているａ−ＳｉＮｘ：Ｈ及びａ−ＳｉＣｘ：Ｈ薄膜ダイオ ードのようなシリコンリッチアモルファスシリコン合金デバイス（同様に対向導 体間に挟まれたアモルファスシリコン合金の層を具えている）において、長時間 電流ストレスにより比較的高い電流密度をこれらのスイッチングデバイスに流す と、デバイスのＩ−Ｖ特性にドリフトの形のエージング効果を生じ、この効果が 十分大きい場合には過大リークを示す状態への不可逆変化をデバイスに生じさせ ることができことが観測された。この効果を生ずる現象は正孔注入により誘起さ れる欠陥バンドの形成のせいであると確認されている。この状態変化は、前記デ バイスをアクティブマトリクスディスプレイデバイス内のスイッチングデバイス として使用するとき、即ちしきい値効果を示す非線形抵抗素子として作用し、そ の目的のためにデバイスのＩ−Ｖ特性を動作駆動電圧範囲に亘ってほぼ対称に、 安定に、且つ均一にする必要があるスイッチング素子として使用するとき、全く 不所望であるが、本発明者は、デバイスを他の目的に使用する、即ちメモリ素子 のようなプログラムド半導体デバイスとして使用することによりこの明らかに不 所望な効果を有利に利用しうることを確かめた。リークを生ずる欠陥バンドの生 成の原因となる現象は水素化シリコンリッチアモルファス合金において特に強い 。その理由は、ａ−Ｓｉ：Ｈ内よりも無秩序置換が多いためである。欠陥バンド を電流ストレス処理中に成長させ、デバイス抵抗及びその活性化エネルギーレベ ルを決定することができることを認識し、この現象をプログラミング技術として 利用しうることを認識した。 また、所要の欠陥バンドは電流ストレス処理以外の方法、例えばイオン衝撃に より発生させることもできることを認識した。 ２つの導電性接点層を水素化シリコンリッチアモルファスシリコン合金の層の 同一の表面上に離間して設けることもできる。しかし、水素化シリコンリッチア モルファスシリコン合金の層は２つの導電性接点層間に挟むのが好ましい。これ は、接点間のシリコン合金の量が合金層の厚さにより決まり、従って精密に制御 しうる利点を有する。 導電性接点層は金属とするのが好ましいが、ＩＴＯ又はドープ、例えばｎ型、 アモルファスシリコンのような他の導電性材料を使用することもできる。プログ ラムされた半導体デバイスの使用中、読み出し時にデバイスを流れる電流は接点 材料と無関係の大きさになる。 メモリデバイスのアレーを用いてメモリマトリクスアレー装置を提供すること ができる。メモリデバイスのプレーナアレーは、本発明の第１の特徴のメモリデ バイスを共通の支持体上に、共通の堆積層から製造するすることにより得ること ができる。支持体上に行及び列に配列されたメモリデバイスを具え、各行内の各 メモリデバイスの２つの接点層の第１電気的に接続され、各列内の各メモリデバ イスの２つの接点層の第２接点層が互いに電気的に接続されているプレーナアレ ーは、慣例の薄膜技術を用いて容易に製造することができる。好ましくは、導電 ストリップからなる互いに重畳する行及び列導体の組を支持体上に形成し、これ らの行及び列導体間をそれらのクロスオーバ領域においてアモルファスシリコン 合金の中間層で分離し、好ましくはこのアモルファスシリコン合金層をアレーに 予定された面積に亘って行及び列導体の組間を延在する連続層として設け、行導 体と列導体との間の各クロスオーバ領域に、その領域の行及び列導体の部分から なる２つの接点層を有するメモリデバイスを形成することができる。この構造の 形成後に、行及び列導体の端部に接続された適当な電流源から関連する行及び列 導体を経てアレー内の特定のメモリデバイスに電流を流すことにより、又は局部 的衝撃によりメモリデバイスをプログラムすることができる。デバイスの読み出 しは、メモリデバイスを行及び列導体によりアドレスすることにより達成される 。このマトリクスメモリ装置はアクティブマトリクスＬＣディスプレイデバイス のような他の大面積電子デバイスに使用されている薄膜回路技術を用いて容易に 製造するとことができ、例えばＥＰ−Ａ−０５８８４０２に記載されているよう なＴＦＴ（薄膜トランジスタ）を用いる既知の種類の薄膜メモリアレーと相違し て、極めて簡単な製造工程を必要とするのみである。 特に好適な実施例では、メモリアレー装置は共通の支持体上に互いに重畳する 複数のこのようなプレーナメモリデバイスアレーを具え、大容量の３Ｄマルチプ レーンメモリデバイスを構成する。複数のアレーは支持体上に順に形成すること ができる。アレーは各々専用の個別の行及び列導体の組を具え、隣接するアレー を窒化シリコン又はポリイミドのような絶縁材料の層により分離することができ る。或いはまた、一つの組の導体、例えば行導体の組を一つのアレー内のメモリ デバイスの、例えば上部接点層として作用させるとともに、隣接するアレー内の メモリデバイスの下部接点層を構成する導体の組としても作用させるのが好まし い。このようにすると、２つの隣接するメモリデバイスアレーの場合には、３組 の導体、例えば２組の列導体と、１組の共有行導体を設けるだけですみ、５つの 隣接するメモリデバイスアレーの場合には、６組の導体を設けるだけですむよう になる。この導体組数の減少は製造の容易性を増大する。３Ｄマルチレベル構造 は、一つの層の上に別の層を設けて各アレーを支持体上に順に設けることにより 簡単に製造することができ、上と下のアレーを除いて、各レベルのアレーに対し 導体の組を形成するのに一つのマスクを必要とするのみである。マルチレベル３ Ｄアレー内のメモリデバイスのプログラミング及び読み出しは、各アレーの行及 び列導体を経て電流を供給することにより達成される。 以下、図面を参照して本発明による半導体メモリデバイス、メモリアレイデバ イス、及びこのようなデバイスの製造方法を実施例につき説明する。図面におい て、 図１は本発明によるプログラムド半導体デバイスの一実施例の簡略断面図であ り、 図２は製造の中間段におけるデバイスのＩ−Ｖ特性を示すグラフであり、 図３はプログラミング処理における電流ストレス処理の結果として発生する変 化を示すデバイスのＩ−Ｖ特性のグラフであり、 図４は幾つかの例のデバイスの活性化エネルギー対印加電界を示すグラフであ り、 図５は半導体メモリデバイスのエネルギーバンド図であり、 図６及び図７は本発明によるメモリマトリクスアレー装置の一実施例の一部分 の簡略断面図及び平面図である。 特に、図１、図６及び図７は略図であり、正しい寸法比で描かれていない。種 々の層又は領域の厚さのような特定の寸法が他の寸法より大きく拡大されている 。各図において同一又は類似の部分には同一の参照番号が使用されている。 図１において、半導体メモリデバイス１０は、例えばガラスの絶縁支持体１１ 上に支持された多層薄膜構造を具える。この構造は支持体表面上に直接堆積され た、例えばクロムのような金属の下部導電接点層１２と、導電層１２を直接覆う 水素化シリコンリッチアモルファス窒化シリコンの薄層１４と、層１４を直接覆 う、例えばモリブデンの上部導電接点層１５とからなる。層１５は支持体上を層 １２から離れる方向に横方向に延在し、第１接点領域を提供する。層１２も同様 に支持体表面上を図に垂直な方向に延在し、第２接点領域を提供する。 このメモリデバイスは、下部接点材料、本例ではクロムを支持体表面上に約１ ００ｎｍの厚さに蒸着により堆積し（この厚さは臨界的ではない）、次いでこの 層をフォトリソグラフィによりパターン化してクロムのストリップ状の層を残存 させることにより製造する。次に、ＰＥＣＶＤ（Plasma Enhanced Chemical Vap our Deposition）処理を用いて、シラン及び窒素から層１２及び支持体１１上に 直接層１４を約１００ｎｍの均一な厚さに成長させる。シラン及び窒素は約２５ ０°の温度で真空システム内に導入され、水素化シリコンリッチアモルファス窒 化シリコン（ａ−ＳｉＮｘ：Ｈ）合金層を生成する。窒素及びシリコンの割合は 、得られる層内の窒素対シリコンの比が１．０より小さく且つ０．２より大きい 範囲（０．２＜Ｎ：Ｓｉ＜１．０）内になるように選択し、この特定の実施例で は約０．５に選択する。 次に、第２の上部導電接点層を、支持体上の構造上にモチブデンの層を約１０ ０ｎｍの厚さに堆積し（この厚さは変えることができる）、この層をフォトリソ グラフィによりパターン化して層１４の表面上を層１２とクロスオーバして延在 する接点層１５を構成するストリップを残存させることにより形成する。層１２ を覆う層１４の一部分をクロスオーバ領域から離れた位置において除去して層１ ２と接触する電気接点を形成することができる。 こうして得られた構造は、クロスオーバ領域において、対向導電層１２及び１ ５間に挟まれ、両面でこれらの導電層と直接接触するシリコンリッチａ−ＳｉＮ ｘ：Ｈの層１４からなる。クロスオーバ領域は約１０μm²である。 この金属−半導体−金属（ＭＳＭ）構造は、基本的にバック・ツー・バックシ ョットキバリヤデバイスを構成する薄膜ダイオードデバイスを構成する。このデ バイスのこの段階におけるＩ−Ｖ特性は図２に示すとおりである。この図では、 接点層１２及び１５に印加される電圧がデバイスを流れる電流密度の対数に対し プロットされている。 デバイスを流れる電流は主として電子により搬送されるので、デバイスを流れ る電流の大きさを決定するのは負にバイアスされたカソード接点である。もっと 詳しく言うと、カソード障壁を経る量子力学トンネリングの量を決定するのは電 界の大きさであり、従ってこの電界の変化が電流−電圧特性を変化する。図２を 参照すると、Ｉ−Ｖ特性は低電流において指数特性に近似するとともに、約０． １ｍ_eのトンネリング実効質量を有する逆バイアスされた接点を経る熱電子−電 界放出と一致する。 上述したデバイスに類似するＭＳＭ薄膜ダイオードデバイスがアクティブマト リクス液晶ディスプレイデバイスのスイッチング素子として使用されている。こ のディスプレイデバイスでは、スイッチング素子を関連する表示素子と直列に接 続し、これらの直列接続の両端間に適切な駆動電圧を印加することにより表示の ために表示素子の充電を制御する。 図１に示す構造を製造したのちに、プログラムした（プログラムド）半導体デ バイスを提供するためにプログラミング処理を施す。この特定の実施例では、こ の処理は、上部及び下部導電層を接点として用い（これらの接点は電界の影響の 下で層１４を通過するキャリアのソースを提供する）、この構造に電流を十分な 電流密度で流して、アモルファスシリコン合金層１４に欠陥を発生させ欠陥バン ドを誘発させることにより実行する。欠陥バンドは、この処理中に電流が流れた 層１４の領域に生成される。この欠陥バンドの効果は、デバイスのキャリア輸送 に対する活性化エネルギーを低減することにあり、その低減量は選択可能であり 、欠陥の濃度及びエネルギー分布に依存し、これはこの処理中の電流ストレスの 程度、特に電流密度及び通過させるキャリアの量に依存し、これにより決まる。 この特性によりデバイスをプログラマブルデバイスとして使用することが可能に なる。 上述の種類のＭＳＭ薄膜ダイオード（ＴＦＤ）デバイスの使用においては、一 定期間の使用後に、Ｉ−Ｖ特性が電流ストレス効果のために変化しうることが観 測された。まず第１に、この変化は、正及び負の電圧パルスの印加後に、図２に 破線で示すようにＩ−Ｖ曲線のシフト（ほぼ対称）の形で生ずる。もっと長い電 流ストレス後には、Ｉ−Ｖ特性が対称に劣化し、低電圧でリークが現れることが 確かめられた。このＩ−Ｖ特性のドリフト及びリーク電流の発生はこのようなＴ ＦＤのディスプレイディスプレイ等におけるスイッチング素子としての性能を制 限するものである。その理由は、前者は表示素子の駆動に使用する電圧を増大す る必要があり、後者はディスプレイの寿命をスイッチング素子の寿命に制限する ためである。本発明は、ＴＦＤをアクティブマトリクスディスプレイデバイスの スイッチング素子として使用する場合に不所望なこれらの現象を、プログラマブ ル半導体デバイスのような全く異なる機能用に好適なデバイスの製造に実際に有 利に使用することができるという認識に基づくものである。欠陥バンドを慎重に 導入することにより、上述のデバイスを用いて、例えばＰＣＴ ＷＯ９０／１３ ９２１に開示されているプログラマブル半導体デバイスに類似の機能を実行させ ることができる。 ＴＦＤデバイスにおけるこのような電流ストレスの効果についての一つの可能 な説明は以下の通りである。電流ストレスにより誘起される欠陥バンドは、電位 障壁を越えて流れる電流と並列にアノードからカソードへ電流を流れさせる。ス トレス印加後に観測される高い印加電圧におけるＩ−Ｖ特性のシフトはほぼ対称 である。これは両辺の電界が所定の印加バイアスにおいてほぼ同一の量だけ減少 したことを示唆する。このドリフトの最も簡単な説明は、価電子帯の付近にシリ コンダングリングボンド（不対結合手）を具える欠陥が電流ストレス印加中に導 入され、これらの欠陥がａ−ＳｉＮｘ：Ｈ層内で電子を均等にトラップし、負接 点における電界を低減するものとするものである。 層１４内に欠陥を発生するメカニズムは、材料内のボンドを切断するのに必要 なエネルギーを供給する正孔−電子再結合と、アノードに注入された電子を冷却 し、正孔を正バイアスアノードにおける電位障壁を越えるように励起するのに必 要なエネルギーを供給する電子冷却にある。欠陥中心はシリコンダングリングボ ンドであるものと信じられるため、欠陥中心を構成する確率は弱いＳｉ−Ｈボン ド及び強いＳｉ−Ｓｉボンドの濃度に関連する。これらの濃度は材料内の水素及 び窒素の濃度に依存する。 正孔−電子再結合及び電子冷却モデルを用いて、Ｉ−Ｖ特性のシフトと、電流 密度、層１４の厚さ、時間及び特性及び材料により決まる定数との間の依存性を 説明することができる。 シリコンリッチ窒化シリコンを用いるデバイスのＩ−Ｖ特性は、層１４と層１ ２及び１５との間の各界面における障壁により決まる。電流ストレス中に準安定 欠陥が生成され、アモルファス窒化シリコン層１４の電子特性を変化する。欠陥 の生成は、窒素の添加により増大する無秩序置換のために、ａ−Ｓｉ：Ｈと比較 してシリコンリッチａ−ＳｉＮｘ：Ｈのほうが顕著である。 デバイスに長時間の電流ストレスを施すと、比較的低い電圧で接点層１２及び １５間に電流を流れさせる他の現象が発生する。電流ストレスを更に続けると、 このリーク電流の大きさが増大し、ついにはＩ−Ｖ特性より優勢になる。この現 象は図３にグラフで示されている。この図には、実験データを用いて電流Ｊのモ ジュラスの対数値が印加電圧に対しプロットされ、図２に対応する初期Ｉ−Ｖ特 性が文字符号Ａで示されている。電流ストレス前のＩ−Ｖ特性はＴＦＤの代表的 なものであり、約２．１ｅＶに等しい光バンドギャップ（Ｅｇ）を有する。この 初期測定後に、デバイスに長時間ストレス処理を施し顕著なリーク電流を発生さ せた（図３の曲線（Ｂ））。この際、１０マイクロ秒の持続時間及び２．５ｋＨ ｚの周波数を有する５Ａｃｍ^-2の正及び負電流パルスを用いて、次第に増大する ストレス時間後に一組のＩ／Ｖ曲線Ｂ〜Ｄを測定した。この図から明らかなよう に、これらの曲線は零ボルトを中心にほぼ対称である。図３は、電流ストレスが 進み、より多数の欠陥が層１４内に導入されるにつれて、リーク電流が対応して 増大することも示している。印加電圧に対する活性化エネルギーＥ_Aの測定結果 は、ストレスを続けるにつれて、電流輸送に対する活性化エネルギーがバンドギ ャップと比較して小さい値に減少し、リーク電流の増大が導通プロセスに寄与す る欠陥中心の数の増大よりも主として活性化エネルギーの変化によることを示し た。図４は、活性化エネルギーＥ_Aをデバイスのバイアス電圧Ｖ（ボルト）に対 しプロットしたグラフであり、曲線１はこの電流ストレス前の値を示し、曲線２ は電流ストレス後及びリークの発生時における値を示し、曲線３は連続電流スト レス後の値を示す。デバイスにリークが発生する前は、Ｉ−Ｖ特性は、図２に破 線で示すように、誘起された欠陥の幾つかにおける電子トラップによりドリフト する。トラップされる電子の数が約１０¹⁸ｃｍ^-3に達すると、デバイスがどのよ うにストレス処理されたかとは無関係に、リークが明確になり、この特性は、図 ４に示す活性化エネルギー曲線とともに、リーク電流の発生メカニズムはフレン ケル−プール放出による導通及び欠陥バンドを経るホッピングを含むことを示唆 している。電流ストレスによる活性化エネルギーの変化についての可能な説明は 、欠陥バンドが広くなって、欠陥中心がバンドエッジに近づき、おそらく、欠陥 中心間の平均距離が減少して、欠陥中心の電荷による反発力及び隣接荷電欠陥中 心による吸引力の２つの力の影響の下で、キャリアが低い実効障壁を飛び越える ものと考えられる。欠陥バンドの効果は図５に示されており、この図は構造のエ ネルギーバンド図である。この図において、Ｅ_v及びＥ_cは価電子帯のエネルギー 及び伝導帯の下端のエネルギーをそれぞれ示し、ＥＦｎは擬フェルミ準位であり 、Φ' _e及びΦ' _hは電子に対する障壁高さ及び正孔に対する障壁高さをそれぞれ 示し、Ｅ’_Aはホッピング及びフレンケル−プール放出に対する実効障壁高さで あり、Ｂｄは欠陥バンドを示す。 従って、リーク現象の一つの解釈として、ストレス処理前は電流密度はアノー ドからの電子（Ｊ_e）の熱電子−電界放出に支配されるものと考えられる。デバ イスの活性化エネルギー（図４）は、上部及び底部障壁の高さの間に差があるが 、両障壁が電界とともに同一に変化し、その傾斜が低いトンネリング実効質量を 有する電子の熱電子−電界放出と一致することを示す。正孔電流Ｊ_h1はアノード 金属内で発生される正孔の熱電子−電界放出により決まる。欠陥バンドＢｄは電 流ストレス中に成長し、ついには欠陥中心が十分に近接して正孔Ｊ_h2の第２の通 路を与えるとともに、価電子帯に十分近接してフランケル−プールメカニズムに より正孔を放出し、リーク電流を発生する。 正孔注入により誘起され、過大のリークの原因となる欠陥バンドは電流ストレ ス中に成長するため、その抵抗値を決定することができる。この特徴は、図４か ら明らかなように活性化エネルギーレベルを所望の如くセットするようにストレ スを適切に選択することによりデバイスをプログラムするのに使用することがで きる。活性化エネルギーのレベルは欠陥バンドにより決まる。もっと詳しく説明 すると、活性化エネルギーはプログラミング処理中にセットされる欠陥の濃度及 びエネルギー分布に依存し、これにより決まり、これはこの処理のパラメータの 変化に従って変化させることができる。かかる後に、実際上アナログ半導体メモ リデバイスであるこのデバイスは、電流ストレスに使用する電圧より低い読み出 し電圧を用いて読み出し、そのプログラムされた状態を決定することができる。 代表的には、デバイスは、例えば約１ボルトの読み出し電圧を接点間に供給する ことにより読み出される。選択されたＩ−Ｖ特性（図３）に従ってデバイスを流 れる電流がプログラムされた状態を表す。 デバイスの電流と活性化エネルギーレベルＥ_Aとの間の関係は次式で表すこと ができる。 Ｊ＝Ａ exp-(Ｅ_A／ｋＴ) ここで、Ａは定数、Ｔは温度、及びｋはボルツマン定数である。 シリコンリッチアモルファス窒化シリコン合金を用いるデバイスにおける上述 した効果と同一の効果が、層１４に水素化シリコンリッチアモルファス炭化シリ コン（ａ−ＳｉＣｘ：Ｈ）を用いるデバイスにおいても生ずることが確かめられ た。欠陥バンドによる電流輸送は水素化シリコンリッチアモルファス酸化シリコ ン合金又は酸化窒化シリコン合金のようなシリコンリッチアモルファスシリコン 合金に共通の現象であるものと予想される。場合によっては、シリコンリッチ合 金材料内の窒素又は炭素（又は酸素、又は酸素及び窒素）が欠陥バンドを誘起す るのに必要な主成分であり、誘起欠陥バンドを構成する欠陥を形成するために他 の元素を合金内に含める必要はない。アモルファスシリコン合金はアンドープ、 真性合金を使用するのが好ましいが、ドープすることもできる。例えばゲルマニ ウムのような他の元素を合金内に含めることもできる。合金を形成するのに使用 する窒素、炭素又は他の元素の割合は材料のバンドギャップに著しい影響を与え るのに十分な大きさにする必要がある。 半導体メモリデバイスは不揮発性であり、以後の使用において、読み出しを比 較的低い動作電圧を用いて行えば、後”プログラミング”は発生しない。しかし 、そのプログラミングを変化させたい場合には、これは後プログラミング処理を 実行することにより達成しうるが、このような再プログラミングはストレス処理 されてないデバイスの特性に対して行うことができるのみである。フル再プログ ラミングは、デバイスに適度に高い温度でアニール処理を施してデバイスを有効 にクリーン状態にワイプし、もとのストレス処理されてない状態にもどした後に 、再び適切にプログラムすることにより実施することができる。アニール処理は 、デバイスをクリーン状態にワイプしないで活性化エネルギーを増大させるのに 使 用することもできる。 プログラムド半導体デバイスを製造するのに使用する上述のプログラミング処 理は電流ストレス処理を必要とするが、他の技術を用いて所望の欠陥バンドを誘 起させることができる。特に、プロトン又は光子のような電子又はイオンを用い て層１４の接点層１２及び１５間の領域に高エネルギー粒子衝撃を、内部ボンド を切断するのに十分なエネルギーレベルで実行することができる。この場合には 、キャリア輸送に対する活性化エネルギーの低減量は衝撃中に消費されるエネル ギー量で定義される衝撃の程度に依存する。 接点層１２及び１５の材料は変えることができる。他の材料、例えばＩＴＯ又 はドープアモルファスシリコンを使用することができる。後の使用中において読 み出し時にプログラムしたデバイスを流れる電流は、その動作がバルク効果によ り支配されるために、一般に接点材料に依存しない。上述の実施例では、層１４ を特定の厚さにしたが、この層の厚さは、例えば２５ｎｍから約１μm の間で変 化させることができる。厚さを増大するにつれて、長いストレス処理時間又は高 い電圧が必要になる。薄い層は同一の温度レベルで高速にストレス処理すること ができる。窒化シリコン又は炭化シリコン合金の場合には、多量の窒素又は炭素 を合金に加えれば加えるほど、無秩序置換の量がバンドギャップとともに増大し 、欠陥バンドを発生しやすくなる。メモリデバイスの寸法、即ち接点１２及び１ ５間のオーバラップ面積を変えることもできる。 デバイスの他の構造例においては、２つの導電接点層をアモルファスシリコン 合金層の一方の表面上の互いに離間した位置に設けることができる。例えば、層 １４を支持体の表面に直接堆積することができる。次に、単一の金属層をこの層 の表面上に堆積し、フォトリソグラフィによりパターン化して２つの導電接点層 を形成する、又は２つの異なる導電材料、例えばクロム及びモリブデンを順に別 々の層として堆積し、パターン化することができる。 メモリデバイスのアレーを具えるメモリマトリクス装置の一実施例を、その一 部分の断面図及び平面図を示す図６及び図７を参照して説明する。本例装置は、 例えばガラスの共通絶縁支持体１１上に互いに重畳関係に積層され且つ支持体表 面に平行な順次の平面内に位置する複数の２−Ｄ（プレーナ）メモリデバイスア レーを具え、マルチレベル３−Ｄメモリデバイス構造を構成する。メモリデバイ ス１０は各アレー内に行及び列に配置され、図示の装置は５つのアレーを具える 。 各アレーは、支持体上を延在する金属ストリップ２０からなる一組（Ｘ）の互 いに平行な等間隔の行導体と、支持体上をＸ組の導体に対し直角に延在する金属 ストリップ２２からなる一組（Ｙ）の平行な等間隔の列導体とを具え、両組の平 面が水素化シリコンリッチアモルファスシリコン合金材料の中間層１４により互 いに離間される。本例では層１４の材料はａ−ＳｉＮｘ：Ｈであり、その光バン ドギャップＥは約２．７ｅＶである。従って、支持体表面にもっとも近い第１ア レーは一組の行導体Ｘ１と、これと交差する一組の列導体Ｙ１と、これらの導体 間に位置する層１４とを具える。アレー内のメモリデバイスは行及び列導体間の クロスオーバ領域に位置し、各メモリデバイスは、図７に示すようにクロスオー バ領域における行導体２０と列導体２２（図１の接点層１２及び１５を構成する ）の重畳部分と、これらの部分間に挾まれた層１４の部分とからなる（層１４は ２組の導体間を連続的に延在している点に注意されたい）。従って、一つの列導 体２２の個々の部分からなる一列内のすべてのメモリデバイス１０の下部接点層 は列導体により互いに電気的に接続され、且つ一つの行導体２０の個々の部分か らなる一行内のすべてのメモリデバイス１０の上部接点層は行導体により互いに 電気的に接続されている。従って、このマトリクスアレー内の個々のメモリデバ イス１０は関連する行及び列導体によりアドレス指定することができる メモリデバイスの重畳アレーも同様の構成を有する。本例では、各組の行及び 列導体が隣接アレー間で共用される。即ち、上述した行導体の組Ｘ１は支持体か ら２番目のアレーのための一組の行導体としても作用し、このアレーは行導体の 組Ｘ１と、列導体の組Ｙ２と、中間層１４とで構成され、同様にメモリデバイス １０の行及び列アレーが２組の導体、即ちＸ１及びＹ２のクロスオーバ領域によ り決定される。組Ｙ２のアドレス導体の位置は図６に示すように組Ｙ１の導体の 位置に対し互い違いにして容量結合効果を低減させる。残りの３つのアレーも同 様に設けられ、それぞれ一対のアドレス導体の組Ｙ２及びＸ２，Ｘ２及びＹ３， Ｙ３及びＸ３とそれぞれの中間層１４とで構成される。行導体の組Ｘ１，Ｘ２及 びＸ３の端部は慣例の如く各組の個々の導体との接触を可能にするために梯形に 配置する。列導体の組Ｙ１，Ｙ２及びＹ３も同様に終端させる。 これらのアレーは、慣例の薄膜技術を用いて、各層を順に形成することにより 極めて簡単に製造することができる。金属層、例えばクロム層を支持体１１の表 面上に堆積し、フォトリソグラフィによりパターン化して列導体の組Ｙ１を形成 する。次に、ＰＥＣＶＤプロセスを用いてａ−ＳｉＮｘ：Ｈの層を支持体上に所 要の厚さに成長させるとともに導体の組Ｙ１及び支持体の中間表面部分上に連続 的に延在させて層１４を形成する。別の金属層、例えばクロム層、又はモリブデ ン層を堆積し、パターン化して行導体の組Ｘ１を構成する導電ストリップ２０を 形成する。次に、ａ−ＳｉＮｘ：Ｈの別の層を堆積して第２アレーのための層１ ４を形成し、次に別のクロム層を堆積し、パターン化して第２アレーのための列 導体の組Ｙ２を形成する。次に、ａ−ＳｉＮｘ：Ｈの別の層を列導体の組Ｙ２及 び中間表面領域上に形成し、次に、次の行導体の組Ｘ２を形成して第３アレーを 完成させ、以下同様に最後の行導体の組Ｘ３まで形成する。金属層の厚さ及びこ れから形成されるストリップ２０及び２２の幅はすべてのアレーに対し均一にす るともに同一にする。行及び列導体の幅により決まる各クロスオーバの面積、従 ってメモリデバイスのサイズは本例でもほぼ１０μm²にすることができるが、こ れは必要に応じ変化させてもっと大きな又はもっと小さなサイズのメモリデバイ スを提供することもできる。層１４は、前述したように、少なくともクロスオー バ領域において所要の厚さに設ける。図６の構造は簡略化して示したものであり 、層１４を単に均一な厚さの連続層として堆積する場合には、実際にはそれらの 表面は図に示すような完全な平面にならず、起伏を示す。必要とされる薄膜技術 は極めて簡単であり、５つのアレーに対し６つのマスク処理を必要とするだけで ある点に注意されたい。 メモリマトリクスアレーは、各アレー内の一つの行導体及び一つの列導体に電 圧を供給して関連する行及び列導体の交点に位置するメモリデバイスを経て電流 を流れさせ、これによりクロスオーバ領域において層１４内に欠陥バンドを誘起 させることによりプログラムする。プログラムしたデバイスの読み出しは、同様 に読み出し電圧を関連する行及び列導体に供給し、発生する電流を検出すること により達成される。この読み出し動作は、マトリクスメモリデバイスに対し既知 のように、例えば各アレーの各行導体を順に走査して一行のメモリデバイスを選 択するとともに、列導体を走査して選択した行内の個々のメモリデバイスの状態 を決定することにより各アレーを順に読み出すようにしうる。 一組の導体を隣接するアレー間で共用することにより必要とされる導体の組数 が減少し、従って構造の製造が簡単になる。上述の例では、５つのアレーに対し ６組のアドレス導体が必要とされるのみである。しかし、各重畳メモリデバイス アレーに専用の行及び列アドレス導体の組を設け、隣接するアレー間に、例えば 窒化シリコンマトリクスポリイミドのような絶縁材料の連続層を設けて隣接する アレーを分離させてもよい。この場合には、導体の組の数が増大し、上述の例で は１０になるが、この方法は発生しうるクロストークの問題を低減する利点があ る。 メモリデバイスアレーの数は容易に変更することができ、丁度２つの重畳アレ ー又は６以上のアレーを具える具えるものとすることができる。丁度一つのアレ ーを具えるメモリマトリクスアレー装置を提供することもできること勿論である 。 メモリデバイスの接点層を与える列及び行導体の組に使用する材料及び層１４ の水素化シリコンリッチアモルファスシリコン合金材料及びそれらの厚さは前述 したように変えることができる。本発明の説明を読めば、他の変更が当業者に明 らかである。このような変更には、アモルファスシリコン半導体デバイスの分野 において既知であってここに記載されている特徴の代わりに、又は加えて使用し うる他の特徴が含まれる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ

Claims (1)

1. 【特許請求の範囲】 １．２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコ ン材料からなる層とを具える構造を具えたプログラムド半導体メモリデバイスを 製造する方法において、前記アモルファスシリコン材料を、水素及びシリコンに 加えて少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリ コン合金とし、且つプログラミング処理を前記構造の一領域に実行して、前記水 素化シリコンリッチアモルファスシリコン合金層のこの領域全体に、この領域内 のキャリア輸送に対する活性化エネルギーを選択した量だけ低減する欠陥バンド を誘起させ、前記活性化エネルギーの選択した低減量はこのプログラミング処理 により可変であることを特徴とするプログラムド半導体メモリデバイスの製造方 法。 ２．前記プログラミング処理は、電流を前記構造に、前記アモルファスシリコン 合金層内に欠陥バンドを生成するに十分な電流密度で流す電流ストレス処理を含 むことを特徴とする請求の範囲１記載の方法。 ３．前記プログラミング処理は前記アモルファスシリコン合金層を高エネルギー 粒子で衝撃する処理を含むことを特徴とする請求の範囲１記載の方法。 ４．前記水素化シリコンリッチアモルファスシリコン合金がシリコンリッチアモ ルファス窒化シリコン合金であることを特徴とする請求の範囲１〜３のいづれか に記載の方法。 ５．前記水素化シリコンリッチアモルファスシリコン合金がシリコンリッチアモ ルファス炭化シリコン合金であることを特徴とする請求の範囲１〜３のいづれか に記載の方法。 ６．前記水素化シリコンリッチアモルファスシリコン合金の層が２つの導電性接 点層間に挟まれていることを特徴とする請求の範囲１〜５のいづれかに記載の方 法。 ７．支持体上にメモリデバイスのアレーを具えるメモリマトリクスアレー装置を 製造する方法において、前記メモリデバイスを支持体上に堆積された共通の層を 用いて、請求の範囲１〜６のいづれかに記載された方法に従って製造するこ とを特徴とするメモリマトリクスアレー装置の製造方法。 ８．前記アレーのメモリデバイスを行及び列に配置し、支持体上を直交して延在 する重畳関係の行及び列導体の組を設け、これらの行及び列導体をそれらのクロ スオーバ領域において、前記前記水素化シリコンリッチアモルファスシリコン合 金材料の層により分離させ、各クロスオーバ領域に、その領域の行及び列導体の 部分からなる２つの接点層を有する前記メモリデバイスを形成することを特徴と する請求の範囲７記載の方法。 ９．前記水素化シリコンリッチアモルファスシリコン合金材料を行及び列導体の 組間を連続的に延在する層として設けることを特徴とする請求の範囲８記載の方 法。 １０．複数のメモリデバイスアレーを支持体上に重畳関係に順に設け、各アレー のメモリデバイスを共通の堆積層から製造することを特徴とする請求の範囲８又 は９記載の方法。 １１．２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリ コン材料からなる層とを具えたプログラムド半導体メモリデバイスにおいて、前 記アモルファスシリコン材料が、水素及びシリコンに加えて少なくとも一つの他 の元素を含む水素化シリコンリッチアモルファスシリコン合金であり、且つ前記 アモルファスシリコン合金層が該層内に生成された欠陥バンドを有し、前記導電 性接点層間のキャリア輸送に対する活性化エネルギーが該欠陥バンドにより決ま る選択した量だけ低減されていることを特徴とするプログラムド半導体メモリデ バイス。 １２．２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリ コン半導体材料からなる層とを具えたプログラマブル半導体メモリデバイスにお いて、前記アモルファスシリコン材料が、水素及びシリコンに加えて少なくとも 一つの他の元素を含む水素化シリコンリッチアモルファスシリコン合金であり、 該アモルファスシリコン合金層が、該層内に欠陥バンドを誘起させることにより 変えうる前記接点層間のキャリア輸送に対する活性化エネルギーを有し、デバイ スをプログラムしうることを特徴とするプログラマブル半導体メモリデバイス。 １３．前記水素化シリコンリッチアモルファスシリコン合金がシリコンリッチア モルファス窒化シリコン合金であることを特徴とする請求の範囲１１又は１２記 載のデバイス。 １４．前記水素化シリコンリッチアモルファスシリコン合金がシリコンリッチア モルファス炭化シリコン合金であることを特徴とする請求の範囲１１又は１２記 載のデバイス。 １５．前記水素化シリコンリッチアモルファスシリコン合金の層が２つの導電性 接点層間に挟まれていることを特徴とする請求の範囲１１〜１４のいづれかに記 載のデバイス。 １６．共通の支持体上に支持された請求の範囲１１〜１５のいづれかに記載され たメモリデバイスのアレーを具えるメモリマトリクスアレー装置。 １７．前記アレーのメモリデバイスが行及び列に配置され、各行内の各メモリデ バイスの２つの接点層の一方が電気的に相互接続され、各列内の各メモリデバイ スの２つの接点の他方が電気的に相互接続されていることを特徴とする請求の範 囲１６記載のメモリマトリクスアレー装置。 １８．前記アレーは支持体上を延在し互いに交差する行及び列導体の組を具え、 これらの行及び列導体はそれらのクロスオーバ領域において、前記前記水素化シ リコンリッチアモルファスシリコン合金材料の層により分離され、各クロスオー バ領域が、その領域の行及び列導体の部分からなる２つの接点層を有するメモリ デバイスを形成していることを特徴とする請求の範囲１７記載のメモリマトリク スアレー装置。 １９．クロスオーバ領域における前記アモルファスシリコン合金材料の層は行及 び列導体の組間を連続的に延在する層の一部分であることを特徴とするする請求 の範囲１８記載のメモリマトリクスアレー装置。 ２０．支持体上に重畳された複数のメモリデバイスアレーを具えることをを特徴 とする請求の範囲１８又は１９記載のメモリマトリクスアレー装置。 ２１．一つのアレーの一組の導体が隣接するアレーの一組の導体としても作用す ることを特徴とする請求の範囲２０記載のメモリマトリクスアレー装置。