CN102265398B - 硅基纳米级交叉存储器 - Google Patents

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Abstract

本申请描述了一种交叉存储阵列。该交叉存储阵列包括第一材料的平行纳米线的第一阵列和第二材料的平行纳米线的第二阵列。第一阵列和第二阵列彼此以一定角度定向。阵列还包括在两个阵列的每个交叉点处沉积在第一材料的纳米线与第二材料的纳米线之间的多个纳米结构的非晶硅。纳米结构与第一材料和第二材料的纳米线一起形成电阻存储单元。

Description

硅基纳米级交叉存储器
技术领域
本发明涉及一种用于存储器存储的固态电阻装置。
背景技术
近来，对电阻式随机存取存储器(RRAM)产生了高度关注，作为对超高密度非易失性信息存储的潜在候选。典型的RRAM装置包括夹在一对电极之间的绝缘体层，并表现出电脉冲引发的电阻滞后转换效应。
通过由于二元氧化物(例如，NiO和TiQ2)中的焦耳热和电化学过程或者用于包括氧化物、硫属化物和聚合物的离子导电体的氧化还原过程在绝缘体内形成导电丝说明了电阻转换。还通过TiO2和无定形硅(a-Si)膜中的离子的场致扩散说明了电阻转换。
在a-Si结构的情况下，金属离子到硅中的电压感生扩散导致减小a-Si结构的电阻的导体丝的形成。这些丝在偏置电压去除后仍保留，从而给装置提供其非易失特性，并且它们能够在反极性施加电压的原动力作用下通过离子反向扩散回到金属电极来去除。
通过夹在两个金属电极之间的a-Si结构形成的电阻装置被示出为表现出该可控电阻特性。然而，这种装置一般具有微米尺寸的丝，这可能阻止它们缩小至低于100纳米的范围。这种装置可能还需要高形成电压，这可能导致设备损坏并限制成品率。
发明内容
在一个方面，交叉型存储器阵列包括第一材料的平行纳米线的第一阵列和第二材料的平行纳米线的第二阵列。该第一阵列和第二阵列彼此以一定角度定向。该阵列进一步包括多个非晶硅纳米结构，其中，在两个阵列的每个交叉处在第一材料的纳米线与第二材料的纳米线之间设有纳米结构。纳米结构与第一材料和第二材料的纳米线一起形成电阻存储器单元。
在另一方面，用于制造电阻存储器装置的阵列的方法包括：在衬底上形成第一材料的平行纳米线的第一阵列。多个非晶硅纳米结构形成在平行纳米线的第一阵列上。该方法进一步包括：在多个非晶硅纳米结构上形成第二材料的平行纳米线的第二阵列。该第二阵列与第一阵列以一定角度定向，使得第一阵列和第二阵列的每个交叉均包括设置在第一材料的纳米线与第二材料的纳米线之间的非晶硅纳米结构中的一个以形成电阻存储器单元。
在又一方面，提供了一种非易失性固态电阻装置。该装置包括衬底以及衬底上的第一电极和n型硅第二电极。p型硅主体竖直地堆叠在第一电极和n型硅电极之间，并与n型硅第二电极相接触，形成PN二极管。该装置进一步包括竖直堆叠在第一电极和p型硅主体之间的非晶硅纳米结构。
交叉型存储器的实施可以包括以下特征中的一个或多个。交叉存储器阵列的第一材料可以从以下金属中选择一种：银(Ag)、金(Au)、镍(Ni)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钨(W)、钒(V)和钴(Co)。所述多个非晶硅纳米结构中的至少一个可以是在正好一个交叉点处提供第一阵列和第二阵列之间的接触点的纳米级柱。所述多个非晶硅纳米结构中的至少一个可以是在多个交叉点处提供第一阵列和第二阵列之间的接触点的纳米线。第一阵列和第二平行阵列之间的角度可以基本等于直角。诸如旋涂玻璃(SOG)的绝缘体或介电材料可以至少部分地分开两个阵列。交叉型存储器阵列可以被用作电阻式随机存取存储器(RRAM)或只读存储器(ROM)。所述多个非晶硅纳米结构中的每一个可以呈现可变电阻，该可变电阻可以基于施加到电阻式存储器单元两端的电压或电流的幅值和/或所述电压或电流的持续时间来调节。
用于制造电阻式存储装置阵列的方法的实施可以包括以下特征中的一个或多个。第一材料和第二材料可以分别为受体掺杂硅和金属。第一材料可以是金属并且第二材料可以是受体掺杂硅。第一材料和第二材料可以是彼此不同的金属。在受体掺杂硅中使用的受体可以是硼。去除步骤可以包括反应离子蚀刻(RIE)。绝缘体可以是旋涂玻璃(SOG)，并且可以通过旋转涂覆和热固化法进行沉积。该方法可以包括使用一种或多种微制造技术，例如，电子束光刻、化学气相沉积(CVD)、以及剥离(lift-off)。
潜在的优点可以包括以下这些。此处描述的交叉型存储器阵列可以在产量、速度、耐久性和保持时间方面表现出极好的转换特性，并且可以用作用于超高密度非易失性信息存储的介质。a-Si基存储器阵列的基于概率的偏压和时间相关的转换特性可以方便交叉型存储器阵列应用于诸如人工智能和受生物启发的系统的仿真的新应用中。
在附图和随后的描述中阐述了一个或多个实施例的细节。其他特征、目的和优点将从说明书、附图以及权利要求中显而易见。
附图说明
将在下文中结合附图描述示例性实施例，其中相似的参考标号表示相似的元件，并且其中：
图1(a)是单个单元的a-Si电阻装置的一个实施例的简图；
图1(b)是如图1(a)所示的部分构建的a-Si结构的俯视图的SEM图像；
图1(c)是示出如图1(a)所示的典型a-Si结构的电阻转换特性的曲线图；
图1(d)是示出如图1(a)所示的a-Si装置的编程响应的波形图；
图1(e)是示出如图1(a)所示的a-Si装置的耐久性试验的结果的波形图；
图2(a)-图2(c)描绘了典型的a-Si装置对不同偏置电压的转换响应的直方图；
图2(d)是示出如图1(a)所示的a-Si装置的不同传导状态下的金属离子扩散的三部分视图；
图2(e)是描绘如图1(a)所示的a-Si装置的转换时间和偏置电压之间的关系的曲线图；
图3(a)示出了使用不同串联连接的控制电阻器或者由其他装置提供的不同编程电流来对典型的a-Si装置进行编程的结果；
图3(b)描绘了已编程的a-Si装置的最终电阻与用来对装置进行编程的所选控制电阻之间的相关性；
图3(c)是对于典型的a-Si装置，当在没有任何串联连接的控制电阻器的情况下施加给定的偏置电压时，单个离散电阻转换事件随时间的概率的曲线图；
图3(d)是对于典型的a-Si装置，当在没有任何串联连接的控制电阻器的情况下施加给定的偏置电压时，具有至少一个随时间的电阻转换事件的概率的曲线图；
图3(e)是对于典型的a-Si装置，当使用串联连接的控制电阻器时，单个离散电阻转换事件随时间的概率的曲线图；
图4(a)是当没有偏置电压施加到如图1(a)所示的a-Si装置时，开-关电阻转变的等待时间的图示；
图4(b)是开-关电阻转变对温度的等待时间的曲线图；
图5(a)和图5(b)是示出了用于将多个位存储在单个单元中的电路的示意图；
图6(a)和图6(b)是交叉型存储器阵列的两个实施例的示意图；
图7(a)是16×16阵列的俯视图的扫描电子显微镜(SEM)图像；
图7(b)示出了p-Si纳米线的阵列；
图8示出了对应于ASCⅡ码中的字“CrossBar”的以8×8的阵列存储的数据；
图9(a)-图9(n)示出了在用于制造交叉型存储器阵列的方法的实施例中的不同步骤；
图10描绘了交叉型存储器阵列的俯视图和示例性截面图；以及
图11(a)-图11(i)示出了在用于制造交叉型存储器阵列的方法的另一实施例中的不同步骤。
具体实施方式
图1(a)描绘了非易失性固态电阻装置100，其包括纳米级a-Si结构101，该纳米级a-Si结构呈现出能够选择性地设定为多种值并且被重设的电阻，这都是利用适当的控制电路进行的。一旦被设定，电阻值可以使用在大小上足以确定电阻而无需使其改变的小电压来进行读取。尽管示出的实施例使用a-Si作为电阻元件，但应当清楚，可以使用其他非晶体硅(nc-Si)结构，例如，无定形多晶硅(有时被称作纳米晶体硅，包括小颗粒晶体硅的非晶相)。因此，如文中以及权利要求中所使用，非晶体硅(nc-Si)意指无定形硅(a-Si)、表现出可控电阻的无定形多晶硅(poly-Si)，或者两者的组合。此外，尽管文中的多数论述也可以应用于诸如具有在微米范围内的一个或多个尺寸的较大尺寸a-Si结构，但所示出的实施例为a-Si纳米结构101，其呈现出其小尺寸独有的某些特性。文中所使用的术语纳米结构是指具有纳米级范围内的至少两个尺寸的结构；例如，具有O.1至100纳米的一般范围内的直径或多个截面尺寸的结构。其包括具有纳米级范围的所有三个空间尺寸的结构；例如，具有与其纳米级直径相同数量级的长度的圆柱形纳米圆柱或纳米柱。纳米结构可以包括本领域技术人员已知的各种纳米级结构；例如，纳米管、纳米线，纳米杆、纳米圆柱、纳米柱、纳米颗粒、以及纳米纤维。一种该结构101是在图1(a)和图1(b)中示出的实施例，其是横截面为圆形的塞或柱结构，其中直径小于100nm(例如，在所示的特定示例中为60nm)。柱的高度或长度取决于方位可以是纳米级(例如，在所示的示例中为30nm)或更大。
图1(a)和图1(b)的a-Si结构嵌入在绝缘电介质中，该绝缘电介质可以由多种材料制成，并且可以以不同的方式构造，但如图中所示为旋涂玻璃(spin-on-glass，SOG)层135，该旋涂玻璃层最初绕a-Si结构101流动，然后被固化，所有这些都可以使用已知的工艺完成。整个电阻装置使用被热二氧化物层115覆盖的硅衬底层来构建。a-Si柱101下方为硼掺杂的或其他p型多晶硅电极130，该多晶硅电极与a-Si柱101的下端面接触并侧向延伸离开a-Si柱101，以容纳可由任何适当金属制成的覆盖金属电极125，该适当金属例如包括诸如钯或铂的铂族金属。与多晶硅(p-Si)电极130相对，a-Si柱101的上表面(端面)上的是银(Ag)金属电极105，其用作丝形成离子的源。尽管在示出的实施例中使用银，但应当理解，电极105(以及其他金属电极)可以由诸如金(Au)、镍(Ni)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钨(W)、钒(V)和钴(Co)的各种其他适当的金属形成。也可以使用能够提供丝形成离子的其他适当金属。
为了制造图1(a)的a-Si装置，可以通过LPCVD(低压化学气相沉积)在具有200nm的热二氧化物115的正片等级(prime grade)的硅衬底120上沉积B掺杂p-Si底部电极层。无定形硅层可以是沉积在B掺杂p-Si上方的30nm厚的层，之后通过两个RIE(反应离子蚀刻)步骤来限定a-Si柱101和p-Si底部电极130结构。然后，可以以3000RPM的速度将旋涂玻璃(SOG)135旋涂在样本上，然后在320℃下固化1小时。该绝缘SOG层135提供两个相对的电极的电绝缘，并为a-Si柱101提供机械支撑。在形成之后，可以部分蚀刻掉SOG层135，以创建平坦表面并露出a-Si柱101的表面。然后，可以通过使用剥离(lift-off)工艺进行图案化，在a-Si柱的露出的端表面上形成Ag电极105。然后可以应用第二金属(铂)电极，以提供与底部p-Si层130的欧姆触点。铂电极125位于a-Si柱101附近，以帮助最小化通过p-Si电极130的电阻，并且该距离优选地不大于100nm。图案设计可以选择为使顶部电极和底部电极之间的重叠最小化，以保持通过SOG 135的低直接泄漏电流。本领域技术人员应当理解，可以进行该制造过程的各种改变，并且其他制造方法也可以用于实现图1(a)的结构或允许装置的电阻可调节性的另一种适当的nc-Si结构。公开号为2009/0014707 A1的美国专利申请提供了关于诸如图1(a)和图1(b)所示的a-Si装置的非易失性固态电阻转换装置的特性、使用和操作的附加信息。其还提供了关于a-Si装置的替代性实施例的构造的信息，这些信息中的至少一些可应用于图1(a)和图1(b)所示的a-Si装置的构造。公开号为2009/0014707 A1的美国专利申请中包含的关于此处公开的非易失性固态电阻转换装置的制造、构造和使用的信息通过参引的方式并入此处。
如图1(a)所示的单个a-Si装置100可以用作独立的可重新配置的互连或存储位，其具有独立控制的顶部和底部电极对。将化学气相沉积(CVD)沉积的多晶硅用作底部触点使得装置可以制造在包括多层3D结构集成可能的各种衬底上。与连续a-Si膜相比，示出的a-Si塞结构有助于确保物理上很好地限定有源a-Si区域和丝区域。此外，装置的该结构与CMOS技术完全兼容，并且可以被容易地结合至现有的系统中，作为高密度非易失性存储器或作为诸如神经网络的逻辑电路中的可重新配置的互连(interconnect)。
图1(c)示出了如图1(a)所示的典型a-Si柱101的电阻转换特性；a-Si柱101例如用于直径大约为60nm且厚度为30nm的装置。其包括以对数分度表示的该转换特性的内插图140，其示出了在打开过程期间的逐步转变。这些纳米级的a-Si开关无需高电压形成，并且装置在形成之后可以通过施加正写入以及负擦除电压脉冲来反复地在低电阻ON和高电阻OFF状态之间进行转换。在一些实施方式中，以小偏压测量的ON/OFF电阻比可以高达107。对以上述方式制成的a-Si装置的试验表明，作为存储器装置，a-Si开关在成品率(例如，对于具有60nm直径的a-Si柱的装置来说成品率＞95％)、速度、耐久性和保持时间方面表现出极好的性能度量。图1(d)示出了具有50ns写入/擦除脉冲宽度的代表性写入-读取-擦除-读取脉冲序列以及来自典型装置的输出响应。图1(e)示出了装置的耐久性测试的结果。具有打开电流＜20μA的典型装置预计经历大于105个编程循环而不劣化。超过该极限，则OFF状态传导率可以开始增大，从而导致减小的ON/OFF电阻比。
如图2(d)所示意性示出的，可以通过施加编程电压后纳米级Ag丝的形成和恢复来解释a-Si结构101中的转换。在对于微尺寸金属/a-Si/金属结构的现有经验和理论研究中，丝(filament)被建议为捕获在a-Si层中的缺陷位置中的一系列Ag颗粒210的形式。ON状态下的传导机构为穿过Ag链的电子隧道，然后通过最后的Ag颗粒210和底部电极之间的隧道电阻来主导装置电阻。如图1(c)所示，随着当附加的Ag颗粒210跃迁到新的捕获位置中时Ag丝以逐步的方式生长，该特性与OFF-ON转换期间电流以对数分度的逐步增大相一致。
a-Si柱结构101中明确限定的有源转换区域连同CMOS兼容制造工艺提供的精细控制使得详细的研究能够开发出电阻转换装置提供的独特特性。丝形成模型的一个直接结果是转换率将取决于偏压，这是因为与电子隧道不同，Ag颗粒210的跃迁是热激活过程，并且转换率由取决于偏压的激活能量Ea’(V)来确定：
Γ = 1 / τ = υ e - E a ′ ( V ) / k B T - - - ( 1 )
其中，kB是玻尔兹曼常数，T为绝对温度，τ为特性停留时间，以及v为尝试频率。如图2(d)所示，可以通过施加偏置电压来降低激活能量，产生取决于偏置的等待时间和转换率。
该效果已经通过研究作为偏置电压的函数的第一转变(即，图1(c)中的第一电流阶跃)的等待时间被验证。通过将具有给定电压大小的方形脉冲施加到处于OFF状态的装置并测量直至电流的第一快速增大的时间t中的流逝来测量等待时间。然后通过负电压脉冲来擦除装置并重复测量。图2(a)-图2(c)示出了在同一装置上的2.6V、3.2V、和3.6V的偏置电压下的第一转变的等待时间的直方图。由于转换过程的随机性，等待时间应当遵循泊松分布，并且通过以下公式给出在时间t处在时间Δt内发生转换的概率：
P ( t ) = Δt τ e - t / τ - - - ( 2 )
图2(a)-图2(c)中的直方图可以使用τ作为唯一的匹配参数适用于等式2，从而分别得到15.3ms、1.2ms和0.029ms的τ值。这些图示出了τ为V的强函数，并且当V增大仅1V时其几乎减小103。图2(e)示出了在5个不同偏置电压下测量的τ的分布以及呈指数衰减的拟合，使用τ0和V0作为拟合参数：
τ ( V ) = τ 0 e - V / V 0 - - - ( 3 )
有意地注意到等式3中V0的物理意义。从图2(d)并到第一阶，Ea’＝Ea-Ed，其中Ea为零偏压下的激活能量，E为电场，以及d为Ag捕获位置之间的距离。如果假设大部分电压穿过Ag链下降，并且Ag颗粒均匀地分布在链内，则到达第一阶Ea’(V)＝Ea-V/2n，其中，n为Ag位置的数量。等式3可以直接从等式1中推导出来，其中，且V0＝2nkBT。重要地，根据图2(e)中的拟合推导出的0.155V的V0值非常接近于通过该简单模型所预测的，V0＝2nkBT≈0.156V，假设在丝中存在3个Ag位置(n＝3)，如图1(c)中的半对数I-V图中的主要电流阶跃的数量所表明的。等式3清楚地表明，等待时间是强偏压依赖的，并且其可以通过增大施加的偏压来指数地减小。
偏压依赖转换特性对于装置的操作具有重要的暗示。首先，即使转换可以非常急剧(例如，图1c)，但转换基本上没有“硬”阈值电压，这是因为即使在相对较小的偏置电压下也总是存在发生转换的有限概率。另一方面，可以针对给定编程脉冲宽度来限定阈值电压。例如，如果阈值被限定为在其以上实现了95％的成功率的电压，则对于1ms的脉冲，该阈值电压为3.3V，并且对于10ns的脉冲宽度为5.1V。其次，通过调节外部电路电阻可以在这些装置中实现多级位存储。当串联电阻器被附接至该装置时，在开始转换之后装置两端的电压将减小，导致后续转换事件的显著更长的等待时间。结果，如果在后续转换时间可以发生之前去除编程脉冲，则可以创建部分形成的丝，从而导致在ON状态和OFF状态之间的中间电阻值。图3a示出了使用相同的编程脉冲但具有不同的串联电阻器值在相同的装置上获得的最终装置电阻。在装置上获得的8＝23个不同的电阻等级表明作为存储部件的每个装置可以存储多达3位的信息。由于当装置电阻变为与RS相当时导致等待时间变长的分压器效果最为显著，因此装置电阻R也与串联电阻器的电阻RS很好地相关，如图3b中所示。
图5(a)是示出了可如何使用多级电阻将多个位存储在同一存储单元中的示意图。在一些实施例中，存储单元520与电阻器530a-530h(统称530)的阵列525串联连接，并且解码电路535控制将阵列525中的哪个电阻器530连接到存储单元520。在这种情况下的电阻R510是由于存储单元520中的非晶或a-Si所导致的电阻。
在一些实施例中，p-型硅结构可以竖直地堆叠在装置的两个电极之间，从而形成电极之间的PN二极管。然后，集成的PN二极管可以用作电压可调电阻器，以代替用于实现多位存储的串联控制电阻器。在这种情况下，可以通过调节编程脉冲的幅值利用与电阻存储装置串联的单个PN二极管(对控制电阻器阵列525)实现多级存储。
在其他实施例中，晶体管可以用于控制存储单元的电阻R 510，如图5(b)所示。来自控制电路的电压信号控制晶体管的电阻，该晶体管继而设置存储单元520的电阻R 510。
各种方法可用于实现多级数字到a-Si装置中的选择性编程。如文中所使用的，多级数字是具有多于两个(二进制)等级或值的数字，例如，三进制(base-three)数或数字、四进制(base-four)数字等。多级数字存储可用于存储多位二进制信息，例如，四级a-Si存储单元可以在单个a-Si单元中存储两位二进制数据，以及八级单元可以存储三位二进制数据。当用于数字电路装置中时，存储单元可以包括适当的控制电路，以将二进制或其他数字编程到a-Si装置中。这种电路在本领域技术人员的水平内，并且图5中示出了一个这种控制电路的示例性图示。所示的控制电路可以用来通过将附加电阻插入到与a-Si结构串联的电路中或从其中去除来将a-Si结构设置在八个电阻等级中的任一个中。为此，解码电路可用来将三位二进制输入数据转换为用于将控制电阻器转换到电路中或从电路中转换出的相应控制信号。这样，解码电路可被操作成通过将与a-Si结构串联的总控制电阻设置到相关的电阻值，来将a-Si结构的电阻调节到多个期望电阻值中的任一个。将注意到的是，图5的控制电路仅是简图，用于写入、擦除、和读取a-Si结构的电阻值的具体电路布置对本领域技术人员是公知的。
诸如图5中的控制电路可用来执行上述用于调节a-Si结构的电阻的各种步骤。这些步骤一起构成能够用来在开始电阻值和最终电阻值之间调节a-Si结构的电阻的方法。通常，该方法包括以下步骤：将a-Si结构(为第一电阻装置)与第二电阻装置串联地电连接，并将电压施加到串联连接的电阻装置两端。如上所述，第二电阻装置为控制电阻，其包括两个或更多个控制电阻器或其电阻可通过外部信号(例如，电压)进行控制的其他装置(例如晶体管或二极管)中的任一个或其组合。基于a-Si结构的期望的最终电阻值选择控制电阻(例如，通过解码电路)。此外，如此处所论述地，a-Si结构的最终电阻值可以至少部分地基于施加电压的大小、施加电压持续时间、或基于这两者进行设定。因此，施加步骤可以包括：通过在串联连接的电阻装置两端施加选定大小和持续时间的电压来设定最终电阻值。此外，如上所述，可以使用a-Si结构来实现多级数字(multi-level number)存储，使得最终电阻值为多个可选电阻值中的一个。对此，将a-Si结构与控制电阻串联地电连接的步骤进一步包括：通过基于可选电阻值中所选的一个选择性地插入或分路与a-Si结构串联连接的一个或多个控制电阻器来电形成控制电阻。这同样可以使用图5的解码电路或使用本领域技术人员已知的其他适当电路来实现。为了将a-Si装置重新设置回起始电阻值，相反极性的重置电压被施加到a-Si结构。
a-Si结构可以用作数字非易失性存储装置的存储单元，其具有以阵列或其他适当结构布置的多个a-Si存储单元。不同于用于位或多级数字存储，a-Si结构可以通过使其在ON状态和OFF状态之间进行转换的方法进行操作。这可通过将电压施加到a-Si结构两端来实现，其中，施加的电压大小和持续时间选择为实现a-Si装置从OFF状态转换至ON状态的预定概率。成功转换的预定概率可以例如为95％，或者可以是a-Si装置的特定应用所期望或需要的任何其他百分比。
如上所述，a-Si装置的成功操作不仅取决于偏压的大小，而且还取决于偏压的持续时间。所需要求还取决于数字转换(例如，单个位存储器)或模拟操作(例如，互连)是否是期望的。对于上述泊松处理，图3c示出了在时间t期间内发生恰为一次转换事件的概率，而图3d示出了在时间t期间内发生至少一次转换事件的概率。它们对应于没有外部串联电阻的情况，并且单个转换率应用于步进式的丝形成过程。应当清楚，对于足够长的编程脉冲(例如，对于tpulse＞3τ实现了95％的成功率)装置作为很好的数字开关。另一方面，对于开关的多位存储或模拟操作，脉冲宽度需要被最优化。例如，对仅发生第一转换的最大概率，tpulse需要集中在τ处。即使如此，最大成功率仅为38％。然而，通过附加外部串联电阻可以显著提高多位操作的成功率，所述附加外部串联电阻显著地减小了后续转换率。图3e示出了在使用两个不同转换率的简化的两步式的丝形成过程中仅发生第一转换事件的概率：其中，τ1＝3.36μs以及τ2＝1.30s，分别对应于装置两端的电压为4V(在第一转换事件前且R＞＞RS)到2V(在第一转换事件后且RS＝R)时的转换率，这是第一转换事件之后的分压器效果的结果。此时，对于5τ1＜tpulse＜0.01τ2(在4V偏压下大约13ms时间的容限)可以实现大于99％的高得多的成功率，以将转换限制到仅为第一事件。此外，由于其他电阻转换装置中的一些包含一些类型的激活能量过程，例如，离子扩散和氧化还原过程，因此可以从其他电阻转换装置期望到相似的表现特性。
势垒的激活能量可以根据等式1从温度对等待时间的依附关系中提取。图4(a)示出了对于原始编程为ON状态的装置在温度从100℃到150℃时在零偏压下的时间依赖电阻变化。再次参考图1(c)，到OFF状态的突然转变对应于Ag颗粒210从最接近底部电极的捕获位置向顶部电极的热激活跃迁造成的Ag丝的恢复，如在图4(b)中所示出的等待时间t对1/kBT的阿仑尼乌斯(Arrhenius)型曲线图中的良好拟合(fitting)所证实的。对于该装置，ON/OFF转换的激活能量可以根据阿仑尼乌斯曲线图的斜率来提取为0.87eV，并且在室温处的保持时间可以根据推断估计为6年。
当结合到如下所述的存储阵列中时或特定应用所需要或期望时，a-Si装置可以构建有呈p-n结形式的本征二极管。其可以通过进一步包括在p-型多晶硅电极和第二金属(例如，铂)电极之间的n-型层在制造期间来结合。当被用于交叉型存储器阵列中时，由于通过其二极管流出一个单元的前向导通电流将被相邻单元的(当前施加反向偏压的)二极管阻挡，因此该结构可被用来防止在相邻装置之间的串扰。
现在参照图6a，示出和描述了基于非晶硅或无定形硅(a-Si)的交叉存储阵列的实施例600。在一些实施例中，交叉存储器包括硼掺杂的多晶硅(p-Si)纳米线605的平行阵列。在其他实施例中，可以使用具有其他受体掺杂剂的硅纳米线605。在另一些实施例中，平行阵列可包括金属纳米线。金属纳米线可以包括对离子迁移具有高电压阈值(至少比顶部电极的金属纳米线的电压阈值高)的金属，例如，镍(Ni)和铂(Pt)。在一些实施例中，纳米线可以具有纳米级的宽度和间距。例如，纳米线可以具有大约36nm的宽度以及大约60nm的间距。这些纳米线用作电阻存储单元的底部电极。
金属纳米线610的平行阵列用作顶部电极。金属纳米线610的阵列相对于p-Si纳米线605阵列以一定角度定向。金属纳米线610的阵列可以包括诸如银(Ag)、金(Au)、镍(Ni)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钨(W)、钒(V)和钴(Co)的能够提供丝形成离子的金属。在一些实施例中，金属纳米线610的阵列垂直于p-Si纳米线605的阵列(或与其成直角定向)。在其他实施例中，两个阵列彼此成任一角度定向。金属纳米线610可以具有纳米级的宽度和间距。例如，金属纳米线可以具有大约60nm的宽度以及大约150nm的间距。
两个阵列的每个交叉点615均产生电阻存储单元。在每个交叉点615处的存储单元包括通过无定形硅(a-Si)620或其他非晶硅的结构分开的两个电极。在一些实施例中，a-Si结构被制造作为如图6a所示的沉积在p-Si纳米线605上方的纳米线620。在一些实施例中(如图7a所示)，a-Si纳米线620可以具有与p-Si纳米线605相同的宽度或比其窄，但可以延伸如p-Si纳米线相同的长度。在其他实施例中，a-Si结构被制造作为在每个交叉点处沉积在两个阵列之间的纳米级柱625。在一些实施例中，a-Si纳米结构625可以具有达到与顶部和纳米线的重叠区域相同的尺寸的侧向尺寸。这示出在图6b中，图6b示出了基于高密度无定形硅(a-Si)的交叉存储阵列的另一实施例的示意图。在一些实施例中，交叉存储阵列中的每个存储单元可以存储单个位。在其他实施例中，存储单元呈现多级电阻，从而允许在每个单元处存储多个位。
应当注意，还可以使用诸如镍(Ni)或铂(Pt)的金属代替底部电极中的p-Si制造电阻存储单元。在一个实施例中，阵列可以包括一个或多个Ag/a-Si/Ni存储单元交叉。然而，与可以通过调整a-Si生长参数来调节ON电阻的Ag/a-Si/p-Si结构不同，Ag/a-Si/Ni装置可能表现出低RON和高编程电流。此外，Ag/a-Si/Ni存储单元的耐用性一般低于Ag/a-Si/p-Si存储单元。在一些实施例中，这是由于通过高编程电流导致的机械应力。对a-Si/金属界面附近的Ag的高密度捕获位置导致多条丝(或者具有紧密间隔的Ag捕获位置的丝)的形成，从而增大了编程电流。还应当注意，如上所述的顶部和底部电极可以互换，而不背离本发明的精神。
如上所述的交叉存储阵列可以制造在硅衬底630上。在一个实施例中，衬底包括非常纯的正片等级硅。在另一实施例中，硅衬底可以覆盖有一薄层热氧化物635。二氧化硅(SiO2)可以被用作热氧化物635。在其他实施例中，Ⅲ-Ⅴ型半导体化合物(例如，砷化镓GaAs、氮化镓GaN、氮化硼BN等)或Ⅱ-Ⅵ型半导体化合物(例如，硒化镉、碲化锌等)也可以被用作衬底630。衬底630还可以被称作晶片。
利用绝缘体材料640使两个阵列的电极彼此绝缘，并使阵列内的纳米线彼此绝缘。在一个实施例中，诸如旋涂玻璃(SOG)的介电材料被用于使两个阵列绝缘。可以以液体形式涂覆SOG 640并使其热固化。SOG 640填充窄的腔和空间，并使表面平面化。SOG 640可以包括以下材料中的一种或多种：硅酸盐、磷硅酸盐、以及硅氧烷。虽然SOG 640被用作示例，但应当注意，其他绝缘体和/或介电材料也可用于使电极的两个阵列绝缘。
现在参照图7a，示出了具有1.1Gbits/cm2的密度的16×16交叉存储器的扫描电子显微镜(SEM)图像700。应当注意，出于示例性的目的示出了图7a，其不应认为是限定性的。本领技术人员应当清楚，可以改变存储阵列的尺寸和密度，而不背离本发明的精神。交叉存储阵列经由多个线或欧姆触点710连接到一个或多个电路。在一个实施例中，两个阵列中的每条纳米线被连接到单独的线或欧姆触点710。在另一实施例中，多条纳米线可以被连接到共同的欧姆触点710。欧姆触点710可以被制造在与制造存储阵列相同的衬底630上。可以使用任何导电材料来制造欧姆触点710。在一些实施例中，使用的导电材料是诸如铂(Pt)、镍(Ni)或钯(Pd)的金属。欧姆触点710还可以包括触点焊盘或销，以便于与一个或多个其他电路或电路部分的连接。
图7b示出了如何蚀刻底部多晶硅以形成阵列的示例。在一些实施例中，在蚀刻的多晶硅之间的间隙720被减小到诸如小于25nm的非常小的尺寸。在一些实施例中，在无需诸如化学机械研磨(CMP)的进一步处理的意义上，底部多晶硅的蚀刻有益于金属层。
再次参照图7a，欧姆触点710被用于在电极的阵列两端施加读取/写入/擦除编程电压或脉冲。在一个实施例中，可以使用一组预设的写入/擦除/读取编程脉冲对阵列进行自动寻址，而无需手动调整编程信号或了解存储单元的状态。在其他实施例中，可以通过根据存储单元的状态施加编程脉冲来手动寻址阵列。
现在，参照图8，示出了存储在8×8阵列中的数据的图示。在该示例中，词语“交叉”被表示为64位(8×8)，其中每个字母由8位ASCⅡ码表示并写入阵列内的单个行中。在该示例中，阵列的触点制成靠近交叉点615，并且底部p-Si纳米线605电极的宽度保持较大，以减小与底部p-Si纳米线605电极相关的串联电阻。在一些实施例中，可以通过在p-Si纳米线605下方添加金属或硅化物层来缓解串联电阻问题。金属或硅化物层的结合允许使用较窄的p-Si纳米线605，从而增大位密度。
基于无定形硅或非晶硅(a-Si)的交叉存储阵列提供了很多优点。除了与现有的CMOS制造工艺兼容之外，对于a-Si薄膜沉积积累的大量知识库可用来控制装置特性。例如，通过调整a-Si生长条件，在a-Si装置的ON状态下观察到整流(像二极管一样)特性和非整流(像电阻器一样)特性。具有本征二极管特性的整流特性在高密度阵列中上理想的，这是由于其减小了相邻单元之间的串扰。在公开号为2009/0014707 A1的美国专利申请中描述了这种a-Si装置，该美国专利申请的全部内容通过参引的方式并入此处。此外，可以通过在p-型硅纳米线电极下方添加n-型硅层来结合1D1R(一个二极管一个电阻器)结构，使得可以与a-Si开关串联地形成PN结。在这种情况下，单元尺寸将保持在4F2，其中，F为最小特征尺寸(即，在这种情况下为电极的线宽)，因此，与需要选择晶体管(例如，1T1R结构)的其他方法相比，保持了清楚的密度优点。
现在参照图9a-图9n，示出和描述了在不同制造阶段的交叉存储阵列。在示例性实施例中，受体掺杂的p-Si层905和a-Si层910跟随用于单个单元装置的配方沉积在正片等级Si/SiO2衬底915上。使用诸如电子束光刻或反应离子蚀刻的技术形成纳米线电极。通过在a-Si层910的每端蚀刻a-Si层910来制造对p-Si纳米线605的欧姆触点710，随后是Pt金属沉积。在交叉存储阵列上执行SOG涂覆、热固化和平面化过程。在一些实施例中，诸如椭圆计测量的方法被用来监测局部蚀刻期间SOG的厚度。通过电子束光刻和剥离来图案化Ag顶部纳米线610电极。通过光刻工艺制造触点焊盘图案，并将其配置成适配定制的探针卡。在一些实施例中，执行最后的SOG涂覆和电子束固化过程，以钝化Ag纳米线610电极。
参照图9a，现在更详细地示出描述制造交叉存储阵列的预处理步骤的图。在一些实施例中，预处理包括衬底915的制备。在一些实施例中，硅晶片被用作衬底915。在其他实施例中，诸如Ⅲ-Ⅴ型和Ⅱ-Ⅵ型半导体化合物的其他半导体材料可以被用作衬底915。预处理步骤还可以包括制造用于将存储阵列连接至其他电路的触点焊盘或欧姆触点。在一些实施例中，正片等级硅被用作衬底。在一些实施例中，硅衬底覆盖有一层电介质910，例如氧化物，例如为诸如SiO2的热氧化物。SiO2层910的厚度可以在几百纳米的范围内。稀释氢氟酸(BHF)浸蘸可以用于蚀刻衬底上的SiO2。
在一些实施例中，一层多晶硅(p-Si)905被沉积在衬底上。p-Si掺杂有诸如硼(B)或铝(Al)的受体。受体掺杂的p-Si可以利用化学气相沉积(CVD)技术沉积在衬底上。在一些实施例中，p-Si层905的初始厚度可以由于掺杂过程而减小。这是由于掺杂期间Si的消耗。例如，初始p-Si层905的厚度可以为120nm，其在掺杂之后被减小为大约65nm。在一些实施例中，掺杂时间被控制为得到p-Si层905的期望厚度。在一个实施例中，低压化学气相沉积(LPCVD)技术可以被用于沉积受体掺杂Si。然而，本领域技术人员应当清楚，也可以使用其他气相沉积技术。这种技术的示例包括但不限于大气压CVD(APCVD)、超高真空CVD(UHVCVD)、气溶胶辅助CVD(AACVD)、等离子增强CVD(PECVD)、微波等离子体辅助CVD(MPCVD)、原子层CVD(ALCVD)或原子层外延生长、混合物理化学气相沉积(HPCVD)、热丝CVD(HWCVD)、直接液体注入CVD(DLICVD)、以及蒸汽相外延(VPE)。
参照图9b，在p-Si层905上制造触点焊盘以及从触点焊盘到具有p-Si纳米线的欧姆触点的迹线。光刻和剥离技术可以用于沉积一个或多个金属触点焊盘920。在一些实施例中，触点焊盘920可以包括镍(Ni)和铂(Pd)的组合Ni/Pd。在一个实施例中，触点焊盘920的制造导致限定出用于制造交叉阵列的区域925。
参照图9c，示出了在交叉存储阵列的制造中的进一步的步骤。该步骤可以包括沉积非晶体硅(例如，无定形硅(a-Si))的一个或多个层930。具体地，a-Si层930可以沉积在p-Si层905上(此时，在将成为阵列的区域中p-Si还没有图案化)。
参照图9d，电子束光刻、Ni沉积和剥离技术中的一种或多种被用于提供用于图案化下面的a-Si层930和p-Si层905的掩膜。在一些实施例中，牺牲剥离层被沉积在a-Si层905上，例如使用电子束光刻来图案化剥离层，并且在剥离层上沉积例如Ni的牺牲掩膜层。牺牲剥离层连同其上的牺牲掩膜层的部分被去除，从而在a-Si 903上留下例如Ni的沉积和图案化的掩膜935。
参照图9e，然后将图案化的Ni 935(其是a-Si和p-Si的纳米线的期望阵列的负片图案(negative pattern))用作用于诸如反应离子蚀刻(RIE)的蚀刻步骤的掩膜，所述蚀刻步骤去除a-Si 903和p-Si 905层的未掩膜部分。
参照图9f，在a-Si/p-Si蚀刻之后可以去除Ni。在Ni去除过程中Pd和Si不受影响。由于在a-Si沉积和a-Si/p-Si蚀刻步骤期间破坏了Ni，因此从Ni/Pd中去除Ni提高了欧姆触点或触点焊盘的接触特性。从a-Si/p-Si纳米线中去除Ni创建了a-Si/p-Si纳米线的阵列938。
参照图9g，描述了沉积旋涂玻璃(SOG)940的步骤。SOG 904可以通过旋涂以液体的形式沉积。因此，SOG 940填充了平行的纳米线之间的间隙并覆盖平行的纳米线。SOG 940可以作为溶剂，并与金属触点起反应，从而形成绝缘层。这种绝缘层不容易去除，因此劣化了触点焊盘或欧姆触点。在一个实施例中，诸如金(Au)的惰性金属945被沉积在金属触点的至少一部分上，以使与SOG 940的反应最小化。SOG 940被沉积在a-Si/p-Si纳米线阵列938上。以给定温度以及给定时间周期来热固化或烘烤所沉积的SOG 940。在一个实施例中，在真空中烘烤或固化沉积的SOG 940。在一些实施例中，在给定温度下以给定时间预烘烤SOG 940，然后在另一温度下烘烤多一些时间。例如，可以在105摄氏度下预烘烤SOG 94010分钟，然后在300摄氏度下烘烤一小时。在一些实施例中，在存在氮气的情况下完成烘烤。在一个实施例中，可以通过诸如RIE或化学机械研磨(CMP)的整体减薄工艺来控制SOG层940的厚度。在另一实施例中，如图9h所示，剥离技术可以用于在沉积SOG 940之前在金属触点上沉积金945。
现在，参照图9i，示出了用于SOG 940蚀刻的Ni掩膜950的制造。在制造交叉存储阵列的顶部电极阵列的准备中，Ni掩膜950用于部分地蚀刻SOG表面940。在一些实施例中，牺牲剥离层被沉积在SOG 904上，例如使用电子束光刻来图案化剥离层，并且例如Ni的牺牲掩膜层950被沉积在剥离层上。牺牲剥离层连同其上的牺牲掩膜层950的部分去除，从而在SOG940上留下沉积和图案化的Ni。然后，图案化的Ni 952(其具有期望顶部电极纳米线的负片图案)被用作用于蚀刻SOG 940的掩膜。
图9j示出了SOG蚀刻的步骤，以及图9k示出了在蚀刻的SOG表面940上沉积Pd/Ag955。在一些实施例中，两步式剥离被用来制造Pd/Ag纳米线的阵列。在这种实施例中，例如如图9L所示，牺牲光刻胶层被沉积在图案化的Ni 952上，然后通过光刻方式被限定。在交叉区域内光刻胶被完全去除，并且在交叉区域外光刻胶利用期望金属纳米线的负片图案被图案化。沉积丝形成离子提供金属(例如，银)层。此外，可以在金属层上沉积钝化层。在一个实施例中，钯(Pd)用在Ag纳米线上，用于Ag纳米线的钝化。由于在交叉区去除了光刻胶，因此，在该区域中Ag层直接接触牺牲Ni掩膜。此外，Ag层延伸穿过SOG中的孔(对应于Ni掩膜中的孔)，以在将形成电阻存储单元的位置处接触a-Si层。
在一些实施例中，顶部电极纳米线的制造还涉及光刻胶去除和整体Pd/Ag剥离的步骤。因此，在第一剥离过程中，牺牲剥离层连同其上的金属和钝化层部分被去除，从而在交叉区域中留下沉积的金属和钝化层，并在交叉区域外限定出Ag层的线。这些步骤示出在图9m和9n中。在Pd/Ag剥离之后，在第二剥离过程中，Ni连同其上的金属和钝化层部分从交叉区域被去除，从而限定出交叉区域中的顶部电极纳米线。图9n描绘了两个垂直的纳米线的组。即使在主要的视图中看不到第二组以及相应的触点焊盘，但在交叉阵列的放大部分中示出了特征。
现在参照图10(i)和图10(ii)，分别示出了交叉存储阵列600的俯视图和截面图。应当注意，这是所制造的存储阵列的示例性实施例，不应理解为限制性的。该示例对应于60nm的线宽以及150nm的间距。然而，存储阵列的线宽、间距和其他属性可以改变，而不背离本申请的范围。截面图示出了a-Si 620结构为沉积在p-Si纳米线605上方的纳米线的形式的情况。在其他示例性实施例中，如图6b所示，可以通过p-Si 605和Ag纳米线610的交叉点处的纳米级a-Si柱代替a-Si纳米线620。在一些实施例中，如图10(ii)所示，使用Pd 1025钝化例如Ag 610的顶部金属。
现在，参照图11a-11i，示出和描述了在不同制造阶段下的形成交叉存储阵列的方法的另一实施例。参照图11a，示出了描绘制造交叉存储阵列的预处理步骤的图。在一些实施例中，预处理包括衬底915的制备。这种预处理可以与关于图11a所提及的基本相同。
参照图11b，在p-Si层905上制造一组触点焊盘以及从触点焊盘到具有p-Si纳米线的欧姆触点的迹线(在稍后的过程中能够发生另一组触点焊盘和用于与Ag纳米线接触的迹线的制造)。在一些实施例中，触点焊盘和迹线包括镍(Ni)和钯(Pd)的组合Ni/Pd。触点焊盘的制造导致限定出用于交叉阵列的制造的区域925。
参照图11c，示出了制造交叉存储阵列的进一步的步骤。该步骤可以包括沉积一个或多个非晶体硅(例如，无定形硅(a-Si))的层930。具体地，a-Si层930可以沉积在p-Si层905上(此时，在将成为阵列的区域中p-Si还没有被图案化)。
参照图11d，电子束光刻、Ni沉积和剥离技术中的一种或多种被用来提供用于图案化下面的a-Si层930和p-Si层905的掩膜。在一些实施例中，牺牲剥离层被沉积在a-Si层905上，例如使用电子束光刻来图案化剥离层，并且在剥离层上沉积例如Ni的牺牲掩膜层。牺牲剥离层连同其上的牺牲掩膜层部分被去除，从而在a-Si 930上留下例如Ni的沉积和图案化的掩膜935。
参照图11e，然后将图案化的Ni(其作为a-Si和p-Si的纳米线的期望阵列的负片图案)用作用于诸如反应离子蚀刻(RIE)的蚀刻步骤的掩膜，所述蚀刻步骤去除a-Si 930和p-Si 905层的未掩膜部分。
参照图11f，在a-Si/p-Si蚀刻之后可以去除Ni。在Ni去除过程中Pd和Si不受影响。从Ni/Pd中去除Ni提高了欧姆触点或触点焊盘的接触特性，这是由于在a-Si沉积和a-Si/p-Si蚀刻步骤期间破坏了Ni。从a-Si/p-Si纳米线中去除Ni创建了a-Si/p-Si纳米线的阵列938。
参照图11g，描述了沉积旋涂玻璃(SOG)940的步骤。通过旋涂，SOG 940可以作为液体形式被沉积。因此，SOG 940填充了平行的纳米线之间的间隙并覆盖平行的纳米线。SOG940可以作为溶剂，并与金属触点起反应，从而形成绝缘层。这种绝缘层不容易去除，因此劣化了触点焊盘或欧姆触点。SOG 940被沉积在a-Si/p-Si纳米线阵列938上。以给定温度以及给定时间周期来热固化或烘烤所沉积的SOG 940。在一个实施例中，在真空中烘烤或固化沉积的SOG940。在一些实施例中，在给定温度下以给定时间预烘烤SOG 940，然后在另一温度下烘烤多一些时间。例如，可以在105摄氏度下预烘烤SOG 94010分钟，然后在300摄氏度下烘烤一小时。在一些实施例中，在存在氮气的情况下完成烘烤。在一个实施例中，可以通过诸如RIE或化学机械研磨(CMP)的整体减薄工艺来控制SOG层940的厚度。
图11h示出了用于在SOG层940上制造的Ag纳米线的触点焊盘950。光刻和剥离技术可用于沉积一个或多个金属触点焊盘950。在一些实施例中，触点焊盘950可以包括镍铬合金(NiCr)和金(Au)的组合。在一个实施例中，与Pd触点焊盘一起制造触点焊盘950划分了用于交叉阵列的制造的区域925。
图11i示出了交叉存储阵列的顶部电极的制造。在一些实施例中，使用与传统剥离工艺相结合的电子束光刻来图案化诸如Ag的丝形成离子提供金属层。更具体地，可以在SOG940上沉积剥离层，使用电子束光刻进行图案化(具有Ag纳米线的负片图案)，可以在剥离层上沉积离子提供金属，并去除剥离层，从而仅保留图案化的离子提供金属。此外，Ag层延伸到已有的用于顶部电极的触点焊盘。在一个实施例中，钯(Pd)被用在Ag纳米线上，用于Ag纳米线的钝化。
已经描述了多个实施例。然而，应当清楚，在不背离本发明的精神和范围的情况下，可以进行各种修改。例如，可以颠倒衬底上层的顺序，其中金属纳米线形成底部电极，并且镍(Ni)或铂(Pt)或多晶硅纳米线形成顶部电极。因此，其他实施例在所附权利要求的范围内。

Claims (29)

1.一种交叉存储阵列，包括：
第一材料的纳米线的第一阵列；
不同的第二材料的纳米线的第二阵列，所述第二阵列与所述第一阵列成一定角度定向；以及
多个非晶硅纳米结构，所述第一阵列和所述第二阵列的每个交叉点包括沉积在所述第一材料的纳米线与所述第二材料的纳米线之间的所述非晶硅纳米结构中的一个以形成电阻存储单元；
其中，所述多个非晶硅纳米结构中的至少一个为在恰为一个交叉点处提供所述第一阵列和所述第二阵列之间的接触点的纳米级柱。
2.根据权利要求1所述的交叉存储阵列，其中，所述第一材料包括以下材料中的一种：镍(Ni)、铝(Al)、钨(W)。
3.根据权利要求1所述的交叉存储阵列，其中，所述第二材料包括以下材料中的一种：镍(Ni)、铂(Pt)。
4.根据权利要求1所述的交叉存储阵列，其中，所述纳米线的第二阵列包括金属材料或受体掺杂的硅。
5.根据权利要求1所述的交叉存储阵列，其中，所述第一阵列中的纳米线彼此平行，并且所述第二阵列中的纳米线彼此平行。
6.根据权利要求5所述的交叉存储阵列，其中，所述第一阵列和所述第二阵列之间的角度基本等于直角。
7.根据权利要求1所述的交叉存储阵列，其中，绝缘体材料至少部分地分开所述第一阵列和所述第二阵列。
8.根据权利要求7所述的交叉存储阵列，其中，所述绝缘体材料为介电的旋涂玻璃(SOG)。
9.根据权利要求1所述的交叉存储阵列，被用作电阻随机存取存储器(RRAM)。
10.根据权利要求1所述的交叉存储阵列，被用作只读存储器(ROM)。
11.根据权利要求1所述的交叉存储阵列，其中，所述多个非晶硅纳米结构中的每一个均表现出可变电阻，所述可变电阻能够基于电压幅值和电压的持续时间中的至少一个来调节，所述电压为施加在所述电阻存储单元两端的电压。
12.根据权利要求1所述的交叉存储阵列，其中，所述第二材料包含多晶硅。
13.一种制造电阻存储装置的阵列的方法，包括：
在衬底上形成第一材料的平行纳米线的第一阵列；
在所述平行纳米线的第一阵列上形成多个非晶硅纳米结构；以及
在所述多个非晶硅纳米结构上形成不同的第二材料的平行纳米线的第二阵列，所述第二阵列与所述第一阵列成一定角度定向，使得所述第一阵列和所述第二阵列的每个交叉点包括沉积在所述第一材料的纳米线与所述第二材料的纳米线之间的所述非晶硅纳米结构中的一个以形成电阻存储单元；
其中，所述多个非晶硅纳米结构中的至少一个为在恰为一个交叉点处提供所述第一阵列和所述第二阵列之间的接触点的纳米级柱。
14.一种制造电阻存储装置的阵列的方法，包括：
在衬底上沉积第一材料的第一层；
在所述第一层上沉积非晶硅的第二层；
去除所述第一层的一部分和所述第二层的一部分，以形成纳米线的第一阵列，每条纳米线包括在所述第一材料的纳米线上的相应的非晶硅纳米结构；
在所述纳米线的第一阵列上沉积绝缘体材料的第三层；
部分地去除所述第三层，以露出所述纳米线的第一阵列；
沉积第二材料的第四层，使得所述纳米线的第一阵列与所述第四层相接触；
部分地去除所述第四层，以形成所述第二材料的纳米线的第二阵列，所述第二阵列与所述第一阵列成一定角度定向，所述第一阵列和所述第二阵列的每个交叉点形成电阻存储装置，所述第一材料和所述第二材料的所述纳米线用作所述装置的电极；
其中，所述相应的非晶硅纳米结构中的至少一个为在恰为一个交叉点处提供所述第一阵列和所述第二阵列之间的接触点的纳米级柱。
15.根据权利要求14所述的方法，其中，所述第一材料为受体掺杂硅，并且所述第二材料为金属。
16.根据权利要求15所述的方法，其中，所述受体为硼。
17.根据权利要求14所述的方法，其中，所述第一材料为金属，并且所述第二材料为受体掺杂硅。
18.根据权利要求17所述的方法，其中，所述受体为硼。
19.根据权利要求14所述的方法，其中，所述第一材料为第一金属，并且所述第二材料为第二金属。
20.根据权利要求14所述的方法，其中，所述衬底为硅。
21.根据权利要求14所述的方法，其中，所述衬底覆盖有热氧化物层。
22.根据权利要求14所述的方法，其中，所述去除步骤包括反应离子蚀刻(RIE)。
23.根据权利要求14所述的方法，其中，所述绝缘体材料为旋涂玻璃(SOG)。
24.根据权利要求23所述的方法，进一步包括通过旋涂和热固化沉积所述旋涂玻璃。
25.根据权利要求14所述的方法，其中去除所述第一层的一部分和所述第二层的一部分包括电子束光刻、化学气相沉积(CVD)和剥离技术中的至少一种。
26.根据权利要求14所述的方法，其中，所述第一材料和所述第二材料中的至少一个包括以下金属中的一种：银(Ag)、金(Au)、镍(Ni)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钨(W)、钒(V)和钴(Co)。
27.一种非易失性固态电阻装置，包括：
衬底；
位于所述衬底上的n-型硅第二电极；
位于所述衬底上的第一电极，所述第一电极与所述第二电极至少部分地竖直重叠；
p-型硅体，所述p-型硅体竖直堆叠在所述第一电极和所述n-型硅第二电极之间，并与所述n-型硅第二电极接触，以形成PN二极管；以及
非晶硅纳米结构，所述非晶硅纳米结构竖直堆叠在所述第一电极和所述p-型硅体之间，其中，所述非晶硅纳米结构为在恰为一个交叉点处提供所述第一电极和所述p-型硅体之间的接触点的纳米级柱。
28.根据权利要求27所述的装置，其中，所述第一电极比所述第二电极距离所述衬底更远。
29.根据权利要求27所述的装置，其中，调节编程脉冲的幅值便于多级存储。
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