JP4552745B2 - 記憶素子及びその製造方法 - Google Patents

Description

本発明は、記憶素子及びその製造方法に係わる。

小型携帯端末等の通信機器の飛躍的な普及や、パソコン等の情報処理機器の普及に伴い、これらの機器を構成するメモリには、高集積化、高速化、低消費電力化等、さらなる高性能化が求められている。
特に、メモリの高密度・大容量化は、ますます重要な課題となっており、今後のさらなる微細化・配線等の多層化に対応するプロセス技術が必要となる。

そして、コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。

しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。

しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。

そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。

そして、例えば、記憶素子とダイオード或いはＭＯＳトランジスタのような選択素子とを接続してメモリセルを形成し、このメモリセルをアレイ状に配置してメモリデバイスを構成することができる。

ところで、メモリ等において、配線層を形成する工程としては、配線材料を成膜してからパターニングして配線層を形成する方法があるが、その他にも、ＳｉＯ_２やＡｌ_２Ｏ_３等の絶縁層に配線形状の溝を形成して、この溝に配線材料を埋め込んだ後に、ＣＭＰ（化学的機械的研磨）法等の手法を用いて表面を研摩することにより、絶縁層上の配線材料を除去して配線層を形成する方法も採用されている。

また、多層配線構造において、下層の配線層と上層の配線層とを接続するために、絶縁層に下層の配線層に達する孔を形成して、孔内をも埋めてＡｌ，Ｃｕ，Ｗ等の導電材料を堆積させることにより孔内にプラグ層を形成した後に、ＣＭＰ法等の手法を用いて表面を研摩することにより、絶縁層上の導電材料を除去する方法が採用されている。

そして、これらの方法では、ＣＭＰ法等の研磨により、配線層やプラグ層の表面の平坦化及び粗度改善を行っている。

特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁）

しかしながら、ＣＭＰ法等の研磨では、絶縁層と、配線層やプラグ層との境界において、完全に段差をなくすことが困難である。
これは、使用する研磨装置の使用条件や制御性、研磨用スラリーの選択性、研磨パッドの弾力性や緻密度合い等、多種多様の組み合わせが存在し、これらを組み合わせた際の総合的な技術開発には非常に長い時間がかかること等から、異なる材料において研磨レートを合わせることが難しいためである。

また、ＣＭＰ法等の研磨では、配線層やプラグ層の表面の細かい凹凸を、完全に平滑化することが困難である。

このような段差や細かい凹凸があることにより、研磨工程の後に、絶縁層と、配線層やプラグ層とにわたって、薄膜を成膜すると、段差や凹凸の部分で薄膜が薄くなったり切れたりして、良好に成膜を行うことができなくなる。

また、前述したメモリを構成する記憶素子において、抵抗値等の電気特性が変化する記録膜の膜厚を小さくすることにより、抵抗値等を変化させるために必要となる電圧又は電流量を低減することができる。

しかしながら、多層配線のプラグ層の上に、記憶素子の記録膜を薄い膜厚で形成した場合には、記録膜を形成する際に、前述したように良好に成膜を行うことができないという問題を生じることになる。

特に、上述のプラグ層の材料としては、例えばタングステンが用いられる。
しかし、プラグ層のタングステンは、多結晶であるため、表面性が均一ではなく、また、ＣＭＰ法による研摩によって、プラグ層の表面性にバラツキが生じたり、周囲の絶縁層との境界部に段差が生じたりする。
そして、抵抗値が変化する記録膜の膜厚が数ｎｍと薄いため、プラグ層の表面の粗度が記録膜の電気特性に影響を与えてしまうことになる。

上述した問題の解決のために、本発明においては、電気特性等の特性が良好な記憶素子を容易に安定して製造することが可能となる構成の記憶素子及びその製造方法を提供するものである。

本発明の記憶素子は、絶縁層と、この絶縁層に形成された孔内に埋め込まれて、メモリセル毎に分離して形成され、タングステン又は窒化タングステンから成り、表面凹凸の段差のピーク値が９ｎｍ以下であるプラグ層と、このプラグ層の上に、メモリセルアレイの部分全体にわたり共通に形成され、ガドリニウム酸化膜から成り、膜厚が１ｎｍ〜７ｎｍの範囲内である高抵抗層と、この高抵抗層の上に、メモリセルアレイの部分全体にわたり共通に形成され、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＳ，Ｓｅ，Ｔｅから選ばれた１種以上の元素を含むイオン源層と、このイオン源層上に、メモリセルアレイの部分全体にわたり共通に形成された、上部電極と、高抵抗層とイオン源層との積層から成り、プラグ層及び上部電極の２つの電極間に極性の異なる電位を印加することにより、可逆的に抵抗値が変化する記録層と、プラグ層と、記録層と、上部電極とを含み、メモリセルを構成する抵抗変化素子とを含むものである。

上述の本発明の記憶素子の構成によれば、プラグ層及び上部電極の２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成されているので、この抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。
また、抵抗変化素子が、絶縁層に形成された孔内に埋め込まれたプラグ層上に形成され、プラグ層の表面凹凸の段差のピーク値が９ｎｍ以下であることにより、プラグ層の表面の凹凸が小さく、記憶素子を製造する際に、抵抗変化素子の各層を良好な状態で形成することができる。

本発明の記憶素子の製造方法は、２つの電極の間に記録層を有して成り、２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、絶縁層に形成された孔内を埋めてタングステン層又は窒化タングステン層を形成し、絶縁層上のタングステン層又は窒化タングステン層を除去し、レジストを用いてタングステン層又は窒化タングステン層を含む部分を少なくとも覆い、イオンミリング装置を用いて、表面をエッチングすることにより、タングステン層又は窒化タングステン層の表面を平滑化して、タングステン層又は窒化タングステン層の表面凹凸の段差のピーク値を９ｎｍ以下にして、メモリセル毎に分離されたプラグ層を形成し、このプラグ層上に、ガドリニウム酸化膜から成り、膜厚が１ｎｍ〜７ｎｍの範囲内である高抵抗層をメモリセルアレイの部分全体にわたり共通に形成し、この高抵抗層上に、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＳ，Ｓｅ，Ｔｅから選ばれた１種以上の元素を含むイオン源層をメモリセルアレイの部分全体にわたり共通に形成し、イオン源層上に上部電極をメモリセルアレイの部分全体にわたり共通に形成して、プラグ層からなる下部電極と、高抵抗層及びイオン源層から成る記録層と、上部電極とを含む抵抗変化素子を形成するものである。

上述の本発明の記憶素子の製造方法によれば、絶縁層上のタングステン層又は窒化タングステン層を除去し、タングステン層又は窒化タングステン層の表面を平滑化することにより、タングステン層又は窒化タングステン層の表面が平滑化され凹凸が小さくなる。そして、表面が平滑化され凹凸が小さくなったタングステン層又は窒化タングステン層の上に高抵抗層及びイオン源層から成る記録層と、上部電極とを形成することにより、抵抗変化素子の各層を良好な状態で形成することができる。

上述の本発明の記憶素子及び記憶素子の製造方法によれば、記憶素子を構成する抵抗変化素子の各層を良好な状態で形成することができるため、記憶素子の製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。

また、ＣＭＰ法による平坦化を行う場合のような、多くの要素の条件設定を行う必要が無くなることから、開発期間の短縮が可能となる。

まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要を説明する。

本発明の記憶素子は、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子である。
このように構成されていることにより、抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。

そして、本発明の記憶素子では、さらに、抵抗変化素子が絶縁層に形成された孔内に埋め込まれた下地金属層上に形成され、下地金属層の表面凹凸の段差のピーク値が９ｎｍ以下である構成とする。
なお、「表面凹凸の段差のピーク値」とは、表面の凹凸による段差において、最高点と最低点との高さの差を示している。
このように構成されていることにより、下地金属層の表面凹凸の段差のピーク値が９ｎｍ以下と、下地金属層の表面の凹凸が小さくなっているため、記憶素子を製造する際に、抵抗変化素子の各層を良好な状態で形成することができる。

絶縁層及び下地金属層の材料としては、それぞれ従来公知の材料を使用することが可能である。
絶縁層の材料としては、例えば、酸化シリコンや酸化アルミニウム等が挙げられる。
下地金属層の材料としては、配線層等の材料として使用されている金属材料が使用可能であり、例えば、Ａｌ，Ｃｕ，Ｗ等の金属元素やその合金が挙げられる。

記憶素子を構成する抵抗変化素子は、基本的に、前述したように、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することにより、可逆的に記録層の抵抗値が変化する構成とする。
このような構成の抵抗変化素子としては、様々な構成が提案されており、例えば前述した特許文献１や非特許文献１に記載されている構成のように、２つの電極の間に、Ａｇ，Ｃｕ，Ｚｎ等のイオン源となる金属元素を含むイオン導電体を挟んだ構造の抵抗変化素子としてもよい。

また、具体的に、例えば、抵抗変化素子の記録層が、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（イオン源となる金属元素）を含む構成とすることも可能である。

また、例えば、抵抗変化素子の記録層が、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（イオン源となる金属元素）及びＳ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲン元素）を含むイオン源層と、絶縁体或いは半導体から成る高抵抗層との積層構造である構成とすることも可能である。
この抵抗変化素子において、さらに、高抵抗層の膜厚が１ｎｍ〜７ｎｍの範囲内である構成とすることにより、高抵抗層が薄いため、比較的小さい電圧・電流で抵抗変化素子の抵抗値を変化させることが可能になると共に、下地の表面状態の影響が大きくなることから、下地金属層の表面凹凸の段差のピーク値が９ｎｍ以下と小さいことによる効果が大きくなる。

イオン源となる金属元素（Ａｇ，Ｃｕ，Ｚｎ等）を含んで記録層を構成することにより、２つの電極間に電圧を印加した場合に、イオン源となる金属元素がイオンとして拡散するため、これにより記録層の抵抗値或いはキャパシタンス等の電気特性が変化するので、この特性を利用して情報を記録することができる。

本発明の記憶素子の製造方法は、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子、即ち前述した構成の記憶素子を製造するものである。
そして、絶縁層に形成された孔内を埋めて金属層を形成し、絶縁層上の金属層を除去し、この金属層の表面を平滑化して、その後、金属層上に抵抗変化素子を形成する。
絶縁層に形成された孔内を埋めて金属層を形成し、絶縁層上の金属層を除去することにより、金属層が絶縁層に形成された孔内のみに残る。さらに、金属層の表面を平滑化した後に、金属層上に抵抗変化素子を形成することにより、金属層の表面が平滑化されているので、抵抗変化素子の各層を良好な状態で形成することができる。

また、上記本発明の製造方法において、金属層の表面を平滑化することにより、金属層の表面凹凸の段差のピーク値を９ｎｍ以下にすることにより、金属層の表面を充分に平滑化して、抵抗変化素子の各層を良好な状態で形成することができる。

また、上記本発明の記憶素子の製造方法において、レジストを用いて金属層を含む部分を少なくとも覆い、イオンミリング装置を用いて、表面をエッチングすることにより、金属層の表面を平滑化することも可能である。
このようにしたときには、イオンミリング装置を用いたエッチングによって、絶縁層と金属層との段差や金属層の表面の凹凸が低減される。

ここで、本発明の記憶素子の製造方法における、表面の凹凸の平滑化方法の一形態として、イオンミリング装置を用いて、絶縁層に形成された孔内に埋め込まれた導電層（プラグ層）に対して、表面の凹凸を低減して平滑化を行う方法を説明する。

図２Ａ及び図３Ａは、ＣＭＰ（化学的機械的研磨）法による平坦化の後に生じ得る、絶縁層と導電層とにおける凹凸形状を簡略化した断面図を示している。

図２Ａ及び図３Ａにおいて、Ａｌ，Ｃｕ，Ｗもしくはこれらを用いた合金等の導電性材料から成る導電層２１が、ＳｉＯ_２やＡｌ_２Ｏ_３等の絶縁材料から成る絶縁層２２に形成された、孔の内部に埋め込まれている。

図２Ａの状態では、導電層２１の上面が、絶縁層２２の上面よりも低くなっており、導電層２１が凹部２３となっている。この凹部２３は、ＣＭＰ法における研磨レートが、絶縁層２２の材料に対して、導電層２１の材料の方が高いために生じているものである。
図３Ａの状態では、導電層２１の上面が、絶縁層２２の上面よりも高くなっており、導電層２１の上部が凸形状となっている。この形状は、ＣＭＰ法における研摩レートが、導電層２１の材料に対して、絶縁層２２の材料の方が高いために生じているものである。

なお、上記のような異材質間の凹凸形状以外にも、上記の形状の表面に薄い膜を成膜した場合には、下地面と同程度の形状が残存する。従って、図２Ａ及び図３Ａに示す状態は、表面に薄い膜を成膜した後の残存した形状に置き換えたものと捉えることもできる。

まず、図２Ａに示すように、導電層２１が、絶縁層２２に対して凹部２３となっている場合の平滑化工程を説明する。

図２Ｂに示すように、スピンコーター等の塗布装置を使用して、レジスト２４を表面に塗布する。レジスト２４として、例えば、マスクパターンの形成に用いるレジストを用いることができる。
ここで使用するレジスト２４の特徴としては、凹凸を有する表面の極狭い領域まで隙間無く覆うことが可能であること、凹凸による段差量を完全に覆う程度の厚みを成す粘度の選定が容易にできること、レジスト２４自体の表面には凹凸が無く平滑な形状とすることが容易であること、レジスト２４のエッチングレートが絶縁層２２の材料のエッチングレートと略同等であることが挙げられる。

次に、イオンミリング装置を使用して、ウェハ全体で表面（レジスト２４の塗布面）のエッチング処理を実施する。エッチングは、レジスト２４が最も厚く塗布される図２Ａの凹部２３でレジスト２４が完全に無くなる（図２Ｄ参照）まで実行する。
このとき、ウェハ表面に対して垂直な方向から傾斜させた角度でイオンを入射させてエッチングを行うと共に、ウェハを自転させてイオンの入射方向を変化させる。
図２Ｃは、このエッチングの途中であり、絶縁層２２上のレジスト２４が除去された状態を示している。図中矢印２５は入射するイオンを示し、矢印２６はウェハの自転によるイオンの入射方向の回転を示している。ウェハの自転により矢印２６で示すように、３６０°方向からエッチングされることになる。
そして、図２Ｃに示す状態からは、レジスト２４と同時に絶縁層２２に対してもエッチング処理が行われることから、段差量を減少させることが可能となる。

なお、イオンの入射２５の傾斜角度は、より好ましくは、ウェハの主面に対して垂直な方向に対して、３０度〜７５度もしくは−３０度〜−７５度の範囲とする。このような角度範囲とすることにより、効率良く段差量を減少させることができる。

エッチングレートが、レジスト２４と絶縁層２２の絶縁材料とで同一の場合には、レジスト２４がなくなった時点で、図２Ｄに示すように、平坦な面を得ることが可能である。

また、レジスト２４のエッチングレートが絶縁層２２の絶縁材料のエッチングレートよりも高い場合には、その比率に応じた段差の減少量が得られる。例えばエッチングレートがレジスト２４と絶縁材料で２：１である場合には、レジスト２４がなくなった時点で段差量は初期値（エッチング前）の１／２になる。
この場合、レジスト２４がなくなった後に、表面にレジスト２４を塗布して図２Ｂに示した状態にして、再度上述したエッチング工程を行うことにより段差量をさらに１／２にすることができる。
即ち、エッチング工程を繰り返すことにより、その回数と割合に応じて、段差量を低減することが可能となる。

また、レジスト２４及び絶縁材料のエッチングレートを、予め確認しておくことにより、レジスト２４の残量の把握と段差の変動量を算出することも容易である。

続いて、図３Ａに示すように、導電層２１の上面が、絶縁層２２に対して凸形状となっている場合の平滑化工程を説明する。

図３Ｂに示すように、スピンコーター等の塗布装置を使用して、レジスト２４を表面に塗布する。
ここで使用するレジスト２４の特徴としては、凹凸を有する表面の極狭い領域まで隙間無く覆うことが可能であること、凹凸による段差量を完全に覆う程度の厚みを成す粘度の選定が容易にできること、レジスト２４自体の表面には凹凸が無く平滑な形状とすることが容易であること、絶縁層２２の材料とレジスト２４とのエッチングレートのバランスが同等であることが挙げられる。

次に、イオンミリング装置を使用して、ウェハ全体で表面（レジスト２４の塗布面）のエッチング処理を実施する。エッチングは、レジスト２４が最も厚く塗布される、絶縁層２２上で完全に無くなる（図３Ｄ参照）まで実行する。
図３Ｃは、このエッチングの途中であり、導電層２１上のレジスト２４が除去された状態を示している。図中矢印２５及び矢印２６については、図２Ｃと同様である。
そして、図３Ｃに示す状態からは、レジスト２４と同時に導電層２１に対してもエッチング処理が行われることから、段差量を減少させることが可能となる。

なお、イオンの入射２５の傾斜角度は、より好ましくは、ウェハの主面に対して垂直な方向に対して、３０度〜７５度もしくは−３０度〜−７５度の範囲とする。このような角度範囲とすることにより、効率良く段差量を減少させることができる。

エッチングレートが、レジスト２４と絶縁層２２の導電性材料とで同一の場合には、レジスト２４がなくなった時点で、図３Ｄに示すように、平坦な面を得ることが可能となる。

また、レジスト２４のエッチングレートが導電層２１の導電性材料のエッチングレートよりも高い場合には、その比率に応じた段差の減少量が得られる。例えばエッチングレートがレジスト２４と導電性材料で２：１の場合には、レジスト２４がなくなった時点で段差量は初期値（エッチング前）の１／２になる。
この場合、レジスト２４がなくなった後に、表面にレジスト２４を塗布して図３Ｂに示した状態にして、再度上述したエッチング工程を行うことにより段差量をさらに１／２にすることができる。
即ち、エッチング工程を繰り返すことにより、その回数と割合に応じて、段差量を低減することが可能となる。

また、レジスト２４及び導電性材料のエッチングレートを、予め確認しておくことにより、レジスト２４の残量の把握と段差の変動量を算出することも容易である。

なお、レジスト２４のエッチングレートが、導電層２１の導電性材料のエッチングレートよりも低ければ、図３Ａの凸形状から図２Ａの凹形状を形成することも可能となる。
同様に、レジスト２４のエッチングレートが、絶縁層２２の絶縁材料のエッチングレートよりも低ければ、図２Ａの凹形状から図３Ａの凸形状を形成することも可能となる。

ところで、イオンミリングによるエッチングレートは、被エッチング材料によって異なる角度依存性を有する。
各材料におけるエッチングレートの値には上限及び下限があるが、この特性を利用して、異なる材質間でエッチングレートが同等となる角度を選定することや、異なる材質間でエッチングレートが特定の比率となる角度を選定することも可能である。
従って、導電層２１と絶縁層２２とにおいて、イオンミリング装置によるエッチングのイオンの入射角度を設定することにより、凹部や凸形状を効果的に平滑化することが可能である。

ここで、実際に、図２Ａ〜図２Ｄに示した方法に従って、埋め込まれた導電層（プラグ層等）の平坦化や平滑化を行って、その後の状態を調べた。

ＳｉＯ_２から成る絶縁層２２に孔を形成し、この孔内にＷから成る導電層２１を埋め込んで形成し、表面をＣＭＰ法により平坦化した。
この状態において、表面をＡＦＭ（原子間力顕微鏡）で観察したところ、図２Ａの断面図と同様に、導電層２２の部分が周囲の絶縁層２２に対して凹部２３となっている状態が観察された。これは、ＣＭＰ法による研磨レートが、導電層２２の導電性材料では大きく、周囲の絶縁層２１では小さいことによる。凹部２３の深さは、最も深い部分で２０ｎｍもあった。

次に、この状態のウェハに対して、レジスト２４を塗布して、厚さ５０ｎｍのレジスト２４で表面を覆った。その後、イオンミリング装置を用いて、入射角度−５０度の状態で自転させながら、レジスト２４がなくなるまでエッチングが行われるように時間を設定して、エッチングを実施した。このとき、レジスト２４と絶縁層２１の絶縁性材料とのエッチングレート比は、５：４であった。このエッチングレート比から、８０％の段差の低減が可能であると予想される。
そして、この状態において、表面をＡＦＭ（原子間力顕微鏡）で観察したところ、実際に約８０％程度段差が低減されたことが確認できている。また、絶縁層２２と導電層２１との間の段差のみならず、導電層２１の表面に存在していた微細な凹凸に関しても、その段差量の低減が同時に行われていることが確認できた。

従って、このエッチング工程を繰り返し実施することにより、更なる平滑化を容易に行うことができる。

続いて、本発明の具体的な実施の形態を説明する。
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。

抵抗変化素子１０は、下部電極と上部電極４との間に、高抵抗膜２とイオン源層３とが挟まれて成る。これら高抵抗膜２及びイオン源層３により記憶層が構成され、後述するように、各メモリセルの抵抗変化素子１０に情報を記録することができる。

イオン源層３には、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（金属元素）と、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有する。
そして、金属元素が後述するようにイオン化することにより、抵抗変化素子１０の抵抗値が変化する。即ち、この金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。

高抵抗膜２は、イオン源層３よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて構成される。
具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、さらには、アモルファスカルコゲナイド等の材料を用いることが可能である。

上述のイオン源層３として、具体的には、例えばＣｕＴｅＧｅＧｄ膜を用いることができる。このＣｕＴｅＧｅＧｄ膜は、組成により抵抗率が異なるが、Ｃｕ，Ｔｅ，Ｇｄは金属元素であるため抵抗を低くすることは、少なくともカルコゲナイドとしてＳ或いはＳｅを用いた場合に比して容易である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０^４Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０^１３Ωｃｍ程度であり、ＧｅＳＴｅは１×１０^１１Ωｃｍ程度である（「機能材料」１９９０年５月号ｐ７６参照）。
このように、ＧｅＴｅを母材とする材料、或いはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、厚さ２０ｎｍ、セル面積０．４μｍ^２のＣｕＴｅＧｅＧｄ膜の抵抗値は、１００Ω程度以下とすることが可能である。
これに対して、高抵抗膜２に用いられるガドリニウム酸化膜の抵抗値は高く、比較的薄い膜厚でも容易に１００ｋΩ以上、さらには１ＭΩとすることが可能である。

また、図１の構成において、それぞれの抵抗変化素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、抵抗変化素子１０の高抵抗膜２とが、プラグ層１５と３層の金属配線層１６とを介して、電気的に接続されている。プラグ層１５及び金属配線層１６は、図示しないが厚い絶縁層に埋め込まれて形成されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線（図示せず）に接続される。

また、メモリセルアレイの部分（メモリ部）全体にわたって、各メモリセルを構成する抵抗変化素子１０が、高抵抗膜２・イオン源層３・上部電極４の積層膜１の各層を共有している。言い換えれば、各抵抗変化素子１０が、それぞれ同一層の高抵抗膜２・イオン源層３・上部電極４により構成されている。
そして、共通に形成された上部電極４は、プレート電極ＰＬとなるものである。

一方、高抵抗膜２の直下のプラグ層（下部電極を兼ねる）１５は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成されたプラグ層１５によって、各プラグ層１５に対応した位置に、各メモリセルの抵抗変化素子１０が規定される。

本実施の形態においては、特に、高抵抗膜２直下のプラグ層１５とその周囲の絶縁層において、プラグ層１５の表面凹凸の段差のピーク値が９ｎｍ以下であり、また絶縁層とプラグ層１５との段差も９ｎｍ以下である構成とする。
これにより、プラグ層１５の表面凹凸の段差のピーク値が９ｎｍ以下と小さくなっており、プラグ層１５の表面が充分に平滑化されているため、プラグ層１５の上に接して形成される、抵抗変化素子１０の高抵抗膜２の膜厚を薄くしたときでも、良好に高抵抗膜２を成膜することが可能となる。
また、絶縁層とプラグ層１５との段差も９ｎｍ以下と小さくなっているため、絶縁層及びプラグ層１５の上に接して形成される、抵抗変化素子１０の高抵抗膜２の膜厚を薄くしたときでも、良好に高抵抗膜２を成膜することが可能となる。

続いて、本実施の形態の記憶素子の動作を説明する。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ソース／ドレイン領域１３に接続されたビット線に電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３を介して、高抵抗膜２のうち選択されたメモリセルの抵抗変化素子１０の部分に電圧が印加される。

ここで、高抵抗膜２に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、イオン源層３に含有されるイオン源となる金属元素（例えばＣｕ）がイオンとして下部電極となるプラグ層１５方向に移動する。このイオンが高抵抗膜２に注入される、或いは高抵抗膜２の表面に析出することによって、高抵抗膜２の界面状態が変化して、抵抗変化素子１０の抵抗値が低抵抗状態（所謂記録状態）へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に情報を記録することができる。

また、高抵抗膜２に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、高抵抗膜２内或いは高抵抗膜２の表面に移動したイオンが、上部電極４（プレート電極ＰＬ）方向に移動するため、抵抗変化素子１０の抵抗値が再び高抵抗状態（所謂消去状態）へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に対して、記録された情報を消去することができる。

ここで、抵抗変化素子１０の抵抗値の変化は、主として高抵抗膜２の抵抗値が変化することにより生じるものである。
そして、高抵抗膜２の膜厚を、例えば数ｎｍ程度と非常に薄くすることにより、隣接するメモリセル間の干渉を抑制することが可能となる。

なお、高抵抗膜２は、少なくとも、高抵抗状態と低抵抗状態とで、読み出し信号が充分確保できる程度に、抵抗値の差があることが必要である。例えば、３０％以上の差があることが必要である。

また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、抵抗変化素子１０の抵抗状態により異なる電流或いは電圧を、ビット線或いはプレート電極ＰＬの先に接続されたセンスアンプを介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、抵抗変化素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。

続いて、本実施の形態の記憶素子の製造方法を説明する。
本実施の形態の記憶素子は、例えば次のようにして、製造することができる。

まず、半導体基板１１にＭＯＳトランジスタＴｒを形成する。
その後、表面を覆って絶縁層を形成する。
次に、この絶縁層にビアホールを形成する。
続いて、ＣＶＤ法或いはメッキ等の方法により、ビアホールの内部を、例えばＷ，ＷＮ，ＴｉＷ等の電極材で充填する。
次に、表面をＣＭＰ法等により平坦化する。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６を形成することができる。

次に、最上層のプラグ層１５の表面を平滑化する工程を行う。理想的には、プラグ層１５の表面が周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
この表面の平滑化工程では、図２や図３に示したイオンミリング装置によるエッチング方法を用いることができる。

続いて、メモリセル毎に分離して形成された最上層のプラグ層１５上に、高抵抗膜２となる絶縁体膜或いは半導体膜を全面的に堆積させる。
例えば、高抵抗膜２として、厚さ４ｎｍのガドリニウム酸化膜を堆積させる。このガドリニウム酸化膜は、金属ガドリニウム膜を堆積させた後に、熱酸化或いは、酸素含有プラズマ雰囲気中でのプラズマ酸化等を行うことにより形成することができる。
或いは、例えば、高抵抗膜２として、希土類酸化膜、希土類窒化膜、窒化珪素膜、酸化珪素膜を堆積させる。これらの膜は、所謂反応性スパッタリングやＣＶＤ法等により形成することができる。

次に、高抵抗膜２上に、イオン源層３を全面的に堆積する。例えば、イオン源層３として、厚さ２０ｎｍのＣｕＴｅＧｅＧｄ膜を堆積させる。このＣｕＴｅＧｅＧｄは抵抗が低い材料であるため、そのまま上部電極４として用いることも可能であるが、上部電極４にはさらに抵抗の低い材料を用いることが望ましい。

さらに、イオン源層３上に、上部電極４を全面的に堆積する。例えば、上部電極４として、イオン源層３の材料よりも抵抗の低い金属材料、シリサイド、ＴａＮ，Ｗｎ等の低抵抗窒化物を堆積させる。

その後、全面的に形成された高抵抗膜２・イオン源層３・上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングする。
このようにして、図１に示した記憶素子を製造することができる

上述の本実施の形態の記憶素子の構成によれば、メモリセルアレイの部分全体にわたり、抵抗変化素子１０の高抵抗膜２・イオン源層３・上部電極４が共通に形成されていることにより、容易に各層２，３，４を加工してパターニングすることができることから、記憶素子を容易に歩留まり良く製造することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。

また、本実施の形態の記憶素子によれば、アドレス配線となるワード線ＷＬ（ゲート１４）やビット線（金属配線層１６に接続される）よりも上方に抵抗変化素子１０があるため、配線層の間に絶縁層を形成するために必要となる、高温（例えば３５０℃程度）の製造工程を、抵抗変化素子１０の各層２，３，４を堆積した後には行う必要がない。
従って、抵抗変化素子１０に、高温下で膜構造の変化等を生じる材料をも使用することが可能となる。

さらに、本実施の形態の記憶素子によれば、高抵抗膜２直下のプラグ層１５とその周囲の絶縁層において、プラグ層１５の表面凹凸の段差のピーク値が９ｎｍ以下であり、また絶縁層とプラグ層１５との段差も９ｎｍ以下であることにより、プラグ層１５の表面が充分に平滑化され、また絶縁層とプラグ層１５との段差も充分低減されているため、プラグ層１５の上に接して形成される、抵抗変化素子１０の高抵抗膜２の膜厚を薄くしたときでも、良好に高抵抗膜２を成膜することが可能となる。

次に、図１に示した構成の記憶素子を実際に作製して、特性を調べた。
ウェハ上に、メモリセルが２次元アレイ状に配置され、図１に示したように抵抗変化素子１０の各層２，３，４が共通に形成された記憶素子を作製した。

選択用のＭＯＳトランジスタＴｒは、ゲート長を０．１８μｍとし、ゲート幅を０．３６μｍとして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３に接続して、プラグ層１５と金属配線層１６から成るコンタクトビアを形成し、このコンタクトビアを介して抵抗変化素子１０を形成した。

プラグ層（コンタクトビア）１５は、ＳｉＯ_２から成る絶縁層にビアホールを開口して、ＣＶＤ法によりタングステン膜を堆積してビアホールを埋めた後に、ＣＭＰ法により表面を研磨して形成した。ビアホールの径は約０．３μｍとした。

そして、最上層のプラグ層１５及び絶縁層の上に、高抵抗膜２としてＧｄＯｘ膜を形成し、その上にイオン源層３として膜厚２０ｎｍのＣｕＧｅＴｅ膜を形成し、その上に上部電極（プレート電極ＰＬ）４としてＷ膜を形成することにより、抵抗変化素子１０を作製した。なお、ＧｄＯｘ膜は、成膜時には膜厚を１．４ｎｍとして成膜したが、その後のプロセスにより最終的には膜厚が４．７ｎｍとなった。

（比較例）
本発明に対する比較例として、ＣＭＰ法による研磨を行った後の状態で、抵抗変化素子１０の高抵抗膜２を形成し、さらに抵抗変化素子１０の各層３，４を形成したウェハを２つ作製し、それぞれサンプルＮｏ．１とサンプルＮｏ．２とした。

（実施例）
本発明の第１の実施例として、ＣＭＰ法による研磨を行った後に、さらに、図２Ａ〜図２Ｄに示したようなエッチング工程を行って、プラグ層１５の表面を平滑化してから、抵抗変化素子１０の高抵抗膜２を形成し、さらに抵抗変化素子１０の各層３，４を形成したウェハを２つ作製し、それぞれサンプルＮｏ．３とサンプルＮｏ．４とした。

また、第２の実施例として、プラグ層１５の材料を、窒化タングステン（ＷＮ）として、その他は第１の実施例と同様にしたウェハを作製し、サンプルＮｏ．５とした。

（抵抗値の測定）
Ｎｏ．１〜Ｎｏ．５の各サンプルのウェハに対して、それぞれウェハ中の３０個のメモリセルを抽出して、各メモリセルに対して、選択用のＭＯＳトランジスタＴｒのゲート電圧を２．５Ｖとし、記録電圧（抵抗変化素子１０の電圧降下及びＭＯＳトランジスタＴｒのソース／ドレイン電圧降下の和）を１．５Ｖとし、最大記録電流を約２７０μＡとし、記録パルス幅を１ミリ秒として、測定対象のメモリセルの抵抗変化素子１０に情報の記録を行った。
その後、低抵抗状態（いわゆる記録状態）における抵抗値を測定した。
ここで、測定した抵抗値は、抵抗変化素子１０の抵抗と、ＭＯＳトランジスタＴｒのオン抵抗との和であり、読み出し電圧０．１Ｖにて測定を行った。

（表面凹凸の測定）
また、Ｎｏ．１〜Ｎｏ．５の各サンプルのウェハに対して、表面凹凸の測定を行った。
ＡＦＭ（原子間力顕微鏡）を用いて、ウェハの断面を観察することにより、表面粗さと表面凹凸の最大値を測定した。そして、測定領域の表面粗さの平均値を算出して、平均表面粗さＲａとした。

各サンプルのウェハの抵抗値及び表面凹凸の測定結果を、表１に示す。

表１より、平均表面粗さＲａ及び表面凹凸の最大値が大きいサンプル（Ｎｏ１，Ｎｏ２）は、他のサンプルと比較して、記録抵抗値のバラツキが大きく、標準偏差の値が大きくなっていることがわかる。
従って、これらのサンプルの抵抗変化素子を用いてメモリを構成した場合には、メモリの記憶容量を大きくすると、不良ビットが発生する確率が高くなる。

ここで、記録状態として２値の抵抗値をとる、所謂バイナリー記録状態では、抵抗値のバラツキは非常に大きくても、読み出し時のエラーにはならない。
しかしながら、この特性測定に用いた記憶素子の構成においては、抵抗値が５ｋΩ以上であると、記録された情報の保存特性が充分ではなくなる、という結果が得られているため、表１の抵抗値のバラツキ程度でも、不良ビットが発生すると考えられる。

従って、平滑化工程により表面粗度をできるだけ低減させることが望ましく、平均表面粗さＲａを１ｎｍ以下、表面凹凸の最大値を９ｎｍ以下にすることが望ましいことがわかる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の一実施の形態の記憶素子の概略構成図（断面図）である。 Ａ〜Ｄ 凹部を有する形状を平滑化する方法を示す工程図である。 Ａ〜Ｄ 凸形状を平滑化する方法を示す工程図である。

符号の説明

１ 積層膜、２ 高抵抗膜、３ イオン源層、４ 上部電極、１０ 抵抗変化素子、２１ 導電層、２２ 絶縁層、２４ レジスト、ＷＬ ワード線、ＰＬ プレート電極

Claims (4)

1. 絶縁層と、
   前記絶縁層に形成された孔内に埋め込まれて、メモリセル毎に分離して形成され、タングステン又は窒化タングステンから成り、表面凹凸の段差のピーク値が９ｎｍ以下であるプラグ層と、
   前記プラグ層の上に、メモリセルアレイの部分全体にわたり共通に形成され、ガドリニウム酸化膜から成り、膜厚が１ｎｍ〜７ｎｍの範囲内である高抵抗層と、
   前記高抵抗層の上に、メモリセルアレイの部分全体にわたり共通に形成され、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＳ，Ｓｅ，Ｔｅから選ばれた１種以上の元素を含むイオン源層と、
   前記イオン源層上に、メモリセルアレイの部分全体にわたり共通に形成された、上部電極と、
   前記高抵抗層と前記イオン源層との積層から成り、前記プラグ層及び前記上部電極の２つの電極間に極性の異なる電位を印加することにより、可逆的に抵抗値が変化する記録層と、
   前記プラグ層と、前記記録層と、前記上部電極とを含み、メモリセルを構成する抵抗変化素子とを含む
   記憶素子。
2. 前記イオン源層が、ＣｕＧｅＴｅＧｄ膜又はＣｕＧｅＴｅ膜から成る、請求項１に記載の記憶素子。
3. ２つの電極の間に記録層を有して成り、前記２つの電極に極性の異なる電位を印加することによって、可逆的に前記記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、
   絶縁層に形成された孔内を埋めて、タングステン層又は窒化タングステン層を形成し、
   前記絶縁層上の前記タングステン層又は前記窒化タングステン層を除去し、
   レジストを用いて前記タングステン層又は前記窒化タングステン層を含む部分を少なくとも覆い、
   イオンミリング装置を用いて、表面をエッチングすることにより、前記タングステン層又は前記窒化タングステン層の表面を平滑化して、前記タングステン層又は前記窒化タングステン層の表面凹凸の段差のピーク値を９ｎｍ以下にして、メモリセル毎に分離されたプラグ層を形成し、
   前記プラグ層上に、ガドリニウム酸化膜から成り、膜厚が１ｎｍ〜７ｎｍの範囲内である高抵抗層を、メモリセルアレイの部分全体にわたり共通に形成し、
   前記高抵抗層上に、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＳ，Ｓｅ，Ｔｅから選ばれた１種以上の元素を含むイオン源層を、メモリセルアレイの部分全体にわたり共通に形成し、
   前記イオン源層上に上部電極を、メモリセルアレイの部分全体にわたり共通に形成して、前記プラグ層からなる下部電極と、前記高抵抗層及び前記イオン源層から成る記録層と、前記上部電極とを含む前記抵抗変化素子を形成する
   記憶素子の製造方法。
4. 前記イオン源層を、ＣｕＧｅＴｅＧｄ膜又はＣｕＧｅＴｅ膜によって形成する請求項３に記載の記憶素子の製造方法。

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