JP4872469B2 - 記憶素子の製造方法 - Google Patents

Description

本発明は、情報を記録することができる記憶素子の製造方法に係わる。

小型携帯端末等の通信機器の飛躍的な普及や、パソコン等の情報処理機器の普及に伴い、これらの機器を構成するメモリには、高集積化、高速化、低消費電力化等、さらなる高性能化が求められている。
特に、メモリの高密度・大容量化は、ますます重要な課題となっており、今後のさらなる微細化・配線等の多層化に対応するプロセス技術が必要となる。

そして、コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。

しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。

しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。

そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。

そして、例えば、記憶素子とダイオード或いはＭＯＳトランジスタのような選択素子とを接続してメモリセルを形成し、このメモリセルをアレイ状に配置してメモリデバイスを構成することができる。

ところで、メモリ等において、配線層を形成する工程としては、配線材料を成膜してからパターニングして配線層を形成する方法があるが、その他にも、ＳｉＯ_２やＡｌ_２Ｏ_３等の絶縁層に配線形状の溝を形成して、この溝に配線材料を埋め込んだ後に、ＣＭＰ（化学的機械的研磨）法等の手法を用いて表面を研摩することにより、絶縁層上の配線材料を除去して配線層を形成する方法も採用されている。

また、多層配線構造において、下層の配線層と上層の配線層とを接続するために、絶縁層に下層の配線層に達する孔を形成して、孔内をも埋めてＡｌ，Ｃｕ，Ｗ等の導電材料を堆積させることにより孔内にプラグ層を形成した後に、ＣＭＰ法等の手法を用いて表面を研摩することにより、絶縁層上の導電材料を除去する方法が採用されている。

そして、これらの方法では、ＣＭＰ法等の研磨により、配線層やプラグ層の表面の平坦化及び粗度改善を行っている。

特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁）

しかしながら、ＣＭＰ法等の研磨では、絶縁層と、配線層やプラグ層との境界において、完全に段差をなくすことが困難である。
これは、使用する研磨装置の使用条件や制御性、研磨用スラリーの選択性、研磨パッドの弾力性や緻密度合い等、多種多様の組み合わせが存在し、これらを組み合わせた際の総合的な技術開発には非常に長い時間がかかること等から、異なる材料において研磨レートを合わせることが難しいためである。

また、ＣＭＰ法等の研磨では、配線層やプラグ層の表面の細かい凹凸を、完全に平滑化することが困難である。

このような段差や細かい凹凸があることにより、研磨工程の後に、例えば、配線層やプラグ層と絶縁層とにわたって、薄膜を成膜すると、段差や凹凸の部分で薄膜が薄くなったり切れたりして、良好に成膜を行うことができなくなる。
そして、段差や凹凸の上に成膜した薄膜において、膜厚が場所によって異なってしまう問題や、薄膜の表面にも同様の凹凸ができてしまう問題があり、これらの問題を回避することが困難であった。

上述した問題の解決のために、本発明においては、容易に安定して良好な状態で製造することができる記憶素子の製造方法を提供するものである。

本発明の記憶素子の製造方法は、２つの電極の間に記録層を有して成り、２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、第１の絶縁層に形成された孔内に金属層が埋められた構造を形成する工程と、金属層及び第１の絶縁層を覆って第２の絶縁層を形成する工程と、この第２の絶縁層上にほぼ平坦な表面状態でレジストを形成する工程と、レジスト及び第２の絶縁層に対して、レジストがなくなりかつ金属層が表面に露出するまでエッチングを行う工程と、その後、金属層上に抵抗変化素子を形成する工程とを有するものである。

上述の本発明の記憶素子の製造方法によれば、金属層及び第１の絶縁層を覆って第２の絶縁層を形成し、この第２の絶縁層上にほぼ平坦な表面状態でレジストを形成するので、金属層と第１の絶縁層の各表面間に段差があっても、レジストによって平坦な表面状態とすることができる。この状態で、レジスト及び第２の絶縁層に対して、レジストがなくなりかつ金属層が表面に露出するまでエッチングを行うので、レジストの平坦な表面が、第２の絶縁層にも反映されていく。これにより、金属層が表面に露出するときに、金属層の表面と第２の絶縁層の表面との段差を充分に小さくすることができ、これら金属層の表面と第２の絶縁層の表面とをほぼ一致させて表面を平滑化することも可能になる。
また、第２の絶縁層を形成する工程から、金属層が表面に露出するまでエッチングを行う工程までの各工程を、複数回繰り返すことにより、１回では段差が残った場合でも、金属層の表面と第２の絶縁層の表面とをほぼ一致させて表面を平滑化することができる。
そして、絶縁層との表面の段差が充分に小さくなった金属層の上に抵抗変化素子を形成することにより、抵抗変化素子の記録層を良好な状態で形成することができる。

上述の本発明によれば、金属層と絶縁層との境界付近においても、抵抗変化素子の記録層を良好な状態で安定して形成することが可能となるので、記録層を極薄い（例えば膜厚数ｎｍ程度の）膜の単層又は積層膜としても、ほぼ均一な厚さで形成することが可能になる。

そして、上述の本発明によれば、記憶素子の抵抗変化素子の記録層を良好な状態で形成することができるため、記憶素子の製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができるため、メモリセルの密度を高めることが可能になる。これにより、記憶装置（メモリ）の記憶容量の増大や小型化を図ることが可能になる。

また、ＣＭＰ法による平坦化を行う場合のような、多くの要素の条件設定を行う必要が無くなることから、開発期間の短縮が可能となる。

さらにまた、本発明によれば、抵抗変化素子から成るメモリセルが多数配列された記憶装置において、各メモリセルの抵抗変化素子の記録層を、メモリセル毎のバラツキを少なく、均一に形成することができる。これにより、メモリセル毎の特性のバラツキがなく、性能の良い記憶装置を製造することができる。

本発明の製造方法に係る記憶素子の一形態の概略構成図（１つのメモリセルの断面図）を図１に示す。
この記憶素子は、図１に示す抵抗変化素子１０が１つのメモリセルを構成し、このメモリセルが図示しないが多数アレイ状に配置されて構成されている。
図１に示す抵抗変化素子１０は、絶縁層２に形成された穴（プラグ）内を埋めて下部電極１が形成され、この下部電極１に接続するように、比較的高い抵抗値を有する記憶層３と、この記憶層３上の、Ｃｕ，Ａｇ，Ｚｎのうちのいずれかの元素が含有された、イオン源層４とが形成され、その上に電極下地層５を介して、上部電極６が形成されて構成されている。
記憶層３及びイオン源層４により、情報を記録（記憶）するための記録用積層膜（以下、記録層とする）１１が構成される。
また、上部電極６及びその下地の電極下地層５により、電極層１２が構成される。

下部電極１には、通常の半導体装置に用いられる配線材料や電極材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，Ａｕ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
特に、本形態では、下部電極１を絶縁層２に形成された穴内を埋め込んでプラグとすることから、埋め込み性の良好な材料、例えば、Ｗ，Ｃｕ，Ａｌ、もしくはこれらの元素を含む合金を用いることが好ましい。

絶縁層２には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ_２やＳｉ_３Ｎ_４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＨｆＯ_２，ＺｒＯ_２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。

イオン源層４には、Ｃｕ，Ａｇ，Ｚｎから選ばれた１種以上の元素（金属元素）を含有する。
そして、金属元素が後述するようにイオン化することにより、抵抗変化素子１０の抵抗値が変化する。即ち、この金属元素（Ｃｕ，Ａｇ，Ｚｎ）はイオン源となるものである。

記憶層３は、イオン源層４よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて、イオン源層４よりも高い抵抗値を有する構成とする。
記憶層３の材料としては、具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、さらには、アモルファスカルコゲナイド等を用いることが可能である。
また、記憶層３又はイオン源層４に、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）を、含有させることが可能である。
さらにまた、記憶層３に、イオン源となる金属元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させても良い。

電極下地層５は、上部電極６の密着性を向上させる材料、例えば、Ｃｒを用いて構成する。
上部電極６は、下部電極１と同様の通常の半導体装置の配線材料や電極材料を用いて構成することができる。

この抵抗変化素子１０は、次のように動作させて、情報の記憶を行うことができる。

まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば正電位（＋電位）を印加して、上部電極６側が正になるように、抵抗変化素子１０に対して正電圧を印加する。これにより、イオン源層４からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層３内を拡散していき、下部電極１側で電子と結合して析出する、或いは、記憶層３内部に拡散した状態で留まる。
すると、記憶層３内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶層３内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶層３の抵抗値が低くなる。記憶層３以外の各層は、記憶層３の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層３の抵抗値を低くすることにより、抵抗変化素子１０全体の抵抗値も低くすることができる。

その後、正電圧を除去して、抵抗変化素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報の記録（書き込み）を行うこと（記録過程）が可能になる。

一方、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば負電位（−電位）を印加して、上部電極６側が負になるように、抵抗変化素子１０に対して負電圧を印加する。これにより、記憶層３内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層３内を移動してイオン源層４側に戻る。
すると、記憶層３内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶層３の抵抗値が高くなる。記憶層３以外の各層は元々抵抗値が低いので、記憶層３の抵抗値を高くすることにより、抵抗変化素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、抵抗変化素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去すること（消去過程）が可能になる。

このような過程を繰返し行うことにより、抵抗変化素子１０に情報の記録（書き込み）と記録された情報の消去を繰返し行うことができる。

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。

なお、記憶層３は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。

そして、この記憶素子は、抵抗変化素子１０の抵抗値の変化、特に記憶層３の抵抗値の変化を利用して情報の記憶を行っているため、抵抗変化素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。

また、この記憶素子では、抵抗変化素子１０の下部電極１の周囲の絶縁層２が、下層の第１の絶縁層２１と上層の第２の絶縁層２２との２層構造となっている。
第１の絶縁層２１と第２の絶縁層２２とは、互いに異なる材質の絶縁層によって構成することが可能である。例えば、第１の絶縁層２１に安価で厚く形成することが容易な材料（例えば、ＳｉＯ_２）を使用して、第２の絶縁層２２に記憶層３との相性が良く記憶層３の成膜性を良好にする材料を使用することが可能である。また、第２の絶縁層２２に、後述するように、下部電極１の材料とほぼ同等のエッチングレートを有する材料を使用することも可能である。

なお、図１では、１つのメモリセルの抵抗変化素子１０を示しているが、この構成のメモリセルを（例えばマトリクス状に）多数配列することにより、記憶装置（メモリ）を構成することができる。
これにより、各メモリセルの記憶層３及びイオン源層４を良好な状態で安定して形成することが可能な構造の記憶装置（メモリ）を構成することができる。

さらに、図１の抵抗変化素子１０から成るメモリセルを多数配列した記憶装置（メモリ）において、少なくとも隣接する複数のメモリセルにおいて、記憶層３及びイオン源層４を連続して形成することが可能である。このような構成とすることにより、記憶層３及びイオン源層４を微細な各メモリセル毎にパターニングする必要がないので、これらの層３，４のパターンが広くなってパターニング工程が容易に行えるようになり、記憶装置を容易に歩留まり良く製造することが可能になる。

なお、上述の形態の抵抗変化素子１０では、記憶層３の上にイオン源層４を積層しているが、これらの積層順序を逆にして、イオン源層の上に記憶層を積層させた構成も可能である。

次に、本発明の記憶素子の製造方法の一実施の形態として、記憶素子のメモリセルを構成する図１に示した抵抗変化素子１０を製造する方法を説明する。

まず、図２に示すように、絶縁層２に形成された穴内に、金属層から成り下部電極となるプラグ１を埋め込んで形成する。
このプラグ１を形成する方法は、例えば次の通りである。
例えば、ＳｉＯ_２，ＳｉＮ，Ａｌ_２Ｏ_３等の絶縁材料から成る絶縁層２に穴をあける。
そして、この穴内を埋めてウェハ全面に、ＣＶＤ（化学的気相成長）法等によってプラグ１の金属層（例えば、Ａｌ，Ｃｕ，Ｗもしくはこれらを用いた合金）を堆積する。
次に、ＣＭＰ法等により、絶縁層２上に残った金属層を除去する。
ＣＭＰ法等によって、絶縁層２上の金属層を除去する際には、プラグ１と絶縁層２とにおいて、表面の段差をなくして平滑化することが望ましい。しかし、実際には、異なる材質の境界部分において、完全に段差をなくす平滑化が困難であり、図２に示すように、プラグ１の部分が絶縁層２に対して、凹形状になる傾向がある。また、凹形状となったプラグ１の表面１Ａでは、ＣＶＤ法で金属層を堆積した際にできた粒状の凹凸形状が存在している。

ここで、本発明に対する比較構成として、この図２に示す状態の表面上に、記憶層３・イオン源層４・電極下地層５・上部電極６の各層を形成した場合を考える。
この場合の記憶素子を実際に作製した。作製した記憶素子の断面ＴＥＭ（透過型電子顕微鏡）像を図１０Ａ及び図１０Ｂに示し、また、図２の状態の上方からのＳＥＭ（走査型電子顕微鏡）像を図１１に示す。いずれの図も１つのメモリセルの抵抗変化素子に対応する部分の像を示している。
図１１に示すように、プラグ１の表面に、ＣＶＤ法で電極材料を堆積した際にできた粒状の凹凸形状が観察されている。
また、図１０Ａ及び図１０Ｂより、プラグ１と絶縁層２との段差付近で、記憶層３・イオン源層４・電極下地層５がくびれて薄くなっていることがわかる。図１０Ａ及び図１０Ｂでは膜の途切れは発生していないが、段差がもっと大きいと、膜が途切れることがある。

これに対して、本実施の形態の製造方法では、図２の状態から、さらに第２の絶縁層２２の堆積やエッチングを行うことにより、プラグ１と絶縁層２との段差を低減して平滑な表面を形成する。以下に、図２の状態以降の工程を示す。

図２の状態から、まず、イオンミリング装置を使用して、ウェハの表面のエッチング処理を実施する。
図３に示すように、ウェハを矢印Ｒで示すように回転させながら、斜め上方からイオン３１を入射させて、イオンミリング処理を行う。ウェハが自転動作することにより、ウェハに対するイオン３１の入射方向がある一定時間で３６０°変化していく。そのため、イオン２３の入射角度がプラスの角度であってもマイナスの角度であっても、実質的には等価のイオンミリング処理が行われる。
なお、イオン３１の入射角度は、好ましくは、ウェハの主面に対して垂直な方向（ウェハの法線方向）を基準として、３０°〜７５°、もしくは−３０°〜−７５°とする。

プラグ１の電極材料に対して、絶縁層２（２１）の絶縁材料のエッチングレートが高いことから、イオンミリング処理が進行していくと、図３に示すように、プラグ１が絶縁層２（２１）に対して凸形状の傾向を示す。また、図２の段階でプラグ１の表面１Ａに存在していた凹凸形状については、プラグ１の表面１Ａへのイオンミリング処理によって、平滑化されるので、プラグ１の表面１Ａを改善することができる。

また、イオン３１を斜め上方から入射させるので、シャドウ効果により、図３に示すように、プラグ１の脇の絶縁層２１が斜面状に盛り上がっている。このように絶縁層２１が斜面上に盛り上がっていることにより、次の工程でこの上に第２の絶縁層２２を形成する際に、第２の絶縁層２２を堆積させやすい、という利点を有する。

図４に示すように、図３のイオンミリング処理により形成した、プラグ１の凸形状の表面と絶縁層２（第１の絶縁層２１）の表面とを覆って、第２の絶縁層２２を形成する。さらに、第２の絶縁層２２の上に、スピンコーター等の塗布装置を使用して、レジスト３２を塗布する。
第２の絶縁層２２の材料には、ＳｉＯ_２，ＳｉＮ，Ａｌ_２Ｏ_３等を用いる。第２の絶縁層２２には、第１の絶縁層２１とは異なる材料を使用することが可能である。
第２の絶縁層２２の厚さは、図３の状態でのプラグ１と絶縁層２（２１）との段差量を下限とし、上限は定めない。
レジスト３２としては、通常のマスクパターンを形成する際に使用するフォトレジストと同様のレジストを使用することができるが、本実施の形態ではレジスト３２の現像処理を行わないため、感光性ではないレジストを使用しても構わない。

ここで使用するレジスト３２に求められる特性としては、（１）凹凸面の極狭い領域まで隙間なく覆うことが可能であること、（２）凹凸の段差量を完全に覆う程度の厚みを成す粘度の選定が容易にできること、（３）レジスト３２の表面に凹凸がなく平滑となるような塗布が容易であること、（４）第２の絶縁層２２の材料とのエッチングレートのバランスが同等もしくは高いものを選定することが容易であること、等が挙げられる。

次に、イオンミリング装置を使用して、ウェハの表面（レジスト塗布面）のエッチング処理を実施する。
図５に示すように、ウェハを矢印Ｒに示すように回転させながら、斜め上方からイオン３３を入射させてエッチング処理を行う。このエッチングは、レジスト３２が最も厚く塗布されている凹形状部分で完全に無くなるまで実行する。このとき、プラグ１上の部分の第２の絶縁層２２は、レジスト３２と同時にエッチング処理が行われることから、凹凸形状が緩和されて段差量を低減することが可能となる。
この場合のイオン３３の入射角度は、好ましくは、ウェハの主面に対して垂直な方向（ウェハの法線方向）を基準として、３０°〜７５°、もしくは−３０°〜−７５°とする。

エッチングレートがレジスト３２と第２の絶縁層２２との間で同一の場合には、レジスト３２の残量がゼロの時点で、平坦な表面を得ることが可能である。
また、エッチングレートがレジスト３２に対して第２の絶縁層２２が低い場合には、その比率に応じて段差の減少量が得られる。例えば、エッチングレートが、レジスト３２：絶縁層２２＝２：１の場合には、レジスト３２がなくなったときに段差量が初期値の１／２になる。この場合、同様の工程（絶縁層の堆積工程、レジストの塗布工程、エッチング工程の各工程）を繰り返して複数回行うことにより、その回数と割合に応じた段差量の低減が可能となる。そして、予めレジスト３２及び絶縁層２２のエッチングレートを確認しておくことにより、レジスト３２の残量の把握と段差の変動量の算出とを容易に行うことができる。

また、イオンミリングによるエッチングレートは、被エッチング材料によって異なる入射角度依存性を有する。各材料におけるエッチングレートの値には上下限があるものの、この特性を利用して、異なる材質間でエッチングレートが同等となる入射角度や、エッチングレートの比率を選定することも可能である。

レジスト３２と第２の絶縁層２２との間でエッチングレートが同一の場合には、最も厚い部分のレジスト３２がなくなったときに、プラグ１及び絶縁層２２の表面が平坦な形状になる。図６は、図５のイオンミリング処理の途中経過を示している。

図６で平坦化した第２の絶縁層２２の表面に対して、同様のエッチング処理を継続することにより、エッチング処理が終了した状態を図７に示すように、第２の絶縁層２２は全面が均一に薄くなり、プラグ１の部分では、プラグ１の表面１Ｂが露出する。
そして、第２の絶縁層２２とプラグ１の各材料のエッチングレートを、使用する材料やエッチングの入射角度等の条件によって、同等に合わせこむことにより、絶縁層２２とプラグ１の境界部分に段差を生じさせず、平坦な表面が形成可能となる。
また、露出したプラグ１の表面１Ｂは、ＣＭＰ法により処理した初期状態（図２の表面１Ａ）に対して、エッチング処理したことにより粗度が改善されている。

その後、図示しないが、平坦化した表面の上に、記憶層３、イオン源層４、電極下地層５を順次形成し、この電極下地層５上に上部電極６を形成して、図１に示した抵抗変化素子１０を製造することができる。
記憶層３は、絶縁層２に形成された穴内の下部電極１に接している。

ここで、図８Ａ及び図８Ｂに、上述した製造方法により実際に形成した記憶素子の試料の断面ＴＥＭ観察像を示す。いずれの図も１つのメモリセルの抵抗変化素子１０に対応する部分の像を示している。
平坦化した面に、記憶層３及びイオン源層４から成る記録用積層膜（記録層）１１と、電極下地層５及び上部電極６から成る電極層１２とを形成した状態を示している。
なお、この図８Ａ及び図８Ｂに示す具体例では、製造工程におけるイオンの入射角を、ウェハの主面に対して垂直な方向（ウェハの法線方向）を基準として、−５０°としている。

図８Ａ及び図８Ｂに示すように、材質の異なる絶縁層２とプラグ１との間に段差がない場合には、その上面に成膜した極薄い記録用積層膜（記録層）１１（３，４）の状態は、プラグ１上の部分と絶縁層２上の部分とで均一な膜厚で形成することが可能であり、段差形状やエッジ形状が原因となる、局所的な薄膜化や断線的な状態は観られない。
即ち、記憶層３は、プラグ１上の部分と、プラグ１の周辺の絶縁層２上の部分と、それらの境界部分とにおいて、均一な厚さで形成することが可能である。

また、実際に作製した記憶素子において、図７の状態の上方からのＳＥＭ像を図９に示す。この図９も、１つのメモリセルの抵抗変化素子１０に対応する部分の像を示している。
図９に示すように、プラグ１の表面には、図１１で観察された凹凸形状がなく、平坦な表面となっている。即ち、プラグ１の表面の粗度が改善されている。
このように、プラグ１の表面１Ｂの粗度が改善できていることから、極薄い記憶層３との界面が明瞭に形成可能となる。これにより記憶層３・イオン源層４・電極下地層５・上部電極６の各層の界面も明瞭に形成可能になる。

上述の本実施の形態によれば、金属層から成るプラグ１及び第１の絶縁層２１を覆って第２の絶縁層２２を形成し、この第２の絶縁層２２上にほぼ平坦な表面状態でレジスト３２を形成するので、プラグ１と第１の絶縁層２１とに段差があっても、レジスト３２によって平坦な表面状態とすることができる。この状態で、レジスト３２及び第２の絶縁層２２に対して、レジスト３２がなくなりかつプラグ１が表面に露出するまでエッチングを行うので、レジスト３２の平坦な表面が、第２の絶縁層２２にも反映されていく。
そして、プラグ１が表面に露出するときに、プラグ１と第２の絶縁層２２との段差を充分に小さくすることができ、これらプラグ１の表面と第２の絶縁層２２の表面とをほぼ一致させて表面を平滑化することも可能になる。

また、第２の絶縁層２２を形成する工程から、プラグ１が表面に露出するまでエッチングを行う工程までの各工程を、複数回繰り返すことにより、１回では段差が残った場合でも、プラグ１の表面と第２の絶縁層２２の表面とをほぼ一致させて表面を平滑化することができる。

さらに、第２の絶縁層２２との表面の段差が充分に小さくなったプラグ１の上に、抵抗変化素子１０の記録層１１（記憶層３・イオン源層４）を形成することにより、抵抗変化素子１０の記録層１１を良好な状態で形成することができる。
そして、プラグ１と第２の絶縁層２２との境界付近においても、抵抗変化素子１０の記録層１１を良好な状態で安定して形成することが可能となるので、記憶層１１の記憶層３及びイオン源層４を極薄い（例えば膜厚数ｎｍ程度の）膜としても、ほぼ均一な厚さで形成することが可能になる。

このように記憶素子の抵抗変化素子１０の記録層１１を良好な状態で形成することができるため、記憶素子の製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができため、メモリセルの密度を高めることが可能になる。これにより、記憶装置（メモリ）の記憶容量の増大や小型化を図ることが可能になる。
また、ＣＭＰ法による平坦化を行う場合のような、多くの要素の条件設定を行う必要が無くなることから、開発期間の短縮が可能となる。
さらにまた、メモリセルが多数配列された記憶装置において、各メモリセルの記録層を、メモリセル毎のバラツキを少なく、均一に形成することができる。これにより、メモリセル毎の特性のバラツキがなく、性能の良い記憶装置を製造することができる。

また、本実施の形態によれば、図２に示したように、プラグ１の表面が第１の絶縁層２１の表面に対して凹部となっている状態から、表面にエッチングを行って第１の絶縁層２１の表面を削ることにより、プラグ１の表面を第１の絶縁層２１の表面に対して凸部とする工程を、図３に示した第２の絶縁層２２を形成する工程の前に行うので、プラグ１の表面を凸部として、その後の工程による平滑化を容易にすると共に、エッチングによってプラグ１の表面の細かい凹凸をも除去することが可能になる。

上述の実施の形態では、図１に示した、記憶層３及びイオン源層４を積層させた記録層１１を有する抵抗変化素子１０によりメモリセルが構成された記憶素子を製造する場合に本発明を適用したが、本発明はその他の構成の記憶素子にも同様に適用することが可能である。２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子であれば、同様に本発明を適用することが可能である。
このように記憶素子が構成されていることにより、抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。
そして、本発明の製造方法を適用することにより、その他の記憶素子においても、抵抗変化素子の記録層を良好な状態で形成することができる。

上述の実施の形態の製造方法では、図２に示したように、ＣＭＰ法等の処理により、プラグ１が絶縁層２に対して凹部となっている場合に適用したが、本発明は、プラグが絶縁層に対して凸部となっている場合にも適用することができる。
プラグが絶縁層に対して凸部となっている場合には、凸部となっているプラグ上に、図４と同様に第２の絶縁層とレジストとを堆積して、その後図５〜図７に示したと同様の工程を行えばよい。この場合には、プラグの表面に細かい凹凸が残った状態で、その上に第２の絶縁層が堆積されることがあるが、図６に示した状態から図７に示した状態に変化してプラグの表面が露出する際に、プラグの表面の細かい凹凸も除去することが可能であるため、特に問題は生じない。
なお、この場合、プラグ１の脇の第１の絶縁層２１は、第２の絶縁層２２を堆積する前の最初の状態に依存するので、図３〜図７に示したように斜面状に盛り上がるとは限らない。

また、図２に示したようにプラグ１が絶縁層２に対して凹部となっている場合に、図３に示したプラグを凸部に変える工程を行わないで、そのまま第２の絶縁層を堆積させて、その後図４〜図７に示したと同様にレジストの塗布工程とエッチング工程を行うことも可能である。
ただし、最後にプラグの表面を露出させる際に、第１の絶縁層の穴内に第２の絶縁層が残った状態から穴内の第２の絶縁層を除去するので、第１の絶縁層と第２の絶縁層とのエッチングレートの差が大きいと、プラグの表面と第１の絶縁層の表面との間に段差が残ることになる。
従って、第１の絶縁層と第２の絶縁層とのエッチングレートに差がある場合には、図３に示したプラグを凸部に変える工程を行うことが望ましい。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の製造方法に係る記憶素子の一形態の概略構成図（１つのメモリセルの断面図）である。 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 Ａ、Ｂ 実際に作製した記憶素子の試料のＴＥＭ像である。 実際に作製した記憶素子の図７に示す状態の上方からのＳＥＭ像である。 Ａ、Ｂ 図２の状態の上に記憶素子の各層を形成した試料のＴＥＭ像である。 実際に作製した記憶素子の図２に示す状態の上方からのＳＥＭ像である。

符号の説明

１ 下部電極（プラグ）、２ 絶縁層、３ 記憶層、４ イオン源層、５ 電極下地層、６ 上部電極、１０ 抵抗変化素子、１１ 記録用積層膜（記録層）、２１ 第１の絶縁層、２２ 第２の絶縁層、３２ レジスト

Claims (6)

1. ２つの電極の間に記録層を有して成り、前記２つの電極に極性の異なる電位を印加することによって、可逆的に前記記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、
   第１の絶縁層に形成された孔内に金属層が埋められた構造を形成する工程と、
   前記金属層及び前記第１の絶縁層を覆って、第２の絶縁層を形成する工程と、
   前記第２の絶縁層上に、ほぼ平坦な表面状態でレジストを形成する工程と、
   前記レジスト及び前記第２の絶縁層に対して、前記レジストがなくなりかつ前記金属層が表面に露出するまで、エッチングを行う工程と、
   その後、前記金属層上に前記抵抗変化素子を形成する工程とを有する
   ことを特徴とする記憶素子の製造方法。
2. 前記金属層の表面が、前記第１の絶縁層の表面に対して凹部となっている状態から、表面にエッチングを行って前記第１の絶縁層の表面を削ることにより、前記金属層の表面を前記第１の絶縁層の表面に対して凸部とする工程を、前記第２の絶縁層を形成する工程の前に行うことを特徴とする請求項１に記載の記憶素子の製造方法。
3. 前記レジストの材料として、前記第２の絶縁層に対して、エッチングレートが同等の材料又はエッチングレートが大きい材料を使用することを特徴とする請求項１に記載の記憶素子の製造方法。
4. 前記抵抗変化素子の前記記録層を、Ｃｕ，Ａｇ，Ｚｎから選ばれた１種以上の元素を含むイオン源層と、絶縁体或いは半導体から成り前記イオン源層よりも抵抗値が充分高い記憶層との積層構造とすることを特徴とする請求項１に記載の記憶素子の製造方法。
5. 前記レジスト及び前記第２の絶縁層に対してエッチングを行う工程において、ウェハの主面に対して垂直な方向に対して、３０度〜７５度もしくは−３０度〜−７５度の範囲の傾斜角度を有する方向でエッチングを行うことを特徴とする請求項１に記載の記憶素子の製造方法。
6. 前記表面にエッチングを行って前記第１の絶縁層の表面を削る工程において、ウェハの主面に対して垂直な方向に対して、３０度〜７５度もしくは−３０度〜−７５度の範囲の傾斜角度を有する方向でエッチングを行うことを特徴とする請求項２に記載の記憶素子の製造方法。