JP4961843B2 - 記憶素子の製造方法 - Google Patents

Description

本発明は、情報を記録することができる記憶素子の製造方法に係わる。

小型携帯端末等の通信機器の飛躍的な普及や、パソコン等の情報処理機器の普及に伴い、これらの機器を構成するメモリには、高集積化、高速化、低消費電力化等、さらなる高性能化が求められている。
特に、メモリの高密度・大容量化は、ますます重要な課題となっており、今後のさらなる微細化・配線等の多層化に対応するプロセス技術が必要となる。

そして、コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。

しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。

しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。

そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。

そして、例えば、記憶素子とダイオード或いはＭＯＳトランジスタのような選択素子とを接続してメモリセルを形成し、このメモリセルをアレイ状に配置してメモリデバイスを構成することができる。

ところで、メモリ等において、配線層を形成する工程としては、配線材料を成膜してからパターニングして配線層を形成する方法があるが、その他にも、ＳｉＯ_２やＡｌ_２Ｏ_３等の絶縁層に配線形状の溝を形成して、この溝に配線材料を埋め込んだ後に、ＣＭＰ（化学的機械的研磨）法等の手法を用いて表面を研摩することにより、絶縁層上の配線材料を除去して配線層を形成する方法も採用されている。

また、多層配線構造において、下層の配線層と上層の配線層とを接続するために、絶縁層に下層の配線層に達する孔を形成して、孔内をも埋めてＡｌ，Ｃｕ，Ｗ等の導電材料を堆積させることにより孔内にプラグ層を形成した後に、ＣＭＰ法等の手法を用いて表面を研摩することにより、絶縁層上の導電材料を除去する方法が採用されている。

そして、これらの方法では、ＣＭＰ法等の研磨により、配線層やプラグ層の表面の平坦化及び粗度改善を行っている。

特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁）

しかしながら、ＣＭＰ法等の研磨では、絶縁層と、配線層やプラグ層との境界において、完全に段差をなくすことが困難である。
これは、使用する研磨装置の使用条件や制御性、研磨用スラリーの選択性、研磨パッドの弾力性や緻密度合い等、多種多様の組み合わせが存在し、これらを組み合わせた際の総合的な技術開発には非常に長い時間がかかること等から、異なる材料において研磨レートを合わせることが難しいためである。

また、ＣＭＰ法等の研磨では、配線層やプラグ層の表面の細かい凹凸を、完全に平滑化することが困難である。

このような段差や細かい凹凸があることにより、研磨工程の後に、絶縁層と、配線層やプラグ層とにわたって、薄膜を成膜すると、段差や凹凸の部分で薄膜が薄くなったり切れたりして、良好に成膜を行うことができなくなる。
そして、凹凸上に成膜した薄膜において、膜厚が場所によって異なってしまう問題や、薄膜の表面にも同様の凹凸ができてしまう問題があり、これらの問題を回避することが困難であった。

上述した問題の解決のために、本発明においては、容易に安定して良好な状態で製造することが可能となる記憶素子の製造方法を提供するものである。

本発明の記憶素子の製造方法は、下部電極と上部電極との間に、酸化物から成る記憶層と、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層とが積層形成された記憶素子を製造する方法であって、下部電極上に絶縁層を形成し、絶縁層上に、この絶縁層に対してエッチングレートが小さい材料を使用した、金属層を介して、フォトレジストから成り、金属層に達する開口の周囲を囲むパターンを有するマスクを形成する工程と、フォトレジストから成るマスクを使用して、斜め上方から絶縁層上の金属層をエッチングすることにより、メタルマスクを形成する工程と、このメタルマスクを使用して、斜め上方から絶縁層をエッチングすることにより、絶縁層に下部電極に達する開口を形成する工程と、記憶層及びイオン源層を、開口内と絶縁層上とにわたって連続するように形成する工程とを有するものである。

上述の本発明の記憶素子の製造方法によれば、下部電極上に絶縁層を形成し、絶縁層上に、この絶縁層に対してエッチングレートが小さい材料を使用した、金属層を介して、フォトレジストから成り、金属層に達する開口の周囲を囲むパターンを有するマスクを形成し、このフォトレジストから成るマスクを使用して、斜め上方から絶縁層上の金属層をエッチングすることにより、メタルマスクを形成している。これにより、メタルマスクは、絶縁層上に開口を有し、この開口は下方よりも上方が広く形成される。
このメタルマスクを使用して、斜め上方から絶縁層をエッチングすることにより、絶縁層に下部電極に達する開口を形成することにより、絶縁層の開口が下方（下部電極側）よりも上方が広く形成されることになる。これにより、上述のように開口の肩部（エッジ部）が鈍角になっている。
そして、記憶層及びイオン源層を、開口内と絶縁層上とにわたって連続するように形成することにより、開口の肩部（エッジ部）が鈍角になっているため、開口付近で膜が薄くなったり途切れたりしないように、記憶層及びイオン源層を良好な状態で安定して形成することができる。
また、本発明の記憶素子の製造方法によれば、絶縁層の開口の形状を精度良く制御することが可能になるので、記憶素子から成るメモリセルが多数配列された記憶装置において、各メモリセルの記憶素子の記憶層及びイオン源層を、メモリセル毎のバラツキを少なく、均一に形成することができる。

上述の本発明によれば、絶縁層の開口付近においても、記憶層やイオン源層を良好な状態で安定して形成することが可能となるので、これらの層を極薄い（例えば膜厚数ｎｍ程度の）膜としても、ほぼ均一な厚さで形成することが可能になる。

そして、上述の本発明によれば、記憶素子を構成する記憶層及びイオン源層等、記憶素子の各層を良好な状態で形成することができるため、記憶素子の製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができるため、メモリセルの密度を高めることが可能になる。これにより、記憶装置（メモリ）の記憶容量の増大や小型化を図ることが可能になる。

また、ＣＭＰ法による平坦化を行う場合のような、多くの要素の条件設定を行う必要が無くなることから、開発期間の短縮が可能となる。

本発明の記憶素子の製造方法によれば、絶縁層の開口の形状を精度良く制御することが可能になるので、記憶素子から成るメモリセルが多数配列された記憶装置において、各メモリセルの記憶素子の記憶層及びイオン源層を、メモリセル毎のバラツキを少なく、均一に形成することができる。これにより、メモリセル毎の特性のバラツキがなく、性能の良い記憶装置を製造することができる。
また、金属層や絶縁層のエッチングを斜め上方から行うことにより、除去した材料の再付着を少なくすることができると共に、マスクの開口よりも面積の小さい開口を絶縁層に形成することができるので、絶縁層の開口内に形成されるメモリセルのサイズを容易に微細化することができる。

本発明の記憶素子の一実施の形態の概略構成図（断面図）を図１に示す。
この記憶素子１０は、下部電極１上の絶縁層２に形成された開口を通じて下部電極１に接続するように、比較的高い抵抗値を有する記憶層３と、この記憶層３上にＣｕ，Ａｇ，Ｚｎのうちのいずれかの元素が含有された、イオン源層４が形成され、その上に電極下地層５を介して、上部電極６が形成されて構成されている。
記憶層３及びイオン源層４により、情報を記録（記憶）するための記録用積層膜１１が構成される。
また、上部電極６及びその下地の電極下地層５により、電極層１２が構成される。

下部電極１には、通常の半導体装置に用いられる配線材料や電極材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，Ａｕ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。

絶縁層２には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ_２やＳｉ_３Ｎ_４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＨｆＯ_２，ＺｒＯ_２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。

イオン源層４には、Ｃｕ，Ａｇ，Ｚｎから選ばれた１種以上の元素（金属元素）を含有する。
そして、金属元素が後述するようにイオン化することにより、記憶素子１０の抵抗値が変化する。即ち、この金属元素（Ｃｕ，Ａｇ，Ｚｎ）はイオン源となるものである。

記憶層３は、イオン源層４よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて構成される。
具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、さらには、アモルファスカルコゲナイド等の材料を用いることが可能である。
また、記憶層３又はイオン源層４に、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）を、含有させることが可能である。
さらにまた、記憶層３に、イオン源となる金属元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させても良い。

電極下地層５は、上部電極６の密着性を向上させる材料、例えば、Ｃｒを用いて構成する。
上部電極６は、下部電極１と同様の通常の半導体装置の配線材料や電極材料を用いて構成することができる。

本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。

まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば正電位（＋電位）を印加して、上部電極６側が正になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層４からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層３内を拡散していき、下部電極１側で電子と結合して析出する、或いは、記憶層３内部に拡散した状態で留まる。
すると、記憶層３内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶層３内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶層３の抵抗値が低くなる。記憶層３以外の各層は、記憶層３の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層３の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。

その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報の記録（書き込み）を行うこと（記録過程）が可能になる。

一方、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば負電位（−電位）を印加して、上部電極６側が負になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶層３内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層３内を移動してイオン源層４側に戻る。
すると、記憶層３内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶層３の抵抗値が高くなる。記憶層３以外の各層は元々抵抗値が低いので、記憶層３の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去すること（消去過程）が可能になる。

このような過程を繰返し行うことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰返し行うことができる。

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。

なお、記憶層３は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。

そして、この記憶素子１０は、記憶素子１０の抵抗値の変化、特に記憶層３の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。

本実施の形態の記憶素子１０は、記憶層３及びイオン源層４が、下部電極１上の絶縁層２に形成された開口によるコンタクトホールを通じて、下部電極１及び上部電極６と電気的に接続されている。
これにより、コンタクトホールの部分（いわゆるプラグ）に、下部電極１・記憶層３・イオン源層４・上部電極６が積層されたメモリセルが構成される。
従って、コンタクトホールの寸法を規定することにより、メモリセルの大きさを所望の大きさに制御することが可能になる。コンタクトホールの大きさは、例えば２０ｎｍ程度とする。

また、本実施の形態の記憶素子１０では、絶縁層２の開口が、下部電極１側よりも上部電極６側が広く形成されている。これにより、この開口の肩部（エッジ部）が鈍角になっている。
そして、記憶層３及びイオン源層４が、開口（コンタクトホール）内と、絶縁層２上とにわたって連続して形成されている。
このような構造となっているので、記憶層３及びイオン源層４を、開口（コンタクトホール）内の部分と、絶縁層２上の部分とにわたって連続して形成する際に、絶縁層２の開口の肩部（エッジ部）付近で薄くなったり、途切れたりすることがない、良好な状態で形成することができる、という利点を有する。
これに対して、開口が、例えば、下部電極１側と上部電極６側が同じ面積、即ち開口の内壁面が下部電極１の膜面に垂直になっていたり、下部電極１側が広く形成されていたりすると、開口の肩部（エッジ部）付近で、記憶層３やイオン源層４が薄くなったり途切れたりするおそれがある。

好ましくは、絶縁層２の開口の内壁面を、下部電極１の膜面に対して、３０°〜６０°傾斜した斜面（テーパー面）とする。傾斜角度を３０°〜６０°とすることにより、開口の肩部（エッジ部）を１２０°〜１５０°の鈍角とすることができる。傾斜角度を３０°未満とすると、エッチングで斜面を形成することが難しくなる。
なお、絶縁層２の開口の内壁面を、平面とする代わりに、緩やかな曲面としても良いが、いずれにしても、上部電極６側が広くなるように形成する。

本実施の形態の記憶素子１０は、絶縁層２による開口付近においても、記憶層３及びイオン源層４を良好な状態で安定して形成することが可能となるので、これらの層３，４を極薄い、例えば膜厚数ｎｍ程度の膜としても、ほぼ均一な厚さで形成することができる。

なお、図１では、１つのメモリセルの記憶素子１０を示しているが、この構成のメモリセルを（例えばマトリクス状に）多数配列することにより、記憶装置（メモリ）を構成することができる。
これにより、各メモリセルの記憶層３及びイオン源層４を良好な状態で安定して形成することが可能な構造の記憶装置（メモリ）を構成することができる。

さらに、図１の記憶素子１０から成るメモリセルを多数配列した記憶装置（メモリ）において、少なくとも隣接する複数のメモリセルにおいて、記憶層３及びイオン源層４を連続して形成することが可能である。このような構成とすることにより、記憶層３及びイオン源層４を微細な各メモリセル毎にパターニングする必要がないので、これらの層３，４のパターンが広くなってパターニング工程が容易に行えるようになり、記憶装置を容易に歩留まり良く製造することが可能になる。

なお、上述の実施の形態の記憶素子１０では、記憶層３の上にイオン源層４を積層しているが、これらの積層順序を逆にして、イオン源層の上に記憶層を積層させた構成も可能である。

次に、本発明の製造方法の一実施の形態として、図１に示した記憶素子１０を製造する方法を説明する。

まず、図２Ａに示すように、例えばＷＮから成る下部電極１上に絶縁層２を形成し、その上にメタルマスクとなる金属層２１を形成し、さらに金属層２１上に、フォトレジスト２２から成るマスクパターンを形成する。フォトレジスト２２から成るマスクパターンは、電子線（ＥＢ）描画装置を用いて形成する。
絶縁層２の材料に、例えばＳｉＯ_２を使用する場合には、絶縁層２の厚さを１０ｎｍとする。
メタルマスクとなる金属層２１の材料としては、Ｔａ（タンタル）やＷＮ（窒化タングステン）等、絶縁層２の材料（一般的にはＳｉＯ_２やＳｉＮ）に対してエッチングレートの低い材料を用いることが望ましい。
金属層２１の材料に例えばＷＮを使用する場合には、金属層２１の厚さを３．５ｎｍとする。
図２Ａの状態の上面から見た平面図を、図２Ｂに示す。フォトレジスト２２に覆われていない部分で、金属層２１が露出している。

次に、図３に示すように、イオンミリング装置を使用して、ウェハの斜め上方からイオン２３を照射して、イオンミリング処理（エッチング）を行う。
イオンミリング処理におけるイオン２３の入射角度は、好ましくは、ウェハの主面に対して垂直な方向（ウェハの法線方向）を基準として、３０°〜７５°、もしくは−３０°〜−７５°とする。
イオンミリング処理を行う際には、図３中矢印Ｒで示すようにウェハを回転させることから、ウェハに対するイオン２３の入射方向が、ある一定時間で一周３６０°変化する。そのため、イオン２３の入射角度がプラスの角度であってもマイナスの角度であっても、実質的には等価のイオンミリング処理が行われる。

また、イオンミリング処理の深さは、金属層２１の厚さ以上とする。
そして、金属層２１の厚さ以上の深さになると、金属層２１に開口が形成され、処理量が増すに従いこの開口も大きくなっていく。
この処理量に応じた開口の大きさの変化を制御することにより、所望の開口を有するメタルマスク２１を形成することが可能である。

イオンミリング処理を行った結果、図４Ａに示すように、フォトレジスト２２から成るマスクパターンは、薄くなると共に、内壁面が斜めに後退する。また、金属層２１に開口が形成されてメタルマスクとなる。このメタルマスク２１は、フォトレジスト２２のマスクパターンの開口下の部分が削られて、内壁面が曲面状の斜面となった開口が形成されている。また、メタルマスク２１の開口下の絶縁層２は、上部が曲面状に削られている。

その後、イオンミリング装置からいったんウェハを取り出して、ウェハを薬液で洗浄することにより、図５Ａ及び図５Ｂに示すように、フォトレジスト２２を除去する。これにより、絶縁層２上に、開口を有するメタルマスク２１が残る。メタルマスク２１の開口は、上述したように内壁面が曲面状の斜面となっている。
このとき、絶縁層２が下部電極１に対する保護膜として作用して、下部電極１が薬液や水分によって腐食することを防止することができる。
また、薬液で洗浄を行うことにより、メタルマスク２１の開口のエッジ部２１Ａには、イオンミリング処理で除去された物質の再付着等による突起（バリ）が形成されないようにすることができる。

次に、イオンミリング装置を使用して、メタルマスク２１をマスクとして、図６に示すように、絶縁層２に対して、斜め上方からイオン２４を入射させてエッチングを行う。このエッチングは、メタルマスク２１がなくなるまで行う。これにより、コンタクトホールとなる開口を、絶縁層２に形成する。
前述したように、絶縁層２にＳｉＯ_２を用い、メタルマスク２１にＷＮを用いた場合には、これらのエッチングレートの比が３：１程度となることから、薄いメタルマスク２１で深い開口を形成することが可能である。
また、メタルマスク２１の厚さと、絶縁層２の厚さとは、このような相互のエッチングレートに応じて設定する。
メタルマスク２１の材料は、フォトレジスト２２よりもエッチングレートが充分に遅いので、薄い膜でもマスクとしての機能を果たすことができる。

このように薄いメタルマスク２１を利用することにより、イオン２４の入射角度を大きくして、よりウェハ面に近い角度で処理を行うことが可能である。
また、メタルマスク２１が薄いので、エッチングで除去した材料の再付着量を少なくすることができる。
この工程のイオン２４の入射角度は、好ましくは、先のイオンミリング処理工程と同様に、ウェハの主面に対して垂直な方向（ウェハの法線方向）を基準として、３０°〜７５°、もしくは−３０°〜−７５°とする。また、この場合も、図６中矢印Ｒで示すように、ウェハを回転させる。

エッチングを行うことにより、図７Ａ及び図７Ｂに示すように、メタルマスク２１がなくなり、絶縁層２に、内壁面２Ａが斜面（テーパー面）であって下部電極１にまで貫通する開口が形成される。この絶縁層２の開口が、コンタクトホールとなる。図７Ａ及び図７Ｂ中、２Ｂは絶縁層２の開口の肩（エッジ）の部分である。

ここで、エッチングの角度を、ウェハの主面に垂直な方向（ウェハの法線方向）を基準として、例えば−５０°としたとき、得られる斜面（テーパー面）２Ａの（ウェハの主面に対する）角度θは、約４５度となる。
また、エッチングの角度を、上述のように、ウェハの主面に垂直な方向（ウェハの法線方向）を基準として、３０°〜７５°又は−３０°〜−７５°の範囲内とすると、得られる斜面（テーパー面）２Ａの（ウェハの主面に対する）角度θは、おおむね前述した３０°〜６０°の範囲内となる。

その後、絶縁層２の開口を埋めて、図８に示すように、記憶層３、イオン源層４、電極下地層５を順次形成し、この電極下地層５上に上部電極６を形成して、図１に示した記憶素子１０を製造することができる。
記憶層３は、絶縁層２に開口されたコンタクトホール内で、下部電極１に接している。

ここで、上述した製造方法により、実際に作製した記憶素子１０の試料における、ＴＥＭ（透過型電子顕微鏡）像を、図９に示す。
この試料の記憶素子１０の各層の材料は、下部電極１がＷＮ、絶縁層２がＳｉＯ_２、記憶層３がガドリニウム（Ｇｄ）酸化物にＧｅＴｅを含有させた酸化物、イオン源層４がＣｕ、電極下地層５がＣｒ、上部電極６がＡｕである。また、下部電極１の下の層は、ＳｉＯ_２である。

図９から、絶縁層２のテーパー形状の斜面部分３１、絶縁層２の主面部分３２、コンタクトホール（絶縁層２の開口）の内部３３、の各部分において、記憶層３・イオン源層４・電極下地層５の各層を、ほぼ均一な厚さで形成することができており、局所的に薄くなったり、途切れていたりするような、不良箇所は観察されない。

上述の製造方法によれば、下部電極１上の絶縁層２の上に金属層２１を介してフォトレジストから成るマスク２２を形成し、このマスク２２を使用して、斜め上方から金属層２１をエッチングすることにより、メタルマスク２１を形成している。これにより、メタルマスク２１は、絶縁層２上に開口を有し、この開口は下方よりも上方が広く形成される。
次に、このメタルマスク２１を使用して、斜め上方から絶縁層２をエッチングすることにより、絶縁層２に下部電極１に達する開口を形成するので、絶縁層２の開口が下方（下部電極１側）よりも上方が広く形成されることになる。これにより、絶縁層２の開口の肩部（エッジ部）が鈍角になる。
そして、記憶層３及びイオン源層４を、開口内の部分と絶縁層２上の部分とにわたって連続するように形成することにより、開口の肩部（エッジ部）が鈍角になっているため、開口付近で膜が薄くなったり途切れたりしないように、記憶層３及びイオン源層４を良好な状態で安定して形成することができる。

このように、記憶層３及びイオン源層４等、記憶素子１０の各層を良好な状態で形成することができるため、記憶素子１０の製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子１０を容易に歩留まり良く製造することができるため、メモリセルの密度を高めることが可能になる。これにより、記憶装置（メモリ）の記憶容量の増大や小型化を図ることが可能になる。

なお、絶縁層２の開口によるコンタクトホールは、フォトレジスト２２のマスクパターンの開口以下の範囲であれば、所望の微細なサイズを、任意に形成することが可能である。
そして、エッチングの際のイオンの入射角度を小さくする（ウェハ面の法線方向に近づける）と、コンタクトホールのサイズが大きくなる。逆に、入射角度を大きくする（ウェハ面方向に近づける）と、コンタクトホールのサイズが小さくなる。

上述の製造方法において、イオンミリング処理工程やエッチング工程において、イオンを斜め上方から入射させることにより、さらに付帯的な効果として、開口の内壁面やエッジ部に、エッチングにより除去した材料が再付着することを抑制する効果が得られる。絶縁層２の開口の内壁面やエッジ部に再付着による凹凸や突起（バリ）があると、後で成膜する記憶層３より上層の各層において、膜が薄くなったり途切れたりするおそれがある。
また、イオンを斜め上方から入射させてイオンミリング処理工程やエッチング工程を行うことにより、フォトレジスト２２のマスクの開口よりも小さい開口を絶縁層２に形成することができる。これにより、絶縁層２の開口によるコンタクトホール内に構成される、メモリセルのサイズを容易に微細化することができる。

さらにまた、上述の製造方法によれば、絶縁層２の開口の形状を精度良く制御することが可能になるので、記憶素子１０から成るメモリセルが多数配列された記憶装置において、各メモリセルの記憶素子１０の記憶層３及びイオン源層４を、メモリセル毎のバラツキを少なく、均一に形成することができる。これにより、メモリセル毎の特性のバラツキがなく、性能の良い記憶装置を製造することができる。

なお、上述の製造方法でウェハを回転させている代わりに、イオンの入射方向を回転させても同様の作用効果が得られるが、ウェハを回転させた方が容易に入射方向を変えることができる。
ウェハの回転のさせ方は、一定速度で回転させても、間欠的に回転させてもよく、特に限定されない。

また、上述の製造方法では、コンタクトホールの平面形状が、ほぼ正方形状となっているが、長方形状、円形状、楕円形状としても構わない。
この場合、形成するコンタクトホールの平面形状に合わせて、フォトレジスト２２のマスクパターンを形成すればよい。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の記憶素子の一実施の形態の概略構成図（断面図）である。 Ａ、Ｂ 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 Ａ、Ｂ 図１の記憶素子の製造方法を示す製造工程図である。 Ａ、Ｂ 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 Ａ、Ｂ 図１の記憶素子の製造方法を示す製造工程図である。 図１の記憶素子の製造方法を示す製造工程図である。 実際に作製した記憶素子の試料のＴＥＭ像である。

符号の説明

１ 下部電極、２ 絶縁層、３ 記憶層、４ イオン源層、５ 電極下地層、６ 上部電極、１０ 記憶素子、２１ 金属層（メタルマスク）、２２ フォトレジスト

Claims (3)

1. 下部電極と上部電極との間に、酸化物から成る記憶層と、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層とが積層形成された記憶素子を製造する方法であって、
   前記下部電極上に絶縁層を形成し、前記絶縁層上に、前記絶縁層に対してエッチングレートが小さい材料を使用した、金属層を介して、フォトレジストから成り、前記金属層に達する開口の周囲を囲むパターンを有するマスクを形成する工程と、
   前記フォトレジストから成るマスクを使用して、斜め上方から前記絶縁層上の前記金属層をエッチングすることにより、メタルマスクを形成する工程と、
   前記メタルマスクを使用して、斜め上方から前記絶縁層をエッチングすることにより、前記絶縁層に前記下部電極に達する開口を形成する工程と、
   前記記憶層及び前記イオン源層を、前記開口内と前記絶縁層上とにわたって連続するように形成する工程とを有する
   記憶素子の製造方法。
2. 前記メタルマスクを形成する工程において、イオンミリング装置を用いたエッチングを行う請求項１に記載の記憶素子の製造方法。
3. 前記メタルマスクを形成する工程及び前記絶縁層をエッチングする工程において、ウェハの主面に対して垂直な方向に対して、３０度〜７５度もしくは−３０度〜−７５度の範囲の傾斜角度を有する方向でエッチングを行う請求項１又は請求項２に記載の記憶素子の製造方法。