JP6860871B2 - 抵抗変化素子、半導体装置、及び半導体装置の製造方法 - Google Patents
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Description
上記抵抗変化素子の上記下部電極の表面には掘り下げ箇所が形成されており、上記イオン伝導層は少なくとも上記下部電極の表面の上記掘り下げ箇所に接して形成されていることを特徴とする。
上記抵抗変化素子は、上部電極と下部電極との間にイオン伝導層が介在した構成であり、
上記抵抗変化素子の上記下部電極の表面には掘り下げ箇所が形成されており、上記イオン伝導層は少なくとも上記下部電極の表面の上記掘り下げ箇所に接して形成されていることを特徴とする。
上記下部電極の表面を露出させた後で、
上記下部電極の上記露出した表面に、減圧下にて、ハロゲンガス、不活性ガス、フッ化炭素系ガス、又はそれらの混合ガスのプラズマを入射することにより、掘り下げ箇所を形成することを特徴とする。
初めに、本発明の第1実施形態による抵抗変化素子、半導体装置、及び半導体装置の製造方法について、説明する。本発明の第1実施形態の半導体装置として、多層配線層内部に抵抗変化素子の一例として2端子スイッチを含む半導体装置の構成について、説明する。図2は、第1実施形態の「多層配線層内部に形成した2端子スイッチ」の構成を採用するスイッチング素子の一構成例を模式的に示す断面図である。半導体基板101上の多層配線層の内部に、2端子スイッチ113を含む半導体装置である。
次に、上記第1実施形態に記載した、「2端子スイッチ」型スイッチング素子の効果について、図3に従って説明する。また、素子構成の説明については図2に記載の用語に従って説明する。
本実施形態の実施態様2として、「2端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成した半導体装置の製造プロセスについて説明する。特に、「2端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成する工程について説明する。図4(a)乃至図4(d)、図5(a)乃至図5(d)、及び図6(a)乃至図6(d)は、本発明の第1実施形態の半導体装置の製造方法の一例として、2端子スイッチング素子の製造工程を示す断面模式図である。
図4(a)に示すように、半導体基板201(例えば、半導体素子が形成された基板)上に層間絶縁膜202(例えば、酸化シリコン膜、膜厚500nm)を堆積する。その後、層間絶縁膜202にLow−k絶縁膜203として比誘電率の低い低誘電率膜(例えば、SiOCH膜、膜厚150nm)を堆積する。その後、Low−k絶縁膜203上に層間絶縁膜204として酸化シリコン膜(例えば、酸化シリコン膜、膜厚100nm)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜202、Low−k絶縁膜203及び層間絶縁膜204に配線溝を形成する。
図4(b)に示すように、第1配線A205a及び第1配線B205bを含む層間絶縁膜204上にバリア絶縁膜207(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜207は、プラズマCVD法によって形成することができる。バリア絶縁膜207の膜厚は、10nm〜50nm程度であることが好ましい。
図4(c)に示すように、バリア絶縁膜207上にハードマスク膜208(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜208は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜207とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜208には、例えば、酸化シリコン、窒化シリコン、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン膜/酸化シリコン膜の積層体を用いることができる。
図4(d)に示すように、ハードマスク膜208上にフォトレジスト(図示せず)のパターンを形成し、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜208に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、上記ドライエッチングは必ずしもバリア絶縁膜207の上面で停止している必要はなく、バリア絶縁膜207の内部にまで到達していてもよい。
図5(a)に示すように、ハードマスク膜208をマスクとして、ハードマスク膜208の開口部から露出するバリア絶縁膜207をエッチバック(ドライエッチング)することにより、バリア絶縁膜207に開口部207aを形成する。この開口部207aの形成により、バリア絶縁膜207の開口部207aから第1配線A205aを露出させる。その後、窒素及びアルゴンの混合ガスを用いたプラズマに曝すことで、第1配線A205aの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する。さらに、ヘリウム、アルゴンや窒素などの不活性ガス、ハロゲンガス、フッ化炭素系ガス、或いは、それらの混合ガスを用いて、露出した第1配線A205aをドライエッチングし、掘り下げ箇所222を形成する。
図5(b)に示すように、第1配線A205aを含むバリア絶縁膜207上にイオン伝導層209を形成する。まず、1nmのジルコニウムをスパッタリング法で堆積する。ジルコニウムは第2イオン伝導層209b形成時に酸化され、第1イオン伝導層209aを形成する。この際、掘り下げ箇所222の第1イオン伝導層209aに接している箇所に第1イオン伝導層209aを構成する金属が拡散し、合金層が自発的に形成される。さらに、350℃の温度で真空環境下にてアニールを行うことで、合金層の厚さを厚くすることができる。アニールは2分程度が好ましい。さらに、第2イオン伝導層209bとしてシリコン、酸素、炭素、水素を含むSiOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccmとして、ヘリウムの供給量は原料気化器経由で500sccmとする。さらにヘリウムを、別ラインで反応室に直接500sccm供給する。バリア絶縁膜207の開口部207aは大気暴露によって水分などが付着しているため、第1イオン伝導層209aの堆積前に250℃から350℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。
図5(c)に示すように、イオン伝導層209上に下部第2電極210として、「ルテニウムとチタンの合金」を10nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとチタンターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際、ルテニウムターゲットへの印加パワーを150W、チタンターゲットへの印加パワーを50Wとすることで、「ルテニウムとチタンの合金」中のルテニウムの含有率を75atm%とする。また、下部第2電極210の上に上部第2電極211を形成する。上部第2電極211として、窒化チタンを25nmの膜厚でリアクティブスパッタ法にて形成する。この際、チタンターゲットへの印加パワーを600Wとし、窒素ガスとアルゴンガスをチャンバー内に導入してスパッタリングする。この際、窒素の流量とアルゴンの流量を1:1とすることで、窒化チタン中のチタンの割合を70atm%とする。
図5(d)に示すように、上部第2電極211上にハードマスク膜212(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、及びハードマスク膜213(例えば、酸化シリコン膜、膜厚80nm)をこの順に積層する。ハードマスク膜212及びハードマスク膜213は、プラズマCVD法を用いて成膜することができる。ハードマスク膜212、213は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。また、ハードマスク膜212とハードマスク膜213とは、異なる種類の膜であることが好ましく、例えば、ハードマスク膜212を窒化シリコン膜とし、ハードマスク膜213を酸化シリコン膜とすることができる。このとき、ハードマスク膜212は、後述する保護絶縁膜214及びバリア絶縁膜207と同一材料であることが好ましい。すなわち、2端子スイッチの周囲を全て同一材料で囲むことで材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、2端子スイッチ自身の構成元素の脱離を防ぐことができるようになる。また、ハードマスク膜212は、プラズマCVD法によって形成することができるが、例えば、SiH4/N2の混合ガスの高密度プラズマによって形成された、高密度な窒化シリコン膜などを用いることが好ましい。
図6(a)に示すように、ハードマスク膜213上に「2端子スイッチ」部をパターニングするためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜212が表れるまでハードマスク膜213をドライエッチングする。その後、酸素プラズマアッシングと、有機剥離を用いてフォトレジストを除去する。
図6(b)に示すように、ハードマスク膜213をマスクとして、ハードマスク膜212、上部第2電極211、下部第2電極210、イオン伝導層209を連続的にドライエッチングする。このとき、ハードマスク膜213は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、上部第2電極211が窒化チタンの場合にはCl2系のRIEで加工することができ、下部第2電極210がルテニウムとチタンの合金の場合には、Cl2/O2の混合ガスでRIE加工することができる。また、イオン伝導層209のエッチングでは、下面のバリア絶縁膜207上でドライエッチングを停止させる必要がある。イオン伝導層209がシリコン、酸素、炭素、水素を含むSiOCH系ポリマー膜であり、バリア絶縁膜207が窒化シリコン膜や炭窒化シリコン膜である場合には、CF4系、CF4/Cl2系、CF4/Cl2/Ar系などの混合ガスでエッチング条件を調節することでRIE加工することができる。このようなハードマスクRIE法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
図6(c)に示すように、ハードマスク膜212、上部第2電極211、下部第2電極210、及びイオン伝導層209を含むバリア絶縁膜207上に保護絶縁膜214(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚20nm)を堆積する。保護絶縁膜214は、プラズマCVD法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このときイオン伝導層209の側面から酸素が脱離し、イオン伝導層209のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜214の成膜温度を300℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスの高密度プラズマによって、基板温度300℃で形成した窒化シリコン膜などを用いることが好ましい。
図6(d)に示すように、保護絶縁膜214上に、層間絶縁膜215(例えば、酸化シリコン膜)、Low−k絶縁膜216として比誘電率の低い低誘電率膜(例えば、SiOCH膜、膜厚150nm)、層間絶縁膜217(例えば、酸化シリコン膜)をこの順に堆積する。その後、第2配線A218a及び第2配線B218b用の配線溝、及びビアA219a及びビアB219b用の下穴を形成する。さらに銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内に第2バリアメタルA220a及び第2バリアメタルB220b(例えば、窒化タンタル/タンタル)を介して第2配線A218a及び第2配線B218b(例えば、銅)及びビアA219a及びビアB219b(例えば、銅)を同時に形成する。その後、第2配線A218a及び第2配線B218bを含む層間絶縁膜217上にバリア絶縁膜221(例えば、窒化シリコン膜)を堆積する。第2配線A218a及び第2配線B218bの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、第2バリアメタルA220aと上部第2電極211を同一材料とすることで第2バリアメタルA220aと上部第2電極211の間の接触抵抗を低減し、素子性能を向上させることができるようになる。層間絶縁膜215、Low−k絶縁膜216及び層間絶縁膜217はプラズマCVD法で形成することができる。「2端子スイッチ」によって形成される段差を解消するため、層間絶縁膜215を厚く堆積し、CMP法によって層間絶縁膜215を削り込んで平坦化し、層間絶縁膜215を所望の膜厚としてもよい。ビアA219a及びビアB219bを同じフォトマスクによる露光でパターニングし、同時にエッチングし、形成する。ビアA219aとビアB219bとの高さの差分だけ、上部第2電極211はエッチングに曝され、深さ方向下に掘り込まれる。
本実施形態の実施態様3として、「多層配線層内部に形成した2端子スイッチ」の他の一構成例について説明する。図7は、第1実施形態の「多層配線層内部に形成した2端子スイッチ」の構成を採用するスイッチング素子の一構成例を模式的に示す断面図である。半導体基板301上の多層配線層の内部に2端子スイッチ313を含む半導体装置である。
次に、本発明の第2実施形態による抵抗変化素子、半導体装置、及び半導体装置の製造方法について、説明する。本発明の第2実施形態の半導体装置として、多層配線層内部に抵抗変化素子の一例として3端子スイッチを含む半導体装置の構成について、説明する。図8は、第3実施形態の「多層配線層内部に形成した3端子スイッチ」の構成を採用するスイッチング素子の一構成例を模式的に示す断面図である。半導体基板401上の多層配線層の内部に、3端子スイッチ413を含む半導体装置である。
次に、本実施形態の「3端子スイッチ」型スイッチング素子の効果について、図9に従って説明する。また、素子構成の説明については図8に記載の用語に従って説明する。
本実施形態の実施態様2として、「3端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成した半導体装置の製造プロセスについて説明する。特に、「3端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成する工程について説明する。図10(a)乃至図10(d)、図11(a)乃至図11(d)、及び図12(a)乃至図12(d)は、本発明の第2実施形態の半導体装置の製造方法の一例として、3端子スイッチング素子の製造工程を示す断面模式図である。
図10(a)に示すように、半導体基板501(例えば、半導体素子が形成された基板)上に層間絶縁膜502(例えば、酸化シリコン膜、膜厚500nm)を堆積する。その後、層間絶縁膜502にLow−k絶縁膜503として比誘電率の低い低誘電率膜(例えば、SiOCH膜、膜厚150nm)を堆積する。その後、Low−k絶縁膜503上に層間絶縁膜504として酸化シリコン膜(例えば、酸化シリコン膜、膜厚100nm)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜502、Low−k絶縁膜503及び層間絶縁膜504に配線溝を形成する。
図10(b)に示すように、第1配線A505a、第1配線B505b及び第1配線C505cを含む層間絶縁膜504上にバリア絶縁膜507(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜507は、プラズマCVD法によって形成することができる。バリア絶縁膜507の膜厚は、10nm〜50nm程度であることが好ましい。
図10(c)に示すように、バリア絶縁膜507上にハードマスク膜508(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜508は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜507とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜508には、例えば、酸化シリコン、窒化シリコン、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン/酸化シリコン膜の積層体を用いることができる。
図10(d)に示すように、ハードマスク膜508上にフォトレジスト(図示せず)のパターンを形成し、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜508に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは必ずしもバリア絶縁膜507の上面で停止している必要はなく、バリア絶縁膜507の内部にまで到達していてもよい。
図11(a)に示すように、ハードマスク膜508をマスクとして、ハードマスク膜508の開口部から露出するバリア絶縁膜507をエッチバック(ドライエッチング)する。これにより、バリア絶縁膜507に開口部507aを形成して、バリア絶縁膜507の開口部507aから第1配線A505a及び第1配線B505bを露出させる。その後、窒素及びアルゴンの混合ガスを用いたプラズマに曝すことで、第1配線A505a及び第1配線B505bの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する。さらに、ヘリウム、アルゴンや窒素などの不活性ガス、ハロゲンガス、又はフッ化炭素系ガス、或いはそれらの混合ガスを用いて、露出した第1配線A505a及び第1配線B505bをドライエッチングし、掘り下げ箇所522を形成する。この際、第1配線A505a及び第1配線B505bに挟まれた層間絶縁膜504も掘り下げられる。ここではバリア絶縁膜507の開口部507aで露出した第1配線A505aと第1配線B505bとの間の層間絶縁膜504も、掘り下げられている。
図11(b)に示すように、第1配線A505a及び第1配線B505bを含むバリア絶縁膜507上にイオン伝導層509を形成する。まず、1nmのジルコニウムをスパッタリング法で堆積する。ジルコニウムは第2イオン伝導層509b形成時に酸化され、第1イオン伝導層509aを形成する。この際、掘り下げ箇所522の第1イオン伝導層509aに接している箇所に第1イオン伝導層509aを構成する金属が拡散し、合金層が自発的に形成される。さらに、350℃の温度で真空環境下にてアニールを行うことで、合金層の厚さを厚くすることができる。アニールは2分程度が好ましい。さらに、第2イオン伝導層509bとしてシリコン、酸素、炭素、水素を含むSiOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccmとし、ヘリウムの供給量は原料気化器経由で500sccmとする。さらにヘリウムを、別ラインで反応室に直接500sccm供給する。バリア絶縁膜507の開口部507aは大気暴露によって水分などが付着しているため、第1イオン伝導層509aの堆積前に250℃から350℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。
図11(c)に示すように、イオン伝導層509上に下部第2電極510として、「ルテニウムとチタンの合金」を10nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとチタンターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際、ルテニウムターゲットへの印加パワーを150W、チタンターゲットへの印加パワーを50Wとすることで、「ルテニウムとチタンの合金」中のルテニウムの含有率を75atm%とする。また、下部第2電極510の上に上部第2電極511を形成する。上部第2電極511として、窒化チタンを25nmの膜厚でリアクティブスパッタ法にて形成する。この際、チタンターゲットへの印加パワーを600Wとし、窒素ガスとアルゴンガスをチャンバー内に導入してスパッタリングする。この際、窒素の流量とアルゴンの流量を1:1とすることで、窒化チタン中のチタンの割合を70atm%とする。
図11(d)に示すように、上部第2電極511上にハードマスク膜512(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、及びハードマスク膜513(例えば、酸化シリコン膜、膜厚80nm)をこの順に積層する。ハードマスク膜512及びハードマスク膜513は、プラズマCVD法を用いて成膜することができる。ハードマスク膜512、513は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。また、ハードマスク膜512とハードマスク膜513とは、異なる種類の膜であることが好ましく、例えば、ハードマスク膜512を窒化シリコン膜とし、ハードマスク膜513を酸化シリコン膜とすることができる。このとき、ハードマスク膜512は、後述する保護絶縁膜514及びバリア絶縁膜507と同一材料であることが好ましい。すなわち、3端子スイッチの周囲を全て同一材料で囲むことで材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、3端子スイッチ自身の構成元素の脱離を防ぐことができるようになる。また、ハードマスク膜512は、プラズマCVD法によって形成することができるが、例えば、SiH4/N2の混合ガスの高密度プラズマによって形成された、高密度な窒化シリコン膜などを用いることが好ましい。
図12(a)に示すように、ハードマスク膜513上に「3端子スイッチ」部をパターニングするためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜512が表れるまでハードマスク膜513をドライエッチングする。その後、酸素プラズマアッシングと、有機剥離を用いてフォトレジストを除去する。
図12(b)に示すように、ハードマスク膜513をマスクとして、ハードマスク膜512、上部第2電極511、下部第2電極510、イオン伝導層509を連続的にドライエッチングする。このとき、ハードマスク膜513は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、上部第2電極511が窒化チタンの場合にはCl2系のRIEで加工することができ、下部第2電極510がルテニウムとチタンの合金の場合には、Cl2/O2の混合ガスでRIE加工することができる。また、イオン伝導層509のエッチングでは、下面のバリア絶縁膜507上でドライエッチングを停止させる必要がある。イオン伝導層509がシリコン、酸素、炭素、水素を含むSiOCH系ポリマー膜であり、バリア絶縁膜507が窒化シリコン膜や炭窒化シリコン膜である場合には、CF4系、CF4/Cl2系、CF4/Cl2/Ar系などの混合ガスでエッチング条件を調節することでRIE加工することができる。このようなハードマスクRIE法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
図12(c)に示すように、ハードマスク膜512、上部第2電極511、下部第2電極510、及びイオン伝導層509を含むバリア絶縁膜507上に保護絶縁膜514(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚20nm)を堆積する。保護絶縁膜514は、プラズマCVD法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このときイオン伝導層509の側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜514の成膜温度を300℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスの高密度プラズマによって、基板温度300℃で形成した窒化シリコン膜などを用いることが好ましい。
図12(d)に示すように、保護絶縁膜514上に、層間絶縁膜515(例えば、酸化シリコン膜)、Low−k絶縁膜516として比誘電率の低い低誘電率膜(例えば、SiOCH膜、膜厚150nm)、層間絶縁膜517(例えば、酸化シリコン膜)をこの順に堆積する。その後、第2配線A518a及び第2配線B518b用の配線溝、及びビアA519a及びビアB519b用の下穴を形成する。さらに銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内に第2バリアメタルA520a及び第2バリアメタルB520b(例えば、窒化タンタル/タンタル)を介して第2配線A518a及び第2配線B518b(例えば、銅)及びビアA519a及びビアB519b(例えば、銅)を同時に形成する。その後、第2配線A518a及び第2配線B518bを含む層間絶縁膜517上にバリア絶縁膜521(例えば、窒化シリコン膜)を堆積する。第2配線A518a及び第2配線B518bの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、第2バリアメタルA520aと上部第2電極511を同一材料とすることで第2バリアメタルA520aと上部第2電極511の間の接触抵抗を低減し、素子性能を向上させることができるようになる。層間絶縁膜515、Low−k絶縁膜516及び層間絶縁膜517はプラズマCVD法で形成することができる。「3端子スイッチ」によって形成される段差を解消するため、層間絶縁膜515を厚く堆積し、CMP法によって層間絶縁膜515を削り込んで平坦化し、層間絶縁膜515を所望の膜厚としてもよい。ビアA519a及びビアB519bを同じフォトマスクによる露光でパターニングし、同時にエッチングし、形成する。ビアA519aとビアB519bとの高さの差分だけ、上部第2電極511はエッチングに曝され、深さ方向下に掘り込まれる。
次に、本発明の第3実施形態による抵抗変化素子、半導体装置、及び半導体装置の製造方法について、説明する。本発明の第3実施形態の半導体装置として、多層配線層内部に抵抗変化素子の一例として3端子スイッチもしくは2端子スイッチを含む半導体装置の構成について、説明する。本実施形態の半導体装置は、上述した実施形態の半導体装置の変形例である。図13は、第3実施形態の「多層配線層内部に形成した3端子スイッチ、もしくは2端子スイッチ」の構成を採用するスイッチング素子の一構成例を模式的に示す断面図である。半導体基板601上の多層配線層の内部に、3端子スイッチ613を含む半導体装置である。
次に、本実施形態の「3端子スイッチ」型スイッチング素子の効果について、図14に従って説明する。また、素子構成の説明については図13に記載の用語に従って説明する。
本実施形態の実施態様2として、「3端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成した半導体装置の製造プロセスについて説明する。特に、「3端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成する工程について説明する。図15(a)乃至図15(d)、図16(a)乃至図16(d)、及び図17(a)乃至図17(d)は、本発明の第3実施形態の半導体装置の製造方法の一例として、3端子スイッチング素子の製造工程を示す断面模式図である。
図15(a)に示すように、半導体基板701(例えば、半導体素子が形成された基板)上に層間絶縁膜702(例えば、酸化シリコン膜、膜厚500nm)を堆積する。その後、層間絶縁膜702にLow−k絶縁膜703として比誘電率の低い低誘電率膜(例えば、SiOCH膜、膜厚150nm)を堆積する。その後、Low−k絶縁膜703上に層間絶縁膜704として酸化シリコン膜(例えば、酸化シリコン膜、膜厚100nm)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜702、Low−k絶縁膜703及び層間絶縁膜704に配線溝を形成する。
図15(b)に示すように、第1配線A705a、第1配線B705b及び第1配線C705cを含む層間絶縁膜704上にバリア絶縁膜707(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜707は、プラズマCVD法によって形成することができる。バリア絶縁膜707の膜厚は、10nm〜50nm程度であることが好ましい。
図15(c)に示すように、バリア絶縁膜707上にハードマスク膜708(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜708は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜707とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜708には、例えば、酸化シリコン、窒化シリコン、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン/酸化シリコン膜の積層体を用いることができる。
図15(d)に示すように、ハードマスク膜708上にフォトレジスト(図示せず)のパターンを形成し、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜708に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは必ずしもバリア絶縁膜707の上面で停止している必要はなく、バリア絶縁膜707の内部にまで到達していてもよい。
図16(a)に示すように、ハードマスク膜708をマスクとして、ハードマスク膜708の開口部から露出するバリア絶縁膜707をエッチバック(ドライエッチング)する。これにより、バリア絶縁膜707に開口部707aを形成して、バリア絶縁膜707の開口部707aから第1配線A705a及び第1配線B705bを露出させる。その後、窒素及びアルゴンの混合ガスを用いたプラズマに曝すことで、第1配線A705a及び第1配線B705bの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する。さらに、ヘリウム、アルゴンや窒素などの不活性ガス、ハロゲンガス、又はフッ化炭素系ガス、或いはそれらの混合ガスを用いて、露出した第1配線A705a及び第1配線B705bをドライエッチングし、掘り下げ箇所722を形成する。この際、第1配線A705a及び第1配線B705bに挟まれた層間絶縁膜704も掘り下げられる。ここではバリア絶縁膜707の開口部707aで露出した第1配線A705aと第1配線B705bとの間の層間絶縁膜704も、掘り下げられている。
図16(b)に示すように、第1配線A705a及び第1配線B705bを含むバリア絶縁膜707上にイオン伝導層709を形成する。まず、1nmのジルコニウムをスパッタリング法で堆積する。ジルコニウムは第2イオン伝導層709b形成時に酸化され、第1イオン伝導層709aを形成する。この際、掘り下げ箇所722の第1イオン伝導層709aに接している箇所に第1イオン伝導層709aを構成する金属が拡散し、合金層が自発的に形成される。さらに、350℃の温度で真空環境下にてアニールを行うことで、合金層の厚さを厚くすることができる。アニールは2分程度が好ましい。さらに、第2イオン伝導層709bとしてシリコン、酸素、炭素、水素を含むSiOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccmとして、ヘリウムの供給量は原料気化器経由で500sccmとする。さらにヘリウムを、別ラインで反応室に直接500sccm供給する。バリア絶縁膜707の開口部707aは大気暴露によって水分などが付着しているため、第1イオン伝導層709aの堆積前に250℃から350℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。
図16(c)に示すように、イオン伝導層709上に下部第2電極710として、「ルテニウムとチタンの合金」を10nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとチタンターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際、ルテニウムターゲットへの印加パワーを150W、チタンターゲットへの印加パワーを50Wとすることで、「ルテニウムとチタンの合金」中のルテニウムの含有率を75atm%とする。また、下部第2電極710の上に上部第2電極711を形成する。上部第2電極711として、窒化チタンを25nmの膜厚でリアクティブスパッタ法にて形成する。この際、チタンターゲットへの印加パワーを600Wとし、窒素ガスとアルゴンガスをチャンバー内に導入してスパッタリングする。この際、窒素の流量とアルゴンの流量を1:1とすることで、窒化チタン中のチタンの割合を70atm%とする。
図16(d)に示すように、上部第2電極711上にハードマスク膜712(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、及びハードマスク膜713(例えば、酸化シリコン膜、膜厚80nm)をこの順に積層する。ハードマスク膜712及びハードマスク膜713は、プラズマCVD法を用いて成膜することができる。ハードマスク膜712、713は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。また、ハードマスク膜712とハードマスク膜713とは、異なる種類の膜であることが好ましく、例えば、ハードマスク膜712を窒化シリコン膜とし、ハードマスク膜713を酸化シリコン膜とすることができる。このとき、ハードマスク膜712は、後述する保護絶縁膜714及びバリア絶縁膜707と同一材料であることが好ましい。すなわち、3端子スイッチの周囲を全て同一材料で囲むことで材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、3端子スイッチ自身の構成元素の脱離を防ぐことができるようになる。また、ハードマスク膜712は、プラズマCVD法によって形成することができるが、例えば、SiH4/N2の混合ガスの高密度プラズマによって形成された、高密度な窒化シリコン膜などを用いることが好ましい。
図17(a)に示すように、ハードマスク膜713上に「3端子スイッチ」部をパターニングするためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜712が表れるまでハードマスク膜713をドライエッチングする。その後、酸素プラズマアッシングと、有機剥離を用いてフォトレジストを除去する。
図17(b)に示すように、ハードマスク膜713をマスクとして、ハードマスク膜712、上部第2電極711、下部第2電極710、イオン伝導層709を連続的にドライエッチングする。このとき、ハードマスク膜713は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、上部第2電極711が窒化チタンの場合にはCl2系のRIEで加工することができ、下部第2電極710がルテニウムとチタンの合金の場合には、Cl2/O2の混合ガスでRIE加工することができる。また、イオン伝導層709のエッチングでは、下面のバリア絶縁膜707上でドライエッチングを停止させる必要がある。イオン伝導層709がシリコン、酸素、炭素、水素を含むSiOCH系ポリマー膜であり、バリア絶縁膜707が窒化シリコン膜や炭窒化シリコン膜である場合には、CF4系、CF4/Cl2系、CF4/Cl2/Ar系などの混合ガスでエッチング条件を調節することでRIE加工することができる。このようなハードマスクRIE法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
図17(c)に示すように、ハードマスク膜712、上部第2電極711、下部第2電極710、及びイオン伝導層709を含むバリア絶縁膜707上に保護絶縁膜714(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚20nm)を堆積する。保護絶縁膜714は、プラズマCVD法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このときイオン伝導層709の側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜714の成膜温度を300℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスを高密度プラズマによって、基板温度300℃で形成した窒化シリコン膜などを用いることが好ましい。
図17(d)に示すように、保護絶縁膜714上に、層間絶縁膜715(例えば、酸化シリコン膜)、Low−k絶縁膜716として比誘電率の低い低誘電率膜(例えば、SiOCH膜、膜厚150nm)、層間絶縁膜717(例えば、酸化シリコン膜)をこの順に堆積する。その後、第2配線A718a及び第2配線B718b用の配線溝、及びビアA719a及びビアB719b用の下穴を形成する。さらに銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内に第2バリアメタルA720a及び第2バリアメタルB720b(例えば、窒化タンタル/タンタル)を介して第2配線A718a及び第2配線B718b(例えば、銅)及びビアA719a及びビアB719b(例えば、銅)を同時に形成する。その後、第2配線A718a及び第2配線B718bを含む層間絶縁膜717上にバリア絶縁膜721(例えば、窒化シリコン膜)を堆積する。第2配線A718a及び第2配線B718bの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、第2バリアメタルA720aと上部第2電極711を同一材料とすることで第2バリアメタルA720aと上部第2電極711の間の接触抵抗を低減し、素子性能を向上させることができるようになる。層間絶縁膜715、Low−k絶縁膜716及び層間絶縁膜717はプラズマCVD法で形成することができる。「3端子スイッチ」によって形成される段差を解消するため、層間絶縁膜715を厚く堆積し、CMP法によって層間絶縁膜715を削り込んで平坦化し、層間絶縁膜715を所望の膜厚としてもよい。ビアA719a及びビアB719bを同じフォトマスクによる露光でパターニングし、同時にエッチングし、形成する。ビアA719aとビアB719bとの高さの差分だけ、上部第2電極711はエッチングに曝され、深さ方向下に掘り込まれる。
本実施形態の実施態様3として、「多層配線層内部に形成した3端子スイッチ、もしくは2端子スイッチ」の他の一構成例について説明する。図18は、第3実施形態の「多層配線層内部に形成した2端子スイッチ」の構成を採用するスイッチング素子の一構成例を模式的に示す断面図である。半導体基板801上の多層配線層の内部に2端子スイッチ813を含む半導体装置である。
本発明の上述した実施形態をまとめると、次のようになる。本発明の実施形態によれば、スケーリングが容易で、プラズマプロセスによる素子性能及び信頼性性能の劣化が抑制された抵抗変化素子を提供できる。このため、プログラマブルロジックの配線切り換えスイッチに本スイッチを適用した場合に、高機能化及び低価格化を両立できる。
(付記1)上部電極と下部電極との間に、イオン伝導層が介在した構成の抵抗変化素子であって、
前記抵抗変化素子の前記下部電極の表面には掘り下げ箇所が形成されており、前記イオン伝導層は少なくとも前記下部電極の表面の前記掘り下げ箇所に接して形成されている、抵抗変化素子。
(付記2)前記掘り下げ箇所は、前記下部電極の表面の中央部分に形成されている、付記1に記載の抵抗変化素子。
(付記3)前記掘り下げ箇所は、前記下部電極の表面の少なくとも周辺部分に形成されている、付記1に記載の抵抗変化素子。
(付記4)半導体基板上の多層配線層の内部に抵抗変化素子を含む半導体装置であって、
前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、
前記抵抗変化素子の前記下部電極の表面には掘り下げ箇所が形成されており、前記イオン伝導層は少なくとも前記下部電極の表面の前記掘り下げ箇所に接して形成されている、半導体装置。
(付記5)前記多層配線層は、前記上部電極と電気的に接続されるプラグを備え、
前記プラグは、前記下部電極の前記掘り下げ箇所の上方で、前記上部電極と電気的に接続されている、付記4に記載の半導体装置。
(付記6)前記下部電極と前記イオン伝導層との間に介在し、前記下部電極の前記掘り下げ箇所に位置する開口部を備えるバリア絶縁膜をさらに含み、
前記イオン伝導層は、前記バリア絶縁膜の前記開口部を介して前記下部電極の前記掘り下げ箇所に接している、付記4又は付記5に記載の半導体装置。
(付記7)複数の下部電極を含み、
前記複数の下部電極のうちの一つの下部電極の表面と他の一つの下部電極の表面に前記掘り下げ箇所が形成されている、付記4に記載の半導体装置。
(付記8)前記多層配線層は、前記上部電極と電気的に接続されたプラグを備え、
前記プラグは、前記一つの下部電極の前記掘り下げ箇所と他の一つの下部電極の前記掘り下げ箇所との間の上方で、前記上部電極と電気的に接続されている、付記7に記載の半導体装置。
(付記9)前記一つの下部電極と前記他の一つの下部電極と前記イオン伝導層との間に介在し、前記一つの下部電極の前記掘り下げ箇所及び前記他の一つの下部電極の前記掘り下げ箇所に位置する開口部を備えるバリア絶縁膜をさらに含み、
前記イオン伝導層は、前記バリア絶縁膜の前記開口部を介して前記一つの下部電極の前記掘り下げ箇所及び前記他の一つの下部電極の前記掘り下げ箇所に接している、付記7又は付記8に記載の半導体装置。
(付記10)
前記下部電極の表面に複数の前記掘り下げ箇所が形成されており、
前記イオン伝導層は前記下部電極の表面の前記複数の掘り下げ箇所にそれぞれ接して形成されている、付記4に記載の半導体装置。
(付記11)
複数の下部電極を含み、
前記複数の下部電極の表面にはそれぞれ前記掘り下げ箇所が形成されており、
前記イオン伝導層は前記下部電極の表面の前記掘り下げ箇所にそれぞれ接して形成されている、付記4に記載の半導体装置。
(付記12)前記掘り下げ箇所は、前記下部電極の表面の中央部分に形成されている、付記4乃至付記9のいずれか一つに記載の半導体装置。
(付記13)前記掘り下げ箇所は、前記下部電極の表面の少なくとも周辺部分に形成されている、付記4乃至付記9のいずれか一つに記載の半導体装置。
(付記14)付記4乃至付記13のいずれか一つに記載の半導体装置の製造方法であって、
前記下部電極の前記掘り下げ箇所は、
前記下部電極の表面を露出させた後で、
前記下部電極の前記露出した表面に、減圧下にて、ハロゲンガス、不活性ガス、フッ化炭素系ガス、或いはそれらの複合ガスのプラズマを入射することにより形成される、半導体装置の製造方法。
(付記15)付記5に記載の半導体装置の製造方法であって、
前記上部電極を覆う層間絶縁膜を形成した後で、
前記下部電極の前記掘り下げ箇所の上方に位置する、前記上部電極を覆う層間絶縁膜にコンタクトホールを形成し、前記コンタクトホールに前記上部電極と電気的に接続される前記プラグを形成する、半導体装置の製造方法。
(付記16)上部電極と下部電極との間にイオン伝導層が介在した構成の抵抗変化素子を、半導体基板上の多層配線層の内部に有する半導体装置の製造方法であって、
前記抵抗変化素子の下部電極を兼ねる配線を露出させ、
減圧下にて、ハロゲンガス、不活性ガス、又はフッ化炭素系ガス、或いはそれらの複合ガスのプラズマを入射することにより、前記下部電極を兼ねる配線をその上面よりも深さ方向に掘り下げることを特徴とする半導体装置の製造方法。
(付記17)前記下部電極を兼ねる配線は層間絶縁膜に形成されており、
前記プラズマの入射によって、前記下部電極を兼ねる配線に接する前記層間絶縁膜を前記抵抗変化層と接する前記下部電極を兼ねる配線よりも、深さ方向に掘り下げることを特徴とする、付記16に記載の半導体装置の製造方法。
(付記18)上部電極と下部電極との間にイオン伝導層が介在した構成の抵抗変化素子を、半導体基板上の多層配線層の内部に有する半導体装置の製造方法であって、
層間絶縁膜に前記抵抗変化素子の前記下部電極を形成し、
前記層間絶縁膜と前記下部電極を覆うバリア絶縁膜を形成し、
前記下部電極の表面を露出させる開口部を前記バリア絶縁膜に形成し、
前記下部電極の前記露出した表面に、減圧下にて、ハロゲンガス、不活性ガス、又はフッ化炭素系ガス、或いはそれらの複合ガスのプラズマを入射することにより、掘り下げ箇所を形成し、
前記抵抗変化素子の前記イオン伝導層を、少なくとも前記下部電極の前記掘り下げ箇所に接するように形成する、半導体装置の製造方法。
11 多層配線層
12 抵抗変化素子
13 上部電極
14 イオン伝導層
15 下部電極
15c、15p 掘り下げ箇所
101、201、301、401、501、601、701、801 半導体基板
102、202、302、402、502、602、702、802 層間絶縁膜
103、203、303、403、503、603、703、803 Low−k絶縁膜
104、204、304、404、504、604、704、804 層間絶縁膜
105a、205a、305a、405a、505a、605a、705a、805a 第1配線A
105b、205b、305b、405b、505b、605b、705b、805b 第1配線B
106a、206a、306a、406a、506a、606a、706a、806a 第1バリアメタルA
106b、206b、306b、406b、506b、606b、706b、806b 第1バリアメタルB
406c、506c、606c、706c 第1バリアメタルC
107、207、307、407、507、607、707、807 バリア絶縁膜
108、222、308、408、522、608、722、808 掘り下げ箇所
109、209、309、409、509、609、709、809 イオン伝導層
109a、209a、309a、409a、509a、609a、709a、809a 第1イオン伝導層
109b、209b、309b、409b、509b、609b、709b、809b 第2イオン伝導層
110、210、310、410、510、610、710、810 下部第2電極
111、211、311、411、511、611、711、811 上部第2電極
112、208、212、213、312、412、508、512、513、612、708、712、713、812 ハードマスク膜
113、313、713 2端子スイッチ
114、214、314、414、514、614、714、814 保護絶縁膜
115、215、315、415、515、615、715、815 層間絶縁膜
116、216、316、416、516、616、716、816 Low−k絶縁膜
118a、218a、318a、418a、518a、618a、718a、818a 第2配線A
118b、218b、318b、418b、518b、618b、718b、818b 第2配線B
119a、219a、319a、419a、519a、619a、719a、819a ビアA
119b、219b、319b、419b、519b、619b、719b、819b ビアB
120a、220a、320a、420a、520a、620a、720a、820a 第2バリアメタルA
120b、220b、320b、420b、520b、620b、720b、820b 第2バリアメタルB
121、221、321、421、521、621、721、821 バリア絶縁膜
413、613 3端子スイッチ
Claims (9)
- 上部電極と下部電極との間に、イオン伝導層が介在した構成の抵抗変化素子であって、
前記下部電極の少なくとも側面はバリアメタルで覆われており、前記抵抗変化素子の前記下部電極の上表面には掘り下げ箇所が形成されており、前記下部電極の前記上表面近くの前記バリアメタルの一部もまた除去されて前記掘り下げ箇所を構成しており、前記イオン伝導層は少なくとも前記下部電極の上表面の前記掘り下げ箇所に接して形成されている、抵抗変化素子。 - 前記掘り下げ箇所は、前記下部電極の上表面の少なくとも周辺部分に形成されている、請求項1に記載の抵抗変化素子。
- 半導体基板上の多層配線層の内部に抵抗変化素子を含む半導体装置であって、
前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、
前記下部電極の少なくとも側面はバリアメタルで覆われており、前記抵抗変化素子の前記下部電極の上表面には掘り下げ箇所が形成されており、前記下部電極の前記上表面近くの前記バリアメタルの一部もまた除去されて前記掘り下げ箇所を構成しており、前記イオン伝導層は少なくとも前記下部電極の上表面の前記掘り下げ箇所に接して形成されている、半導体装置。 - 前記多層配線層は、前記上部電極と電気的に接続されるプラグを備え、
前記プラグは、前記下部電極の前記掘り下げ箇所の上方で、前記上部電極と電気的に接続されている、請求項3に記載の半導体装置。 - 前記下部電極と前記イオン伝導層との間に介在し、前記下部電極の前記掘り下げ箇所に位置する開口部を備えるバリア絶縁膜をさらに含み、
前記イオン伝導層は、前記バリア絶縁膜の前記開口部を介して前記下部電極の前記掘り下げ箇所に接している、請求項3又は請求項4に記載の半導体装置。 - 複数の下部電極を含み、
前記複数の下部電極のうちの一つの下部電極の上表面と他の一つの下部電極の上表面に前記掘り下げ箇所が形成されている、請求項3に記載の半導体装置。 - 前記多層配線層は、前記上部電極と電気的に接続されたプラグを備え、
前記プラグは、前記一つの下部電極の前記掘り下げ箇所と他の一つの下部電極の前記掘り下げ箇所との間の上方で、前記上部電極と電気的に接続されている、請求項6に記載の半導体装置。 - 前記一つの下部電極と前記他の一つの下部電極と前記イオン伝導層との間に介在し、前記一つの下部電極の前記掘り下げ箇所及び前記他の一つの下部電極の前記掘り下げ箇所に位置する開口部を備えるバリア絶縁膜をさらに含み、
前記イオン伝導層は、前記バリア絶縁膜の前記開口部を介して前記一つの下部電極の前記掘り下げ箇所及び前記他の一つの下部電極の前記掘り下げ箇所に接している、請求項6又は請求項7に記載の半導体装置。 - 請求項3乃至請求項8のいずれか一項に記載の半導体装置の製造方法であって、
前記下部電極の前記掘り下げ箇所は、
前記下部電極の上表面を露出させた後で、
前記下部電極の前記露出した上表面に、減圧下にて、ハロゲンガス、不活性ガス、又はフッ化炭素系ガス、或いはそれらの複合ガスのプラズマを入射することにより形成される、半導体装置の製造方法。
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